JPH05275544A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05275544A JPH05275544A JP4071871A JP7187192A JPH05275544A JP H05275544 A JPH05275544 A JP H05275544A JP 4071871 A JP4071871 A JP 4071871A JP 7187192 A JP7187192 A JP 7187192A JP H05275544 A JPH05275544 A JP H05275544A
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- JP
- Japan
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- conductor wiring
- wiring layer
- contact hole
- conductor
- layer
- Prior art date
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】２層の配線層を有する半導体集積回路装置にお
いて、２層間を接続するコンタクトホールを不要にする
こによりコンタクトホールと配線材料との設計マージン
を不要とし集積度の向上を可能とする。 【構成】第１の導体配線部上面を覆う層間絶縁膜表面を
エッチバック技術により第１の導体配線表面高さまで平
坦にエッチングを行い、その後第２の導体配線を形成す
ることにより第１の導体配線層と第２の導体配線層が接
続される。 【効果】これまでの半導体集積回路装置で必要としたコ
ンタクトホールと導体配線層とのマージンが不要とな
る。
いて、２層間を接続するコンタクトホールを不要にする
こによりコンタクトホールと配線材料との設計マージン
を不要とし集積度の向上を可能とする。 【構成】第１の導体配線部上面を覆う層間絶縁膜表面を
エッチバック技術により第１の導体配線表面高さまで平
坦にエッチングを行い、その後第２の導体配線を形成す
ることにより第１の導体配線層と第２の導体配線層が接
続される。 【効果】これまでの半導体集積回路装置で必要としたコ
ンタクトホールと導体配線層とのマージンが不要とな
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特に２層の導体配線の接続法に関する。
係わり、特に２層の導体配線の接続法に関する。
【０００２】
【従来の技術】従来の半導体装置では一般的に２層の導
体配線層を接続するために、図４（ａ）に平面図、図４
（ｂ）に図４（ａ）のＺ−Ｚ部の断面図で示すように、
半導体基板４１上のシリコン酸化膜４２の上において第
１の導体配線層４３と第２の導体配線層４５を絶縁する
ために形成される層間絶縁膜にコンタクトホール４４を
開孔することによって接続を行っていた。しかし従来の
層間絶縁膜にコンタクトホール４４を開孔する方法で
は、図４（ａ）に示すようにコンタクトホール４４を開
孔する部分の導体配線層４３，４５を、導体配線層形成
のフォトエッチング工程とコンタクトホール開孔のフォ
トエッチング工程の位置合わせのずれやそれぞれの工程
のオーバーエッチ等により、コンタクトホールーが導体
配線層からはみ出すことを防止するために一定寸法のマ
ージンを必要としていた。
体配線層を接続するために、図４（ａ）に平面図、図４
（ｂ）に図４（ａ）のＺ−Ｚ部の断面図で示すように、
半導体基板４１上のシリコン酸化膜４２の上において第
１の導体配線層４３と第２の導体配線層４５を絶縁する
ために形成される層間絶縁膜にコンタクトホール４４を
開孔することによって接続を行っていた。しかし従来の
層間絶縁膜にコンタクトホール４４を開孔する方法で
は、図４（ａ）に示すようにコンタクトホール４４を開
孔する部分の導体配線層４３，４５を、導体配線層形成
のフォトエッチング工程とコンタクトホール開孔のフォ
トエッチング工程の位置合わせのずれやそれぞれの工程
のオーバーエッチ等により、コンタクトホールーが導体
配線層からはみ出すことを防止するために一定寸法のマ
ージンを必要としていた。
【０００３】
【発明が解決しようとする課題】しかしながら近年の半
導体集積回路装置では素子寸法の縮小により、前記のコ
ンタクトホールと導体配線層とのマージンがとれなくな
ってきている。超ＬＳＩの代表とされるメモリＩＣにお
いてはメモリセルの寸法により導体配線層のピッチが決
定されるため、特にダイナミック型ランダムクセスメモ
リ（以下ＤＲＡＭ）の語選択線を形成する多結晶シリコ
ン配線と上部配線層接続部分においては、図５に示すよ
うに前記マージンをとろうとすると半導体配線層間隔に
おいて設計基準違反を生じる。例えば６４ＭビットＤＲ
ＡＭではメモリセルピッチが１．０μｍ以下，コンタク
トホールサイズが０．５μｍ，コンタクトホール〜多結
晶シリコンのマージンが０．２μｍ程度になると考えら
れる。この様な設計基準で図５の部分を設計多結晶シリ
コン配線５１上にコンタクトホール５２を形成する場
合、図５中の最小多結晶シリコン配線間隔が約０．２μ
ｍとなり０．４μｍ程度となる多結晶シリコン配線の設
計基準に違反してしまう。
導体集積回路装置では素子寸法の縮小により、前記のコ
ンタクトホールと導体配線層とのマージンがとれなくな
ってきている。超ＬＳＩの代表とされるメモリＩＣにお
いてはメモリセルの寸法により導体配線層のピッチが決
定されるため、特にダイナミック型ランダムクセスメモ
リ（以下ＤＲＡＭ）の語選択線を形成する多結晶シリコ
ン配線と上部配線層接続部分においては、図５に示すよ
うに前記マージンをとろうとすると半導体配線層間隔に
おいて設計基準違反を生じる。例えば６４ＭビットＤＲ
ＡＭではメモリセルピッチが１．０μｍ以下，コンタク
トホールサイズが０．５μｍ，コンタクトホール〜多結
晶シリコンのマージンが０．２μｍ程度になると考えら
れる。この様な設計基準で図５の部分を設計多結晶シリ
コン配線５１上にコンタクトホール５２を形成する場
合、図５中の最小多結晶シリコン配線間隔が約０．２μ
ｍとなり０．４μｍ程度となる多結晶シリコン配線の設
計基準に違反してしまう。
【０００４】上述したようにメモリＩＣなどの高い集積
度を要求される半導体集積回路装置では、コンタクトホ
ールと導体配線層のマージンを不要にする必要がある。
度を要求される半導体集積回路装置では、コンタクトホ
ールと導体配線層のマージンを不要にする必要がある。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
装置の製造方法は、第１の導体配線部上面を覆う層間絶
縁膜表面を該第１の導体配線表面高さまで平坦にエッチ
ングを行い、その後第２の導体配線を形成する。これに
より、これまでの半導体集積回路装置で必要としたコン
タクトホールと導体配線層とのマージンを不要のものと
している。
装置の製造方法は、第１の導体配線部上面を覆う層間絶
縁膜表面を該第１の導体配線表面高さまで平坦にエッチ
ングを行い、その後第２の導体配線を形成する。これに
より、これまでの半導体集積回路装置で必要としたコン
タクトホールと導体配線層とのマージンを不要のものと
している。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の半導体集積回路装置
の製造方法を製造工程の順に示した断面図である。図１
（ａ）は本導体基板１上にシリコン酸化膜２を介して第
１の導体配線層３を形成した状態である。第１の導体配
線層３は多結晶シリコンであっても、金属でも本発明の
適応が可能である。ここで第１の導体配線層３は通常知
られているフォトエッチング技術によりパターン形成さ
れる。次に、図１（ｂ）は第１の導体配線層３上に第２
の導体配線との絶縁を目的とした層間絶縁膜４を成長さ
せた後に、フォトレジスト５を表面が平坦になるように
塗布する。この後に通常知られているエッチバック技術
により第１の導体配線層表面位置まで平坦にエッチング
した状態が図１（ｃ）である。この後第２の導体配線層
６を形成、パターニングした状態が図１（ｄ）である。
ここで第２の導体配線層６は第１の導体配線層３と同様
に多結晶シリコンであっても、金属でも本発明の適応が
可能である。この様に第１の導体配線層３と第２の導体
配線層６はコンタクトホールを介することなく接続する
ことが出来る。本実施例の第１の導体配線層が比較的高
抵抗の多結晶シリコンである場合に、より低抵抗な導体
配線層を第２層目の配線として使用することにより、コ
ンタクトホールを開口することなく多結晶シリコンの抵
抗を下げることが出来る。
る。図１は本発明の第１の実施例の半導体集積回路装置
の製造方法を製造工程の順に示した断面図である。図１
（ａ）は本導体基板１上にシリコン酸化膜２を介して第
１の導体配線層３を形成した状態である。第１の導体配
線層３は多結晶シリコンであっても、金属でも本発明の
適応が可能である。ここで第１の導体配線層３は通常知
られているフォトエッチング技術によりパターン形成さ
れる。次に、図１（ｂ）は第１の導体配線層３上に第２
の導体配線との絶縁を目的とした層間絶縁膜４を成長さ
せた後に、フォトレジスト５を表面が平坦になるように
塗布する。この後に通常知られているエッチバック技術
により第１の導体配線層表面位置まで平坦にエッチング
した状態が図１（ｃ）である。この後第２の導体配線層
６を形成、パターニングした状態が図１（ｄ）である。
ここで第２の導体配線層６は第１の導体配線層３と同様
に多結晶シリコンであっても、金属でも本発明の適応が
可能である。この様に第１の導体配線層３と第２の導体
配線層６はコンタクトホールを介することなく接続する
ことが出来る。本実施例の第１の導体配線層が比較的高
抵抗の多結晶シリコンである場合に、より低抵抗な導体
配線層を第２層目の配線として使用することにより、コ
ンタクトホールを開口することなく多結晶シリコンの抵
抗を下げることが出来る。
【０００７】次に図２，図３は本発明の第２の実施例の
半導体集積回路装置を示したものである。図２はその平
面図、図３は図２のＸ−Ｘ部分およびＹ−Ｙ部分を工程
順に示した断面図である。
半導体集積回路装置を示したものである。図２はその平
面図、図３は図２のＸ−Ｘ部分およびＹ−Ｙ部分を工程
順に示した断面図である。
【０００８】まず図３（ａ）に示すように、半導体基板
３１上のシリコン酸化膜３２の上に第１の導体配線層２
１をパターニング形成し、その上に層間絶縁膜３４を形
成し、さらに平坦な表面を有する第１のフォトレジスト
３５を形成後、その上に、第２のフォトレジスト３６を
層間絶縁膜３４の開孔部２３が形成される以外の部分に
パターニング形成する。次に、第１の実施例と同様にエ
ッチバック技術により図３（ｂ）に示すように第１の導
体配線層２１を層間絶縁膜３４の開孔部２３内のみに露
出させ、その後図３（ｃ）に示すように第２の導体配線
層２２を形成、パターニングすることにより半導体装置
の一部分のみにおいて本発明の構成を実現できる。この
第２の実施例を用いることにより例えばＤＲＡＭの語選
択線を形成する多結晶シリコン配線層と上部配線との接
続を実現するのに多結晶シリコン配線幅０．４μｍ，配
線間隔０．４μｍ，上部配線幅０．５μｍ，配線間隔
０．４μｍであるとしても０．９μｍのとなり１．０μ
ｍ以下のメモリセルのピッチ内で接続することが可能と
なる。
３１上のシリコン酸化膜３２の上に第１の導体配線層２
１をパターニング形成し、その上に層間絶縁膜３４を形
成し、さらに平坦な表面を有する第１のフォトレジスト
３５を形成後、その上に、第２のフォトレジスト３６を
層間絶縁膜３４の開孔部２３が形成される以外の部分に
パターニング形成する。次に、第１の実施例と同様にエ
ッチバック技術により図３（ｂ）に示すように第１の導
体配線層２１を層間絶縁膜３４の開孔部２３内のみに露
出させ、その後図３（ｃ）に示すように第２の導体配線
層２２を形成、パターニングすることにより半導体装置
の一部分のみにおいて本発明の構成を実現できる。この
第２の実施例を用いることにより例えばＤＲＡＭの語選
択線を形成する多結晶シリコン配線層と上部配線との接
続を実現するのに多結晶シリコン配線幅０．４μｍ，配
線間隔０．４μｍ，上部配線幅０．５μｍ，配線間隔
０．４μｍであるとしても０．９μｍのとなり１．０μ
ｍ以下のメモリセルのピッチ内で接続することが可能と
なる。
【０００９】
【発明の効果】以上説明したように本発明の半導体集積
回路装置の方法によれば、第１の導体配線部上面を覆う
層間絶縁膜表面を該第１の導体配線表面高さまで平坦に
エッチングを行い、その後第２の導体配線を形成するこ
とによりこれまでの半導体集積回路装置で必要としたコ
ンタクトホールと導体配線層とのマージンを不要のもの
とする効果がある。
回路装置の方法によれば、第１の導体配線部上面を覆う
層間絶縁膜表面を該第１の導体配線表面高さまで平坦に
エッチングを行い、その後第２の導体配線を形成するこ
とによりこれまでの半導体集積回路装置で必要としたコ
ンタクトホールと導体配線層とのマージンを不要のもの
とする効果がある。
【図１】本発明の第１の実施例を製造工程順に示した縦
断面図。
断面図。
【図２】本発明の第２の実施例を示した平面図。
【図３】図２のＸ−Ｘ部およびＹ−Ｙ部を製造工程順に
示した縦断面図。
示した縦断面図。
【図４】従来のコンタクトホール形成法を示した図であ
り、（ａ）平面図、（ｂ）は（ａ）のＺ−Ｚ部の縦断面
図。
り、（ａ）平面図、（ｂ）は（ａ）のＺ−Ｚ部の縦断面
図。
【図５】ＤＲＡＭメモリセルピッチでのコンタクトホー
ル形成法を示した図。
ル形成法を示した図。
１，３１，４１ 半導体基板 ２，３２，４２ シリコン酸化膜 ３，２１，４３ 第１の導体配線層 ４，３４ 層間絶縁膜 ５，３５，３６ フォトレジスト ６，２２，４５ 第２の導体配線層 ２３ 層間絶縁膜開孔部 ４４，５２ コンタクトホール ５１ 多結晶シリコン配線
Claims (1)
- 【請求項１】 半導体表面に形成された第１の半導体配
線部上面を覆う層間絶縁膜表面を該第１の半導体配線表
面高さまで平坦にエッチングを行い第１の導体配線層を
露出させ、その後、第２の導体配線を形成せることによ
り第１の導体配線層と第２の導体配線層を接続すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4071871A JPH05275544A (ja) | 1992-03-30 | 1992-03-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4071871A JPH05275544A (ja) | 1992-03-30 | 1992-03-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275544A true JPH05275544A (ja) | 1993-10-22 |
Family
ID=13473016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4071871A Withdrawn JPH05275544A (ja) | 1992-03-30 | 1992-03-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275544A (ja) |
-
1992
- 1992-03-30 JP JP4071871A patent/JPH05275544A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |