JPH0282639A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH0282639A JPH0282639A JP23586788A JP23586788A JPH0282639A JP H0282639 A JPH0282639 A JP H0282639A JP 23586788 A JP23586788 A JP 23586788A JP 23586788 A JP23586788 A JP 23586788A JP H0282639 A JPH0282639 A JP H0282639A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- polycrystalline silicon
- silicide
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 55
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 49
- 229910052751 metal Inorganic materials 0.000 claims description 44
- 239000002184 metal Substances 0.000 claims description 44
- 239000007789 gas Substances 0.000 claims description 13
- 238000010438 heat treatment Methods 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 4
- 238000010030 laminating Methods 0.000 claims 2
- 239000011261 inert gas Substances 0.000 claims 1
- 239000012535 impurity Substances 0.000 abstract description 10
- 230000015556 catabolic process Effects 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 238000000034 method Methods 0.000 description 12
- 238000002955 isolation Methods 0.000 description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 229910001873 dinitrogen Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- JEIPFZHSYJVQDO-UHFFFAOYSA-N iron(III) oxide Inorganic materials O=[Fe]O[Fe]=O JEIPFZHSYJVQDO-UHFFFAOYSA-N 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置及びその製造方法に関し、特にＬ
ＳＩの高集積化、微細化に不可欠なコンタクト、配線構
造の改良に関するものである。
ＳＩの高集積化、微細化に不可欠なコンタクト、配線構
造の改良に関するものである。
第５図は、例えば特開昭５９−２２９８６６号公報に示
された従来の半導体装置の配線構造を示す断面図である
。図において、１は半導体基板、２はこの半導体基板１
上に所望の間隔を設けて形成された絶縁膜、１７はさら
にこの絶縁膜２の開口部にテーパーをつけるために積層
された絶縁膜で、この絶縁膜１７の開口部がコンタクト
径である。３はコンタクト直下の半導体基板１の表面領
域に形成された基板１と同じ導電型の不純物ドープ領域
、５は不純物ドープ領域３を介して絶縁膜１７の上まで
引き出された多結晶シリコン膜、７は多結晶シリコン膜
５を覆いかつ絶縁膜１７上の多結晶シリ”コン膜５上の
広面積部に開口部を持つ絶縁膜、８は多結晶シリコン膜
５を介して基板とコンタクトをとるアルミニウム等の金
属配線である。
された従来の半導体装置の配線構造を示す断面図である
。図において、１は半導体基板、２はこの半導体基板１
上に所望の間隔を設けて形成された絶縁膜、１７はさら
にこの絶縁膜２の開口部にテーパーをつけるために積層
された絶縁膜で、この絶縁膜１７の開口部がコンタクト
径である。３はコンタクト直下の半導体基板１の表面領
域に形成された基板１と同じ導電型の不純物ドープ領域
、５は不純物ドープ領域３を介して絶縁膜１７の上まで
引き出された多結晶シリコン膜、７は多結晶シリコン膜
５を覆いかつ絶縁膜１７上の多結晶シリ”コン膜５上の
広面積部に開口部を持つ絶縁膜、８は多結晶シリコン膜
５を介して基板とコンタクトをとるアルミニウム等の金
属配線である。
上記のような従来の半導体装置では、半導体基板１表面
の不純物ドープ領域３と金属配線８とのコンタクトをと
る場合、直接基板１に金属膜８を落とさず、その中間に
比較的カバレッジの良い多結晶シリコン膜５を介してい
る。よってコンタクトエツジでの金属膜８の断線がなく
、さらに分離酸化膜１７の上まで多結晶シリコン膜５を
引き出すことによって比較的広い面積部で金属膜８との
コンタクトがとれる。
の不純物ドープ領域３と金属配線８とのコンタクトをと
る場合、直接基板１に金属膜８を落とさず、その中間に
比較的カバレッジの良い多結晶シリコン膜５を介してい
る。よってコンタクトエツジでの金属膜８の断線がなく
、さらに分離酸化膜１７の上まで多結晶シリコン膜５を
引き出すことによって比較的広い面積部で金属膜８との
コンタクトがとれる。
第６図は、例えば特開昭６２−１５４７８４号公報に示
された従来のＬＤＤ構造のトランジスタの電極構造を示
す断面図である。図において、１は半導体基板で、この
半導体基板は分離酸化膜９で囲まれた活性領域を持つ。
された従来のＬＤＤ構造のトランジスタの電極構造を示
す断面図である。図において、１は半導体基板で、この
半導体基板は分離酸化膜９で囲まれた活性領域を持つ。
１３．１５はそれぞれトランジスタのソース・ドレイン
領域で、ゲート絶縁膜１０とその上に形成されたゲー＋
−ｉｔ極１１及びその両側壁に形成されたＰＳＧ膜サビ
サイドウオール１４ってそれぞれセルフアライメントで
注入され、図のようなＬＤＤ構造を形成す不。ソース・
ドレイン領域１３．１５からの配線は、上部をシリサイ
ド膜６とした多結晶シリコン膜５で行い、これを分離酸
化膜９の上に引き出してさらに金属配線８と接続してい
る。
領域で、ゲート絶縁膜１０とその上に形成されたゲー＋
−ｉｔ極１１及びその両側壁に形成されたＰＳＧ膜サビ
サイドウオール１４ってそれぞれセルフアライメントで
注入され、図のようなＬＤＤ構造を形成す不。ソース・
ドレイン領域１３．１５からの配線は、上部をシリサイ
ド膜６とした多結晶シリコン膜５で行い、これを分離酸
化膜９の上に引き出してさらに金属配線８と接続してい
る。
上記のような従来の半導体装置では、トランジスタのソ
ース・ドレイン１３．１５の電極に直接アルミニウム等
の金属膜を使用せずに、上部をシリサイド膜６とした多
結晶シリコン膜５を配線として用いて、これを分離酸化
膜９の上まで引き出してその上で金属膜８とのコンタク
トをとっている。このようにすれば、基板に直接金属配
線をおとした場合に起こるような、基板から金属膜への
シリコンの吸い上げによる接合破壊が防止され、径の小
さいコンタクトのエツジ部分で金属膜が断線することも
ない。また分離酸化膜９上の比較的広い部分でコンタク
トがとれるので、コンタクト工程のアライメントマージ
ンが拡大される。さらに多結晶シリコン膜５の上部をシ
リサイド膜６としていることで低抵抗化を図っている。
ース・ドレイン１３．１５の電極に直接アルミニウム等
の金属膜を使用せずに、上部をシリサイド膜６とした多
結晶シリコン膜５を配線として用いて、これを分離酸化
膜９の上まで引き出してその上で金属膜８とのコンタク
トをとっている。このようにすれば、基板に直接金属配
線をおとした場合に起こるような、基板から金属膜への
シリコンの吸い上げによる接合破壊が防止され、径の小
さいコンタクトのエツジ部分で金属膜が断線することも
ない。また分離酸化膜９上の比較的広い部分でコンタク
トがとれるので、コンタクト工程のアライメントマージ
ンが拡大される。さらに多結晶シリコン膜５の上部をシ
リサイド膜６としていることで低抵抗化を図っている。
従来の半導体装置では、半導体基板表面の不純物ドープ
領域と金属配線の中間に多結晶シリコン膜を介している
ので、直接基板に金属配線をおとす場合に比べて抵抗が
高くなるという問題があった。
領域と金属配線の中間に多結晶シリコン膜を介している
ので、直接基板に金属配線をおとす場合に比べて抵抗が
高くなるという問題があった。
この発明は上記のような問題を解消するためになされた
もので、基板と金属配線とのコンタクト多頁域を絶縁膜
上に引き出すための多結晶シリコン膜の上下部をシリサ
イド化し、低抵抗なコンタクト・配線構造を可能とする
ことを目的とする。
もので、基板と金属配線とのコンタクト多頁域を絶縁膜
上に引き出すための多結晶シリコン膜の上下部をシリサ
イド化し、低抵抗なコンタクト・配線構造を可能とする
ことを目的とする。
この発明に係る半導体装置は、基板と配線との接続部を
絶縁膜上に引き出すための多結晶シリコン膜を、その上
下部にシリサイド膜を有するものとしたものである。
絶縁膜上に引き出すための多結晶シリコン膜を、その上
下部にシリサイド膜を有するものとしたものである。
この発明に係る半導体装置の製造方法は、基板表面の不
純物ドープ領域上にセルフアライメントでシリサイド膜
を形成し、その上に多結晶シリコン膜を絶縁膜上に延伸
するように形成し、さらにその上にセルフアライメント
でシリサイド膜を形成するようにしたものである。
純物ドープ領域上にセルフアライメントでシリサイド膜
を形成し、その上に多結晶シリコン膜を絶縁膜上に延伸
するように形成し、さらにその上にセルフアライメント
でシリサイド膜を形成するようにしたものである。
この発明は、基板と金属配線とのコンタクト領域を絶縁
膜上に引き出すための多結晶シリコン膜の上下部にシリ
サイド膜を設けるようにしたので、接合破壊によるリー
クのない、低抵抗なコンタクト・配線構造を得ることが
できる。また上記多結晶シリコン膜を絶縁膜上に延伸さ
せることによって、面積の広いところで金属膜とのコン
タクトがとれるため、小さいコンタクトエツジ部分での
金属配線の断線がなく、かつアライメントマージンが拡
大できる。
膜上に引き出すための多結晶シリコン膜の上下部にシリ
サイド膜を設けるようにしたので、接合破壊によるリー
クのない、低抵抗なコンタクト・配線構造を得ることが
できる。また上記多結晶シリコン膜を絶縁膜上に延伸さ
せることによって、面積の広いところで金属膜とのコン
タクトがとれるため、小さいコンタクトエツジ部分での
金属配線の断線がなく、かつアライメントマージンが拡
大できる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による半導体装置の配線構
造を示す断面図であり、第２図はその製造方法を示す工
程断面図である。図において、第５図と同一符号は同一
部分を示し、４は下部シリサイド膜、６は上部シリサイ
ド膜である。
造を示す断面図であり、第２図はその製造方法を示す工
程断面図である。図において、第５図と同一符号は同一
部分を示し、４は下部シリサイド膜、６は上部シリサイ
ド膜である。
次に製造方法について説明する。
まず、シリコン基板１ （ここでは例えばｐ型基板とす
る）上に絶縁膜２を積層し、パターンニングによって絶
縁膜２上に所望の間隔の開口部を形成する（第２図（ａ
））。
る）上に絶縁膜２を積層し、パターンニングによって絶
縁膜２上に所望の間隔の開口部を形成する（第２図（ａ
））。
絶縁膜２をマスクとしてボロン（基板がｎ型の場合はリ
ンか砒素）を注入した後熱処理により活性化し、上記開
口部のシリコン基板表面領域に不純物ドープ領域３を形
成する（第２図（ｂ））。
ンか砒素）を注入した後熱処理により活性化し、上記開
口部のシリコン基板表面領域に不純物ドープ領域３を形
成する（第２図（ｂ））。
次に基板全体をおおうように、シリコン基板１と反応し
てシリサイドを形成することが可能な金属膜、例えばタ
ングステン、モリブデン、チタン、タンタル、コバルト
、ニッケル、白金、パラジウム等を積層し、窒素ガス、
希ガス、あるいはそれらを含むガス雰囲気で急速に熱処
理を施し、シリコン基板１の不純物ドープ領域３上のみ
にセルフアライメントで下部シリサイド膜４を形成する
。
てシリサイドを形成することが可能な金属膜、例えばタ
ングステン、モリブデン、チタン、タンタル、コバルト
、ニッケル、白金、パラジウム等を積層し、窒素ガス、
希ガス、あるいはそれらを含むガス雰囲気で急速に熱処
理を施し、シリコン基板１の不純物ドープ領域３上のみ
にセルフアライメントで下部シリサイド膜４を形成する
。
その後金属膜の未反応な部分を除去し、さらに完全なシ
リサイドとするために上記と同様のガス雰囲気で再度急
速熱処理を行う（第２図（Ｃ））。この場合下部シリサ
イド膜４の膜厚は、次世代デバイスの接合深さ（０，１
５μｍ以下）を考慮して３０００Å以下とする。これは
シリサイド反応によるシリサイド膜の生長過程において
、シリコン表面からシリコン内とシリコン上に１：１の
深さの割合で反応が進行するので、接合を破壊しないた
めには膜厚は接合深さ×２以下でなくてはならない理由
による。
リサイドとするために上記と同様のガス雰囲気で再度急
速熱処理を行う（第２図（Ｃ））。この場合下部シリサ
イド膜４の膜厚は、次世代デバイスの接合深さ（０，１
５μｍ以下）を考慮して３０００Å以下とする。これは
シリサイド反応によるシリサイド膜の生長過程において
、シリコン表面からシリコン内とシリコン上に１：１の
深さの割合で反応が進行するので、接合を破壊しないた
めには膜厚は接合深さ×２以下でなくてはならない理由
による。
次にボロン（基板がｎ型の場合はリンか砒素）を注入し
て低抵抗化した多結晶シリコンを基板全体をおおうよう
に積層し、パターンニングによって下部シリサイド膜４
を介して絶縁膜２上に引き出すように多結晶シリコン膜
５を形成する（第２図（ｄ））。
て低抵抗化した多結晶シリコンを基板全体をおおうよう
に積層し、パターンニングによって下部シリサイド膜４
を介して絶縁膜２上に引き出すように多結晶シリコン膜
５を形成する（第２図（ｄ））。
上述の下部シリサイド膜４形成時と同様に、多結晶シリ
コン膜５と反応してシリサイドを形成することが可能な
金属膜を積層し、同様なガス雰囲気で急速熱処理を施し
、多結晶シリコン膜５上のみにセルフアライメントに上
部シリサイド膜６を形成する。その後金属膜の未反応な
部分を除去し、さらに完全なシリサイドとするために上
記と同様のガス雰囲気で再度急速熱処理を施す、（第２
図（ｅ））。この場合、上部シリサイド膜６の膜厚は後
の工程での段差によるパターンニングの不具合を除けば
、出来るだけ厚くしたほうがよい。
コン膜５と反応してシリサイドを形成することが可能な
金属膜を積層し、同様なガス雰囲気で急速熱処理を施し
、多結晶シリコン膜５上のみにセルフアライメントに上
部シリサイド膜６を形成する。その後金属膜の未反応な
部分を除去し、さらに完全なシリサイドとするために上
記と同様のガス雰囲気で再度急速熱処理を施す、（第２
図（ｅ））。この場合、上部シリサイド膜６の膜厚は後
の工程での段差によるパターンニングの不具合を除けば
、出来るだけ厚くしたほうがよい。
最後に、上下部をシリサイド膜とした多結晶シリコン膜
５全体を覆うように絶縁膜７を積層し、絶縁膜２上の広
い部分で開口部を設け（第２図（ｆ））、さらに基板全
体に金属膜を積層し、多結晶シリコン膜５を介して基板
とコンタクトをとる金属配線８を形成する（第２図ｆｇ
））。
５全体を覆うように絶縁膜７を積層し、絶縁膜２上の広
い部分で開口部を設け（第２図（ｆ））、さらに基板全
体に金属膜を積層し、多結晶シリコン膜５を介して基板
とコンタクトをとる金属配線８を形成する（第２図ｆｇ
））。
このように本実施例では、基板表面の不純物ド−プ領域
３と金属配線８とのコンタクトをとる場合において、比
較的カバレンジの良い多結晶シリコン膜５を設けたので
、小さいコンタクトエツジにおける金属膜″１ＩＡ８の
断線、及びシリコンの金属配線８への吸い上げによる接
合の破壊等を防ぐことができる。
３と金属配線８とのコンタクトをとる場合において、比
較的カバレンジの良い多結晶シリコン膜５を設けたので
、小さいコンタクトエツジにおける金属膜″１ＩＡ８の
断線、及びシリコンの金属配線８への吸い上げによる接
合の破壊等を防ぐことができる。
また多結晶シリコン膜５を絶縁膜２上に引き出すように
設け、その上の広い部分で金属配線８とのコンタクトを
とるようにしたので、コンタクト工程でのアライメント
マージンの拡大につながる。
設け、その上の広い部分で金属配線８とのコンタクトを
とるようにしたので、コンタクト工程でのアライメント
マージンの拡大につながる。
さらにこの多結晶シリコン膜５の上下部にシリサイド膜
４．６を最適な膜圧（上部シリサイド膜厚〉下部シリサ
イド膜厚）で形成したので、接合を破壊したり接合特性
を劣化させることなしに、不純物ドープ領域３及び多結
晶シリコン膜５並びにそれらの界面での低抵抗化を実現
することができる。
４．６を最適な膜圧（上部シリサイド膜厚〉下部シリサ
イド膜厚）で形成したので、接合を破壊したり接合特性
を劣化させることなしに、不純物ドープ領域３及び多結
晶シリコン膜５並びにそれらの界面での低抵抗化を実現
することができる。
次に本発明の他の実施例として、上述の配線構造を有す
るＬＤＤ構造のトランジスタについて説明する。
るＬＤＤ構造のトランジスタについて説明する。
第３図は該トランジスタの電極構造を示す断面図であり
、第４図はその製造方法を示す工程断面図である。図に
おいて、第６図と同一符号は同一部分を示し、４は下部
シリサイド膜である。
、第４図はその製造方法を示す工程断面図である。図に
おいて、第６図と同一符号は同一部分を示し、４は下部
シリサイド膜である。
次にこのトランジスタの製造方法について説明する。
まず、シリコン基板１ （ここでは例えばｐ型基板とす
る）の表面領域に分離酸化膜９で囲まれた活性領域１６
を形成しく第４図（ａ））、絶縁膜１０、ゲート電極と
なる導体膜１１、及び絶縁膜１２を順に積層し、パター
ンニングすることによってゲート電極１１を形成する（
第４図（ｈ））。
る）の表面領域に分離酸化膜９で囲まれた活性領域１６
を形成しく第４図（ａ））、絶縁膜１０、ゲート電極と
なる導体膜１１、及び絶縁膜１２を順に積層し、パター
ンニングすることによってゲート電極１１を形成する（
第４図（ｈ））。
次にこのゲート電極１１をマスクにして比較的低濃度（
１０′７〜１０ ”ｃｍ−３）の砒素あるいはリン（基
板がｎ型の場合はボロン）を注入し、熱処理を施すこと
によってトランジスタのソース・ドレインとなるｎ−不
純物ドープ領域１３を形成する（第４図（Ｃ））。
１０′７〜１０ ”ｃｍ−３）の砒素あるいはリン（基
板がｎ型の場合はボロン）を注入し、熱処理を施すこと
によってトランジスタのソース・ドレインとなるｎ−不
純物ドープ領域１３を形成する（第４図（Ｃ））。
さらに上記ゲート電極１１の両側壁に幅を同じくした酸
化膜サイドウオール１４を形成し、上記ゲート電極１１
とこのサイドウオール１４をマスクにして今度は比較的
高濃度（Ｌ Ｏ”〜１０ ”ａｍ−’）の砒素あるいは
リン（基板がｎ型の場合はボロン）を注入し、熱処理を
施すことによってトランジスタのソース・ドレインとな
るｎ１不純物ドープ領域１５を形成する（第４図（ｄ）
）。
化膜サイドウオール１４を形成し、上記ゲート電極１１
とこのサイドウオール１４をマスクにして今度は比較的
高濃度（Ｌ Ｏ”〜１０ ”ａｍ−’）の砒素あるいは
リン（基板がｎ型の場合はボロン）を注入し、熱処理を
施すことによってトランジスタのソース・ドレインとな
るｎ１不純物ドープ領域１５を形成する（第４図（ｄ）
）。
次に基板全面をおおうように、シリコン基板１と反応し
てシリサイドを形成することが可能な金属膜、例えばタ
ングステン、モリブデン、チタン、タンタル、コバルト
、ニッケル、白金、パラジウム等を積層し、窒素ガス、
希ガスあるいはそれらを含むガス雰囲気で急速に熱処理
を施し、シリコン基板１の不純物ドープ領域１３．１５
上のみにセルフアライメントに下部シリサイド膜４を形
成する。その後金属膜の未反応な部分を除去し、さらに
完全なシリサイド膜とするために上記と同様のガス雰囲
気で再度急速熱処理を施す（第４図（ｅ））。
てシリサイドを形成することが可能な金属膜、例えばタ
ングステン、モリブデン、チタン、タンタル、コバルト
、ニッケル、白金、パラジウム等を積層し、窒素ガス、
希ガスあるいはそれらを含むガス雰囲気で急速に熱処理
を施し、シリコン基板１の不純物ドープ領域１３．１５
上のみにセルフアライメントに下部シリサイド膜４を形
成する。その後金属膜の未反応な部分を除去し、さらに
完全なシリサイド膜とするために上記と同様のガス雰囲
気で再度急速熱処理を施す（第４図（ｅ））。
この下部シリサイド膜４の膜厚は、次世代デバイス接合
の深さ（０，２０μｍ程度）を考慮して２０００Å以下
とする。これはシリサイド反応にょるシリサイド膜の生
長過程において、シリコン表面からシリコン内方向へほ
ぼ１００％反応が進行するので、接合を破壊しないため
には膜厚は接合深さ以下でな（ではならない理由による
。
の深さ（０，２０μｍ程度）を考慮して２０００Å以下
とする。これはシリサイド反応にょるシリサイド膜の生
長過程において、シリコン表面からシリコン内方向へほ
ぼ１００％反応が進行するので、接合を破壊しないため
には膜厚は接合深さ以下でな（ではならない理由による
。
次に基板全面に、砒素あるいはリン（基板がｎ型の場合
はボロン）をドーピングして低抵抗化した多結晶シリコ
ン膜５を積層し、パターンニングにより下部シリサイド
膜４上から分離酸化膜９上にわたる部分のみを残す。次
に上述の下部シリサイド膜４形成時と同様に、多結晶シ
リコン膜５と反応してシリサイドを形成することが可能
な金属膜を積層し、同様なガス雰囲気で急速熱処理を施
し、多結晶シリコン膜５上のみにセルフアライメントに
上部シリサイド膜６を形成する。その後金属膜の未反応
な部分を除去し、さらに完全なシリサイド膜とするため
に上記と同様のガス雰囲気で再度急速熱処理を施す（第
４図（ｆ））。この上部シリサイド膜６の膜圧は、後の
工程での段差によるパターンニングの不具合を除けばで
きるだけ厚（したほうが良い。
はボロン）をドーピングして低抵抗化した多結晶シリコ
ン膜５を積層し、パターンニングにより下部シリサイド
膜４上から分離酸化膜９上にわたる部分のみを残す。次
に上述の下部シリサイド膜４形成時と同様に、多結晶シ
リコン膜５と反応してシリサイドを形成することが可能
な金属膜を積層し、同様なガス雰囲気で急速熱処理を施
し、多結晶シリコン膜５上のみにセルフアライメントに
上部シリサイド膜６を形成する。その後金属膜の未反応
な部分を除去し、さらに完全なシリサイド膜とするため
に上記と同様のガス雰囲気で再度急速熱処理を施す（第
４図（ｆ））。この上部シリサイド膜６の膜圧は、後の
工程での段差によるパターンニングの不具合を除けばで
きるだけ厚（したほうが良い。
次に上下部をシリサイド膜とした多結晶シリコン膜５全
体を覆うように絶縁膜７を積層し、分離酸化膜９上の広
い部分で開口部を設ける。そして最後に基板全面にアル
ミニウム等の金属膜を積層し、多結晶シリコン膜５を介
して不純物ドープ領域１３．１５とコンタクトをとるよ
うな金属配線８を形成する（第４図（ｇ））。
体を覆うように絶縁膜７を積層し、分離酸化膜９上の広
い部分で開口部を設ける。そして最後に基板全面にアル
ミニウム等の金属膜を積層し、多結晶シリコン膜５を介
して不純物ドープ領域１３．１５とコンタクトをとるよ
うな金属配線８を形成する（第４図（ｇ））。
このような実施例では、ソース・ドレイン領域１３．１
５と配線８との接続部を分離酸化膜９上に引き出すため
の多結晶シリコン膜５を備えたトランジスタにおいて、
該多結晶シリコン膜５の上下部に最適な膜厚のシリサイ
ド膜４，６を形成するようにしたので、ソース・ドレイ
ン領域１３゜１５、多結晶シリコン膜５、及びそれらの
界面での低抵抗化を図ることができ、これによりトラン
ジスタ特性を向上することができる。
５と配線８との接続部を分離酸化膜９上に引き出すため
の多結晶シリコン膜５を備えたトランジスタにおいて、
該多結晶シリコン膜５の上下部に最適な膜厚のシリサイ
ド膜４，６を形成するようにしたので、ソース・ドレイ
ン領域１３゜１５、多結晶シリコン膜５、及びそれらの
界面での低抵抗化を図ることができ、これによりトラン
ジスタ特性を向上することができる。
以上のようにこの発明によれば、基板と金属配線の中間
に比較的カバレッジの良い多結晶シリコン膜を絶縁膜上
に引き出すように設け、さらにその多結晶シリコン膜の
上下部に最適な膜厚のシリサイド膜を形成するようにし
たので、接合リーク、断線がなく、低抵抗でかつアライ
メントマージンの大きい基板／多結晶シリコン膜／金属
配線構造を得ることができる。
に比較的カバレッジの良い多結晶シリコン膜を絶縁膜上
に引き出すように設け、さらにその多結晶シリコン膜の
上下部に最適な膜厚のシリサイド膜を形成するようにし
たので、接合リーク、断線がなく、低抵抗でかつアライ
メントマージンの大きい基板／多結晶シリコン膜／金属
配線構造を得ることができる。
第１図はこの発明の一実施例による半導体装置の配線構
造を示す断面図、第２図はその製造方法を示す工程断面
図、第３図はこの発明の他の実施例によるトランジスタ
の電極構造を示す断面図、第４図はこのトランジスタの
製造方法を示す工程断面図、第５図、第６図はそれぞれ
従来の半導体装置における配線構造例を示す断面図であ
る。 図において、１はシリコン基板、２は絶縁膜、３は不純
物ドープ領域、４は下部シリサイド膜、５は多結晶シリ
コン膜、６は上部シリサイド膜、７は絶縁膜、８は金属
配線、９は分離酸化膜、１０はゲート絶縁膜、１１はゲ
ート電極、１２は絶縁膜、１３はトランジスタのソース
・ドレイン（ＬＤＤ構造ｎ−）、１４は酸化膜サイドウ
オール、１５はトランジスタのソース・ドレイン（ＬＤ
Ｄ構造ｎ”）、１６は活性領域、１７は絶縁膜である。 なお図中同一符号は同−又は相当部分を示す。 第１図
造を示す断面図、第２図はその製造方法を示す工程断面
図、第３図はこの発明の他の実施例によるトランジスタ
の電極構造を示す断面図、第４図はこのトランジスタの
製造方法を示す工程断面図、第５図、第６図はそれぞれ
従来の半導体装置における配線構造例を示す断面図であ
る。 図において、１はシリコン基板、２は絶縁膜、３は不純
物ドープ領域、４は下部シリサイド膜、５は多結晶シリ
コン膜、６は上部シリサイド膜、７は絶縁膜、８は金属
配線、９は分離酸化膜、１０はゲート絶縁膜、１１はゲ
ート電極、１２は絶縁膜、１３はトランジスタのソース
・ドレイン（ＬＤＤ構造ｎ−）、１４は酸化膜サイドウ
オール、１５はトランジスタのソース・ドレイン（ＬＤ
Ｄ構造ｎ”）、１６は活性領域、１７は絶縁膜である。 なお図中同一符号は同−又は相当部分を示す。 第１図
Claims (2)
- （１）第１導電型半導体基板の主面側に所望の間隔の第
１の開口部を持つ第１の絶縁膜と、 該第１の開口部の上記半導体基板表面領域に形成された
第１導電型不純物ドープ領域と、 該不純物ドープ領域を介して上記第１の絶縁膜上に延伸
した第１の導電層と、 上記第１の導電層をおおうように形成され、上記第１の
絶縁膜上の上記第２の導電層上に第２の開口部を有する
第２の絶縁膜と、 上記第２の絶縁膜上に形成され、上記第２の開口部を介
して上記第１の導電層と接続する第２の導電層を備えた
半導体装置において、 上記不純物ドープ領域はその表面に第１の金属シリサイ
ド膜を有するものであり、上記第１の導電層はその表面
に上記第１のシリサイド膜より厚い第２のシリサイド膜
を有する多結晶シリコン膜であることを特徴とする半導
体装置。 - （２）第１導電型半導体基板の主面全体に積層された絶
縁膜に所望の間隔の第１の開口部を形成する第１の工程
と、 上記第１の絶縁膜をマスクとして上記半導体基板表面領
域に第１導電型不純物ドープ領域を形成する第２の工程
と、 全面に所定の第１の金属膜を積層し、不活性ガス雰囲気
で第１の急速熱処理を施して、上記不純物ドープ領域上
のみに第１のシリサイド膜を形成する第３の工程と、 上記第１の金属膜の未反応部分を除去した後、全面に多
結晶シリコン膜を形成し、これを選択的に除去して上記
第１のシリサイド膜上から上記第１の絶縁膜上に渡る部
分のみを残す第４の工程と、全面に第２の金属膜を積層
し、上記第１の急速熱処理と同様なガス雰囲気で第２の
急速熱処理を施し、上記多結晶シリコン表面にのみ第２
のシリサイド膜を形成する第５の工程と、 上記第２の金属膜の未反応部分を除去した後、全面に第
２の絶縁膜を形成し、上記第１の絶縁膜上の上記多結晶
シリコン膜上に第２の開口部を形成する第６の工程と、 全面に第２の金属膜を積層し、パターンニングにより上
記第２の開口部を介し上記多結晶シリコン膜と接続する
ような金属配線を形成する第７の工程を含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23586788A JPH0738412B2 (ja) | 1988-09-20 | 1988-09-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23586788A JPH0738412B2 (ja) | 1988-09-20 | 1988-09-20 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0282639A true JPH0282639A (ja) | 1990-03-23 |
| JPH0738412B2 JPH0738412B2 (ja) | 1995-04-26 |
Family
ID=16992426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23586788A Expired - Fee Related JPH0738412B2 (ja) | 1988-09-20 | 1988-09-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738412B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992002046A1 (en) * | 1990-07-24 | 1992-02-06 | Seiko Epson Corporation | Method of manufacturing semiconductor device |
| WO1992002049A1 (en) * | 1990-07-24 | 1992-02-06 | Seiko Epson Corporation | Semiconductor device |
| US6583052B2 (en) | 2001-09-05 | 2003-06-24 | Hynix Semiconductor Inc. | Method of fabricating a semiconductor device having reduced contact resistance |
-
1988
- 1988-09-20 JP JP23586788A patent/JPH0738412B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992002046A1 (en) * | 1990-07-24 | 1992-02-06 | Seiko Epson Corporation | Method of manufacturing semiconductor device |
| WO1992002049A1 (en) * | 1990-07-24 | 1992-02-06 | Seiko Epson Corporation | Semiconductor device |
| US6583052B2 (en) | 2001-09-05 | 2003-06-24 | Hynix Semiconductor Inc. | Method of fabricating a semiconductor device having reduced contact resistance |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0738412B2 (ja) | 1995-04-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3860672B2 (ja) | トランジスタの製造方法およびその製造方法によって製造されたトランジスタ | |
| JP3199717B2 (ja) | 半導体装置およびその製造方法 | |
| JPH022139A (ja) | 集積回路の製造方法 | |
| JPH0456325A (ja) | 半導体装置およびその製造方法 | |
| JPH06252359A (ja) | 半導体装置の製造方法 | |
| US4709469A (en) | Method of making a bipolar transistor with polycrystalline contacts | |
| JPH05206451A (ja) | Ｍｏｓｆｅｔおよびその製造方法 | |
| JP2675713B2 (ja) | 半導体装置及びその製造方法 | |
| US5918145A (en) | Method of forming a microelectronic device incorporating low resistivity straps between regions | |
| US7416934B2 (en) | Semiconductor device | |
| JP3180951B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP3428124B2 (ja) | Ｍｉｓ型トランジスタおよびその製造方法 | |
| JPH0282639A (ja) | 半導体装置およびその製造方法 | |
| JP2616706B2 (ja) | 半導体装置およびその製造方法 | |
| JPH09167838A (ja) | 半導体装置及びその製造方法 | |
| JPH1012745A (ja) | 半導体装置とその製造方法 | |
| JPH11214620A (ja) | 半導体コンデンサおよびこれを備えた半導体装置並びにその製造方法 | |
| JPH10284438A (ja) | 半導体集積回路及びその製造方法 | |
| JPS62122173A (ja) | 半導体装置 | |
| JP3235091B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| KR100526382B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH11219916A (ja) | 半導体装置及びその製造方法 | |
| JP2556155B2 (ja) | 半導体装置の製造方法 | |
| JPH01260857A (ja) | 半導体素子およびその製造方法 | |
| KR100230734B1 (ko) | 반도체 소자 및 그의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |