JPH05335306A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05335306A JPH05335306A JP14257492A JP14257492A JPH05335306A JP H05335306 A JPH05335306 A JP H05335306A JP 14257492 A JP14257492 A JP 14257492A JP 14257492 A JP14257492 A JP 14257492A JP H05335306 A JPH05335306 A JP H05335306A
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- JP
- Japan
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- silicon
- film
- polysilicon
- poly
- hole
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】ポリサイド層とポリシリコン膜とをスルーホー
ルにおいて接続したとき生じる電気抵抗値の増大を防止
する。 【構成】シリコン基板１に第１の酸化シリコン膜２を形
成したのち、第１のポリシリコン３を堆積してから燐を
イオン注入する。つぎに高融点金属シリサイド４を堆積
したのち、高融点金属シリサイド４および第１のポリシ
リコン３の２層構造からなるポリサイド層をパターニン
グする。つぎに第２の酸化シリコン膜５を堆積したの
ち、スルーホール６を開口する。つぎに第２のポリシリ
コン７を堆積してから燐をイオン注入したのちパターニ
ングして配線層とする。 【効果】ポリサイド層の下層である第１のポリシリコン
３に直接第２のポリシリコン７を接触させることによ
り、接続抵抗の増大を防ぐことができた。
ルにおいて接続したとき生じる電気抵抗値の増大を防止
する。 【構成】シリコン基板１に第１の酸化シリコン膜２を形
成したのち、第１のポリシリコン３を堆積してから燐を
イオン注入する。つぎに高融点金属シリサイド４を堆積
したのち、高融点金属シリサイド４および第１のポリシ
リコン３の２層構造からなるポリサイド層をパターニン
グする。つぎに第２の酸化シリコン膜５を堆積したの
ち、スルーホール６を開口する。つぎに第２のポリシリ
コン７を堆積してから燐をイオン注入したのちパターニ
ングして配線層とする。 【効果】ポリサイド層の下層である第１のポリシリコン
３に直接第２のポリシリコン７を接触させることによ
り、接続抵抗の増大を防ぐことができた。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
スルーホールにおけるポリサイド膜とポリシリコン膜と
の電気的接続を改善した半導体装置に関するものであ
る。
スルーホールにおけるポリサイド膜とポリシリコン膜と
の電気的接続を改善した半導体装置に関するものであ
る。
【０００２】
【従来の技術】従来の半導体装置について、図２を参照
して工程順に説明する。
して工程順に説明する。
【０００３】はじめにシリコン基板１に厚さ３００ｎｍ
の第１の酸化シリコン膜２を形成したのち、燐をドープ
した厚さ１００ｎｍを第１のポリシリコン３およびタン
グステンシリサイドからなる厚さ１００ｎｍを高融点金
属シリサイド４の堆積してから、パターニングする。こ
のとき第１のポリシリコン３および高融点金属シリサイ
ド４の２層構造によりポリサイド膜を構成している。
の第１の酸化シリコン膜２を形成したのち、燐をドープ
した厚さ１００ｎｍを第１のポリシリコン３およびタン
グステンシリサイドからなる厚さ１００ｎｍを高融点金
属シリサイド４の堆積してから、パターニングする。こ
のとき第１のポリシリコン３および高融点金属シリサイ
ド４の２層構造によりポリサイド膜を構成している。
【０００４】つぎに第１の層間絶縁膜となる厚さ１００
ｎｍの第２の酸化シリコン膜５を堆積したのち、スルー
ホール６を開口して、高融点金属シリサイド４の表面を
露出させる。つぎに配線となる燐をドープした厚さ１０
０ｎｍの第２のポリシリコン７を堆積したのち、パター
ニングする。ここで高融点金属シリサイド４と第２のポ
リシリコン７とが接続されている。
ｎｍの第２の酸化シリコン膜５を堆積したのち、スルー
ホール６を開口して、高融点金属シリサイド４の表面を
露出させる。つぎに配線となる燐をドープした厚さ１０
０ｎｍの第２のポリシリコン７を堆積したのち、パター
ニングする。ここで高融点金属シリサイド４と第２のポ
リシリコン７とが接続されている。
【０００５】このあと図示していないが、層間絶縁膜お
よびアルミニウム配線を形成して、半導体装置の素子部
が完成する。
よびアルミニウム配線を形成して、半導体装置の素子部
が完成する。
【０００６】
【発明が解決しようとする課題】従来の半導体装置で
は、最終工程までの熱履歴によってスルーホール部にお
いて第２のポリシリコンにドープされた燐が高融点金属
シリサイドに拡散する。第２のポリシリコン中の燐の濃
度が低下して、高融点金属シリサイドと第２のポリシリ
コンとの接続抵抗が著しく増大する。
は、最終工程までの熱履歴によってスルーホール部にお
いて第２のポリシリコンにドープされた燐が高融点金属
シリサイドに拡散する。第２のポリシリコン中の燐の濃
度が低下して、高融点金属シリサイドと第２のポリシリ
コンとの接続抵抗が著しく増大する。
【０００７】近年スルーホールのサイズが微細化して接
続部の抵抗値が非常に大きくなって、電気信号の遅延を
生じるなどの問題があった。
続部の抵抗値が非常に大きくなって、電気信号の遅延を
生じるなどの問題があった。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の一主面上に第２のポリシリコン膜および高
融点金属シリサイド膜からなるポリサイド膜が形成さ
れ、前記ポリサイド膜を覆う絶縁膜が堆積され、前記絶
縁膜および前記高融点金属シリサイド膜を貫くスルーホ
ールが形成され、前記絶縁膜上に前記スルーホールにお
いて前記第１のポリシリコン膜に接続する第２のポリシ
リコン膜が形成されたものである。
半導体基板の一主面上に第２のポリシリコン膜および高
融点金属シリサイド膜からなるポリサイド膜が形成さ
れ、前記ポリサイド膜を覆う絶縁膜が堆積され、前記絶
縁膜および前記高融点金属シリサイド膜を貫くスルーホ
ールが形成され、前記絶縁膜上に前記スルーホールにお
いて前記第１のポリシリコン膜に接続する第２のポリシ
リコン膜が形成されたものである。
【０００９】
【実施例】本発明の第１の実施例について、図１（ａ）
を参照して工程順に説明する。
を参照して工程順に説明する。
【００１０】はじめにシリコン基板１に厚さ３００ｎｍ
の第１の酸化シリコン膜２を形成したのち、厚さ１００
ｎｍの第１のポリシリコン３を堆積しれから燐を注入量
（ドース）１×１０16ｃｍ-2イオン注入する。つぎに厚
さ１００ｎｍのタングステンシリサイドからなる高融点
金属シリサイド４を堆積したのち、高融点金属シリサイ
ド４および第１のポリシリコン３の２層構造からなるポ
リサイド層をパターニングする。
の第１の酸化シリコン膜２を形成したのち、厚さ１００
ｎｍの第１のポリシリコン３を堆積しれから燐を注入量
（ドース）１×１０16ｃｍ-2イオン注入する。つぎに厚
さ１００ｎｍのタングステンシリサイドからなる高融点
金属シリサイド４を堆積したのち、高融点金属シリサイ
ド４および第１のポリシリコン３の２層構造からなるポ
リサイド層をパターニングする。
【００１１】つぎに層間絶縁膜としてＣＶＤ法により厚
さ１００ｎｍの第２の酸化シリコン膜５を堆積したの
ち、レジスト（図示せず）をマスクとして選択エッチン
グしてスルーホール６を開口する。このときＣＦ4 およ
びＣＨＦ3 を反応ガスとする異方性エッチングを行な
う。エッチング時間を調節することにより、スルーホー
ル６の高融点金属シリサイド４を除去し、第１のポリシ
リコン３を残して状態でエッチングを停止させる。
さ１００ｎｍの第２の酸化シリコン膜５を堆積したの
ち、レジスト（図示せず）をマスクとして選択エッチン
グしてスルーホール６を開口する。このときＣＦ4 およ
びＣＨＦ3 を反応ガスとする異方性エッチングを行な
う。エッチング時間を調節することにより、スルーホー
ル６の高融点金属シリサイド４を除去し、第１のポリシ
リコン３を残して状態でエッチングを停止させる。
【００１２】つぎに厚さ１００ｎｍの第２のポリシリコ
ン７を堆積してから燐を注入量（ドース）５×１０15ｃ
ｍ-2イオン注入したのちパターニングして配線層とす
る。
ン７を堆積してから燐を注入量（ドース）５×１０15ｃ
ｍ-2イオン注入したのちパターニングして配線層とす
る。
【００１３】このあと図示していないが、層間絶縁膜お
よびアルミニウム配線を形成して、半導体装置の素子部
が完成する。
よびアルミニウム配線を形成して、半導体装置の素子部
が完成する。
【００１４】つぎに本発明の第２の実施例について、図
１（ｂ）を参照して説明する。
１（ｂ）を参照して説明する。
【００１５】本発明例では第２のポリシリコン７はスル
ーホール６の近傍に止めている。さらにＣＶＤ法により
厚さ１００ｎｍの第３の酸化シリコン膜８を堆積したの
ち、第２の酸化シリコン膜５の開口したスルーホール６
の直上に再度スルーホールを開口する。
ーホール６の近傍に止めている。さらにＣＶＤ法により
厚さ１００ｎｍの第３の酸化シリコン膜８を堆積したの
ち、第２の酸化シリコン膜５の開口したスルーホール６
の直上に再度スルーホールを開口する。
【００１６】このとき図示していないがポリサイド層
３，４のないところに第３の酸化シリコン膜８、第２の
酸化シリコン膜５および第１の酸化シリコン膜２を貫通
してシリコン基板１に達するスルーホールを同時に開口
することができる。スルーホール６では第２のポリシリ
コン７がエッチングのストッパとなるので、その下の高
融点金属シリサイド５および第１のポリシリコン３から
なるポリサイド層にエッチング損傷を与えることなく、
深いスルーホールを形成することができる。
３，４のないところに第３の酸化シリコン膜８、第２の
酸化シリコン膜５および第１の酸化シリコン膜２を貫通
してシリコン基板１に達するスルーホールを同時に開口
することができる。スルーホール６では第２のポリシリ
コン７がエッチングのストッパとなるので、その下の高
融点金属シリサイド５および第１のポリシリコン３から
なるポリサイド層にエッチング損傷を与えることなく、
深いスルーホールを形成することができる。
【００１７】このあとアルミニウム配線９を形成したの
ち表面保護膜（図示せず）を形成して半導体装置の素子
部が完成する。
ち表面保護膜（図示せず）を形成して半導体装置の素子
部が完成する。
【００１８】
【発明の効果】層間絶縁膜のスルーホール部において、
ポリサイド膜下層の第１のポリシリコンの上に第２のポ
リシリコン膜を直接接触させた。その結果、スルーホー
ル部におけるポリサイド膜とポリシリコン膜との接続抵
抗の増大を防ぐことができた。
ポリサイド膜下層の第１のポリシリコンの上に第２のポ
リシリコン膜を直接接触させた。その結果、スルーホー
ル部におけるポリサイド膜とポリシリコン膜との接続抵
抗の増大を防ぐことができた。
【図１】（ａ）は本発明の第１の実施例を示す断面図で
ある。（ｂ）は本発明の第２の実施例を示す断面図であ
る。
ある。（ｂ）は本発明の第２の実施例を示す断面図であ
る。
【図２】従来の半導体装置を示す断面図である。
【符号の説明】 １ シリコン基板 ２ 第１の酸化シリコン膜 ３ 第１のポリシリコン ４ 高融点金属シリサイド ５ 第２の酸化シリコン膜 ６ スルーホール ７ 第２のポリシリコン ８ 第３の酸化シリコン膜 ９ アルミニウム配線
Claims (1)
- 【請求項１】 半導体基板の一主面上に第１のポリシリ
コン膜および高融点金属シリサイド膜からなるポリサイ
ド膜が形成され、前記ポリサイド膜を覆う絶縁膜が堆積
され、前記絶縁膜および前記高融点金属シリサイド膜を
貫くスルーホールが形成され、前記絶縁膜上に前記スル
ーホールにおいて前記第１のポリシリコン膜に接続する
第２のポリシリコン膜が形成された半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14257492A JPH05335306A (ja) | 1992-06-03 | 1992-06-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14257492A JPH05335306A (ja) | 1992-06-03 | 1992-06-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335306A true JPH05335306A (ja) | 1993-12-17 |
Family
ID=15318491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14257492A Withdrawn JPH05335306A (ja) | 1992-06-03 | 1992-06-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335306A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661081A (en) * | 1994-09-30 | 1997-08-26 | United Microelectronics Corporation | Method of bonding an aluminum wire to an intergrated circuit bond pad |
| US6020641A (en) * | 1994-12-23 | 2000-02-01 | Samsung Electronics Co., Ltd. | Multilevel interconnection with low contact resistance in a semiconductor device |
| US6150247A (en) * | 1996-03-19 | 2000-11-21 | Vanguard International Semiconductor Corporation | Method for making polycide-to-polycide low contact resistance contacts for interconnections on integrated circuits |
-
1992
- 1992-06-03 JP JP14257492A patent/JPH05335306A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661081A (en) * | 1994-09-30 | 1997-08-26 | United Microelectronics Corporation | Method of bonding an aluminum wire to an intergrated circuit bond pad |
| US5734200A (en) * | 1994-09-30 | 1998-03-31 | United Microelectronics Corporation | Polycide bonding pad structure |
| US6020641A (en) * | 1994-12-23 | 2000-02-01 | Samsung Electronics Co., Ltd. | Multilevel interconnection with low contact resistance in a semiconductor device |
| US6171950B1 (en) | 1994-12-23 | 2001-01-09 | Samsung Electronics Co., Ltd. | Method for forming a multilevel interconnection with low contact resistance in a semiconductor device |
| US6150247A (en) * | 1996-03-19 | 2000-11-21 | Vanguard International Semiconductor Corporation | Method for making polycide-to-polycide low contact resistance contacts for interconnections on integrated circuits |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |