JPS6194368A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6194368A JPS6194368A JP21662984A JP21662984A JPS6194368A JP S6194368 A JPS6194368 A JP S6194368A JP 21662984 A JP21662984 A JP 21662984A JP 21662984 A JP21662984 A JP 21662984A JP S6194368 A JPS6194368 A JP S6194368A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- insulating film
- superposed
- film
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000011229 interlayer Substances 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 239000000463 material Substances 0.000 claims 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 8
- 239000010410 layer Substances 0.000 abstract description 6
- 229910052681 coesite Inorganic materials 0.000 abstract description 5
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 5
- 229910052682 stishovite Inorganic materials 0.000 abstract description 5
- 229910052905 tridymite Inorganic materials 0.000 abstract description 5
- 239000000377 silicon dioxide Substances 0.000 abstract description 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 3
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 abstract description 2
- 239000011248 coating agent Substances 0.000 abstract description 2
- 238000000576 coating method Methods 0.000 abstract description 2
- 238000000151 deposition Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ゲート電極パターンに自己整合的にコンタク
ト孔を形成する半導体装置の製造方法に関するものであ
る。
ト孔を形成する半導体装置の製造方法に関するものであ
る。
従来例の構成とその問題点
半導体装置がますます微細化されるに従って、その製造
において異なるマスク間でのパターン合わせずれが問題
となってきている。したがってマスク設計においてはパ
ターン合せずれを考慮した余裕を持たせることが必要と
なり、このことが微細な素子の実現を難かしくしている
。
において異なるマスク間でのパターン合わせずれが問題
となってきている。したがってマスク設計においてはパ
ターン合せずれを考慮した余裕を持たせることが必要と
なり、このことが微細な素子の実現を難かしくしている
。
第１図に従来のＭＩＳ）ランジスタの断面図を示す。Ａ
℃配線層８とソース・ドレイン領域６とのコンタクト孔
７は、ゲート電極４た接することが許されない。したが
ってマスク合せずれを考慮して、コンタクト孔７とゲー
ト電極４との間に充分な距離的余裕が必要であった。そ
のためソース・ドレイン領域５を大きな面積で形成せざ
るを得す、トランジスタの寸法を大きくしていた。また
、ゲート電極４下のチャネル部分とコンタクト孔７にお
けるコンタクト面との間に存在するソース・ドレイン領
域５の抵抗成分もトランジスタの動作に悪影響を及ぼし
ていた。
℃配線層８とソース・ドレイン領域６とのコンタクト孔
７は、ゲート電極４た接することが許されない。したが
ってマスク合せずれを考慮して、コンタクト孔７とゲー
ト電極４との間に充分な距離的余裕が必要であった。そ
のためソース・ドレイン領域５を大きな面積で形成せざ
るを得す、トランジスタの寸法を大きくしていた。また
、ゲート電極４下のチャネル部分とコンタクト孔７にお
けるコンタクト面との間に存在するソース・ドレイン領
域５の抵抗成分もトランジスタの動作に悪影響を及ぼし
ていた。
発明の目的
本発明は上記従来の問題点を解消するもので、ゲート電
極パターンに自己整合的にコンタクト孔を形成できる半
導体装置の製造方法を提供することを目的とする。
極パターンに自己整合的にコンタクト孔を形成できる半
導体装置の製造方法を提供することを目的とする。
発明の構成
本発明はゲート電極の上面を絶縁膜で予め被覆した後に
全面に層間絶縁膜を被着し、半導体基板の上面から見て
前記ゲート電極と部分的に重なるコンタクト孔を前記層
間絶縁膜の異方的なエツチングによシ形成することによ
シ、高密度・高性能な半導体装置の製造を可能とするも
のである。
全面に層間絶縁膜を被着し、半導体基板の上面から見て
前記ゲート電極と部分的に重なるコンタクト孔を前記層
間絶縁膜の異方的なエツチングによシ形成することによ
シ、高密度・高性能な半導体装置の製造を可能とするも
のである。
実施例の説明
第２図（、）〜（ｄ）に本発明の実施例を示す。これら
の図は半導体装置の断面図を工程の順に示したものであ
る。たとえばＰ型のＳｉ基板１上に絶縁分離部２を形成
した後、ゲート絶縁膜３を形成する。
の図は半導体装置の断面図を工程の順に示したものであ
る。たとえばＰ型のＳｉ基板１上に絶縁分離部２を形成
した後、ゲート絶縁膜３を形成する。
その上に従来例ならば多結晶シリコンあるいは高融点金
属あるいはそのシリサイドからなるゲート電極材料を被
着してゲート電極４を形成するが、本発明ではゲート電
極材料の被着の後、さらにたとえばＣＶＤ法によるＳ
１０２膜をたとえば３，０００八被着し、それらを異方
性エツチングすることにより、ゲート電極４上にＳ １
０２膜９が重なった状態とする。このときたとえばＡｓ
のイオン注入を行ない、ソース・ドレイン領域５を形成
する。
属あるいはそのシリサイドからなるゲート電極材料を被
着してゲート電極４を形成するが、本発明ではゲート電
極材料の被着の後、さらにたとえばＣＶＤ法によるＳ
１０２膜をたとえば３，０００八被着し、それらを異方
性エツチングすることにより、ゲート電極４上にＳ １
０２膜９が重なった状態とする。このときたとえばＡｓ
のイオン注入を行ない、ソース・ドレイン領域５を形成
する。
（第２図（ａ））
次にたとえば５，０００人の５１ｏ２膜をＣＶＤ法によ
り全面に被着することにより層間絶縁膜６を形成し、そ
の上にフォトレジスト１ｏでコンタクト孔パターンをゲ
ート電極４に重なるように形成する。（第２図（ｂ））
フォトレジスト１０をマスクにＳ ｉＯ２膜６をたとえ
ばＣＨＦ３ガスを用いて異方性エツチングするとゲート
電極４の側面にＳｉ○２膜６′が残る。（第２図（Ｃ）
）さらにたとえばＡ２合金からなる金属配線層８を形成
して完成される。
り全面に被着することにより層間絶縁膜６を形成し、そ
の上にフォトレジスト１ｏでコンタクト孔パターンをゲ
ート電極４に重なるように形成する。（第２図（ｂ））
フォトレジスト１０をマスクにＳ ｉＯ２膜６をたとえ
ばＣＨＦ３ガスを用いて異方性エツチングするとゲート
電極４の側面にＳｉ○２膜６′が残る。（第２図（Ｃ）
）さらにたとえばＡ２合金からなる金属配線層８を形成
して完成される。
（第２図（ｄ））
以上のように、本実施例によれば、コンタクト孔７にお
いてゲート電極４と金属配線層８とは、ゲート電極４上
に形成したＳ ｚ Ｏ２膜９と層間絶縁膜６としてのＳ
ｉＯ２膜を異方性エツチングして生じたゲート電極４の
側面残留５１０２膜ｅ′とにより絶縁され、コンタクト
孔７はゲート電極４に自己整合した形で形成される。
いてゲート電極４と金属配線層８とは、ゲート電極４上
に形成したＳ ｚ Ｏ２膜９と層間絶縁膜６としてのＳ
ｉＯ２膜を異方性エツチングして生じたゲート電極４の
側面残留５１０２膜ｅ′とにより絶縁され、コンタクト
孔７はゲート電極４に自己整合した形で形成される。
なお、本実施例においてゲート電極４上の絶縁膜９と層
間絶縁膜６をＣＶＤ法によるＳ １０２膜としだが、他
の形成法によるＳ １０２膜あるいは５１３Ｎ４膜等の
絶縁膜としてもよいし、またそれらを混用してもよい。
間絶縁膜６をＣＶＤ法によるＳ １０２膜としだが、他
の形成法によるＳ １０２膜あるいは５１３Ｎ４膜等の
絶縁膜としてもよいし、またそれらを混用してもよい。
発明の効果
以上のように、本発明はゲート電極上に予め絶縁膜を形
成し、その上に被着した層間絶縁膜を異方性エツチング
してコンタクト孔を形成することにより、ゲート電極に
自己整合的にソース・ドレイン領域と金属配線層とのコ
ンタクトが形成できるために、ソース・ドレイン領域の
面積の縮小が可能となシ、高密度な半導体装置の設計が
可能となるという効果を得ることができ、さらにコンタ
クト孔とゲート電極下のチャネル部分との間の距離が小
さくなるだめ、両者の間に存在するソース・ドレイン領
域の抵抗成分を小さくすることができ、高性能な半導体
装置が製造可能となるという効果をも得ることができる
優れた半導体装置の製造を実現できるものである。
成し、その上に被着した層間絶縁膜を異方性エツチング
してコンタクト孔を形成することにより、ゲート電極に
自己整合的にソース・ドレイン領域と金属配線層とのコ
ンタクトが形成できるために、ソース・ドレイン領域の
面積の縮小が可能となシ、高密度な半導体装置の設計が
可能となるという効果を得ることができ、さらにコンタ
クト孔とゲート電極下のチャネル部分との間の距離が小
さくなるだめ、両者の間に存在するソース・ドレイン領
域の抵抗成分を小さくすることができ、高性能な半導体
装置が製造可能となるという効果をも得ることができる
優れた半導体装置の製造を実現できるものである。
第１図は従来のＭＩＳ）ランジスタの断面図、第２図（
ａ）〜（ｄ）は本発明の実施例のＭＩＳトランジスタの
製造工程断面図である。
ａ）〜（ｄ）は本発明の実施例のＭＩＳトランジスタの
製造工程断面図である。
１・・−・・半導体基板、４・・・・ゲート電極、５・
・・・ソース・ドレイン領域、６・・・・層間絶縁膜、
７・・・・コンタクト孔、９・・−・絶縁膜。
・・・ソース・ドレイン領域、６・・・・層間絶縁膜、
７・・・・コンタクト孔、９・・−・絶縁膜。
代理人の氏名 弁理士 中 尾 敏 男 ほか１名区
Ｃ’２ ｄｒ
（Ｑ
ニー
１．／
Claims (1)
- ゲート電極の上面を絶縁膜で被覆した半導体基板全面
に前記絶縁膜材料または他の絶縁膜材料からなる層間絶
縁膜を被着し、前記半導体基板の上面から見て前記ゲー
ト電極と部分的に重なるコンタクト孔を前記層間絶縁膜
の異方的なエッチングにより形成することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21662984A JPS6194368A (ja) | 1984-10-16 | 1984-10-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21662984A JPS6194368A (ja) | 1984-10-16 | 1984-10-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6194368A true JPS6194368A (ja) | 1986-05-13 |
Family
ID=16691424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21662984A Pending JPS6194368A (ja) | 1984-10-16 | 1984-10-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6194368A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5547885A (en) * | 1990-04-03 | 1996-08-20 | Mitsubishi Denki Kabushiki Kaisha | Method of making asymmetric LDD transistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5451783A (en) * | 1977-09-30 | 1979-04-23 | Matsushita Electric Ind Co Ltd | Manufacture of mos-type semiconductor device |
| JPS57112028A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1984
- 1984-10-16 JP JP21662984A patent/JPS6194368A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5451783A (en) * | 1977-09-30 | 1979-04-23 | Matsushita Electric Ind Co Ltd | Manufacture of mos-type semiconductor device |
| JPS57112028A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5547885A (en) * | 1990-04-03 | 1996-08-20 | Mitsubishi Denki Kabushiki Kaisha | Method of making asymmetric LDD transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4306915A (en) | Method of making electrode wiring regions and impurity doped regions self-aligned therefrom | |
| JPS6072268A (ja) | バイポ−ラ・トランジスタ構造の製造方法 | |
| JPS6318673A (ja) | 半導体装置の製法 | |
| JPS5846193B2 (ja) | 半導体装置 | |
| JPS6194368A (ja) | 半導体装置の製造方法 | |
| JP3134344B2 (ja) | 半導体装置 | |
| JP3235091B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH03235336A (ja) | 半導体装置の製造方法 | |
| JPS6230494B2 (ja) | ||
| JPS6194369A (ja) | 半導体装置の製造方法 | |
| JP2855981B2 (ja) | 半導体装置の製造方法 | |
| JPH05335306A (ja) | 半導体装置 | |
| JPH0897276A (ja) | 半導体装置の製造方法 | |
| JP2993039B2 (ja) | 能動層積層素子 | |
| JPH0369168A (ja) | 薄膜電界効果トランジスタ | |
| JPS605514A (ja) | 半導体装置の製造方法 | |
| JPS59124767A (ja) | 半導体・集積回路装置の製造方法 | |
| JPH04260331A (ja) | 半導体装置の製造方法 | |
| JPH05343515A (ja) | 半導体装置及びその製造方法 | |
| JPH0286135A (ja) | 半導体装置の製造方法 | |
| JPH0342842A (ja) | 半導体装置の製造方法 | |
| JPS61290737A (ja) | 半導体装置の製造方法 | |
| JPH027432A (ja) | 半導体装置の製造方法 | |
| JPH021922A (ja) | 半導体装置の製造方法 | |
| JPS58102558A (ja) | 半導体装置およびその製造方法 |