JP3314411B2 - Ｍｏｓｆｅｔ定電流源発生回路 - Google Patents
Ｍｏｓｆｅｔ定電流源発生回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＦＥＴ（Ｍｅｔ
ａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉ
ｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用い
たアナログ回路に係わり、特に、温度特性の制御を容易
にするのに好適なＭＯＳＦＥＴ定電流源発生回路に関す
るものである。
ａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉ
ｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用い
たアナログ回路に係わり、特に、温度特性の制御を容易
にするのに好適なＭＯＳＦＥＴ定電流源発生回路に関す
るものである。
【０００２】
【従来の技術】ＭＯＳＦＥＴは、ドレインとソース間の
電圧が変わっても、ドレインとソース間に一定の電流が
流れる特性があり、例えば、ＣＱ出版社編「トランジス
タ技術」（１９９２年 ２月号、ＣＱ出版社発行）の第
３９０頁に記載の回路に、第３９４頁に記載のように、
定電流を供給するための定電流素子と用いられる。さら
に、ＭＯＳＦＥＴを用いて定電流源発生回路を構成する
場合は、定電圧発生回路を用いて得られた定電圧をゲー
ト電圧として、ＭＯＳＦＥＴの飽和特性を用いて定電流
を得るのが一般的である。
電圧が変わっても、ドレインとソース間に一定の電流が
流れる特性があり、例えば、ＣＱ出版社編「トランジス
タ技術」（１９９２年 ２月号、ＣＱ出版社発行）の第
３９０頁に記載の回路に、第３９４頁に記載のように、
定電流を供給するための定電流素子と用いられる。さら
に、ＭＯＳＦＥＴを用いて定電流源発生回路を構成する
場合は、定電圧発生回路を用いて得られた定電圧をゲー
ト電圧として、ＭＯＳＦＥＴの飽和特性を用いて定電流
を得るのが一般的である。
【０００３】図２は、従来のＭＯＳＦＥＴを用いた定電
流源発生回路の構成を示す回路図である。デプレッショ
ン型ＭＯＳＦＥＴ２１のゲートとソース間をショートし
て、飽和領域で動作させた電流源（Ｉｒｅｆ）を得、そ
して、二つの同特性のエンハンスメント型ＭＯＳＦＥＴ
２２、２３のゲートとゲート間、および、ソースとソー
ス間をショートさせた、いわゆる、カレントミラー回路
２４により、この電流源（Ｉｒｅｆ）を定数倍（ｎ）し
て、定電流源（Ｉｃｃ）を発生させる。
流源発生回路の構成を示す回路図である。デプレッショ
ン型ＭＯＳＦＥＴ２１のゲートとソース間をショートし
て、飽和領域で動作させた電流源（Ｉｒｅｆ）を得、そ
して、二つの同特性のエンハンスメント型ＭＯＳＦＥＴ
２２、２３のゲートとゲート間、および、ソースとソー
ス間をショートさせた、いわゆる、カレントミラー回路
２４により、この電流源（Ｉｒｅｆ）を定数倍（ｎ）し
て、定電流源（Ｉｃｃ）を発生させる。
【０００４】しかし、この回路の場合、定電流値（Ｉｃ
ｃ）が、次の式で示すように、デプレッション型ＭＯＳ
ＦＥＴ２１の二乗特性になっている。 Ｉｃｃ＝ｎ×Ｉｒｅｆ ＝ｎ×Ｋｄ×（Ｗｄ／Ｌｄ）×｜Ｖｔｎｄ｜2 但し、ＶｔｎｄとＫｄ、および、Ｗｄ、Ｌｄは、それぞ
れ、デプレッション型ＭＯＳＦＥＴ２１のスレッショル
ド電圧と導電係数、および、チャネル幅実効値とチャネ
ル長実効値である。
ｃ）が、次の式で示すように、デプレッション型ＭＯＳ
ＦＥＴ２１の二乗特性になっている。 Ｉｃｃ＝ｎ×Ｉｒｅｆ ＝ｎ×Ｋｄ×（Ｗｄ／Ｌｄ）×｜Ｖｔｎｄ｜2 但し、ＶｔｎｄとＫｄ、および、Ｗｄ、Ｌｄは、それぞ
れ、デプレッション型ＭＯＳＦＥＴ２１のスレッショル
ド電圧と導電係数、および、チャネル幅実効値とチャネ
ル長実効値である。
【０００５】そして、Ｖｔｎｄのウェハ製造プロセスの
バラツキが大きいため、定電流値（Ｉｃｃ）のロットバ
ラツキ、および、次の式（ａ）で示す温度特性（∂Ｉｃ
ｃ／∂Ｔ）のロット間バラツキも大きくなる。 （∂Ｉｃｃ／∂Ｔ） ＝∂｛Ｋｅ×（Ｗｅ／Ｌｅ）×｜Ｖｔｎｄ｜2｝／∂Ｔ ＝（Ｗｅ／Ｌｅ）×〔｛｜Ｖｔｎｄ｜2×（∂Ｋｅ／∂Ｔ）｝ ＋｛２×｜Ｖｔｎｄ｜×Ｋｅ×（∂｜Ｖｔｎｄ｜／∂Ｔ）｝〕（ａ） 但し、ＫｅとＷｄ、Ｌｄは、それぞれ、エンハンスメン
ト型ＭＯＳＦＥＴ２２、２３の導電係数と、チャネル幅
実効値、チャネル長実効値である。
バラツキが大きいため、定電流値（Ｉｃｃ）のロットバ
ラツキ、および、次の式（ａ）で示す温度特性（∂Ｉｃ
ｃ／∂Ｔ）のロット間バラツキも大きくなる。 （∂Ｉｃｃ／∂Ｔ） ＝∂｛Ｋｅ×（Ｗｅ／Ｌｅ）×｜Ｖｔｎｄ｜2｝／∂Ｔ ＝（Ｗｅ／Ｌｅ）×〔｛｜Ｖｔｎｄ｜2×（∂Ｋｅ／∂Ｔ）｝ ＋｛２×｜Ｖｔｎｄ｜×Ｋｅ×（∂｜Ｖｔｎｄ｜／∂Ｔ）｝〕（ａ） 但し、ＫｅとＷｄ、Ｌｄは、それぞれ、エンハンスメン
ト型ＭＯＳＦＥＴ２２、２３の導電係数と、チャネル幅
実効値、チャネル長実効値である。
【０００６】
【発明が解決しようとする課題】解決しようとする問題
点は、従来の技術では、ＭＯＳＦＥＴの製造プロセスで
のバラツキに起因する、ＭＯＳＦＥＴ定電流源発生回路
の電流値（Ｉｃｃ）と温度特性（∂Ｉｃｃ／∂Ｔ）のロ
ット間バラツキを小さくすることができない点である。
本発明の目的は、これら従来技術の課題を解決し、ＭＯ
ＳＦＥＴの製造プロセスでのバラツキに影響されない、
高信頼な定電流の供給を可能とするＭＯＳＦＥＴ定電流
源発生回路を提供することである。
点は、従来の技術では、ＭＯＳＦＥＴの製造プロセスで
のバラツキに起因する、ＭＯＳＦＥＴ定電流源発生回路
の電流値（Ｉｃｃ）と温度特性（∂Ｉｃｃ／∂Ｔ）のロ
ット間バラツキを小さくすることができない点である。
本発明の目的は、これら従来技術の課題を解決し、ＭＯ
ＳＦＥＴの製造プロセスでのバラツキに影響されない、
高信頼な定電流の供給を可能とするＭＯＳＦＥＴ定電流
源発生回路を提供することである。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＭＯＳＦＥＴ定電流源発生回路は、（１）
エンハンスメント型の三つのＭＯＳＦＥＴと、この三つ
のＭＯＳＦＥＴから、１回のドナーイオンのインプラン
テーションのみで作られるデプレッション型の一つのＭ
ＯＳＦＥＴとを、それぞれソースと基板を接続してなる
定電流源発生回路であり、ソースにゲートを接続し、ド
レインにプラス電源を入力するデプレッション型の第１
のＭＯＳＦＥＴと、この第１のＭＯＳＦＥＴのソースに
ゲートとドレインを接続したエンハンスメント型の第２
のＭＯＳＦＥＴと、この第２のＭＯＳＦＥＴのソースに
ゲートとドレインを接続し、ソースをマイナス電源に接
続したエンハンスメント型の第３のＭＯＳＦＥＴと、ソ
ースをマイナス電源に、ゲートを第１のＭＯＳＦＥＴの
ソースにそれぞれ接続し、ドレインに定電流を出力する
エンハンスメント型の第４のＭＯＳＦＥＴとを、チャネ
ルの幅と長さの比と導電係数との積からなる上記第１の
ＭＯＳＦＥＴのチャネル係数に対する、第２のＭＯＳＦ
ＥＴのチャネル係数、および、第３のＭＯＳＦＥＴのチ
ャネル係数のそれぞれの比の平方根の和が１となる物理
的寸法のパターンで接続することにより、第４のＭＯＳ
ＦＥＴのドレインに流れる定電流を、打ち込みイオンの
総数として正確にコントロール可能な第２〜第４のＭＯ
ＳＦＥＴのスレッシュホールド電圧Ｖｔｎｅと第１のＭ
ＯＳＦＥＴのスレッシュホールド電圧Ｖｔｎｄの絶対値
との和で決定する構成としたことを特徴とする。
め、本発明のＭＯＳＦＥＴ定電流源発生回路は、（１）
エンハンスメント型の三つのＭＯＳＦＥＴと、この三つ
のＭＯＳＦＥＴから、１回のドナーイオンのインプラン
テーションのみで作られるデプレッション型の一つのＭ
ＯＳＦＥＴとを、それぞれソースと基板を接続してなる
定電流源発生回路であり、ソースにゲートを接続し、ド
レインにプラス電源を入力するデプレッション型の第１
のＭＯＳＦＥＴと、この第１のＭＯＳＦＥＴのソースに
ゲートとドレインを接続したエンハンスメント型の第２
のＭＯＳＦＥＴと、この第２のＭＯＳＦＥＴのソースに
ゲートとドレインを接続し、ソースをマイナス電源に接
続したエンハンスメント型の第３のＭＯＳＦＥＴと、ソ
ースをマイナス電源に、ゲートを第１のＭＯＳＦＥＴの
ソースにそれぞれ接続し、ドレインに定電流を出力する
エンハンスメント型の第４のＭＯＳＦＥＴとを、チャネ
ルの幅と長さの比と導電係数との積からなる上記第１の
ＭＯＳＦＥＴのチャネル係数に対する、第２のＭＯＳＦ
ＥＴのチャネル係数、および、第３のＭＯＳＦＥＴのチ
ャネル係数のそれぞれの比の平方根の和が１となる物理
的寸法のパターンで接続することにより、第４のＭＯＳ
ＦＥＴのドレインに流れる定電流を、打ち込みイオンの
総数として正確にコントロール可能な第２〜第４のＭＯ
ＳＦＥＴのスレッシュホールド電圧Ｖｔｎｅと第１のＭ
ＯＳＦＥＴのスレッシュホールド電圧Ｖｔｎｄの絶対値
との和で決定する構成としたことを特徴とする。
【０００８】
【作用】本発明においては、第１〜第４のＭＯＳＦＥＴ
を接続するチャネルのサイズを、次の式に示すように、
チャネルの幅と長さの比と導電係数との積からなる第１
のＭＯＳＦＥＴのチャネル係数に対する、第２のＭＯＳ
ＦＥＴのチャネル係数、および、第３のＭＯＳＦＥＴの
チャネル係数のそれぞれの比の平方根の和が１となる物
理的寸法とする。 √｛（Ｋｄ×Ｗ１／Ｌ１）÷（Ｋｅ×Ｗ２／Ｌ２）｝ ＋√｛（Ｋｄ×Ｗ１／Ｌ１）÷（Ｋｅ×Ｗ３／Ｌ３）｝ ＝１ 但し、ＫｄとＷ１、Ｌ１は、それぞれ、第１のＭＯＳＦ
ＥＴの導電係数と、チャネル幅実効値、チャネル長実効
値であり、ＫｅとＷ２、Ｌ２、および、Ｗ３、Ｌ３は、
それぞれ、第２、第３のＭＯＳＦＥＴの導電係数と、チ
ャネル幅実効値、チャネル長実効値である。
を接続するチャネルのサイズを、次の式に示すように、
チャネルの幅と長さの比と導電係数との積からなる第１
のＭＯＳＦＥＴのチャネル係数に対する、第２のＭＯＳ
ＦＥＴのチャネル係数、および、第３のＭＯＳＦＥＴの
チャネル係数のそれぞれの比の平方根の和が１となる物
理的寸法とする。 √｛（Ｋｄ×Ｗ１／Ｌ１）÷（Ｋｅ×Ｗ２／Ｌ２）｝ ＋√｛（Ｋｄ×Ｗ１／Ｌ１）÷（Ｋｅ×Ｗ３／Ｌ３）｝ ＝１ 但し、ＫｄとＷ１、Ｌ１は、それぞれ、第１のＭＯＳＦ
ＥＴの導電係数と、チャネル幅実効値、チャネル長実効
値であり、ＫｅとＷ２、Ｌ２、および、Ｗ３、Ｌ３は、
それぞれ、第２、第３のＭＯＳＦＥＴの導電係数と、チ
ャネル幅実効値、チャネル長実効値である。
【０００９】このことにより、ＭＯＳＦＥＴ定電流源発
生回路の定電流値（Ｉｃｃ）は、第１のＭＯＳＦＥＴの
スレッショルド電圧（Ｖｔｎｄ）と、第４のＭＯＳＦＥ
Ｔのスレッショルド電圧（Ｖｔｎｅ）および導電係数
（Ｋｅ）と、チャネル幅実効値（Ｗ４）、チャネル長実
効値（Ｌ４）とからなる次式となる。 Ｉｃｃ＝Ｋｅ×（Ｗ４／Ｌ４）×（｜Ｖｔｎｄ｜＋Ｖｔ
ｎｅ）2 そして、第１のＭＯＳＦＥＴを、第２〜第４のＭＯＳＦ
ＥＴから、１回のドナーイオンのインプランテーション
のみで作ることにより、打ち込みイオンの総数を、正確
に制御することができ、「｜Ｖｔｎｄ｜＋Ｖｔｎｅ」の
製造プロセスでのバラツキを小さくすることができる。
また、この定電流値（Ｉｃｃ）の製造プロセスでのバラ
ツキが小さくなることにより、その温度特性（∂Ｉｃｃ
／∂Ｔ）が、（∂Ｋｅ／∂Ｔ）に比例して変化するもの
となり、特性のコントロールが容易となる。
生回路の定電流値（Ｉｃｃ）は、第１のＭＯＳＦＥＴの
スレッショルド電圧（Ｖｔｎｄ）と、第４のＭＯＳＦＥ
Ｔのスレッショルド電圧（Ｖｔｎｅ）および導電係数
（Ｋｅ）と、チャネル幅実効値（Ｗ４）、チャネル長実
効値（Ｌ４）とからなる次式となる。 Ｉｃｃ＝Ｋｅ×（Ｗ４／Ｌ４）×（｜Ｖｔｎｄ｜＋Ｖｔ
ｎｅ）2 そして、第１のＭＯＳＦＥＴを、第２〜第４のＭＯＳＦ
ＥＴから、１回のドナーイオンのインプランテーション
のみで作ることにより、打ち込みイオンの総数を、正確
に制御することができ、「｜Ｖｔｎｄ｜＋Ｖｔｎｅ」の
製造プロセスでのバラツキを小さくすることができる。
また、この定電流値（Ｉｃｃ）の製造プロセスでのバラ
ツキが小さくなることにより、その温度特性（∂Ｉｃｃ
／∂Ｔ）が、（∂Ｋｅ／∂Ｔ）に比例して変化するもの
となり、特性のコントロールが容易となる。
【００１０】
【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明のＭＯＳＦＥＴ定電流源発生
回路の本発明に係わる構成の一実施例を示す回路図であ
る。本図において、１は、Ｎチャネル型でデプレッショ
ン型の本発明の第１のＭＯＳＦＥＴとしてのＭＯＳＦＥ
Ｔであり、２〜４は、Ｎチャネル型でエンハンスメント
型の本発明の第２〜４のＭＯＳＦＥＴとしてのＭＯＳＦ
ＥＴである。ＭＯＳＦＥＴ１、および、ＭＯＳＦＥＴ２
〜３は、飽和領域で動作させた場合、そのゲート電圧Ｖ
１、Ｖ２は、ＭＯＳＦＥＴ１のドレインとソース間の電
圧Ｖｄｄによらず一定電圧となる。
説明する。図１は、本発明のＭＯＳＦＥＴ定電流源発生
回路の本発明に係わる構成の一実施例を示す回路図であ
る。本図において、１は、Ｎチャネル型でデプレッショ
ン型の本発明の第１のＭＯＳＦＥＴとしてのＭＯＳＦＥ
Ｔであり、２〜４は、Ｎチャネル型でエンハンスメント
型の本発明の第２〜４のＭＯＳＦＥＴとしてのＭＯＳＦ
ＥＴである。ＭＯＳＦＥＴ１、および、ＭＯＳＦＥＴ２
〜３は、飽和領域で動作させた場合、そのゲート電圧Ｖ
１、Ｖ２は、ＭＯＳＦＥＴ１のドレインとソース間の電
圧Ｖｄｄによらず一定電圧となる。
【００１１】このことにより、ＭＯＳＦＥＴ１〜３を流
れる電流（Ｉ1）は、 Ｉ1＝Ｋｄ×（Ｗ１／Ｌ１）×｜Ｖｔｎｄ｜2 Ｉ1＝Ｋｅ×（Ｗ２／Ｌ２）×（Ｖ１−Ｖ２−Ｖｔｎ
ｅ）2 Ｉ1＝Ｋｅ×（Ｗ３／Ｌ３）×（Ｖ２−Ｖｔｎｅ）2 となる。但し、ＫｄとＷ１、Ｌ１は、それぞれ、ＭＯＳ
ＦＥＴ１の導電係数と、チャネル幅実効値、チャネル長
実効値であり、ＫｅとＷ２、Ｌ２、および、Ｗ３、Ｌ３
は、それぞれ、ＭＯＳＦＥＴ２、３の導電係数と、チャ
ネル幅実効値、チャネル長実効値である。また、Ｖｔｎ
ｄとＶｔｎｅは、それぞれ、ＭＯＳＦＥＴ１とＭＯＳＦ
ＥＴ２〜４のスレッショルド電圧である。
れる電流（Ｉ1）は、 Ｉ1＝Ｋｄ×（Ｗ１／Ｌ１）×｜Ｖｔｎｄ｜2 Ｉ1＝Ｋｅ×（Ｗ２／Ｌ２）×（Ｖ１−Ｖ２−Ｖｔｎ
ｅ）2 Ｉ1＝Ｋｅ×（Ｗ３／Ｌ３）×（Ｖ２−Ｖｔｎｅ）2 となる。但し、ＫｄとＷ１、Ｌ１は、それぞれ、ＭＯＳ
ＦＥＴ１の導電係数と、チャネル幅実効値、チャネル長
実効値であり、ＫｅとＷ２、Ｌ２、および、Ｗ３、Ｌ３
は、それぞれ、ＭＯＳＦＥＴ２、３の導電係数と、チャ
ネル幅実効値、チャネル長実効値である。また、Ｖｔｎ
ｄとＶｔｎｅは、それぞれ、ＭＯＳＦＥＴ１とＭＯＳＦ
ＥＴ２〜４のスレッショルド電圧である。
【００１２】これを解くと、 Ｖ１＝〔√｛（Ｋｄ×Ｗ１／Ｌ１）÷（Ｋｅ×Ｗ２／Ｌ２）｝ ＋√｛（Ｋｄ×Ｗ１／Ｌ１）÷（Ｋｅ×Ｗ３／Ｌ３）｝〕 ×｜Ｖｔｎｄ｜＋２×Ｖｔｎｅ Ｖ２＝〔√｛（Ｋｄ×Ｗ１／Ｌ１）÷（Ｋｅ×Ｗ３／Ｌ３）｝〕 ×｜Ｖｔｎｄ｜＋Ｖｔｎｅ となる。
【００１３】ここで、パターンのサイズ設定を、 √｛（Ｋｄ×Ｗ１／Ｌ１）÷（Ｋｅ×Ｗ２／Ｌ２）｝ ＋√｛（Ｋｄ×Ｗ１／Ｌ１）÷（Ｋｅ×Ｗ３／Ｌ３）｝ ＝１ とすると、 Ｖ１＝｜Ｖｔｎｄ｜＋２×Ｖｔｎｅ となる。
【００１４】このことにより、ＭＯＳＦＥＴ４を、飽和
領域で使用した場合の電流値（Ｉｃｃ）は、 Ｉｃｃ＝Ｋｅ×（Ｗ４／Ｌ４）×（Ｖ１−Ｖｔｎｅ）2 ＝Ｋｅ×（Ｗ４／Ｌ４）×（｜Ｖｔｎｄ｜＋Ｖｔｎｅ）
2 となる。但し、Ｗ４とＬ４は、それぞれ、ＭＯＳＦＥＴ
４のチャネル幅実効値とチャネル長実効値である。
領域で使用した場合の電流値（Ｉｃｃ）は、 Ｉｃｃ＝Ｋｅ×（Ｗ４／Ｌ４）×（Ｖ１−Ｖｔｎｅ）2 ＝Ｋｅ×（Ｗ４／Ｌ４）×（｜Ｖｔｎｄ｜＋Ｖｔｎｅ）
2 となる。但し、Ｗ４とＬ４は、それぞれ、ＭＯＳＦＥＴ
４のチャネル幅実効値とチャネル長実効値である。
【００１５】ここで、ＭＯＳＦＥＴ１のスレッショルド
電圧Ｖｔｎｄと、ＭＯＳＦＥＴ２〜４のスレッショルド
電圧Ｖｔｎｅのプロセス上の作り方を、下記のようにす
る。ｐウェル自体の表面濃度を用いてＭＯＳＦＥＴ２〜
４のスレッショルド電圧Ｖｔｎｅを作り、それから、ド
ナーイオンの打ち込みの一工程で、ＭＯＳＦＥＴ１のス
レッショルド電圧Ｖｔｎｄを作る。このようにすれば、
打ち込みイオンの総数のコントロールは非常に正確にで
きるため、「｜Ｖｔｎｄ｜＋Ｖｔｎｅ」は、バラツキを
小さく制御することができる。従って、電流値（Ｉｃ
ｃ）の製造プロセスでのバラツキを小さくすることがで
きる。
電圧Ｖｔｎｄと、ＭＯＳＦＥＴ２〜４のスレッショルド
電圧Ｖｔｎｅのプロセス上の作り方を、下記のようにす
る。ｐウェル自体の表面濃度を用いてＭＯＳＦＥＴ２〜
４のスレッショルド電圧Ｖｔｎｅを作り、それから、ド
ナーイオンの打ち込みの一工程で、ＭＯＳＦＥＴ１のス
レッショルド電圧Ｖｔｎｄを作る。このようにすれば、
打ち込みイオンの総数のコントロールは非常に正確にで
きるため、「｜Ｖｔｎｄ｜＋Ｖｔｎｅ」は、バラツキを
小さく制御することができる。従って、電流値（Ｉｃ
ｃ）の製造プロセスでのバラツキを小さくすることがで
きる。
【００１６】また、次の式（ｂ）で示されるその温度特
性（∂Ｉｃｃ／∂Ｔ）の製造プロセスでのバラツキも小
さくすることができる。 （∂Ｉｃｃ／∂Ｔ） ＝（Ｗ４／Ｌ４）×〔（｜Ｖｔｎｄ｜＋Ｖｔｎｅ）2 ×（∂Ｋｅ／∂Ｔ）＋２×（｜Ｖｔｎｄ｜＋Ｖｔｎｅ） ×Ｋｅ×｛（∂｜Ｖｔｎｄ｜／∂Ｔ） ＋（∂Ｖｔｎｅ／∂Ｔ）｝〕 （ｂ）
性（∂Ｉｃｃ／∂Ｔ）の製造プロセスでのバラツキも小
さくすることができる。 （∂Ｉｃｃ／∂Ｔ） ＝（Ｗ４／Ｌ４）×〔（｜Ｖｔｎｄ｜＋Ｖｔｎｅ）2 ×（∂Ｋｅ／∂Ｔ）＋２×（｜Ｖｔｎｄ｜＋Ｖｔｎｅ） ×Ｋｅ×｛（∂｜Ｖｔｎｄ｜／∂Ｔ） ＋（∂Ｖｔｎｅ／∂Ｔ）｝〕 （ｂ）
【００１７】この（ｂ）式により、実験データを用いて
温度特性（∂Ｉｃｃ／∂Ｔ）を求めると、例えば、（Ｖ
ｔｎｄ＝−０．４ｖ、Ｖｔｎｅ＝０．２ｖ）の時には、 （Ｗ４／Ｌ４）×（∂Ｉｃｃ／∂Ｔ） ＝（０．６）2×（−１．０÷１０6）＋２×０．６×２０４÷１０6 ×（＋１．５÷１０4−１．３÷１０4） ＝−３．６÷１０7＋７．３÷１０9 ≒−３．６÷１０7（Ａ／℃） となる。尚、この値は、例えば、Ｖｔｎｄが、標準の
（−０．４ｖ）でも、最大の（−０．２５ｖ）でも、最
小の（−０．５５ｖ）の場合でも同じである。
温度特性（∂Ｉｃｃ／∂Ｔ）を求めると、例えば、（Ｖ
ｔｎｄ＝−０．４ｖ、Ｖｔｎｅ＝０．２ｖ）の時には、 （Ｗ４／Ｌ４）×（∂Ｉｃｃ／∂Ｔ） ＝（０．６）2×（−１．０÷１０6）＋２×０．６×２０４÷１０6 ×（＋１．５÷１０4−１．３÷１０4） ＝−３．６÷１０7＋７．３÷１０9 ≒−３．６÷１０7（Ａ／℃） となる。尚、この値は、例えば、Ｖｔｎｄが、標準の
（−０．４ｖ）でも、最大の（−０．２５ｖ）でも、最
小の（−０．５５ｖ）の場合でも同じである。
【００１８】ここで、従来技術の（ａ）式を用い、同一
条件での従来のＭＯＳＦＥＴを用いた定電流源発生回路
の温度特性を計算する。まず、Ｖｔｎｄ＝−０．４ｖ
（Ｔｙｐ／標準）の場合は、 （Ｌｅ／Ｗｅ）×（∂Ｉｃｃ／∂Ｔ） ＝（０．４）2×（−１．０÷１０6） ＋２×０．４×２０４÷１０6×（＋１．６÷１０4） ＝−１．６÷１０7＋２．６÷１０8 ≒−１．３÷１０7（Ａ／℃） となる。
条件での従来のＭＯＳＦＥＴを用いた定電流源発生回路
の温度特性を計算する。まず、Ｖｔｎｄ＝−０．４ｖ
（Ｔｙｐ／標準）の場合は、 （Ｌｅ／Ｗｅ）×（∂Ｉｃｃ／∂Ｔ） ＝（０．４）2×（−１．０÷１０6） ＋２×０．４×２０４÷１０6×（＋１．６÷１０4） ＝−１．６÷１０7＋２．６÷１０8 ≒−１．３÷１０7（Ａ／℃） となる。
【００１９】次に、Ｖｔｎｄ＝−０．５５ｖ（Ｍｉｎ／
最小）の場合は、 （Ｌｅ／Ｗｅ）×（∂Ｉｃｃ／∂Ｔ） ＝（０．５５）2×（−１．０５÷１０6） ＋２×０．５５×２１３÷１０6×（＋１．７÷１０4） ＝−３．２÷１０7＋４．０÷１０8 ≒−２．８÷１０7（Ａ／℃） となる。
最小）の場合は、 （Ｌｅ／Ｗｅ）×（∂Ｉｃｃ／∂Ｔ） ＝（０．５５）2×（−１．０５÷１０6） ＋２×０．５５×２１３÷１０6×（＋１．７÷１０4） ＝−３．２÷１０7＋４．０÷１０8 ≒−２．８÷１０7（Ａ／℃） となる。
【００２０】さらに、Ｖｔｎｄ＝−０．２５ｖ（Ｍａｘ
／最大）の場合は、 （Ｌｅ／Ｗｅ）×（∂Ｉｃｃ／∂Ｔ） ＝（０．２５）2×（−０．９５÷１０6） ＋２×０．２５×１９５÷１０6×（＋１．５÷１０4） ＝−５．９÷１０8＋１．５÷１０8 ≒−０．４４÷１０7（Ａ／℃） となる。この結果からわかるように、本実施例のＭＯＳ
ＦＥＴ定電流源発生回路で発生する電流値（Ｉｃｃ）の
温度特性は、大きくなるが、ほぼ、「∂Ｋｅ／∂Ｔ」に
比例して変化することになり、特性のコントロールが容
易となる。
／最大）の場合は、 （Ｌｅ／Ｗｅ）×（∂Ｉｃｃ／∂Ｔ） ＝（０．２５）2×（−０．９５÷１０6） ＋２×０．２５×１９５÷１０6×（＋１．５÷１０4） ＝−５．９÷１０8＋１．５÷１０8 ≒−０．４４÷１０7（Ａ／℃） となる。この結果からわかるように、本実施例のＭＯＳ
ＦＥＴ定電流源発生回路で発生する電流値（Ｉｃｃ）の
温度特性は、大きくなるが、ほぼ、「∂Ｋｅ／∂Ｔ」に
比例して変化することになり、特性のコントロールが容
易となる。
【００２１】以上、図１を用いて説明したように、本実
施例のＭＯＳＦＥＴ定電流源発生回路では、ＭＯＳＦＥ
Ｔ１〜４のパターンを特定のサイズとし、ＭＯＳＦＥＴ
１を、ＭＯＳＦＥＴ２〜４から、１回のドナーイオンの
インプランテーションのみで作る。このことにより、打
ち込みイオンの総数を、正確に制御することができ、定
電流値（Ｉｃｃ）の製造プロセスでのバラツキを小さく
することができる。また、その温度特性（∂Ｉｃｃ／∂
Ｔ）が、（∂Ｋｅ／∂Ｔ）に比例して変化するものとな
り、特性のコントロールが容易となる。
施例のＭＯＳＦＥＴ定電流源発生回路では、ＭＯＳＦＥ
Ｔ１〜４のパターンを特定のサイズとし、ＭＯＳＦＥＴ
１を、ＭＯＳＦＥＴ２〜４から、１回のドナーイオンの
インプランテーションのみで作る。このことにより、打
ち込みイオンの総数を、正確に制御することができ、定
電流値（Ｉｃｃ）の製造プロセスでのバラツキを小さく
することができる。また、その温度特性（∂Ｉｃｃ／∂
Ｔ）が、（∂Ｋｅ／∂Ｔ）に比例して変化するものとな
り、特性のコントロールが容易となる。
【００２２】尚、本発明は、図１を用いて説明した実施
例に限定されるものではない。例えば、本実施例では、
ｎチャネル型のＭＯＳＦＥＴを用いて説明しているが、
ｐチャネル型のＭＯＳＦＥＴを用いても良い。
例に限定されるものではない。例えば、本実施例では、
ｎチャネル型のＭＯＳＦＥＴを用いて説明しているが、
ｐチャネル型のＭＯＳＦＥＴを用いても良い。
【００２３】
【発明の効果】本発明によれば、ＭＯＳＦＥＴの製造プ
ロセスでのバラツキに起因する、ＭＯＳＦＥＴ定電流源
発生回路の電流値（Ｉｃｃ）と温度特性（∂Ｉｃｃ／∂
Ｔ）のロット間バラツキを小さくすることができ、ＭＯ
ＳＦＥＴの製造プロセスでのバラツキに影響されない、
高信頼な定電流を供給することが可能である。
ロセスでのバラツキに起因する、ＭＯＳＦＥＴ定電流源
発生回路の電流値（Ｉｃｃ）と温度特性（∂Ｉｃｃ／∂
Ｔ）のロット間バラツキを小さくすることができ、ＭＯ
ＳＦＥＴの製造プロセスでのバラツキに影響されない、
高信頼な定電流を供給することが可能である。
【００２４】
【図１】本発明のＭＯＳＦＥＴ定電流源発生回路の本発
明に係わる構成の一実施例を示す回路図である。
明に係わる構成の一実施例を示す回路図である。
【図２】従来のＭＯＳＦＥＴを用いた定電流源発生回路
の構成を示す回路図である。
の構成を示す回路図である。
１ Ｎチャネルデプレッション型ＭＯＳＦＥＴ ２〜４ Ｎチャネルエンハンスメント型ＭＯＳＦＥＴ ２１ デプレッション型ＭＯＳＦＥＴ ２２、２３ エンハンスメント型ＭＯＳＦＥＴ ２４ カレントミラー回路
Claims (1)
- 【請求項１】 エンハンスメント型の三つのＭＯＳＦＥ
Ｔと、該三つのＭＯＳＦＥＴから、１回のドナーイオン
のインプランテーションのみで作られるデプレッション
型の一つのＭＯＳＦＥＴとを、それぞれソースと基板を
接続してなる定電流源発生回路であり、 上記ソースにゲートを接続し、ドレインにプラス電源を
入力する上記デプレッション型の第１のＭＯＳＦＥＴ
と、 該第１のＭＯＳＦＥＴのソースにゲートとドレインを接
続した上記エンハンスメント型の第２のＭＯＳＦＥＴ
と、 該第２のＭＯＳＦＥＴのソースにゲートとドレインを接
続し、ソースをマイナス電源に接続した上記エンハンス
メント型の第３のＭＯＳＦＥＴと、 ソースを上記マイナス電源に、ゲートを上記第１のＭＯ
ＳＦＥＴのソースにそれぞれ接続し、ドレインに定電流
を出力する上記エンハンスメント型の第４のＭＯＳＦＥ
Ｔとを、 チャネルの幅と長さの比と導電係数との積からなる上記
第１のＭＯＳＦＥＴのチャネル係数に対する、上記第２
のＭＯＳＦＥＴのチャネル係数、および、上記第３のＭ
ＯＳＦＥＴのチャネル係数のそれぞれの比の平方根の和
が１となる物理的寸法のパターンで接続することによ
り、 上記第４のＭＯＳＦＥＴのドレインに流れる定電流を、
打ち込みイオンの総数として正確にコントロール可能な
上記第２〜第４のＭＯＳＦＥＴのスレッシュホールド電
圧Ｖｔｎｅと上記第１のＭＯＳＦＥＴのスレッシュホー
ルド電圧Ｖｔｎｄの絶対値との和で決定する構成とした
ことを特徴とするＭＯＳＦＥＴ定電流源発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16086392A JP3314411B2 (ja) | 1992-06-19 | 1992-06-19 | Ｍｏｓｆｅｔ定電流源発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16086392A JP3314411B2 (ja) | 1992-06-19 | 1992-06-19 | Ｍｏｓｆｅｔ定電流源発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH064160A JPH064160A (ja) | 1994-01-14 |
| JP3314411B2 true JP3314411B2 (ja) | 2002-08-12 |
Family
ID=15724010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16086392A Expired - Fee Related JP3314411B2 (ja) | 1992-06-19 | 1992-06-19 | Ｍｏｓｆｅｔ定電流源発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3314411B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4607482B2 (ja) * | 2004-04-07 | 2011-01-05 | 株式会社リコー | 定電流回路 |
| JP2006260412A (ja) * | 2005-03-18 | 2006-09-28 | Mitsumi Electric Co Ltd | 電源回路及び電源装置 |
| JP4703406B2 (ja) * | 2006-01-12 | 2011-06-15 | 株式会社東芝 | 基準電圧発生回路および半導体集積装置 |
| JP4795815B2 (ja) * | 2006-02-27 | 2011-10-19 | 株式会社リコー | 定電流回路および定電圧回路 |
| JP5967987B2 (ja) * | 2012-03-13 | 2016-08-10 | エスアイアイ・セミコンダクタ株式会社 | 基準電圧回路 |
| JP6291929B2 (ja) * | 2014-03-14 | 2018-03-14 | 富士電機株式会社 | 半導体装置 |
-
1992
- 1992-06-19 JP JP16086392A patent/JP3314411B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH064160A (ja) | 1994-01-14 |
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