JP2792475B2 - 入力バッファ - Google Patents
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
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Description
【０００１】
【発明の属する技術分野】本発明は入力バッファに関
し、入力レシーバー特に小振巾インターフェース用ヒシ
テリシス付レシーバーに関する。
し、入力レシーバー特に小振巾インターフェース用ヒシ
テリシス付レシーバーに関する。
【０００２】
【従来の技術】ヒシテリシス特性を持つ入力バッファ回
路は、入力信号にノイズが含まれる場合に、入力信号だ
けでなく、ノイズによって、入力バッファがＯＮ／ＯＦ
Ｆし、正確に信号が伝搬しなくなることを防ぐために用
いられた。ヒシテリシス特性を有する入力バッファ回路
は、高低２つのしきい値（ＶＴＨ、ＶＴＬ）を有し、入
力信号の立ち上り時にはＶＴＨ、立ち下りＶＴＬをしき
い値とする。したがって、入力信号がＶＴＨを越えＯＮ
すると、ＶＴＬを下まわらないかぎり、ＯＦＦしない。
このようにして、ＶＴＨ−ＶＴＬの巾のノイズを除去す
ることができる。
路は、入力信号にノイズが含まれる場合に、入力信号だ
けでなく、ノイズによって、入力バッファがＯＮ／ＯＦ
Ｆし、正確に信号が伝搬しなくなることを防ぐために用
いられた。ヒシテリシス特性を有する入力バッファ回路
は、高低２つのしきい値（ＶＴＨ、ＶＴＬ）を有し、入
力信号の立ち上り時にはＶＴＨ、立ち下りＶＴＬをしき
い値とする。したがって、入力信号がＶＴＨを越えＯＮ
すると、ＶＴＬを下まわらないかぎり、ＯＦＦしない。
このようにして、ＶＴＨ−ＶＴＬの巾のノイズを除去す
ることができる。
【０００３】上記のようなヒシテリシス特性を有する入
力バッファ回路は、入力信号の立ち上り、立ち下りにお
けるノイズの影響を防止するために、半導体記憶装置、
マイクロコンピュータなどの各種デバイスの入力回路に
用いられている。これまで、上記ヒシテリシス特性を有
する入力バッファ回路は、特開平５−３３５８９８「入
力バッファ回路」にみられるように、ＣＭＯＳインバー
タを組み合わせた回路構成となっていた。
力バッファ回路は、入力信号の立ち上り、立ち下りにお
けるノイズの影響を防止するために、半導体記憶装置、
マイクロコンピュータなどの各種デバイスの入力回路に
用いられている。これまで、上記ヒシテリシス特性を有
する入力バッファ回路は、特開平５−３３５８９８「入
力バッファ回路」にみられるように、ＣＭＯＳインバー
タを組み合わせた回路構成となっていた。
【０００４】しかしながら、システムの高速化に伴う入
力インターフェースの小振巾化が、行われてきている。
このような、入力バッファ回路は、１９９２ ＩＳＳＳ
ＣＣＤｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐ
ｅｒｓ Ｐ．Ｐ.５８−５９“ＡＣＣＭＯＳ ＬＯＷ
Ｖｏｌｔａｇｅ−Ｓｗｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏ
ｎ−Ｌｉｎｅ Ｔｒａｎｓｃｅｉｖｅｒ”などで提案さ
れ、図４にみられるようなカレントミラー回路になる。
力インターフェースの小振巾化が、行われてきている。
このような、入力バッファ回路は、１９９２ ＩＳＳＳ
ＣＣＤｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐ
ｅｒｓ Ｐ．Ｐ.５８−５９“ＡＣＣＭＯＳ ＬＯＷ
Ｖｏｌｔａｇｅ−Ｓｗｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏ
ｎ−Ｌｉｎｅ Ｔｒａｎｓｃｅｉｖｅｒ”などで提案さ
れ、図４にみられるようなカレントミラー回路になる。
【０００５】図４は、従来技術の回路図でカレントミラ
ー回路である。図４において、（４１）はＰＭＯＳ、
（４２）はＰＭＯＳ、（４３）はＰＭＯＳ、（４４）は
ＮＭＯＳ、（４５）はＮＭＯＳ、である。ＰＭＯＳ（４
１）のソース電極は電源に接続され、ぞのゲート電極に
は入力端子（Ｖｉｎ）が接続され、そのドレイン電極が
ＰＭＯＳ（４２）、ＰＭＯＳ（４３）のソースと接続さ
れている。また、ＰＭＯＳ（４２）のゲート電極には参
照電位（Ｖｒｅｆ）が接続され、そのソース電極はＰＭ
ＯＳ（４１）のドレイン電極に接続され、、そのドレイ
ン電極がＮＭＯＳ（４４）のドレイン電極及びゲート電
極及びＮＭＯＳ（４５）のゲート電極と接続されてい
る。
ー回路である。図４において、（４１）はＰＭＯＳ、
（４２）はＰＭＯＳ、（４３）はＰＭＯＳ、（４４）は
ＮＭＯＳ、（４５）はＮＭＯＳ、である。ＰＭＯＳ（４
１）のソース電極は電源に接続され、ぞのゲート電極に
は入力端子（Ｖｉｎ）が接続され、そのドレイン電極が
ＰＭＯＳ（４２）、ＰＭＯＳ（４３）のソースと接続さ
れている。また、ＰＭＯＳ（４２）のゲート電極には参
照電位（Ｖｒｅｆ）が接続され、そのソース電極はＰＭ
ＯＳ（４１）のドレイン電極に接続され、、そのドレイ
ン電極がＮＭＯＳ（４４）のドレイン電極及びゲート電
極及びＮＭＯＳ（４５）のゲート電極と接続されてい
る。
【０００６】また、ＰＭＯＳ（４３）のゲート電極には
入力端子（Ｖｉｎ）が接続され、そのソース電極はＰＭ
ＯＳ（４１）のドレイン電極に接続され、そのドレイン
電極がＮＭＯＳ（４５）のドレイン電極と接続されてい
る。また、ＮＭＯＳ（４４）のゲート電極はＰＭＯＳ
（４２）のソース電極及びＮＭＯＳ（４５）のゲート電
極に接続され、そのソース電極は接地端子（ＧＮＤ）に
接続され、そのドレイン電極がＮＭＯＳ（４４）のゲー
ト電極及びＰＭＯＳ（４２）のドレイン電極と接続され
ている。また、ＮＭＯＳ（４５）のゲート電極はＮＭＯ
Ｓ（４４）のゲート電極とＰＭＯＳ（４２）のドレイン
電極に接続され、そのソース電極は接地端子（ＧＮＤ）
に接続され、そのドレイン電極がＰＭＯＳ（４３）のド
レイン電極と接続されている。
入力端子（Ｖｉｎ）が接続され、そのソース電極はＰＭ
ＯＳ（４１）のドレイン電極に接続され、そのドレイン
電極がＮＭＯＳ（４５）のドレイン電極と接続されてい
る。また、ＮＭＯＳ（４４）のゲート電極はＰＭＯＳ
（４２）のソース電極及びＮＭＯＳ（４５）のゲート電
極に接続され、そのソース電極は接地端子（ＧＮＤ）に
接続され、そのドレイン電極がＮＭＯＳ（４４）のゲー
ト電極及びＰＭＯＳ（４２）のドレイン電極と接続され
ている。また、ＮＭＯＳ（４５）のゲート電極はＮＭＯ
Ｓ（４４）のゲート電極とＰＭＯＳ（４２）のドレイン
電極に接続され、そのソース電極は接地端子（ＧＮＤ）
に接続され、そのドレイン電極がＰＭＯＳ（４３）のド
レイン電極と接続されている。
【０００７】図４に示すカレントミラー回路を用いた入
力バッファ回路では、参照電位Ｖｒｅｆに対し、入力電
位を比較し、ＯＮ／ＯＦＦする。これら小振力巾のカレ
ントミラー回路を用いた入力バッファ回路では入力の小
振巾化に伴い、ノイズレベルを低下するためヒシテリシ
スは、付加されていない。
力バッファ回路では、参照電位Ｖｒｅｆに対し、入力電
位を比較し、ＯＮ／ＯＦＦする。これら小振力巾のカレ
ントミラー回路を用いた入力バッファ回路では入力の小
振巾化に伴い、ノイズレベルを低下するためヒシテリシ
スは、付加されていない。
【０００８】
【発明が解決しようとする課題】上記従来技術に示した
カレントミラー型の入力バッファ回路において、ハイイ
ンピーダンス状態の入力信号レベルが、参照電位Ｖｒｅ
ｆと等しくなる条件においては、図４にみられるように
わずかなノイズも、カレントミラー型の入力バッファ回
路において増巾され、半導体デバイス内部に伝搬し、消
費電力の増大を招くという問題点があった。
カレントミラー型の入力バッファ回路において、ハイイ
ンピーダンス状態の入力信号レベルが、参照電位Ｖｒｅ
ｆと等しくなる条件においては、図４にみられるように
わずかなノイズも、カレントミラー型の入力バッファ回
路において増巾され、半導体デバイス内部に伝搬し、消
費電力の増大を招くという問題点があった。
【０００９】
【課題を解決するための手段】本発明は、ＣＭＯＳカレ
ントミラー型の入力バッファにおいて、参照電位が入力
するトランジスタと並列に、該トランジスタと同導電型
のヒシテリシス付加用トランジスタを接続し、該ヒシテ
リシス付加用トランジスタのゲートには、該入力バッフ
ァの出力が接続されることを特徴とする入力バッファで
ある。また本発明は、前記入力バッファがＣＭＯＳイン
バータ型であることを特徴とする入力バッファである。
ントミラー型の入力バッファにおいて、参照電位が入力
するトランジスタと並列に、該トランジスタと同導電型
のヒシテリシス付加用トランジスタを接続し、該ヒシテ
リシス付加用トランジスタのゲートには、該入力バッフ
ァの出力が接続されることを特徴とする入力バッファで
ある。また本発明は、前記入力バッファがＣＭＯＳイン
バータ型であることを特徴とする入力バッファである。
【００１０】
【作用】本発明では、ＣＭＯＳカレントミラー型の入力
バッファにおいて参照電位（Ｖｒｅｆ）が入力するトラ
ンジスタと並列に同じ導電型のトランジスタを配置し、
そのヒシテリシス付加用トランジスタのゲートには、入
力バッファの出力が接続されているもので、信号線に対
する入力がハイインピーダンスの場合、レシーバーの出
力が不確定になるのを防ぐことができるものである。
バッファにおいて参照電位（Ｖｒｅｆ）が入力するトラ
ンジスタと並列に同じ導電型のトランジスタを配置し、
そのヒシテリシス付加用トランジスタのゲートには、入
力バッファの出力が接続されているもので、信号線に対
する入力がハイインピーダンスの場合、レシーバーの出
力が不確定になるのを防ぐことができるものである。
【００１１】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【００１２】
【実施例１】図１は本発明の小振力巾インターフェース
入力バッファの回路図である。図１において、（１１）
はＰＭＯＳ、（１３）はＰＭＯＳ、（１４）はＮＭＯ
Ｓ、（１５）はＮＭＯＳである。ＰＭＯＳ（１１）のソ
ース電極は電源に接続され、そのゲート電極には省電力
信号が接続され、そのドレイン電極がＰＭＯＳトランジ
スタ（Ｑ１）と並列なＰＭＯＳトランジスタ（Ｑ２）の
ソース電極と、ＰＭＯＳ（１３）のソース電極と接続さ
れている。
入力バッファの回路図である。図１において、（１１）
はＰＭＯＳ、（１３）はＰＭＯＳ、（１４）はＮＭＯ
Ｓ、（１５）はＮＭＯＳである。ＰＭＯＳ（１１）のソ
ース電極は電源に接続され、そのゲート電極には省電力
信号が接続され、そのドレイン電極がＰＭＯＳトランジ
スタ（Ｑ１）と並列なＰＭＯＳトランジスタ（Ｑ２）の
ソース電極と、ＰＭＯＳ（１３）のソース電極と接続さ
れている。
【００１３】また、ＰＭＯＳトランジスタ（Ｑ１）のゲ
ート電極には参照電位（Ｖｒｅｆ）が接続され、ＰＭＯ
Ｓトランジスタ（Ｑ１）と並列なＰＭＯＳトランジスタ
（Ｑ２）のゲート電極はＰＭＯＳ（１３）のドレイン電
極に接続され、それらのソース電極はＰＭＯＳ（１１）
のドレイン電極に接続され、そのドレイン電極がＮＭＯ
Ｓ（１４）のドレイン電極とゲート電極と接続されてい
る。
ート電極には参照電位（Ｖｒｅｆ）が接続され、ＰＭＯ
Ｓトランジスタ（Ｑ１）と並列なＰＭＯＳトランジスタ
（Ｑ２）のゲート電極はＰＭＯＳ（１３）のドレイン電
極に接続され、それらのソース電極はＰＭＯＳ（１１）
のドレイン電極に接続され、そのドレイン電極がＮＭＯ
Ｓ（１４）のドレイン電極とゲート電極と接続されてい
る。
【００１４】また、ＰＭＯＳ（１３）のゲート電極には
入力端子（Ｖｉｎ）が接続され、そのソース電極はＰＭ
ＯＳ（１１）のドレイン電極に接続され、そのドレイン
電極がＮＭＯＳ（１５）のドレイン電極とＰＭＯＳ（Ｑ
２）のゲート電極と接続されている。また、ＮＭＯＳ
（１４）のゲート電極はＮＭＯＳ（１４）のドレイン電
極とＮＭＯＳ（１５）のゲート電極に接続され、そのソ
ース電極は接地端子（ＧＮＤ）に接続され、そのドレイ
ン電極がＰＭＯＳ（Ｑ１）、（Ｑ２）のドレイン電極と
ＮＭＯＳ（１４）のゲート電極とに接続されている。ま
た、ＮＭＯＳ（１５）のゲート電極はＮＭＯＳ（１４）
のゲート電極に接続され、そのソース電極は接地端子
（ＧＮＤ）に接続され、そのドレイン電極がＰＭＯＳ
（１３）のドレイン電極と接続されている。
入力端子（Ｖｉｎ）が接続され、そのソース電極はＰＭ
ＯＳ（１１）のドレイン電極に接続され、そのドレイン
電極がＮＭＯＳ（１５）のドレイン電極とＰＭＯＳ（Ｑ
２）のゲート電極と接続されている。また、ＮＭＯＳ
（１４）のゲート電極はＮＭＯＳ（１４）のドレイン電
極とＮＭＯＳ（１５）のゲート電極に接続され、そのソ
ース電極は接地端子（ＧＮＤ）に接続され、そのドレイ
ン電極がＰＭＯＳ（Ｑ１）、（Ｑ２）のドレイン電極と
ＮＭＯＳ（１４）のゲート電極とに接続されている。ま
た、ＮＭＯＳ（１５）のゲート電極はＮＭＯＳ（１４）
のゲート電極に接続され、そのソース電極は接地端子
（ＧＮＤ）に接続され、そのドレイン電極がＰＭＯＳ
（１３）のドレイン電極と接続されている。
【００１５】このように、本回路は、ＰＭＯＳ入力のカ
レントミラー入力バッファにおいて参照電位が入力する
ＰＭＯＳトランジスタ（Ｑ１）と並列にＰＭＯＳトラン
ジスタ（Ｑ２）を接続し、ＰＭＯＳトランジスタ（Ｑ
２）のゲートには、カレントミラー出力ノード（Ｎ１）
を接続して形成される。
レントミラー入力バッファにおいて参照電位が入力する
ＰＭＯＳトランジスタ（Ｑ１）と並列にＰＭＯＳトラン
ジスタ（Ｑ２）を接続し、ＰＭＯＳトランジスタ（Ｑ
２）のゲートには、カレントミラー出力ノード（Ｎ１）
を接続して形成される。
【００１６】本実施例の回路の入力出特性を図２に示
す。図２において、横軸は入力電位、縦軸は出力電位で
ある。ＰＭＯＳトランジスタ（Ｑ２）を接続しない場
合、入力レベルＶＩＮに対し、出力レベルＶＯＵＴは、
入力レベルの立ち上げ下げ共に参照電位Ｖｒｅｆ通過す
るときにレベルが変化する。ＰＭＯＳトランジスタ（Ｑ
２）を接続した場合、入力レベルＶＩＮに対し、出力レ
ベルＶＯＵＴのレベルが変化する電位は、入力レベルの
立ち上げ時には、Ｖｒｅｆ＋ΔＶ１、入力レベルの立ち
上げ時には、Ｖｒｅｆ−ΔＶ２となる。ΔＶ１、ΔＶ２
の値は、ＰＭＯＳトランジスタＱ２の能力に依存する。
す。図２において、横軸は入力電位、縦軸は出力電位で
ある。ＰＭＯＳトランジスタ（Ｑ２）を接続しない場
合、入力レベルＶＩＮに対し、出力レベルＶＯＵＴは、
入力レベルの立ち上げ下げ共に参照電位Ｖｒｅｆ通過す
るときにレベルが変化する。ＰＭＯＳトランジスタ（Ｑ
２）を接続した場合、入力レベルＶＩＮに対し、出力レ
ベルＶＯＵＴのレベルが変化する電位は、入力レベルの
立ち上げ時には、Ｖｒｅｆ＋ΔＶ１、入力レベルの立ち
上げ時には、Ｖｒｅｆ−ΔＶ２となる。ΔＶ１、ΔＶ２
の値は、ＰＭＯＳトランジスタＱ２の能力に依存する。
【００１７】ＰＭＯＳトランジスタ（Ｑ２）の能力が高
い場合、ΔＶ１、ΔＶ２の値は大きくなる。ΔＶ１、Δ
Ｖ２の値は入力の規格に応じて調整することができる。
ΔＶ１は入力レベルの高電位規格と参照電位Ｖｒｅｆと
の差の５０％程度に、ΔＶ２は入力レベルの低電位規格
と参照電位Ｖｒｅｆとの差と５０％程度に設定する。上
記設定により、入力のハイインピーダンス状態がＶｒｅ
ｆと等しい電位になる規格の場合でも、入力がハイイン
ピーダンス状態の変動が、ΔＶ１〜−ΔＶ２の範囲内で
あれば、出力レベルが変動しないので、不要な電力消費
を減らすことができる。
い場合、ΔＶ１、ΔＶ２の値は大きくなる。ΔＶ１、Δ
Ｖ２の値は入力の規格に応じて調整することができる。
ΔＶ１は入力レベルの高電位規格と参照電位Ｖｒｅｆと
の差の５０％程度に、ΔＶ２は入力レベルの低電位規格
と参照電位Ｖｒｅｆとの差と５０％程度に設定する。上
記設定により、入力のハイインピーダンス状態がＶｒｅ
ｆと等しい電位になる規格の場合でも、入力がハイイン
ピーダンス状態の変動が、ΔＶ１〜−ΔＶ２の範囲内で
あれば、出力レベルが変動しないので、不要な電力消費
を減らすことができる。
【００１８】
【実施例２】図３は、本発明の第２の実施例の回路図で
ある。（３１）、（３２）、（３３）、（３４）は、Ｐ
ＭＯＳ、（３５）、（３６）、（３７）はＮＭＯＳ、Ｐ
ＭＯＳ（３１）、（３２）のソース電極は、電源に接続
し、ゲート電極は、省電力信号（３８）に接続し、ＰＭ
ＯＳ（３１）のドレイン電極とＰＭＯＳ（３３）のソー
ス電極は接続し、ＰＭＯＳ（３３）のドレイン電極とＮ
ＭＯＳ（３５）、（３６）のドレイン電極が接続し、Ｎ
ＭＯＳ（３５）、（３６）のソースが（ＧＮＤ）と接続
し、ＰＭＯＳ（３２）のドレイン電極とＰＭＯＳ（３
４）のソース電極が接続し、ＰＭＯＳ（３４）のドレイ
ン電極とＮＭＯＳ（３７）のドレイン電極が接続し、Ｎ
ＭＯＳ（３７）のソース電極がＧＮＤと接続し、ＰＭＯ
Ｓ（３３）、（３４）のゲート電極とＮＭＯＳ（３
５）、（３６）のドレイン電極が接続し、ＮＭＯＳ（３
５）のゲート電極がＶｒｅｆと接続し、ＮＭＯＳ（３
６）のゲート電極がＰＭＯＳ（３４）、ＮＭＯＳ（３
７）、ＶＯＵＴと接続し、ＮＭＯＳ（３７）のゲート電
極がＶＩＮと接続する。上述した実施例１としては、Ｐ
ＭＯＳカレントミラータイプの回路について説明した
が、ＮＭＯＳのカレントミラー回路でも同様の効果が得
られ、第２の実施例として、図３に示すようなインバー
タータイプの入力バッファを示す。本実施例の回路は、
Ｖｒｅｆのレベルがトランジスタのスレッショルド電圧
に近い場合有効である。
ある。（３１）、（３２）、（３３）、（３４）は、Ｐ
ＭＯＳ、（３５）、（３６）、（３７）はＮＭＯＳ、Ｐ
ＭＯＳ（３１）、（３２）のソース電極は、電源に接続
し、ゲート電極は、省電力信号（３８）に接続し、ＰＭ
ＯＳ（３１）のドレイン電極とＰＭＯＳ（３３）のソー
ス電極は接続し、ＰＭＯＳ（３３）のドレイン電極とＮ
ＭＯＳ（３５）、（３６）のドレイン電極が接続し、Ｎ
ＭＯＳ（３５）、（３６）のソースが（ＧＮＤ）と接続
し、ＰＭＯＳ（３２）のドレイン電極とＰＭＯＳ（３
４）のソース電極が接続し、ＰＭＯＳ（３４）のドレイ
ン電極とＮＭＯＳ（３７）のドレイン電極が接続し、Ｎ
ＭＯＳ（３７）のソース電極がＧＮＤと接続し、ＰＭＯ
Ｓ（３３）、（３４）のゲート電極とＮＭＯＳ（３
５）、（３６）のドレイン電極が接続し、ＮＭＯＳ（３
５）のゲート電極がＶｒｅｆと接続し、ＮＭＯＳ（３
６）のゲート電極がＰＭＯＳ（３４）、ＮＭＯＳ（３
７）、ＶＯＵＴと接続し、ＮＭＯＳ（３７）のゲート電
極がＶＩＮと接続する。上述した実施例１としては、Ｐ
ＭＯＳカレントミラータイプの回路について説明した
が、ＮＭＯＳのカレントミラー回路でも同様の効果が得
られ、第２の実施例として、図３に示すようなインバー
タータイプの入力バッファを示す。本実施例の回路は、
Ｖｒｅｆのレベルがトランジスタのスレッショルド電圧
に近い場合有効である。
【００１９】
【発明の効果】以上説明したように本発明によれば、小
振力巾インターフェース入力バッファにヒシテリシスを
付加したので、入力信号のハイインピーダンス時の電位
が参照電位と等しくなってもノイズにより、入力バッフ
ァがＯＮ／ＯＦＦすることを防ぐことができ、不要な電
力消費を減らすことができるという効果を有する。
振力巾インターフェース入力バッファにヒシテリシスを
付加したので、入力信号のハイインピーダンス時の電位
が参照電位と等しくなってもノイズにより、入力バッフ
ァがＯＮ／ＯＦＦすることを防ぐことができ、不要な電
力消費を減らすことができるという効果を有する。
【図１】本発明の第１の実施例の回路図。
【図２】本発明の第１の実施例の入出力特性。
【図３】本発明の第２の実施例の回路図。
【図４】従来技術の回路図。
Ｑ１ 参照電位の入力するＰＭＯＳトランジスタ Ｑ２ ヒシテリシス付加用ＰＭＯＳトランジスタ Ｎ カレントミラー出力ノード
Claims (2)
- 【請求項１】 ＣＭＯＳカレントミラー型の入力バッフ
ァにおいて、参照電位が入力するトランジスタと並列
に、該トランジスタと同導電型のヒシテリシス付加用ト
ランジスタを接続し、該ヒシテリシス付加用トランジス
タのゲートには、該入力バッファの出力が接続されるこ
とを特徴とする入力バッファ。 - 【請求項２】 前記入力バッファがＣＭＯＳインバータ
型であることを特徴とする請求項１記載の入力バッフ
ァ。
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7209240A JP2792475B2 (ja) | 1995-07-25 | 1995-07-25 | 入力バッファ |
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| KR1019960028580A KR970009057A (ko) | 1995-07-13 | 1996-07-15 | 데스크탑 컴퓨터 주변 장치용 고속 직렬 통신 링크 |
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