JPH01175649A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、ワード・データ・メモリを有するマイクロ
コンピュータの中央処理装置すなわちマイクロプロセッ
サに関する。

（従来の技術） 従来、マイクロプロセッサにおいで、ワード・データ・
メモリに対するデータの書込み及び読出しを行うため、
プログラム・データをワード配列で使用する場合、デー
タ配列は常に偶数番地に下位バイト、奇数番地に上位バ
イトをおくか或いはその逆の、偶数番地に上位バイト、
奇数番地に下位バイトをおいてマイクロプロセッサすな
わち中央処理装置ｌ（以下、単にＣＰＵと称する場合が
ある）に対するアクセス処理を向上させていた。

（発明が解決しようとする問題点） しかしながら、この従来方式においで奇数番地にデータ
の先頭下位バイト（又は上位バイト）がおかれると、Ｃ
ＰＵは２回のアドレスを出力して、下位バイト（上位バ
イト）と上位バイト（下位バイト）を別々にアクセスし
なければならず、メモリアクセスが２回となり処理速度
が遅くなる問題点があった。

この発明の目的は、以上述べたようにデータ配列を常に
番地を考慮して配置しなければならない問題点を除去し
、高速アクセスできるワード・データ・メモリを具える
マイクロプロセッサを提供することにある。

（問題点を解決するための手段） この目的の達成を図るため、この発明のマイクロプロセ
ッサによれば、 アドレス・ラッチ信号が入力されると、ＣＰＵバスの、
アドレスを構成する全てのビット情報を記憶するアドレ
スレジスタと、 アドレスレジスタの第１ビットを除く残りの全てのビッ
ト情報で構成されるアドレス指定出力が入力され前記ワ
ード・データ・メモリの一部分を構成する個別の第２バ
イト・データ・メモリ部と、 このアドレスレジスタの第１ビット情報の出力及びワー
ド／バイト指定信号の論理積と、このアドレス指定出力
とが入力される加算器と、この加算器からの、この論理
積及びアドレス指定出力の和出力をアドレスとする第１
バイト・データ・メモリ部と、 このＣＰＵバスのワード書込みデータ及びバイト書込み
データを上位及び下位バイト単位で前述の第１バイト・
データ・メモリ部と第２バイト・データ・メモリ部とに
切換えて伝達するデータ入力切換え手段と 前述の第１バイト・データ・メモリ部及び第２バイト・
データ・メモリ部のデータをＣＰＵ上位及び下位バイト
線に切換えて出力するデータ出力切換え手段と を具えることを特徴とするものである。

（作用） このように、この発明のマイクロプロセッサでは、ワー
ド・データ・メモリを下位及び上位バイトごとに分離し
て第１バイト・データ・メモリ部と第２バイト・データ
・メモリ部を個別に設け、第１バイト・データ・メモリ
部のアドレスデコーダの前段に加算器を設け、第１バイ
ト・データ・メモリ部と第２バイト・データ・メモリ部
のデータ入力部にバイトデータ入力切替え手段を設け、
第１バイト・データ・メモリ部と第２バイト・データ・
メモリ部のデータ出力部にバイトデータ出力切替え手段
を設けた構成となっている。そして、この加算器におい
て下位バイト・データ・メモリ指定アドレスを生成する
ので、従来のように奇数番地をワード・データ・メモリ
として使用する場合であっても、２回のアドレス指定で
はなく１回のアドレス指定でアクセス出来るので、この
マイクロプロセッサは高速処理が可能となる。

（実施例） 以下、図面を参照して、この発明の実施例につき説明す
る。

マイ　ロブロセ・・サ　、　　　の　　を８第１図はこ
の発明のマイクロプロセッサを説明するための主要構成
部分を示す概略図である。

第１図において、１０はワード・データ・バス（ＣＰＵ
バスという。）である０図中、二つに分けて示しである
が、同一のものである。２０はアドレスレジスタであり
、例えばＲＡＭアドレス・う・ンチ回路で形成すること
が出来る。このアドレスレジスタ２０はアドレス・ラッ
チ信号が入力されると、ＣＰＵバス１０の、アドレスを
構成する全てのビット情報を記憶する構成となっている
。７０及び８０は菓１及び第２バイト・データ・メモリ
部であり、両者を以ってワード・データ・メモリを構成
している。この第２バイト・データ・メモリ部８０には
アドレスレジスタ２０の第１ビットを除く残りの全ての
ビット情報で構成されるアドレス指定出力を入力する。

ざらに、３０は加算器（インクリメンタ）であり、アド
レスレジスタ２０の第１と・ント情報の出力及びワード
／バイト指定信号の論理積であるインクリメント信号と
、このアドレス指定出力とを入力する。この加算器３０
は、この論理積とアドレス指定出力との和出力をアドレ
スとして第１バイト・データ・メモリ部７０へ出力する
。

ざらに、３００はデータメモリ入出力制御信号発生部で
あり、このＣＰＵバス１０のワード書込みデータ及びバ
イト書込みデータを上位及び下位バイト単位で前述の第
１バイト・データ・メモリ部７０と第２バイト・データ
・メモリ部８０とに切換えるための入力制御信号を発生
する。さらに、３００は前述の第１バイト・データ・メ
モリ部７０及び第２バイト・データ・メモリ部８０のデ
ータｖｃｐｕバス１０の上位及び下位バイト線に切換え
るための出力制御信号を発生する。この回路３００は、
これらメモリ部７０及び８０の書込み信号を発生する。

４００は、ＣＰＵバス１０の書込みデータを上位及び下
位バイト単位で前述の第１バイト・データ・メモリ部７
０と第２バイト・データ・メモリ部８０に切換えて伝達
する入力回路である。５００は前述の第１バイト・デー
タ・メモリ７０と第２バイト・データ・メモリ８０の読
出しデータを下位及び上位バイト単位で切換えて伝達す
る出力回路である。

マイクロブロセ・・すの、　部　の・　な　　目次に、
この発明のマイクロプロセッサの特徴部分の詳細な接続
関係を第２図を参照して説明する。第２図（Ａ）及び（
Ｂ）はこの発明の実施例を示す回路構成図である。尚、
図中、■〜■は第２図（Ａ）及び（Ｂ）の接続関係を示
す、第１図に示した構成成分と同一の構成成分子こつい
ては、同一の符号を付して示しである。

第２図（Ａ）及び（Ｂ）において、１０は、既に説明し
たように、ＣＰＵバス５ｕｓｏ〜１５でＣＰＵ内部処理
データが乗るバスである。２０は、既に説明したように
、ＣＰＵバスＢＵＳＯ〜１５にデータ・メモリ指定アド
レスが生じ、アドレス・ラッチ信号２１が生じると、Ｃ
ＰＵス８ＬＩＳＯ〜１５の全てのビット情報をデータ・
メモリ指定アドレスとして記憶するアドレスレジスタで
ある。２２はアドレスレジスタ２０からの例えば１６ビ
ットの各ビット情報としての出力信号Ｑ　ａ　＝　Ｑ　
１ｓである。

２３はアドレスレジスタ２０の第１ビット情報を除いた
残りの全てのビット情報としての出力信号Ｑ、〜Ｑ７．
でデータ・メモリ（７０，８０）を指定するアドレスの
基になる。２４はアドレスレジスタ２０の第１ビット情
報である出力信号Ｑ。であってデータメモリ入出力制御
信号発生部３００に供給され、場合に応じて、データ・
メモリ（７０，８０）のデータ入力切替え信号、データ
・メモリ・データ出力信号、データ・アドレス生成信号
等として用いる。

２５はインバータゲートで出力信号Ｑｏ（２４で示す）
の反転信号Ｑ。（２６で示す）′ｐ８出力する。

３０は、既に説明したように、信号Ｑ１〜Ｑ４（２３で
示す）が入力されると共に、データメモリ入出力制御信
号発生部３００において得られた、出力信号Ｑ。とワー
ド／バイト指定信号９１との論理積信号（インクリメン
ト信号又はこの実施例では＋１加算信号ともいう。）４
２が入力される加算器（インクリメンタ）、特にこの実
施例では＋１加算器である。３１は加算器３０の出力信
号Ｓ。−５ｅａで、データ・メモリ（７０，８０）の下
位バイトを指定するアドレス信号である。９０はＣＰＵ
の同期クロックでデータ入出力制御回路３００に供給さ
れてデータ・メモリ書込み同期クロックとして使用され
る。９１はＣＰＵの取扱うデータ・メモリ（７０゜８０
）のデータ幅がバイト（８ビット）かワード（１６ビッ
ト）かを指定する上述したワード／バイト信号である。

９２はＣＰＩＪデータ・メモリ（７０゜８０）にデータ
を書込む時に出力される菖込み信号で、データ入出力制
御回路３００に供給される。９３はＣＰＵデータ・メモ
リ（７０，８０）のデータを読出す時にデータ出力回路
５００に供給される読出し信号である。

次に、データメモリ入出力制御信号発生回路３００にお
いて、４０は論理演算回路で、例えば２人力ＡＮＤゲー
ト４１で構成され、ワード／バイト信号９１とアドレス
レジスタ出力信号Ｑｏ（２４）が入力されると、加算器
３０の＋１加算信号４２を出力する。５０は論理演算回
路で、例えば２人力○Ｒゲート５１と５３で構成され、
ワード／バイト信号９１、アドレスレジスタ出力ＱＯ（
２４）　、この信号Ｑ０の反転信号２６が入力されると
下位バイト・データ・メモリ指定信号５２と上位バイト
・データ・メモリ指定信号５４を出力する。６０は同様
に論理演算回路で、２人力ＡＮＤゲート６１と６３で構
成され、下位バイト・データ・メモリ指定信号５２、上
位バイト・デーや・メモリ指定信号５４と書込み信号９
２が入力されると下位バイト・データ・メモリ・データ
入力信号兼下位バイト・データ・メモリ書込み信号６２
と上位バイト・データ・メモリ・データ入力信号兼上位
バイト・データ・メモリ書込み信号６４を出力する。

７０はワード・データ・メモリの一部分を構成する第１
バイト・データ・メモリ部すなわちこの実施例では下位
バイト・データ・メモリで、バイト・データが記憶され
る。８０はワード・データ・メモリの残の一部分を構成
する第２バイト・データ・メモリ部すなわちこの実施例
では上位バイト・データ・メモリで、バイト・データが
記憶される。７１は論理演算回路例えば２人力ＮＡＮＤ
ゲートで、データ・メモリ下位バイト書込み信号６２と
クロック信号９０とが入力されるとデータ・メモリ下位
バイト書込み信号７２ヲ出力する。８１は同様に論理演
算回路例えば２人力ＮＡＮＤゲートで、データ・メモリ
上位バイト書込み信号６４とクロック信号９０が入力さ
れるとデータ・メモリ上位バイト書込み信号８２ヲ出力
する。

データ入力回路４００において、＋００はＣＰＵバス５
ｕｓｏ〜１５に出力されている書込みデータＤＯ〜Ｄ７
とＤ８〜ＤＩ５の下位バイト・データと上位バイト・デ
ータ入力を切換えて下位バイト！データ・メモリ７０に
データを入力する論理演算回路である。１０１は論理演
算回路１００からの書込みデータを下位バイト・データ
・メモリ・バス１０２に伝達するスリーステートゲート
である。４５はインバータゲートでデータ・メモリのデ
ータ入力切換えとデータ・メモリ・データ出力指定信号
２４の反転信号４６を出力する。

２００はｃｐｕバスＢＵＳＯ〜１５に出力されている書
込みデータＤＯ〜Ｄ７とＤ８〜ＤＩ５の下位バイト・デ
ータと上位バイト・データ入力を切換えて上位バイト・
データ・メモリ８０にデータを入力する論理演算回路で
ある。２０１は論理演算回路２００からの書込みデータ
を上位バイト・データ・メモリ・バス２０２に伝達する
スリーステートゲートである。

上述した説明からも理解出来るように、この実施例では
、上述したインバータゲート２５．４５、論理演算回路
４０．５０．６０．７＋、　８１，１００．２００及び
スリーステートゲート１０１，２０＋は既に説明したデ
ータ入力切換え手段４００ヲ構成している。しかしなが
ら、このデータ入力切換え手段４００の構成はこれに限
定されるものではなく、種々の変更が可能である。

次に、データ出力切換え手段５００につき説明する。

＋０３は下位バイト・データ・メモリ７０の読出しデー
タをＣＰＵバスＢＵＳＯ〜７に伝達するスリーステート
ゲートである。１０４は下位バイト・データ・メモリ７
０の読出しデータｖｃｐｕバスＢＵＳ８〜１５に伝達す
るスリーステートゲートである。４５はインバータゲー
トでデータ・メモリのデータ入力切換えとデータ・メモ
リ・データ出力指定信号２４の反転信号４６を出力する
。

１０５は論理演算回路例えばこの実施例では２人力ＮＡ
ＮＤゲートで、読出し信号９３とアドレスレジスタ２０
の出力信号Ｑ。の反転信号４６が入力されると、スリー
ステートゲート１０３の開閉信号１０６を出力する。１
０７は論理演算回路例えばこの実施例では２人力ＮＡＮ
Ｄゲートで、読出し信号９３とアドレスレジスタ２０の
出力信号Ｑ０が入力されると、スリーステートゲート１
０４の開閉信号１０８を出力する。

２０３は上位バイト・データ・メモリ８０の読出しデー
タをＣＰＵバスＢＵＳＯ〜７に伝達するスリーステート
ゲートである。２０４は上位バイト・データ・メモリ８
０の読出しデータをＣＰＵバスＢＬＪＳ８〜１５に伝達
するスリーステートゲートである。

２０５は論理演算回路例えばこの実施例では２人力ＮＡ
ＮＤゲートで、読出し信号９３とアドレスレジスタ２０
の出力信号Ｑ０の反転信号４６が入力されると、スリー
ステートゲート２０３の開閉信号２０６を出力する。２
０７は論理演算回路例えばこの実施例では２人力ＮＡＮ
Ｄゲートで、読出し信号９３とアドレスレジスタ２０の
出力信号Ｑｏが入力されると、スリーステートゲート２
０４の開閉信号１０８を出力する。

上述した説明からも理解出来るように、この実施例では
、上述した論理演算回路＋０５．＋０７，２０５゜２０
７、スリーステートゲート１０３．１０４，２０３，２
０４及びインバータゲート４５がデータ出力切換え手段
５００を構成している０以上、この発明の実施回路例の
接続説明を終了する。

１１塁朋 次に、第３図（Ａ）〜（Ｃ）のタイムチャートに基づい
てこの発明の実施例の動作説明を行う。

第３図（Ａ）〜（Ｃ）において、Ａ、Ｂ、Ｃ１Ｄはそれ
ぞれマシンサイクルを示す、Ｗ／８＝１はワードを選択
し、Ｗ／Ｂ＝Ｏはバイトを選択していることを表わして
いる。さらに、ＡＯ＝１は奇数番地を選択し、ＡＯ＝Ｏ
は偶数番地を選択していることを表わしでいる。さらに
、Ｓｏ、Ｓｌ、Ｓ２はＣＰＵのマシンサイクル内タイミ
ングを示す、マシンサイクルＡは奇数番地を先頭とする
ワード（１６ピツト幅）データのデータ・メモリ（７０
，８０）への書込みと読出し例を示す、マシンサイクル
Ｂは偶数番地を先頭とするワード（１６ビット幅）デー
タのデータ・メモリへ（７０，８０）の書込みと読出し
例を示す、マシンサイクルＣは奇数番地を先頭とするバ
イト（８ビット幅）データのデータ・メモリ（７０，８
０）への書込みと読出し例を示す、マシンサイクルＤは
偶数番地を先頭とするバイト（８ビット幅）データのデ
ータ・メモリ（７０，８０）への書込みと読出し例を示
す。

ざらに、Ｍ３図（Ａ）〜（Ｃ）において、信号名に続く
［］内の数字は篤２図に示した信号に付けた参照数字で
あり、これによって第３図（Ａ）〜（Ｃ）の信号名と第
２図に示した信号との対応関係を表わしている。

これら信号名に基づいてこの発明のマイクロプロセッサ
の動作を説明する。説明するにあたって、データ・メモ
リには表１に示す内容のデータが既に記憶されているも
のとする。

第３図のマシンサイクルＡは、奇数（０００７Ｈ）番地
を先頭とする番地にワード（１６ビット幅）データを書
込み、そして読出す場合の例である。

ＳＯステート時ｃｐｕバスＢＬＪＳＯ〜１５にデータ・
メモリ指定アドレス１１１００００００００ｏｏｏｏｏ
が供給され、ＳＯステートの後半にアドレス・ラッチ信
号２１がアドレスレジスタ２ｏに入力されるとアドレス
レジスタ・アウト２２は０ｏＯ７Ｈ番地になる。そして
アドレスレジスタＱ、〜Ｑ　＋ｓのアドレス信号２３は
０Ｏ０３Ｈ番地となり、上位バイト・データ・メｆす８
０の指定アドレスとなる。下位バイト・データ・メモリ
７０の指定アドレスは加算器３０のカウント・インに入
力するインクリメント信号（＋１加算信号）４２と、ア
ドレス信号２３との加算値がなる。この場合ワード／バ
イト指定信号９１が“１″でアドレスレジスタ２０がら
の第１ビット情報Ｑ０の信号２４が“１”であるので、
インクリメント信号（カウント・イン）が“１”となる
、これがため、下位バイト・データ・メモリ７０の指定
アドレスは（カウント・イン端子に送られてきた＋１の
加算信号）＋（残りのビット位置の各情報Ｑ、〜Ｑ、！
からなる上位バイト・データ・メモリのアドレス）とな
り、従って、番地は１　＋０００３Ｈ＝ＯＯ０４１−１
！ｉ也となる。

Ｓ１ステートに入るとＣＰＵバスＢＬＪＳＯ〜１５にｌ
　１１１１０００１０１０１００１（７）データ・メモ
リ書込みデータが供給される。この書込みデータは９５
１ＦＨ（上位ビットからのへキサ表現）である。

奇数番地を先頭とするワード・データの位は、先頭番地
のバイト・データが下位で、先頭番地＋１の次番地のデ
ータが上位となる。従って、　−９５１Ｆデータは９５
Ｈが上位で、ＩＦＨが下位となるからＩＦＨデータが上
位バイト・データ・メモリ８０に記憶され、９５Ｈが下
位バイト・データ・メモリ７０に記憶される。データ入
力切換えのための論理演算回路３００のデータ切換えＬ
Ａ信号２４はＳＯステートの後半から“１”となってい
るので、データ入力切換え回路４００内の＋００１．ｔ
Ｓ１ステート時、ＣＰＵバスＢＵＳ８〜１５の９５Ｈデ
ータを下位バイト・データ・メモリ７ｏへ伝達する。一
方、データ入力切換え４００内の２００の入力切換えＨ
Ａ信号２４もＳ○ステートの後半から“１”となってい
るので、ｓ１ステート時、ｃｐｕバス５ｕｓｏ〜７のＩ
Ｆ）−１データを上位バイト・データ・メモリ８ｏへ伝
達する。

データ入力切換え回路４００のスリーステートゲート１
０１，２０１は、ゲート開閉信号６２（下位バイト・デ
ータ・イン）とゲート開閉信号６４（上位バイト・デー
タ・イン）が８１ステート峙に“１”となるので、下位
バイト・メモリ・バス８ＬＩＳＯ〜７　（１０２）にＣ
ＰＵバスＢＵＳ８〜１５０９５Ｈデータが乗り、上位バ
イト・メモリ・バス８ＬＩＳＯ〜？　（２０２）にＣＰ
ＵバスＢＵＳｏ〜７の１Ｆデークが乗る。

Ｓ１ステートの後半に入り、クロック信号９ｏが“０”
から“１”になり、従って、下位バイト書込み信号ＷＭ
Ｌ７２と上位バイト書込み信号ＷＭＨ８２が共に“１”
から“０″になると、表２に示すデータ配置でデータが
記憶される。

！Ｉ２　　データ・メモリ・データ表 ※印の所のデータが書込まれる 表２かられかるように、９５１ＦＨデータはバイト・ア
ドレスで見た場合は０Ｏ０７Ｈ番地にＩＦＨデータが記
憶され、０Ｏ０８Ｈ番地に９５８データが記憶される。

一方、ワード・アドレスで見た場合は０Ｏ０６Ｈ番地の
上位バイト・データ・メモリ８０に１ＦＨデータが記憶
され、０００８８番地の下位バイト・データ・メモリ７
０に９５Ｈデークが記憶される。

Ｓ２ステートに入ると読出し信号９３が“１”になると
、ＳＯステートで指定された番地に８１ステートで書込
まれたデータがＣＰＵバスＢＵＳＯ〜Ｉ５に読出される
。奇数番地を先頭番地としてワード（１６ビット）デー
タを読出す場合データの位は、先頭番地のバイト・デー
タが下位で、次番地のバイト・データが上位となる。従
って、Ｓ２ステートに入ると上位バイト・データ・メモ
リ８０の読出しデータ・アウト信号０Ｈ８２０８が“１
′となり上位バイト・データ・メモリ８０の読出しデー
タがＣＰＵバス８ＵＳＯ〜７に出力される。

そして下位バイト・データ・メモリ７０の読出しデータ
・アウト信号０Ｌ８１０８が“１”となり下位バイト・
データ・メモリ７０の読出しデータがＣＰＵバスＢＵＳ
８〜１５に出力され、ＣＰＵバスＢＵＳＯ〜１５１；１
１１１１１０００１０１０１００１となる。

次に偶数番地を先頭とする番地にワード（１６ビット）
データを書いて読出す例をマシンサイクルＢに説明する
。

マシンサイクルＢのＳＯステート時ＣＰＵバスＢＵＳＯ
〜１５にデータ・メモリ指定アドレスｏｏｏｏｏｏｏｏ
ｏｏｏｏｏｏｏｏが供給され、ＳＯステートの後半にア
ドレス・ラッチ信号２１がアドレスレジスタ２０に入力
されると、アドレスレジスタ・アウト信号２２は０ＯＯ
ＯＨとなる。そして、アドレス信号（Ｑ、〜Ｑ４のビッ
ト位置情報からなる信号）２３は００００）−１となり
、上位バイト・データ・メモリ８０の指定アドレスとな
る。下位バイト・データ・メモリ７０の指定アドレスは
、データメモリ入出力制御信号発生回路３００から加算
器３０のカウント・インに入力されるインクリメント信
号（＋加算信号）４２と、アドレスレジスタ２０からの
アドレス信号２３との加算値がなる。この場合ワード／
バイト指定信号９１が“１”であるが、アドレスレジス
タ２０の第１ビット位貫情報Ｑ０従って出力信号２４が
“０”であるから加算器３０のカウント・インに入力す
るインクリメント信号４２が“０”となり、下位バイト
・データ・メモリ７０の指定アドレスは上位バイト・デ
ータ・メモリの指定アドレスと同じ０ＯＯＯＨ番地とな
る。

Ｓ１ステートに入ると、ＣＰＵバス５ｕｓｏ〜１５に０
１０１１０１０１１００１０１０（７）データ・メモリ
書込みデータが供給される。この書込みデータは５３５
Ａ）−１（上位ビットからのへキサ表現）である。

偶数番地を先頭とするワード・データの位は、下位デー
タ・バイトが下位で上位データ・バイトが上位となる。

従って、データ入力切換えのための論理演算回路１００
へのデータ切換え信号し８４６が“１”であるので、Ｃ
ＰＵバス５ｕｓｏ〜７のデータ５Ａ）−１が下位バイト
・メモリ・バスＢＵＳ０〜？　（＋０２）に入力される
。一方、データ入力切換えのための論理演算回路２００
のデータ切換え信号Ｈ８４６が“１″であるので、ＣＰ
ＵバスＢＵ８８〜１５のデータ５３Ｈが上位バイト・メ
モリ・バス５ｕｓｏ〜７　（２０２）に入力される。

Ｓ１ステートの後半に入ると、クロック信号９０が“０
″から“１″になり、従って、下位バイト・データ・メ
モリ書込み信号ＷＭＬ７２と上位バイト・データ・メモ
リ書込み信号ＷＭＨ８２が共に“１”から“０”になる
と表３に示す配置でデータが書込まれる。

表３　　データ・メモリ・データ表 Ｘ印の所のデータが１込まれる 表３かられかるように、５３５ＡＨデークは、バイトア
ドレスで見た場合は、０Ｏ００Ｈ番地に５ＡＨデータが
記憶され、０ＯＯＩＨ番地に５３Ｈデータが記憶される
。一方、ワードアドレスで見た場合は、０ＯＯＯＨ番地
の下位バイト・データ・メモリ７０に５ＡＨが記憶され
かつ上位バイト・データ・メモリ８０に５３Ｈが記憶さ
れる。

Ｓ２ステートに入り、読出し信号９３が“１″になると
、ＳＯステートで指定された番地に８１ステ一ト時に書
込まれたデータがＣＰＵバスＢＵＳＯ〜１５に読出され
る。

偶数番地を先頭番地としてワード（１６ビット）データ
を読出す場合、データの位は、ワード指定番地の下位バ
イト・データ・メモリ７０の内容が下位で上位バイト・
データ・メモリ８０の内容が上位となる。従って、Ｓ２
ステートに入ると下位バイト・データ・メモリ７０の読
出し信号であるデータ・アウト信号ＯＬ　Ａ　＋０６が
“１″となり、よって、下位バイト・データ・メモリ７
０の読出しデータがＣＰＵバスＢＵＳＯ〜７に出力され
る。そして、上位バイト・データ・メモリ８０の読出し
信号であるデータ・アウト信号○Ｈ４２０６が“１″と
なり、よって、上位バイト・データ・メモリ８０の読出
しデータがＣＰＵバスＢＵＳ８〜１５に出力され、ＣＰ
ＵバスＢＵＳＯ〜１５は０１０１１０１０１１００１０
１０となる。

次に、奇数番地を先頭とする番地にバイト（８ビット）
データを書いて読出す例をマシンサイクルＣに説明する
。

マシンサイクルＣのＳＯステート時、ＣＰＵバスＢＵＳ
Ｏ〜１５にデータ・メモリ指定アドレス１００１０００
０００００００００が出力サレ、Ｓｏステートの後半に
アドレス・ラッチ信号２１がアドレスレジスタ２０に入
力されると、アドレスレジスタ・アウト２２は０Ｏ０９
Ｈとなる。そして、第１ビット位置Ｑ。以外の他のビッ
ト位ＭＯ，〜Ｑ５．かうの情報からなるアドレス信号２
３はｏｏ０４Ｈ番地を指定し、これが上位バイト・デー
タ・メモリ８０の指定アドレスとなる。下位バイト・デ
ータ・メモリ７０の指定アドレスは、データ・メモリ入
出力制御信号発生回路３００からのインクリメント信号
（＋１加算信号）４２と、アドレス信号２３との加算値
となる。この場合、ワード／バイト指定信号９１はバイ
ト処理であるから“０”であり、加算器３０のカウント
・インには“０″のインクリメント信号４２が入力され
る。従って、下位バイト・データ・メモリ７０の指定ア
ドレスは上位バイト・データ・メモリ８０の指定アドレ
スと同じ０００４Ｈ番地となる。

Ｓ１ステートに入ると、ＣＰＵバスＢＵＳＯ〜１５１：
０１０１０１０１１１１１１１１１（７）データ・メモ
リ書込みデータが供給される。この書込みデータは０Ｆ
ＦＡＡＨ（上位ビットからのへキサ表現）である、この
場合、ＣＰＵバスＢＵＳ８〜１５ノデータｏＦＦＨはＣ
ＰＵバスＢＵＳＯ〜１５をプリチャージした時の“１″
である。

バイト・データをバイト・データ・メモリ（７０゜８０
）に書込む場合、指定バイト・データ・メモリ番地にバ
イト・データを記憶するだけでアドレス指定されないバ
イト・データ・メモリ（７０，８０）には記憶しない、
従って、菓２図に５０で示しである論理演算回路である
ところのバイト・データ・メモリ指定回路に入力されて
いるワード／バイト指定信号９１が“０″であるから、
アドレスレジスタ２０の第１ビット位ＷＱｏからの出力
信号２４が有効となる。従って、第１ビット位Ｉｆ　Ｑ
　ｏの、“１″の状態にある出力信号２４がＯＲケート
５３に入力され、その出力信号５４によって上位バイト
・データ・メモリ８０が選択される。上位バイト・デー
タ・メモリ８０のデータ入力切換え用の論理演算回路２
００に対するアドレスレジスタ２０の第１ビット位ＭＱ
ｏからの出力信号２４が“１″であるので、ＣＰＵバス
５ｕｓｏ〜７の０ＡＡＨデータが上位バイト・メモリ・
バス５ｕｓｏ〜７　（２０２）に入力される。

Ｓ１ステートの後半に入り、クロック信号９０が“０″
から“１″になると、上位バイト・データ・メモリ書込
み信号ＷＭＨ８２が“１′″から“０″になり、よって
、表４に示す配置でデータが書込まれる。

表４　　データ・メモリ・データ表 Ｘ印の所のデータが１込まれる 表４かられかるように、０ＡＡＨデータはバイトアドレ
ス０００９８番地に記憶され、また、ワードアドレスで
見た場合は０Ｏ０８Ｈ番地の上位バイト・データ・メモ
リ８０に０ＡＡＨデータが記憶されたことになる。

Ｓ２ステートに入り、読出し信号９３が“１”になると
、ＳＯステートで指定された番地に８１ステ一ト時に書
込まれたデータがＣＰＵバスＢＵＳＯ〜７に読出される
。

バイト・データを読出す場合、指定番地のバイト・デー
タが常にＣＰＵバス５ｕｓｏ〜７に読出され、ＣＰＵバ
スＢＵＳ８〜１５にはバイト指定アドレスをワードアド
レスとする所のバイト・データ・メモリ（７０，８０）
の内容が読出される。従って、Ｓ２ステートに入ると、
上位バイト・データ・メモリ８０の読出し信号であるデ
ータ・アウト信号○Ｈ８２０８が“１″となり、上位バ
イト・データ・メモリ８０の読出しデータがＣＰＵバス
ＢＵＳＯ〜７に出力される。そして、下位バイト・デー
タ・メモリ７０の読出し信号であるデ−タ・アウト信号
０ＬＢＩ０８が“１”となり、下位バイト・データ・メ
モリ７０の読出しデータがＣＰＵバスＢＵＳ８〜１５に
出力され、ＣＰＵバスａｕｓｏ〜１５のビット情報は０
１０１０１０１１０１０１００１となる。

次に偶数番地を先頭とする番地にバイト（８ビット）デ
ータを書いて読出す例をマシンサイクルＤに説明する。

マシンサイクルＣのＳＯステート時、ＣＰＵバスＢＵＳ
Ｏ〜１５にバイト・データ・メモリ指定アトＬ、ス０１
１０００００００００００００が生じ、ＳＯステートの
後半にアドレス・ラッチ信号２１がアドレスレジスタ２
０に入力されると、アドレスレジスタ・アウト２２は０
Ｏ０６Ｈとなる。そして、第１ビット位ＭＱｏ以外のビ
ット位ＭＯ，〜Ｑｌ！ｌの情報からなるアドレス信号２
３は０００３８番地を指定し、上位バイト・データ・メ
モリ８０の指定アドレスとなる。下位バイト・データ・
メモリ７０の指定アドレスは、データ・メモリ入出力制
御信号発生回路３００からのインクリメント信号４２と
、アドレスレジスタ２０からのアドレス信号２３との加
算値で決まる。この場合、ワード／バイト指定信号９１
はバイト処理であるから“０”である。

これがため、加算器３０のカウント・インに入力される
インクリメント信号４２は“０″となる。従って、下位
バイト・データ・メモリ７０の指定アドレスは上位バイ
ト・データ・メモリ８０の指定アドレスと同じ０Ｏ０３
Ｈ番地となる。

Ｓ１ステートに入ると、ＣＰＵバスＢＵＳＯ〜１５に１
０１００１０１１１１１１１１１のデータ・メモリ書込
みデータが供給される。この書込みデータは０ＦＦＡ５
Ｈ（上位ビットからのへキサ表現）である、この場合、
ＣＰＵバスＢＵＳ８〜１５のデータはＣＰＵバス５ｕｓ
ｏ〜１５をプリチャージした時の“１”である。

バイト・データ書込みの場合は、指定アドレスのバイト
・データ・メモリ（７０，８０）にデータを記憶するだ
けで指定されないバイト・データ・メモリ（７０，８０
）には新たなデータは記憶しない。従って、第２図に５
０で示した論理演算回路であるデータ・メモリ選択回路
に入力されているワード／バイト指定信号９１が“Ｏ″
であるから、アドレスレジスタ２０の出力信号Ｑ０が有
効となる。この出力信号Ｑ。が“０″であるからこの信
号Ｑ０の反転信号が入力されでいるゲート５１の出力信
号５２が１”となる、これにより、下位バイト・データ
・メモリ７０が選択される。一方、ゲート５３の出力信
号５４は“０′″となるので、上位バイト・データ・メ
モリ８０は選択されない。

Ｓ１ステートに入ると、データ入力切換えのための論理
演算回路１００は、インバータゲート４５からの選択信
号４６で選択されるＣＰＵバスＢＵＳＯ〜７のデータを
、スリーステートゲート１０１を通して、下位バイト・
データ・メモリ７０のＢＵＳＯ〜７に伝達する。

Ｓ１ステートの後半に入り、クロック信号９０が“０″
から“１”になると、下位バイト・データ・メモリ書込
み信号ＷＭＬ？２が“１″から“Ｏ”となり、これによ
り下位バイト・データ・メモリ７０に表５に示す配置で
データが記憶される。

！Ｉ５　　データーメモリ・データ表 Ｘ印の所のデータが書込まれる 表５かられかるように、Ａ５Ｈデータはバイトアドレス
０Ｏ０６Ｈ番地に記憶され、ワードアドレスで見た場合
は０Ｏ０６Ｈ番地の下位バイト・データ・メモリ７０に
記憶されたことになる。

Ｓ２ステートに入り、読出し信号９３が“１″になると
、ＳＯステートで指定された番地に８１ステ一ト時に書
込まれたデータがＣＰＵバスＢＬＩＳＯ〜７に読出され
る。

バイト・データを読出す場合は、指定番地のバイト・デ
ータが常にＣＰＵバスＢＬＪＳＯ〜７に読出され、ＣＰ
ＵバスＢＬＩＳ８〜１５（こはバイト指定アドレスをワ
ードアドレスとする所のバイト・データ・メモリ（７０
，８０）の内容が読出される。

従って、Ｓ２ステートに入ると、下位バイト・データ・
メモリ７０の読出し信号であるデータ・アウト信号ＯＬ
　Ａ　ＩＯ２が“１”となり、よって下位バイト・デー
タ・メモリ７０の読出しデータがＣＰＵバス５ｕｓｏ〜
７に出力される。そして、上位バイト・データ・メモリ
８０の読出し信号であるデータ・アウト信号○ＨＡ　２
０６が“１″となり、よって上位バイト・データ・メモ
リ８０の読出しデータがｃｐｕａｕｓｓ〜１５に出力さ
れ、ＣＰＵバスＢＵＳＯ〜１５は１０１００１０１１１
１１１０００となる。

以上でこの発明のマイクロプロセッサの冥施例の動作説
明を終了する。

（発明の効果） 上述した説明からも明らかなように、この発明のマイク
ロプロセッサによれば、ワード・データ・メモリを下位
バイト・メモリと上位バイト・メモリに分離し、下位バ
イト・データ・メモリ指定アドレスを加算器で生成する
ので、従来のように奇数番地をワードメモリとして使用
する場合、２回アドレス指定する所をこの発明では１回
のアドレス指定でアクセスできる。従って、この発明の
マイクロプロセッサは高速処理を必要とするＣＰＵメモ
リ装置に適用出来る。

【図面の簡単な説明】

第１図はこの発明のマイクロプロセッサの特徴部分を説
明するための概略図、 第２図（Ａ）及び（Ｂ）は、第１図の具体的な回路構成
を示す接続図、 第３図（Ａ）〜ＣＣ，）はＭ２図の動作の説明ζこ供す
るタイムチャート図である。 １０・・・ワード・データ・バス ２０・・・アドレスレジスタ（アドレス・ラッチ）３０
−・・加算器（インクリメンタ） ７０−・・第１バイト・データ・メモリ部（上位バイト
・データ・メモリ） ８０・・・第２バイト・データ・メモリ部（下位バイト
・データ・メモリ） ３００・・・メモリ入出力制御信号発生部４００・・・
データ入力切換え手段 ５００・・・データ出力切換え手段。 手続補正書

Claims (1)

【特許請求の範囲】
1. （１）ワード・データ・メモリを有するマイクロプロセ
   ッサにおいて、 アドレス・ラッチ信号が入力されると、ＣＰＵバスの、
   アドレスを構成する全てのビット情報を記憶するアドレ
   スレジスタと、 アドレスレジスタの第１ビットを除く残りの全てのビッ
   ト情報で構成されるアドレス指定出力が入力され前記ワ
   ード・データ・メモリの一部分を構成する個別の第２バ
   イト・データ・メモリ部と、 前記アドレスレジスタの第１ビット情報の出力及びワー
   ド／バイト指定信号の論理積と、前記アドレス指定出力
   とが入力される加算器と、 該加算器からの、前記論理積及びアドレス指定出力の和
   出力をアドレスとする第１バイト・データ・メモリ部と
   、 前記ＣＰＵバスのワード書込みデータ及びバイト書込み
   データを上位及び下位バイト単位で前記第１バイト・デ
   ータ・メモリ部と第２バイト・データ・メモリ部とに切
   換えて伝達するデータ入力切換え手段と 前記第１バイト・データ・メモリ部及び第２バイト・デ
   ータ・メモリ部のデータをＣＰＵ上位及び下位バイト線
   に切換えて出力するデータ出力切換え手段と を具備してなることを特徴とするマイクロプロセッサ。