JPH01175649A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH01175649A JPH01175649A JP62335678A JP33567887A JPH01175649A JP H01175649 A JPH01175649 A JP H01175649A JP 62335678 A JP62335678 A JP 62335678A JP 33567887 A JP33567887 A JP 33567887A JP H01175649 A JPH01175649 A JP H01175649A
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Links
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- 238000010586 diagram Methods 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 229920000057 Mannan Polymers 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 102100027297 Fatty acid 2-hydroxylase Human genes 0.000 description 1
- 101000937693 Homo sapiens Fatty acid 2-hydroxylase Proteins 0.000 description 1
- 101000918494 Homo sapiens Fatty-acid amide hydrolase 1 Proteins 0.000 description 1
- 238000003491 array Methods 0.000 description 1
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- 238000007796 conventional method Methods 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/04—Addressing variable-length words or parts of words
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Microcomputers (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
この発明は、ワード・データ・メモリを有するマイクロ
コンピュータの中央処理装置すなわちマイクロプロセッ
サに関する。
コンピュータの中央処理装置すなわちマイクロプロセッ
サに関する。
(従来の技術)
従来、マイクロプロセッサにおいで、ワード・データ・
メモリに対するデータの書込み及び読出しを行うため、
プログラム・データをワード配列で使用する場合、デー
タ配列は常に偶数番地に下位バイト、奇数番地に上位バ
イトをおくか或いはその逆の、偶数番地に上位バイト、
奇数番地に下位バイトをおいてマイクロプロセッサすな
わち中央処理装置l(以下、単にCPUと称する場合が
ある)に対するアクセス処理を向上させていた。
メモリに対するデータの書込み及び読出しを行うため、
プログラム・データをワード配列で使用する場合、デー
タ配列は常に偶数番地に下位バイト、奇数番地に上位バ
イトをおくか或いはその逆の、偶数番地に上位バイト、
奇数番地に下位バイトをおいてマイクロプロセッサすな
わち中央処理装置l(以下、単にCPUと称する場合が
ある)に対するアクセス処理を向上させていた。
(発明が解決しようとする問題点)
しかしながら、この従来方式においで奇数番地にデータ
の先頭下位バイト(又は上位バイト)がおかれると、C
PUは2回のアドレスを出力して、下位バイト(上位バ
イト)と上位バイト(下位バイト)を別々にアクセスし
なければならず、メモリアクセスが2回となり処理速度
が遅くなる問題点があった。
の先頭下位バイト(又は上位バイト)がおかれると、C
PUは2回のアドレスを出力して、下位バイト(上位バ
イト)と上位バイト(下位バイト)を別々にアクセスし
なければならず、メモリアクセスが2回となり処理速度
が遅くなる問題点があった。
この発明の目的は、以上述べたようにデータ配列を常に
番地を考慮して配置しなければならない問題点を除去し
、高速アクセスできるワード・データ・メモリを具える
マイクロプロセッサを提供することにある。
番地を考慮して配置しなければならない問題点を除去し
、高速アクセスできるワード・データ・メモリを具える
マイクロプロセッサを提供することにある。
(問題点を解決するための手段)
この目的の達成を図るため、この発明のマイクロプロセ
ッサによれば、 アドレス・ラッチ信号が入力されると、CPUバスの、
アドレスを構成する全てのビット情報を記憶するアドレ
スレジスタと、 アドレスレジスタの第1ビットを除く残りの全てのビッ
ト情報で構成されるアドレス指定出力が入力され前記ワ
ード・データ・メモリの一部分を構成する個別の第2バ
イト・データ・メモリ部と、 このアドレスレジスタの第1ビット情報の出力及びワー
ド/バイト指定信号の論理積と、このアドレス指定出力
とが入力される加算器と、この加算器からの、この論理
積及びアドレス指定出力の和出力をアドレスとする第1
バイト・データ・メモリ部と、 このCPUバスのワード書込みデータ及びバイト書込み
データを上位及び下位バイト単位で前述の第1バイト・
データ・メモリ部と第2バイト・データ・メモリ部とに
切換えて伝達するデータ入力切換え手段と 前述の第1バイト・データ・メモリ部及び第2バイト・
データ・メモリ部のデータをCPU上位及び下位バイト
線に切換えて出力するデータ出力切換え手段と を具えることを特徴とするものである。
ッサによれば、 アドレス・ラッチ信号が入力されると、CPUバスの、
アドレスを構成する全てのビット情報を記憶するアドレ
スレジスタと、 アドレスレジスタの第1ビットを除く残りの全てのビッ
ト情報で構成されるアドレス指定出力が入力され前記ワ
ード・データ・メモリの一部分を構成する個別の第2バ
イト・データ・メモリ部と、 このアドレスレジスタの第1ビット情報の出力及びワー
ド/バイト指定信号の論理積と、このアドレス指定出力
とが入力される加算器と、この加算器からの、この論理
積及びアドレス指定出力の和出力をアドレスとする第1
バイト・データ・メモリ部と、 このCPUバスのワード書込みデータ及びバイト書込み
データを上位及び下位バイト単位で前述の第1バイト・
データ・メモリ部と第2バイト・データ・メモリ部とに
切換えて伝達するデータ入力切換え手段と 前述の第1バイト・データ・メモリ部及び第2バイト・
データ・メモリ部のデータをCPU上位及び下位バイト
線に切換えて出力するデータ出力切換え手段と を具えることを特徴とするものである。
(作用)
このように、この発明のマイクロプロセッサでは、ワー
ド・データ・メモリを下位及び上位バイトごとに分離し
て第1バイト・データ・メモリ部と第2バイト・データ
・メモリ部を個別に設け、第1バイト・データ・メモリ
部のアドレスデコーダの前段に加算器を設け、第1バイ
ト・データ・メモリ部と第2バイト・データ・メモリ部
のデータ入力部にバイトデータ入力切替え手段を設け、
第1バイト・データ・メモリ部と第2バイト・データ・
メモリ部のデータ出力部にバイトデータ出力切替え手段
を設けた構成となっている。そして、この加算器におい
て下位バイト・データ・メモリ指定アドレスを生成する
ので、従来のように奇数番地をワード・データ・メモリ
として使用する場合であっても、2回のアドレス指定で
はなく1回のアドレス指定でアクセス出来るので、この
マイクロプロセッサは高速処理が可能となる。
ド・データ・メモリを下位及び上位バイトごとに分離し
て第1バイト・データ・メモリ部と第2バイト・データ
・メモリ部を個別に設け、第1バイト・データ・メモリ
部のアドレスデコーダの前段に加算器を設け、第1バイ
ト・データ・メモリ部と第2バイト・データ・メモリ部
のデータ入力部にバイトデータ入力切替え手段を設け、
第1バイト・データ・メモリ部と第2バイト・データ・
メモリ部のデータ出力部にバイトデータ出力切替え手段
を設けた構成となっている。そして、この加算器におい
て下位バイト・データ・メモリ指定アドレスを生成する
ので、従来のように奇数番地をワード・データ・メモリ
として使用する場合であっても、2回のアドレス指定で
はなく1回のアドレス指定でアクセス出来るので、この
マイクロプロセッサは高速処理が可能となる。
(実施例)
以下、図面を参照して、この発明の実施例につき説明す
る。
る。
マイ ロブロセ・・サ 、 の を8第1図はこ
の発明のマイクロプロセッサを説明するための主要構成
部分を示す概略図である。
の発明のマイクロプロセッサを説明するための主要構成
部分を示す概略図である。
第1図において、10はワード・データ・バス(CPU
バスという。)である0図中、二つに分けて示しである
が、同一のものである。20はアドレスレジスタであり
、例えばRAMアドレス・う・ンチ回路で形成すること
が出来る。このアドレスレジスタ20はアドレス・ラッ
チ信号が入力されると、CPUバス10の、アドレスを
構成する全てのビット情報を記憶する構成となっている
。70及び80は菓1及び第2バイト・データ・メモリ
部であり、両者を以ってワード・データ・メモリを構成
している。この第2バイト・データ・メモリ部80には
アドレスレジスタ20の第1ビットを除く残りの全ての
ビット情報で構成されるアドレス指定出力を入力する。
バスという。)である0図中、二つに分けて示しである
が、同一のものである。20はアドレスレジスタであり
、例えばRAMアドレス・う・ンチ回路で形成すること
が出来る。このアドレスレジスタ20はアドレス・ラッ
チ信号が入力されると、CPUバス10の、アドレスを
構成する全てのビット情報を記憶する構成となっている
。70及び80は菓1及び第2バイト・データ・メモリ
部であり、両者を以ってワード・データ・メモリを構成
している。この第2バイト・データ・メモリ部80には
アドレスレジスタ20の第1ビットを除く残りの全ての
ビット情報で構成されるアドレス指定出力を入力する。
ざらに、30は加算器(インクリメンタ)であり、アド
レスレジスタ20の第1と・ント情報の出力及びワード
/バイト指定信号の論理積であるインクリメント信号と
、このアドレス指定出力とを入力する。この加算器30
は、この論理積とアドレス指定出力との和出力をアドレ
スとして第1バイト・データ・メモリ部70へ出力する
。
レスレジスタ20の第1と・ント情報の出力及びワード
/バイト指定信号の論理積であるインクリメント信号と
、このアドレス指定出力とを入力する。この加算器30
は、この論理積とアドレス指定出力との和出力をアドレ
スとして第1バイト・データ・メモリ部70へ出力する
。
ざらに、300はデータメモリ入出力制御信号発生部で
あり、このCPUバス10のワード書込みデータ及びバ
イト書込みデータを上位及び下位バイト単位で前述の第
1バイト・データ・メモリ部70と第2バイト・データ
・メモリ部80とに切換えるための入力制御信号を発生
する。さらに、300は前述の第1バイト・データ・メ
モリ部70及び第2バイト・データ・メモリ部80のデ
ータvcpuバス10の上位及び下位バイト線に切換え
るための出力制御信号を発生する。この回路300は、
これらメモリ部70及び80の書込み信号を発生する。
あり、このCPUバス10のワード書込みデータ及びバ
イト書込みデータを上位及び下位バイト単位で前述の第
1バイト・データ・メモリ部70と第2バイト・データ
・メモリ部80とに切換えるための入力制御信号を発生
する。さらに、300は前述の第1バイト・データ・メ
モリ部70及び第2バイト・データ・メモリ部80のデ
ータvcpuバス10の上位及び下位バイト線に切換え
るための出力制御信号を発生する。この回路300は、
これらメモリ部70及び80の書込み信号を発生する。
400は、CPUバス10の書込みデータを上位及び下
位バイト単位で前述の第1バイト・データ・メモリ部7
0と第2バイト・データ・メモリ部80に切換えて伝達
する入力回路である。500は前述の第1バイト・デー
タ・メモリ70と第2バイト・データ・メモリ80の読
出しデータを下位及び上位バイト単位で切換えて伝達す
る出力回路である。
位バイト単位で前述の第1バイト・データ・メモリ部7
0と第2バイト・データ・メモリ部80に切換えて伝達
する入力回路である。500は前述の第1バイト・デー
タ・メモリ70と第2バイト・データ・メモリ80の読
出しデータを下位及び上位バイト単位で切換えて伝達す
る出力回路である。
マイクロブロセ・・すの、 部 の・ な 目次に、
この発明のマイクロプロセッサの特徴部分の詳細な接続
関係を第2図を参照して説明する。第2図(A)及び(
B)はこの発明の実施例を示す回路構成図である。尚、
図中、■〜■は第2図(A)及び(B)の接続関係を示
す、第1図に示した構成成分と同一の構成成分子こつい
ては、同一の符号を付して示しである。
この発明のマイクロプロセッサの特徴部分の詳細な接続
関係を第2図を参照して説明する。第2図(A)及び(
B)はこの発明の実施例を示す回路構成図である。尚、
図中、■〜■は第2図(A)及び(B)の接続関係を示
す、第1図に示した構成成分と同一の構成成分子こつい
ては、同一の符号を付して示しである。
第2図(A)及び(B)において、10は、既に説明し
たように、CPUバス5uso〜15でCPU内部処理
データが乗るバスである。20は、既に説明したように
、CPUバスBUSO〜15にデータ・メモリ指定アド
レスが生じ、アドレス・ラッチ信号21が生じると、C
PUス8LISO〜15の全てのビット情報をデータ・
メモリ指定アドレスとして記憶するアドレスレジスタで
ある。22はアドレスレジスタ20からの例えば16ビ
ットの各ビット情報としての出力信号Q a = Q
1sである。
たように、CPUバス5uso〜15でCPU内部処理
データが乗るバスである。20は、既に説明したように
、CPUバスBUSO〜15にデータ・メモリ指定アド
レスが生じ、アドレス・ラッチ信号21が生じると、C
PUス8LISO〜15の全てのビット情報をデータ・
メモリ指定アドレスとして記憶するアドレスレジスタで
ある。22はアドレスレジスタ20からの例えば16ビ
ットの各ビット情報としての出力信号Q a = Q
1sである。
23はアドレスレジスタ20の第1ビット情報を除いた
残りの全てのビット情報としての出力信号Q、〜Q7.
でデータ・メモリ(70,80)を指定するアドレスの
基になる。24はアドレスレジスタ20の第1ビット情
報である出力信号Q。であってデータメモリ入出力制御
信号発生部300に供給され、場合に応じて、データ・
メモリ(70,80)のデータ入力切替え信号、データ
・メモリ・データ出力信号、データ・アドレス生成信号
等として用いる。
残りの全てのビット情報としての出力信号Q、〜Q7.
でデータ・メモリ(70,80)を指定するアドレスの
基になる。24はアドレスレジスタ20の第1ビット情
報である出力信号Q。であってデータメモリ入出力制御
信号発生部300に供給され、場合に応じて、データ・
メモリ(70,80)のデータ入力切替え信号、データ
・メモリ・データ出力信号、データ・アドレス生成信号
等として用いる。
25はインバータゲートで出力信号Qo(24で示す)
の反転信号Q。(26で示す)′p8出力する。
の反転信号Q。(26で示す)′p8出力する。
30は、既に説明したように、信号Q1〜Q4(23で
示す)が入力されると共に、データメモリ入出力制御信
号発生部300において得られた、出力信号Q。とワー
ド/バイト指定信号91との論理積信号(インクリメン
ト信号又はこの実施例では+1加算信号ともいう。)4
2が入力される加算器(インクリメンタ)、特にこの実
施例では+1加算器である。31は加算器30の出力信
号S。−5eaで、データ・メモリ(70,80)の下
位バイトを指定するアドレス信号である。90はCPU
の同期クロックでデータ入出力制御回路300に供給さ
れてデータ・メモリ書込み同期クロックとして使用され
る。91はCPUの取扱うデータ・メモリ(70゜80
)のデータ幅がバイト(8ビット)かワード(16ビッ
ト)かを指定する上述したワード/バイト信号である。
示す)が入力されると共に、データメモリ入出力制御信
号発生部300において得られた、出力信号Q。とワー
ド/バイト指定信号91との論理積信号(インクリメン
ト信号又はこの実施例では+1加算信号ともいう。)4
2が入力される加算器(インクリメンタ)、特にこの実
施例では+1加算器である。31は加算器30の出力信
号S。−5eaで、データ・メモリ(70,80)の下
位バイトを指定するアドレス信号である。90はCPU
の同期クロックでデータ入出力制御回路300に供給さ
れてデータ・メモリ書込み同期クロックとして使用され
る。91はCPUの取扱うデータ・メモリ(70゜80
)のデータ幅がバイト(8ビット)かワード(16ビッ
ト)かを指定する上述したワード/バイト信号である。
92はCPIJデータ・メモリ(70゜80)にデータ
を書込む時に出力される菖込み信号で、データ入出力制
御回路300に供給される。93はCPUデータ・メモ
リ(70,80)のデータを読出す時にデータ出力回路
500に供給される読出し信号である。
を書込む時に出力される菖込み信号で、データ入出力制
御回路300に供給される。93はCPUデータ・メモ
リ(70,80)のデータを読出す時にデータ出力回路
500に供給される読出し信号である。
次に、データメモリ入出力制御信号発生回路300にお
いて、40は論理演算回路で、例えば2人力ANDゲー
ト41で構成され、ワード/バイト信号91とアドレス
レジスタ出力信号Qo(24)が入力されると、加算器
30の+1加算信号42を出力する。50は論理演算回
路で、例えば2人力○Rゲート51と53で構成され、
ワード/バイト信号91、アドレスレジスタ出力QO(
24) 、この信号Q0の反転信号26が入力されると
下位バイト・データ・メモリ指定信号52と上位バイト
・データ・メモリ指定信号54を出力する。60は同様
に論理演算回路で、2人力ANDゲート61と63で構
成され、下位バイト・データ・メモリ指定信号52、上
位バイト・デーや・メモリ指定信号54と書込み信号9
2が入力されると下位バイト・データ・メモリ・データ
入力信号兼下位バイト・データ・メモリ書込み信号62
と上位バイト・データ・メモリ・データ入力信号兼上位
バイト・データ・メモリ書込み信号64を出力する。
いて、40は論理演算回路で、例えば2人力ANDゲー
ト41で構成され、ワード/バイト信号91とアドレス
レジスタ出力信号Qo(24)が入力されると、加算器
30の+1加算信号42を出力する。50は論理演算回
路で、例えば2人力○Rゲート51と53で構成され、
ワード/バイト信号91、アドレスレジスタ出力QO(
24) 、この信号Q0の反転信号26が入力されると
下位バイト・データ・メモリ指定信号52と上位バイト
・データ・メモリ指定信号54を出力する。60は同様
に論理演算回路で、2人力ANDゲート61と63で構
成され、下位バイト・データ・メモリ指定信号52、上
位バイト・デーや・メモリ指定信号54と書込み信号9
2が入力されると下位バイト・データ・メモリ・データ
入力信号兼下位バイト・データ・メモリ書込み信号62
と上位バイト・データ・メモリ・データ入力信号兼上位
バイト・データ・メモリ書込み信号64を出力する。
70はワード・データ・メモリの一部分を構成する第1
バイト・データ・メモリ部すなわちこの実施例では下位
バイト・データ・メモリで、バイト・データが記憶され
る。80はワード・データ・メモリの残の一部分を構成
する第2バイト・データ・メモリ部すなわちこの実施例
では上位バイト・データ・メモリで、バイト・データが
記憶される。71は論理演算回路例えば2人力NAND
ゲートで、データ・メモリ下位バイト書込み信号62と
クロック信号90とが入力されるとデータ・メモリ下位
バイト書込み信号72ヲ出力する。81は同様に論理演
算回路例えば2人力NANDゲートで、データ・メモリ
上位バイト書込み信号64とクロック信号90が入力さ
れるとデータ・メモリ上位バイト書込み信号82ヲ出力
する。
バイト・データ・メモリ部すなわちこの実施例では下位
バイト・データ・メモリで、バイト・データが記憶され
る。80はワード・データ・メモリの残の一部分を構成
する第2バイト・データ・メモリ部すなわちこの実施例
では上位バイト・データ・メモリで、バイト・データが
記憶される。71は論理演算回路例えば2人力NAND
ゲートで、データ・メモリ下位バイト書込み信号62と
クロック信号90とが入力されるとデータ・メモリ下位
バイト書込み信号72ヲ出力する。81は同様に論理演
算回路例えば2人力NANDゲートで、データ・メモリ
上位バイト書込み信号64とクロック信号90が入力さ
れるとデータ・メモリ上位バイト書込み信号82ヲ出力
する。
データ入力回路400において、+00はCPUバス5
uso〜15に出力されている書込みデータDO〜D7
とD8〜DI5の下位バイト・データと上位バイト・デ
ータ入力を切換えて下位バイト!データ・メモリ70に
データを入力する論理演算回路である。101は論理演
算回路100からの書込みデータを下位バイト・データ
・メモリ・バス102に伝達するスリーステートゲート
である。45はインバータゲートでデータ・メモリのデ
ータ入力切換えとデータ・メモリ・データ出力指定信号
24の反転信号46を出力する。
uso〜15に出力されている書込みデータDO〜D7
とD8〜DI5の下位バイト・データと上位バイト・デ
ータ入力を切換えて下位バイト!データ・メモリ70に
データを入力する論理演算回路である。101は論理演
算回路100からの書込みデータを下位バイト・データ
・メモリ・バス102に伝達するスリーステートゲート
である。45はインバータゲートでデータ・メモリのデ
ータ入力切換えとデータ・メモリ・データ出力指定信号
24の反転信号46を出力する。
200はcpuバスBUSO〜15に出力されている書
込みデータDO〜D7とD8〜DI5の下位バイト・デ
ータと上位バイト・データ入力を切換えて上位バイト・
データ・メモリ80にデータを入力する論理演算回路で
ある。201は論理演算回路200からの書込みデータ
を上位バイト・データ・メモリ・バス202に伝達する
スリーステートゲートである。
込みデータDO〜D7とD8〜DI5の下位バイト・デ
ータと上位バイト・データ入力を切換えて上位バイト・
データ・メモリ80にデータを入力する論理演算回路で
ある。201は論理演算回路200からの書込みデータ
を上位バイト・データ・メモリ・バス202に伝達する
スリーステートゲートである。
上述した説明からも理解出来るように、この実施例では
、上述したインバータゲート25.45、論理演算回路
40.50.60.7+、 81,100.200及び
スリーステートゲート101,20+は既に説明したデ
ータ入力切換え手段400ヲ構成している。しかしなが
ら、このデータ入力切換え手段400の構成はこれに限
定されるものではなく、種々の変更が可能である。
、上述したインバータゲート25.45、論理演算回路
40.50.60.7+、 81,100.200及び
スリーステートゲート101,20+は既に説明したデ
ータ入力切換え手段400ヲ構成している。しかしなが
ら、このデータ入力切換え手段400の構成はこれに限
定されるものではなく、種々の変更が可能である。
次に、データ出力切換え手段500につき説明する。
+03は下位バイト・データ・メモリ70の読出しデー
タをCPUバスBUSO〜7に伝達するスリーステート
ゲートである。104は下位バイト・データ・メモリ7
0の読出しデータvcpuバスBUS8〜15に伝達す
るスリーステートゲートである。45はインバータゲー
トでデータ・メモリのデータ入力切換えとデータ・メモ
リ・データ出力指定信号24の反転信号46を出力する
。
タをCPUバスBUSO〜7に伝達するスリーステート
ゲートである。104は下位バイト・データ・メモリ7
0の読出しデータvcpuバスBUS8〜15に伝達す
るスリーステートゲートである。45はインバータゲー
トでデータ・メモリのデータ入力切換えとデータ・メモ
リ・データ出力指定信号24の反転信号46を出力する
。
105は論理演算回路例えばこの実施例では2人力NA
NDゲートで、読出し信号93とアドレスレジスタ20
の出力信号Q。の反転信号46が入力されると、スリー
ステートゲート103の開閉信号106を出力する。1
07は論理演算回路例えばこの実施例では2人力NAN
Dゲートで、読出し信号93とアドレスレジスタ20の
出力信号Q0が入力されると、スリーステートゲート1
04の開閉信号108を出力する。
NDゲートで、読出し信号93とアドレスレジスタ20
の出力信号Q。の反転信号46が入力されると、スリー
ステートゲート103の開閉信号106を出力する。1
07は論理演算回路例えばこの実施例では2人力NAN
Dゲートで、読出し信号93とアドレスレジスタ20の
出力信号Q0が入力されると、スリーステートゲート1
04の開閉信号108を出力する。
203は上位バイト・データ・メモリ80の読出しデー
タをCPUバスBUSO〜7に伝達するスリーステート
ゲートである。204は上位バイト・データ・メモリ8
0の読出しデータをCPUバスBLJS8〜15に伝達
するスリーステートゲートである。
タをCPUバスBUSO〜7に伝達するスリーステート
ゲートである。204は上位バイト・データ・メモリ8
0の読出しデータをCPUバスBLJS8〜15に伝達
するスリーステートゲートである。
205は論理演算回路例えばこの実施例では2人力NA
NDゲートで、読出し信号93とアドレスレジスタ20
の出力信号Q0の反転信号46が入力されると、スリー
ステートゲート203の開閉信号206を出力する。2
07は論理演算回路例えばこの実施例では2人力NAN
Dゲートで、読出し信号93とアドレスレジスタ20の
出力信号Qoが入力されると、スリーステートゲート2
04の開閉信号108を出力する。
NDゲートで、読出し信号93とアドレスレジスタ20
の出力信号Q0の反転信号46が入力されると、スリー
ステートゲート203の開閉信号206を出力する。2
07は論理演算回路例えばこの実施例では2人力NAN
Dゲートで、読出し信号93とアドレスレジスタ20の
出力信号Qoが入力されると、スリーステートゲート2
04の開閉信号108を出力する。
上述した説明からも理解出来るように、この実施例では
、上述した論理演算回路+05.+07,205゜20
7、スリーステートゲート103.104,203,2
04及びインバータゲート45がデータ出力切換え手段
500を構成している0以上、この発明の実施回路例の
接続説明を終了する。
、上述した論理演算回路+05.+07,205゜20
7、スリーステートゲート103.104,203,2
04及びインバータゲート45がデータ出力切換え手段
500を構成している0以上、この発明の実施回路例の
接続説明を終了する。
11塁朋
次に、第3図(A)〜(C)のタイムチャートに基づい
てこの発明の実施例の動作説明を行う。
てこの発明の実施例の動作説明を行う。
第3図(A)〜(C)において、A、B、C1Dはそれ
ぞれマシンサイクルを示す、W/8=1はワードを選択
し、W/B=Oはバイトを選択していることを表わして
いる。さらに、AO=1は奇数番地を選択し、AO=O
は偶数番地を選択していることを表わしでいる。さらに
、So、Sl、S2はCPUのマシンサイクル内タイミ
ングを示す、マシンサイクルAは奇数番地を先頭とする
ワード(16ピツト幅)データのデータ・メモリ(70
,80)への書込みと読出し例を示す、マシンサイクル
Bは偶数番地を先頭とするワード(16ビット幅)デー
タのデータ・メモリへ(70,80)の書込みと読出し
例を示す、マシンサイクルCは奇数番地を先頭とするバ
イト(8ビット幅)データのデータ・メモリ(70,8
0)への書込みと読出し例を示す、マシンサイクルDは
偶数番地を先頭とするバイト(8ビット幅)データのデ
ータ・メモリ(70,80)への書込みと読出し例を示
す。
ぞれマシンサイクルを示す、W/8=1はワードを選択
し、W/B=Oはバイトを選択していることを表わして
いる。さらに、AO=1は奇数番地を選択し、AO=O
は偶数番地を選択していることを表わしでいる。さらに
、So、Sl、S2はCPUのマシンサイクル内タイミ
ングを示す、マシンサイクルAは奇数番地を先頭とする
ワード(16ピツト幅)データのデータ・メモリ(70
,80)への書込みと読出し例を示す、マシンサイクル
Bは偶数番地を先頭とするワード(16ビット幅)デー
タのデータ・メモリへ(70,80)の書込みと読出し
例を示す、マシンサイクルCは奇数番地を先頭とするバ
イト(8ビット幅)データのデータ・メモリ(70,8
0)への書込みと読出し例を示す、マシンサイクルDは
偶数番地を先頭とするバイト(8ビット幅)データのデ
ータ・メモリ(70,80)への書込みと読出し例を示
す。
ざらに、M3図(A)〜(C)において、信号名に続く
[]内の数字は篤2図に示した信号に付けた参照数字で
あり、これによって第3図(A)〜(C)の信号名と第
2図に示した信号との対応関係を表わしている。
[]内の数字は篤2図に示した信号に付けた参照数字で
あり、これによって第3図(A)〜(C)の信号名と第
2図に示した信号との対応関係を表わしている。
これら信号名に基づいてこの発明のマイクロプロセッサ
の動作を説明する。説明するにあたって、データ・メモ
リには表1に示す内容のデータが既に記憶されているも
のとする。
の動作を説明する。説明するにあたって、データ・メモ
リには表1に示す内容のデータが既に記憶されているも
のとする。
第3図のマシンサイクルAは、奇数(0007H)番地
を先頭とする番地にワード(16ビット幅)データを書
込み、そして読出す場合の例である。
を先頭とする番地にワード(16ビット幅)データを書
込み、そして読出す場合の例である。
SOステート時cpuバスBLJSO〜15にデータ・
メモリ指定アドレス11100000000ooooo
が供給され、SOステートの後半にアドレス・ラッチ信
号21がアドレスレジスタ2oに入力されるとアドレス
レジスタ・アウト22は0oO7H番地になる。そして
アドレスレジスタQ、〜Q +sのアドレス信号23は
0O03H番地となり、上位バイト・データ・メfす8
0の指定アドレスとなる。下位バイト・データ・メモリ
70の指定アドレスは加算器30のカウント・インに入
力するインクリメント信号(+1加算信号)42と、ア
ドレス信号23との加算値がなる。この場合ワード/バ
イト指定信号91が“1″でアドレスレジスタ20がら
の第1ビット情報Q0の信号24が“1”であるので、
インクリメント信号(カウント・イン)が“1”となる
、これがため、下位バイト・データ・メモリ70の指定
アドレスは(カウント・イン端子に送られてきた+1の
加算信号)+(残りのビット位置の各情報Q、〜Q、!
からなる上位バイト・データ・メモリのアドレス)とな
り、従って、番地は1 +0003H=OO041−1
!i也となる。
メモリ指定アドレス11100000000ooooo
が供給され、SOステートの後半にアドレス・ラッチ信
号21がアドレスレジスタ2oに入力されるとアドレス
レジスタ・アウト22は0oO7H番地になる。そして
アドレスレジスタQ、〜Q +sのアドレス信号23は
0O03H番地となり、上位バイト・データ・メfす8
0の指定アドレスとなる。下位バイト・データ・メモリ
70の指定アドレスは加算器30のカウント・インに入
力するインクリメント信号(+1加算信号)42と、ア
ドレス信号23との加算値がなる。この場合ワード/バ
イト指定信号91が“1″でアドレスレジスタ20がら
の第1ビット情報Q0の信号24が“1”であるので、
インクリメント信号(カウント・イン)が“1”となる
、これがため、下位バイト・データ・メモリ70の指定
アドレスは(カウント・イン端子に送られてきた+1の
加算信号)+(残りのビット位置の各情報Q、〜Q、!
からなる上位バイト・データ・メモリのアドレス)とな
り、従って、番地は1 +0003H=OO041−1
!i也となる。
S1ステートに入るとCPUバスBLJSO〜15にl
111100010101001(7)データ・メモ
リ書込みデータが供給される。この書込みデータは95
1FH(上位ビットからのへキサ表現)である。
111100010101001(7)データ・メモ
リ書込みデータが供給される。この書込みデータは95
1FH(上位ビットからのへキサ表現)である。
奇数番地を先頭とするワード・データの位は、先頭番地
のバイト・データが下位で、先頭番地+1の次番地のデ
ータが上位となる。従って、 −951Fデータは95
Hが上位で、IFHが下位となるからIFHデータが上
位バイト・データ・メモリ80に記憶され、95Hが下
位バイト・データ・メモリ70に記憶される。データ入
力切換えのための論理演算回路300のデータ切換えL
A信号24はSOステートの後半から“1”となってい
るので、データ入力切換え回路400内の+001.t
S1ステート時、CPUバスBUS8〜15の95Hデ
ータを下位バイト・データ・メモリ7oへ伝達する。一
方、データ入力切換え400内の200の入力切換えH
A信号24もS○ステートの後半から“1”となってい
るので、s1ステート時、cpuバス5uso〜7のI
F)−1データを上位バイト・データ・メモリ8oへ伝
達する。
のバイト・データが下位で、先頭番地+1の次番地のデ
ータが上位となる。従って、 −951Fデータは95
Hが上位で、IFHが下位となるからIFHデータが上
位バイト・データ・メモリ80に記憶され、95Hが下
位バイト・データ・メモリ70に記憶される。データ入
力切換えのための論理演算回路300のデータ切換えL
A信号24はSOステートの後半から“1”となってい
るので、データ入力切換え回路400内の+001.t
S1ステート時、CPUバスBUS8〜15の95Hデ
ータを下位バイト・データ・メモリ7oへ伝達する。一
方、データ入力切換え400内の200の入力切換えH
A信号24もS○ステートの後半から“1”となってい
るので、s1ステート時、cpuバス5uso〜7のI
F)−1データを上位バイト・データ・メモリ8oへ伝
達する。
データ入力切換え回路400のスリーステートゲート1
01,201は、ゲート開閉信号62(下位バイト・デ
ータ・イン)とゲート開閉信号64(上位バイト・デー
タ・イン)が81ステート峙に“1”となるので、下位
バイト・メモリ・バス8LISO〜7 (102)にC
PUバスBUS8〜15095Hデータが乗り、上位バ
イト・メモリ・バス8LISO〜? (202)にCP
UバスBUSo〜7の1Fデークが乗る。
01,201は、ゲート開閉信号62(下位バイト・デ
ータ・イン)とゲート開閉信号64(上位バイト・デー
タ・イン)が81ステート峙に“1”となるので、下位
バイト・メモリ・バス8LISO〜7 (102)にC
PUバスBUS8〜15095Hデータが乗り、上位バ
イト・メモリ・バス8LISO〜? (202)にCP
UバスBUSo〜7の1Fデークが乗る。
S1ステートの後半に入り、クロック信号9oが“0”
から“1”になり、従って、下位バイト書込み信号WM
L72と上位バイト書込み信号WMH82が共に“1”
から“0″になると、表2に示すデータ配置でデータが
記憶される。
から“1”になり、従って、下位バイト書込み信号WM
L72と上位バイト書込み信号WMH82が共に“1”
から“0″になると、表2に示すデータ配置でデータが
記憶される。
!I2 データ・メモリ・データ表
※印の所のデータが書込まれる
表2かられかるように、951FHデータはバイト・ア
ドレスで見た場合は0O07H番地にIFHデータが記
憶され、0O08H番地に958データが記憶される。
ドレスで見た場合は0O07H番地にIFHデータが記
憶され、0O08H番地に958データが記憶される。
一方、ワード・アドレスで見た場合は0O06H番地の
上位バイト・データ・メモリ80に1FHデータが記憶
され、00088番地の下位バイト・データ・メモリ7
0に95Hデークが記憶される。
上位バイト・データ・メモリ80に1FHデータが記憶
され、00088番地の下位バイト・データ・メモリ7
0に95Hデークが記憶される。
S2ステートに入ると読出し信号93が“1”になると
、SOステートで指定された番地に81ステートで書込
まれたデータがCPUバスBUSO〜I5に読出される
。奇数番地を先頭番地としてワード(16ビット)デー
タを読出す場合データの位は、先頭番地のバイト・デー
タが下位で、次番地のバイト・データが上位となる。従
って、S2ステートに入ると上位バイト・データ・メモ
リ80の読出しデータ・アウト信号0H8208が“1
′となり上位バイト・データ・メモリ80の読出しデー
タがCPUバス8USO〜7に出力される。
、SOステートで指定された番地に81ステートで書込
まれたデータがCPUバスBUSO〜I5に読出される
。奇数番地を先頭番地としてワード(16ビット)デー
タを読出す場合データの位は、先頭番地のバイト・デー
タが下位で、次番地のバイト・データが上位となる。従
って、S2ステートに入ると上位バイト・データ・メモ
リ80の読出しデータ・アウト信号0H8208が“1
′となり上位バイト・データ・メモリ80の読出しデー
タがCPUバス8USO〜7に出力される。
そして下位バイト・データ・メモリ70の読出しデータ
・アウト信号0L8108が“1”となり下位バイト・
データ・メモリ70の読出しデータがCPUバスBUS
8〜15に出力され、CPUバスBUSO〜151;1
1111100010101001となる。
・アウト信号0L8108が“1”となり下位バイト・
データ・メモリ70の読出しデータがCPUバスBUS
8〜15に出力され、CPUバスBUSO〜151;1
1111100010101001となる。
次に偶数番地を先頭とする番地にワード(16ビット)
データを書いて読出す例をマシンサイクルBに説明する
。
データを書いて読出す例をマシンサイクルBに説明する
。
マシンサイクルBのSOステート時CPUバスBUSO
〜15にデータ・メモリ指定アドレスoooooooo
ooooooooが供給され、SOステートの後半にア
ドレス・ラッチ信号21がアドレスレジスタ20に入力
されると、アドレスレジスタ・アウト信号22は0OO
OHとなる。そして、アドレス信号(Q、〜Q4のビッ
ト位置情報からなる信号)23は0000)−1となり
、上位バイト・データ・メモリ80の指定アドレスとな
る。下位バイト・データ・メモリ70の指定アドレスは
、データメモリ入出力制御信号発生回路300から加算
器30のカウント・インに入力されるインクリメント信
号(+加算信号)42と、アドレスレジスタ20からの
アドレス信号23との加算値がなる。この場合ワード/
バイト指定信号91が“1”であるが、アドレスレジス
タ20の第1ビット位貫情報Q0従って出力信号24が
“0”であるから加算器30のカウント・インに入力す
るインクリメント信号42が“0”となり、下位バイト
・データ・メモリ70の指定アドレスは上位バイト・デ
ータ・メモリの指定アドレスと同じ0OOOH番地とな
る。
〜15にデータ・メモリ指定アドレスoooooooo
ooooooooが供給され、SOステートの後半にア
ドレス・ラッチ信号21がアドレスレジスタ20に入力
されると、アドレスレジスタ・アウト信号22は0OO
OHとなる。そして、アドレス信号(Q、〜Q4のビッ
ト位置情報からなる信号)23は0000)−1となり
、上位バイト・データ・メモリ80の指定アドレスとな
る。下位バイト・データ・メモリ70の指定アドレスは
、データメモリ入出力制御信号発生回路300から加算
器30のカウント・インに入力されるインクリメント信
号(+加算信号)42と、アドレスレジスタ20からの
アドレス信号23との加算値がなる。この場合ワード/
バイト指定信号91が“1”であるが、アドレスレジス
タ20の第1ビット位貫情報Q0従って出力信号24が
“0”であるから加算器30のカウント・インに入力す
るインクリメント信号42が“0”となり、下位バイト
・データ・メモリ70の指定アドレスは上位バイト・デ
ータ・メモリの指定アドレスと同じ0OOOH番地とな
る。
S1ステートに入ると、CPUバス5uso〜15に0
101101011001010(7)データ・メモリ
書込みデータが供給される。この書込みデータは535
A)−1(上位ビットからのへキサ表現)である。
101101011001010(7)データ・メモリ
書込みデータが供給される。この書込みデータは535
A)−1(上位ビットからのへキサ表現)である。
偶数番地を先頭とするワード・データの位は、下位デー
タ・バイトが下位で上位データ・バイトが上位となる。
タ・バイトが下位で上位データ・バイトが上位となる。
従って、データ入力切換えのための論理演算回路100
へのデータ切換え信号し846が“1”であるので、C
PUバス5uso〜7のデータ5A)−1が下位バイト
・メモリ・バスBUS0〜? (+02)に入力される
。一方、データ入力切換えのための論理演算回路200
のデータ切換え信号H846が“1″であるので、CP
UバスBU88〜15のデータ53Hが上位バイト・メ
モリ・バス5uso〜7 (202)に入力される。
へのデータ切換え信号し846が“1”であるので、C
PUバス5uso〜7のデータ5A)−1が下位バイト
・メモリ・バスBUS0〜? (+02)に入力される
。一方、データ入力切換えのための論理演算回路200
のデータ切換え信号H846が“1″であるので、CP
UバスBU88〜15のデータ53Hが上位バイト・メ
モリ・バス5uso〜7 (202)に入力される。
S1ステートの後半に入ると、クロック信号90が“0
″から“1″になり、従って、下位バイト・データ・メ
モリ書込み信号WML72と上位バイト・データ・メモ
リ書込み信号WMH82が共に“1”から“0”になる
と表3に示す配置でデータが書込まれる。
″から“1″になり、従って、下位バイト・データ・メ
モリ書込み信号WML72と上位バイト・データ・メモ
リ書込み信号WMH82が共に“1”から“0”になる
と表3に示す配置でデータが書込まれる。
表3 データ・メモリ・データ表
X印の所のデータが1込まれる
表3かられかるように、535AHデークは、バイトア
ドレスで見た場合は、0O00H番地に5AHデータが
記憶され、0OOIH番地に53Hデータが記憶される
。一方、ワードアドレスで見た場合は、0OOOH番地
の下位バイト・データ・メモリ70に5AHが記憶され
かつ上位バイト・データ・メモリ80に53Hが記憶さ
れる。
ドレスで見た場合は、0O00H番地に5AHデータが
記憶され、0OOIH番地に53Hデータが記憶される
。一方、ワードアドレスで見た場合は、0OOOH番地
の下位バイト・データ・メモリ70に5AHが記憶され
かつ上位バイト・データ・メモリ80に53Hが記憶さ
れる。
S2ステートに入り、読出し信号93が“1″になると
、SOステートで指定された番地に81ステ一ト時に書
込まれたデータがCPUバスBUSO〜15に読出され
る。
、SOステートで指定された番地に81ステ一ト時に書
込まれたデータがCPUバスBUSO〜15に読出され
る。
偶数番地を先頭番地としてワード(16ビット)データ
を読出す場合、データの位は、ワード指定番地の下位バ
イト・データ・メモリ70の内容が下位で上位バイト・
データ・メモリ80の内容が上位となる。従って、S2
ステートに入ると下位バイト・データ・メモリ70の読
出し信号であるデータ・アウト信号OL A +06が
“1″となり、よって、下位バイト・データ・メモリ7
0の読出しデータがCPUバスBUSO〜7に出力され
る。そして、上位バイト・データ・メモリ80の読出し
信号であるデータ・アウト信号○H4206が“1″と
なり、よって、上位バイト・データ・メモリ80の読出
しデータがCPUバスBUS8〜15に出力され、CP
UバスBUSO〜15は01011010110010
10となる。
を読出す場合、データの位は、ワード指定番地の下位バ
イト・データ・メモリ70の内容が下位で上位バイト・
データ・メモリ80の内容が上位となる。従って、S2
ステートに入ると下位バイト・データ・メモリ70の読
出し信号であるデータ・アウト信号OL A +06が
“1″となり、よって、下位バイト・データ・メモリ7
0の読出しデータがCPUバスBUSO〜7に出力され
る。そして、上位バイト・データ・メモリ80の読出し
信号であるデータ・アウト信号○H4206が“1″と
なり、よって、上位バイト・データ・メモリ80の読出
しデータがCPUバスBUS8〜15に出力され、CP
UバスBUSO〜15は01011010110010
10となる。
次に、奇数番地を先頭とする番地にバイト(8ビット)
データを書いて読出す例をマシンサイクルCに説明する
。
データを書いて読出す例をマシンサイクルCに説明する
。
マシンサイクルCのSOステート時、CPUバスBUS
O〜15にデータ・メモリ指定アドレス1001000
000000000が出力サレ、Soステートの後半に
アドレス・ラッチ信号21がアドレスレジスタ20に入
力されると、アドレスレジスタ・アウト22は0O09
Hとなる。そして、第1ビット位置Q。以外の他のビッ
ト位MO,〜Q5.かうの情報からなるアドレス信号2
3はoo04H番地を指定し、これが上位バイト・デー
タ・メモリ80の指定アドレスとなる。下位バイト・デ
ータ・メモリ70の指定アドレスは、データ・メモリ入
出力制御信号発生回路300からのインクリメント信号
(+1加算信号)42と、アドレス信号23との加算値
となる。この場合、ワード/バイト指定信号91はバイ
ト処理であるから“0”であり、加算器30のカウント
・インには“0″のインクリメント信号42が入力され
る。従って、下位バイト・データ・メモリ70の指定ア
ドレスは上位バイト・データ・メモリ80の指定アドレ
スと同じ0004H番地となる。
O〜15にデータ・メモリ指定アドレス1001000
000000000が出力サレ、Soステートの後半に
アドレス・ラッチ信号21がアドレスレジスタ20に入
力されると、アドレスレジスタ・アウト22は0O09
Hとなる。そして、第1ビット位置Q。以外の他のビッ
ト位MO,〜Q5.かうの情報からなるアドレス信号2
3はoo04H番地を指定し、これが上位バイト・デー
タ・メモリ80の指定アドレスとなる。下位バイト・デ
ータ・メモリ70の指定アドレスは、データ・メモリ入
出力制御信号発生回路300からのインクリメント信号
(+1加算信号)42と、アドレス信号23との加算値
となる。この場合、ワード/バイト指定信号91はバイ
ト処理であるから“0”であり、加算器30のカウント
・インには“0″のインクリメント信号42が入力され
る。従って、下位バイト・データ・メモリ70の指定ア
ドレスは上位バイト・データ・メモリ80の指定アドレ
スと同じ0004H番地となる。
S1ステートに入ると、CPUバスBUSO〜151:
0101010111111111(7)データ・メモ
リ書込みデータが供給される。この書込みデータは0F
FAAH(上位ビットからのへキサ表現)である、この
場合、CPUバスBUS8〜15ノデータoFFHはC
PUバスBUSO〜15をプリチャージした時の“1″
である。
0101010111111111(7)データ・メモ
リ書込みデータが供給される。この書込みデータは0F
FAAH(上位ビットからのへキサ表現)である、この
場合、CPUバスBUS8〜15ノデータoFFHはC
PUバスBUSO〜15をプリチャージした時の“1″
である。
バイト・データをバイト・データ・メモリ(70゜80
)に書込む場合、指定バイト・データ・メモリ番地にバ
イト・データを記憶するだけでアドレス指定されないバ
イト・データ・メモリ(70,80)には記憶しない、
従って、菓2図に50で示しである論理演算回路である
ところのバイト・データ・メモリ指定回路に入力されて
いるワード/バイト指定信号91が“0″であるから、
アドレスレジスタ20の第1ビット位WQoからの出力
信号24が有効となる。従って、第1ビット位If Q
oの、“1″の状態にある出力信号24がORケート
53に入力され、その出力信号54によって上位バイト
・データ・メモリ80が選択される。上位バイト・デー
タ・メモリ80のデータ入力切換え用の論理演算回路2
00に対するアドレスレジスタ20の第1ビット位MQ
oからの出力信号24が“1″であるので、CPUバス
5uso〜7の0AAHデータが上位バイト・メモリ・
バス5uso〜7 (202)に入力される。
)に書込む場合、指定バイト・データ・メモリ番地にバ
イト・データを記憶するだけでアドレス指定されないバ
イト・データ・メモリ(70,80)には記憶しない、
従って、菓2図に50で示しである論理演算回路である
ところのバイト・データ・メモリ指定回路に入力されて
いるワード/バイト指定信号91が“0″であるから、
アドレスレジスタ20の第1ビット位WQoからの出力
信号24が有効となる。従って、第1ビット位If Q
oの、“1″の状態にある出力信号24がORケート
53に入力され、その出力信号54によって上位バイト
・データ・メモリ80が選択される。上位バイト・デー
タ・メモリ80のデータ入力切換え用の論理演算回路2
00に対するアドレスレジスタ20の第1ビット位MQ
oからの出力信号24が“1″であるので、CPUバス
5uso〜7の0AAHデータが上位バイト・メモリ・
バス5uso〜7 (202)に入力される。
S1ステートの後半に入り、クロック信号90が“0″
から“1″になると、上位バイト・データ・メモリ書込
み信号WMH82が“1′″から“0″になり、よって
、表4に示す配置でデータが書込まれる。
から“1″になると、上位バイト・データ・メモリ書込
み信号WMH82が“1′″から“0″になり、よって
、表4に示す配置でデータが書込まれる。
表4 データ・メモリ・データ表
X印の所のデータが1込まれる
表4かられかるように、0AAHデータはバイトアドレ
ス00098番地に記憶され、また、ワードアドレスで
見た場合は0O08H番地の上位バイト・データ・メモ
リ80に0AAHデータが記憶されたことになる。
ス00098番地に記憶され、また、ワードアドレスで
見た場合は0O08H番地の上位バイト・データ・メモ
リ80に0AAHデータが記憶されたことになる。
S2ステートに入り、読出し信号93が“1”になると
、SOステートで指定された番地に81ステ一ト時に書
込まれたデータがCPUバスBUSO〜7に読出される
。
、SOステートで指定された番地に81ステ一ト時に書
込まれたデータがCPUバスBUSO〜7に読出される
。
バイト・データを読出す場合、指定番地のバイト・デー
タが常にCPUバス5uso〜7に読出され、CPUバ
スBUS8〜15にはバイト指定アドレスをワードアド
レスとする所のバイト・データ・メモリ(70,80)
の内容が読出される。従って、S2ステートに入ると、
上位バイト・データ・メモリ80の読出し信号であるデ
ータ・アウト信号○H8208が“1″となり、上位バ
イト・データ・メモリ80の読出しデータがCPUバス
BUSO〜7に出力される。そして、下位バイト・デー
タ・メモリ70の読出し信号であるデ−タ・アウト信号
0LBI08が“1”となり、下位バイト・データ・メ
モリ70の読出しデータがCPUバスBUS8〜15に
出力され、CPUバスauso〜15のビット情報は0
101010110101001となる。
タが常にCPUバス5uso〜7に読出され、CPUバ
スBUS8〜15にはバイト指定アドレスをワードアド
レスとする所のバイト・データ・メモリ(70,80)
の内容が読出される。従って、S2ステートに入ると、
上位バイト・データ・メモリ80の読出し信号であるデ
ータ・アウト信号○H8208が“1″となり、上位バ
イト・データ・メモリ80の読出しデータがCPUバス
BUSO〜7に出力される。そして、下位バイト・デー
タ・メモリ70の読出し信号であるデ−タ・アウト信号
0LBI08が“1”となり、下位バイト・データ・メ
モリ70の読出しデータがCPUバスBUS8〜15に
出力され、CPUバスauso〜15のビット情報は0
101010110101001となる。
次に偶数番地を先頭とする番地にバイト(8ビット)デ
ータを書いて読出す例をマシンサイクルDに説明する。
ータを書いて読出す例をマシンサイクルDに説明する。
マシンサイクルCのSOステート時、CPUバスBUS
O〜15にバイト・データ・メモリ指定アトL、ス01
10000000000000が生じ、SOステートの
後半にアドレス・ラッチ信号21がアドレスレジスタ2
0に入力されると、アドレスレジスタ・アウト22は0
O06Hとなる。そして、第1ビット位MQo以外のビ
ット位MO,〜Ql!lの情報からなるアドレス信号2
3は00038番地を指定し、上位バイト・データ・メ
モリ80の指定アドレスとなる。下位バイト・データ・
メモリ70の指定アドレスは、データ・メモリ入出力制
御信号発生回路300からのインクリメント信号42と
、アドレスレジスタ20からのアドレス信号23との加
算値で決まる。この場合、ワード/バイト指定信号91
はバイト処理であるから“0”である。
O〜15にバイト・データ・メモリ指定アトL、ス01
10000000000000が生じ、SOステートの
後半にアドレス・ラッチ信号21がアドレスレジスタ2
0に入力されると、アドレスレジスタ・アウト22は0
O06Hとなる。そして、第1ビット位MQo以外のビ
ット位MO,〜Ql!lの情報からなるアドレス信号2
3は00038番地を指定し、上位バイト・データ・メ
モリ80の指定アドレスとなる。下位バイト・データ・
メモリ70の指定アドレスは、データ・メモリ入出力制
御信号発生回路300からのインクリメント信号42と
、アドレスレジスタ20からのアドレス信号23との加
算値で決まる。この場合、ワード/バイト指定信号91
はバイト処理であるから“0”である。
これがため、加算器30のカウント・インに入力される
インクリメント信号42は“0″となる。従って、下位
バイト・データ・メモリ70の指定アドレスは上位バイ
ト・データ・メモリ80の指定アドレスと同じ0O03
H番地となる。
インクリメント信号42は“0″となる。従って、下位
バイト・データ・メモリ70の指定アドレスは上位バイ
ト・データ・メモリ80の指定アドレスと同じ0O03
H番地となる。
S1ステートに入ると、CPUバスBUSO〜15に1
010010111111111のデータ・メモリ書込
みデータが供給される。この書込みデータは0FFA5
H(上位ビットからのへキサ表現)である、この場合、
CPUバスBUS8〜15のデータはCPUバス5us
o〜15をプリチャージした時の“1”である。
010010111111111のデータ・メモリ書込
みデータが供給される。この書込みデータは0FFA5
H(上位ビットからのへキサ表現)である、この場合、
CPUバスBUS8〜15のデータはCPUバス5us
o〜15をプリチャージした時の“1”である。
バイト・データ書込みの場合は、指定アドレスのバイト
・データ・メモリ(70,80)にデータを記憶するだ
けで指定されないバイト・データ・メモリ(70,80
)には新たなデータは記憶しない。従って、第2図に5
0で示した論理演算回路であるデータ・メモリ選択回路
に入力されているワード/バイト指定信号91が“O″
であるから、アドレスレジスタ20の出力信号Q0が有
効となる。この出力信号Q。が“0″であるからこの信
号Q0の反転信号が入力されでいるゲート51の出力信
号52が1”となる、これにより、下位バイト・データ
・メモリ70が選択される。一方、ゲート53の出力信
号54は“0′″となるので、上位バイト・データ・メ
モリ80は選択されない。
・データ・メモリ(70,80)にデータを記憶するだ
けで指定されないバイト・データ・メモリ(70,80
)には新たなデータは記憶しない。従って、第2図に5
0で示した論理演算回路であるデータ・メモリ選択回路
に入力されているワード/バイト指定信号91が“O″
であるから、アドレスレジスタ20の出力信号Q0が有
効となる。この出力信号Q。が“0″であるからこの信
号Q0の反転信号が入力されでいるゲート51の出力信
号52が1”となる、これにより、下位バイト・データ
・メモリ70が選択される。一方、ゲート53の出力信
号54は“0′″となるので、上位バイト・データ・メ
モリ80は選択されない。
S1ステートに入ると、データ入力切換えのための論理
演算回路100は、インバータゲート45からの選択信
号46で選択されるCPUバスBUSO〜7のデータを
、スリーステートゲート101を通して、下位バイト・
データ・メモリ70のBUSO〜7に伝達する。
演算回路100は、インバータゲート45からの選択信
号46で選択されるCPUバスBUSO〜7のデータを
、スリーステートゲート101を通して、下位バイト・
データ・メモリ70のBUSO〜7に伝達する。
S1ステートの後半に入り、クロック信号90が“0″
から“1”になると、下位バイト・データ・メモリ書込
み信号WML?2が“1″から“O”となり、これによ
り下位バイト・データ・メモリ70に表5に示す配置で
データが記憶される。
から“1”になると、下位バイト・データ・メモリ書込
み信号WML?2が“1″から“O”となり、これによ
り下位バイト・データ・メモリ70に表5に示す配置で
データが記憶される。
!I5 データーメモリ・データ表
X印の所のデータが書込まれる
表5かられかるように、A5Hデータはバイトアドレス
0O06H番地に記憶され、ワードアドレスで見た場合
は0O06H番地の下位バイト・データ・メモリ70に
記憶されたことになる。
0O06H番地に記憶され、ワードアドレスで見た場合
は0O06H番地の下位バイト・データ・メモリ70に
記憶されたことになる。
S2ステートに入り、読出し信号93が“1″になると
、SOステートで指定された番地に81ステ一ト時に書
込まれたデータがCPUバスBLISO〜7に読出され
る。
、SOステートで指定された番地に81ステ一ト時に書
込まれたデータがCPUバスBLISO〜7に読出され
る。
バイト・データを読出す場合は、指定番地のバイト・デ
ータが常にCPUバスBLJSO〜7に読出され、CP
UバスBLIS8〜15(こはバイト指定アドレスをワ
ードアドレスとする所のバイト・データ・メモリ(70
,80)の内容が読出される。
ータが常にCPUバスBLJSO〜7に読出され、CP
UバスBLIS8〜15(こはバイト指定アドレスをワ
ードアドレスとする所のバイト・データ・メモリ(70
,80)の内容が読出される。
従って、S2ステートに入ると、下位バイト・データ・
メモリ70の読出し信号であるデータ・アウト信号OL
A IO2が“1”となり、よって下位バイト・デー
タ・メモリ70の読出しデータがCPUバス5uso〜
7に出力される。そして、上位バイト・データ・メモリ
80の読出し信号であるデータ・アウト信号○HA 2
06が“1″となり、よって上位バイト・データ・メモ
リ80の読出しデータがcpuauss〜15に出力さ
れ、CPUバスBUSO〜15は1010010111
111000となる。
メモリ70の読出し信号であるデータ・アウト信号OL
A IO2が“1”となり、よって下位バイト・デー
タ・メモリ70の読出しデータがCPUバス5uso〜
7に出力される。そして、上位バイト・データ・メモリ
80の読出し信号であるデータ・アウト信号○HA 2
06が“1″となり、よって上位バイト・データ・メモ
リ80の読出しデータがcpuauss〜15に出力さ
れ、CPUバスBUSO〜15は1010010111
111000となる。
以上でこの発明のマイクロプロセッサの冥施例の動作説
明を終了する。
明を終了する。
(発明の効果)
上述した説明からも明らかなように、この発明のマイク
ロプロセッサによれば、ワード・データ・メモリを下位
バイト・メモリと上位バイト・メモリに分離し、下位バ
イト・データ・メモリ指定アドレスを加算器で生成する
ので、従来のように奇数番地をワードメモリとして使用
する場合、2回アドレス指定する所をこの発明では1回
のアドレス指定でアクセスできる。従って、この発明の
マイクロプロセッサは高速処理を必要とするCPUメモ
リ装置に適用出来る。
ロプロセッサによれば、ワード・データ・メモリを下位
バイト・メモリと上位バイト・メモリに分離し、下位バ
イト・データ・メモリ指定アドレスを加算器で生成する
ので、従来のように奇数番地をワードメモリとして使用
する場合、2回アドレス指定する所をこの発明では1回
のアドレス指定でアクセスできる。従って、この発明の
マイクロプロセッサは高速処理を必要とするCPUメモ
リ装置に適用出来る。
第1図はこの発明のマイクロプロセッサの特徴部分を説
明するための概略図、 第2図(A)及び(B)は、第1図の具体的な回路構成
を示す接続図、 第3図(A)〜CC,)はM2図の動作の説明ζこ供す
るタイムチャート図である。 10・・・ワード・データ・バス 20・・・アドレスレジスタ(アドレス・ラッチ)30
−・・加算器(インクリメンタ) 70−・・第1バイト・データ・メモリ部(上位バイト
・データ・メモリ) 80・・・第2バイト・データ・メモリ部(下位バイト
・データ・メモリ) 300・・・メモリ入出力制御信号発生部400・・・
データ入力切換え手段 500・・・データ出力切換え手段。 手続補正書
明するための概略図、 第2図(A)及び(B)は、第1図の具体的な回路構成
を示す接続図、 第3図(A)〜CC,)はM2図の動作の説明ζこ供す
るタイムチャート図である。 10・・・ワード・データ・バス 20・・・アドレスレジスタ(アドレス・ラッチ)30
−・・加算器(インクリメンタ) 70−・・第1バイト・データ・メモリ部(上位バイト
・データ・メモリ) 80・・・第2バイト・データ・メモリ部(下位バイト
・データ・メモリ) 300・・・メモリ入出力制御信号発生部400・・・
データ入力切換え手段 500・・・データ出力切換え手段。 手続補正書
Claims (1)
- (1)ワード・データ・メモリを有するマイクロプロセ
ッサにおいて、 アドレス・ラッチ信号が入力されると、CPUバスの、
アドレスを構成する全てのビット情報を記憶するアドレ
スレジスタと、 アドレスレジスタの第1ビットを除く残りの全てのビッ
ト情報で構成されるアドレス指定出力が入力され前記ワ
ード・データ・メモリの一部分を構成する個別の第2バ
イト・データ・メモリ部と、 前記アドレスレジスタの第1ビット情報の出力及びワー
ド/バイト指定信号の論理積と、前記アドレス指定出力
とが入力される加算器と、 該加算器からの、前記論理積及びアドレス指定出力の和
出力をアドレスとする第1バイト・データ・メモリ部と
、 前記CPUバスのワード書込みデータ及びバイト書込み
データを上位及び下位バイト単位で前記第1バイト・デ
ータ・メモリ部と第2バイト・データ・メモリ部とに切
換えて伝達するデータ入力切換え手段と 前記第1バイト・データ・メモリ部及び第2バイト・デ
ータ・メモリ部のデータをCPU上位及び下位バイト線
に切換えて出力するデータ出力切換え手段と を具備してなることを特徴とするマイクロプロセッサ。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62335678A JPH01175649A (ja) | 1987-12-29 | 1987-12-29 | マイクロプロセッサ |
US07/288,072 US5101343A (en) | 1987-12-29 | 1988-12-20 | Microprocessor with word memory for selectively processing data |
EP88121772A EP0322880B1 (en) | 1987-12-29 | 1988-12-28 | Microprocessor having a word data memory |
DE3855298T DE3855298T2 (de) | 1987-12-29 | 1988-12-28 | Microprozessor mit wortorganisiertem Datenspeicher |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62335678A JPH01175649A (ja) | 1987-12-29 | 1987-12-29 | マイクロプロセッサ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01175649A true JPH01175649A (ja) | 1989-07-12 |
Family
ID=18291282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62335678A Pending JPH01175649A (ja) | 1987-12-29 | 1987-12-29 | マイクロプロセッサ |
Country Status (4)
Country | Link |
---|---|
US (1) | US5101343A (ja) |
EP (1) | EP0322880B1 (ja) |
JP (1) | JPH01175649A (ja) |
DE (1) | DE3855298T2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5566312A (en) * | 1994-05-23 | 1996-10-15 | Advanced Micro Devices | Processimg unit with programmable mis-aligned byte addressing |
JP2003196156A (ja) | 2001-12-28 | 2003-07-11 | Fujitsu Ltd | 情報処理装置および情報処理方法 |
FR2884002B1 (fr) * | 2005-04-01 | 2008-03-07 | St Microelectronics Sa | Procede d'adressage d'un symbole dans une memoire, et dispositif de traitement de symboles |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5727543A (en) * | 1980-07-24 | 1982-02-13 | Mitsubishi Electric Corp | Picture tube device |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5834836B2 (ja) * | 1975-12-29 | 1983-07-29 | 株式会社日立製作所 | デ−タヒヨウジセイギヨホウシキ |
US4171536A (en) * | 1976-05-03 | 1979-10-16 | International Business Machines Corporation | Microprocessor system |
JPS5438724A (en) * | 1977-09-02 | 1979-03-23 | Hitachi Ltd | Display unit |
US4151327A (en) * | 1978-02-24 | 1979-04-24 | Lawton William R | Complex amine/silane treated cellulosic materials |
US4432055A (en) * | 1981-09-29 | 1984-02-14 | Honeywell Information Systems Inc. | Sequential word aligned addressing apparatus |
US4604695A (en) * | 1983-09-30 | 1986-08-05 | Honeywell Information Systems Inc. | Nibble and word addressable memory arrangement |
US4777591A (en) * | 1984-01-03 | 1988-10-11 | Texas Instruments Incorporated | Microprocessor with integrated CPU, RAM, timer, and bus arbiter for data communications systems |
-
1987
- 1987-12-29 JP JP62335678A patent/JPH01175649A/ja active Pending
-
1988
- 1988-12-20 US US07/288,072 patent/US5101343A/en not_active Expired - Lifetime
- 1988-12-28 DE DE3855298T patent/DE3855298T2/de not_active Expired - Fee Related
- 1988-12-28 EP EP88121772A patent/EP0322880B1/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5727543A (en) * | 1980-07-24 | 1982-02-13 | Mitsubishi Electric Corp | Picture tube device |
Also Published As
Publication number | Publication date |
---|---|
DE3855298T2 (de) | 1997-01-23 |
US5101343A (en) | 1992-03-31 |
EP0322880A2 (en) | 1989-07-05 |
EP0322880B1 (en) | 1996-05-15 |
EP0322880A3 (en) | 1990-08-29 |
DE3855298D1 (de) | 1996-06-20 |
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