JPS5834836B2 - デ−タヒヨウジセイギヨホウシキ - Google Patents

Description

【発明の詳細な説明】 本発明は、データ表示制御方式に関する。

一般に、電子計算機、キーボードその他のデータ源から
のデータを陰極線管などのディスプレイにより可視表示
するためには、リフレッシュメモリなどを含むデータ表
示制御システムを使用してデータの入出力制御及びデー
タの読出・ビデオ信号化を実行する必要がある。

かようなインターフェースシステムとしては、通常、種
々の形式の表示を効率的に行うのを可能にするため表示
機能の多様化及び効率化を要求される一方、ハードゥエ
ア量を低減して信頼性を高めるとともにコストを低減す
ることを要求される。

このような相反する要求を満足させるため、マイクロプ
ログラムの導入もなされているが、これまでのところ、
必ずしも十分な成果を得るに至っていない。

これに関連する従来技術の問題点を明らかにするため、
次に第１〜第５図を参照して従来のデータ表示制御方式
について説明する。

第１図に示す制御方式は、データ源との間のデータの授
受を制御する入出力制御部１０と、１画面分の表示デー
タを記憶するリフレッシュメモリ１２と、人出力及び表
示のタイミングを制御するタイミング制御部１４と、表
示データ及び表示タイミングに基づいて表示用のビデオ
信号を発生する映像制御部１６と、ビデオ信号を陰極線
管のスクリーン上に可視１象として描出させるディスプ
レイ１８とを含んでいる。

このような制御システムにおいて、系全体の機能を左右
するのは入出力制御部１０及び映像制御部１６０制御機
能である。

これらの制御機能は、最近における処理内容のインテリ
ジェント化やディスプレイの性能向上に伴なって一層向
−モされるべきものであり、そのため上記各制御部にお
ける・・−ドウエアの量も増加の一途をたどっているの
が現状である。

このようなハードウェアの増加はシステムのコストを上
昇させ且つ信頼性にも影響するので、できるだけさげる
のが望ましい。

従来、かかる問題に対処する一つのやり方として、マイ
クロプロセッサ（ワンチップＣＰＵ ）を利用したマイ
クロプログラム制御によって処理内容の融通性を向上さ
せたりノ・−ドウエアの量を削減したりすることが試み
られている。

第２図は、第１図のシステムにおいて、このようなマイ
クロプログラム制御を採用した場合のデータストラフチ
ャを示すものである。

図示の如く、入出力制御部１０、リフレッシュメモリ１
２及びタイミング制御部御部１４は、アドレスバス２６
及びデータバス２８により結合されている。

入出力制御部１０は、フロセノサユニツ１−３０と制御
フログラムメモリ３４とを主要素として構成される。

プロセッサユニット３０のアドレス出力はアドレスドラ
イバ３２を介してアドレスバス２６を駆動し、制御プロ
グラムメモリ３４はアドレスバス２６のアドレスにした
がってドライバ３６を介して指定された番地の内容をデ
ータバス２８に出力する。

また、プロセッサユニット３００Å出力データはデータ
バス２８を介して入出力される。

リフレッシュメモリ１２は、データメモリ３８を主要素
として構成されており、アドレス駆動用ドライバ４０と
、読出レジスタ４２と、リフレッシュ用表示データ２０
を出力するラインバッファ４６とを含んでいる。

データメモリ３８の記憶容量は、通常、１画面に表示す
るデータ量に相当する。

外部のデータ源とのデータの授受は、入出力制御部１０
の制御部で行われる。

表示を行う場合には、タイミング制御部１４０制御下で
ディスプレイ１８の走査速度に同期して所定のアドレス
のデータが読出されるが、一般には入出力制御部１０の
プロセッサユニット３０を効率的に使用するため、ライ
ンバッファ４６を設け、表示の行間にＤＭＡ（ダイレク
ト・メモリ・アクセス）モードでデータメモリ３８から
１行分のデータを転送し、ラインバッファ４６で１行が
表示されている間にデータメモリ３８のデータの出し入
れを行えるようになっている。

タイミング制御部１４は、ディスプレイ１８の走査タイ
ミングや映像制御部１６のビデオ信号発生のためのタイ
ミング信号２２を発生する表示タイミング発生回路４８
と、上述のＤＭＡ動作を制御するためのタイミングを発
生するＤＭＡタイミング発生回路５０とをそなえる。

このような構成になる表示制御システムでは、データは
バイト（８ビット）単位で処理されるのが普通で、その
場合のデータフォーマットは例えば第３図に示すように
定義されている。

すなわち、最上位ビット２７によりこの下につづ（７ビ
ツト２°〜２６の意味を区別し、２７＝０のときは、ｌ
５Ｏ７ビツトコードあるいはＡＳＣＩ Ｉ ７ビツトコ
ードで定義される文字データを２°〜２６で表わし、２
７−１のときは、２°〜２６を各種の制御データとして
利用することができる。

第３図の例では、制御データにより制御しうるものとし
て、制御データにつづいて表示される一連の文字データ
（これをフィールドと称する）に対し、色、点滅、輝度
、罫線などの表示状態や、書込の可否及びそのデータの
種類（数字だけか英文字も含むか）などの入力データ状
態を示している。

このようなフォーマットのデータを表示するためには、
映像制御部１６は一般に第４図に示すような構成になっ
ている。

すなわち、これには、文字データを文字像形成用ビデオ
パターンに変換する文字発生回路５２と、表示制御デー
タを判別するデコーダ５４と、デコード出力を制御状態
に応じて保持する制御状態レジスタ５６と、ビデオパタ
ーンを制御状態に応じて信号処理する映像処理回路５８
とが設けられている。

文字発生回路５２は、リフレッシュメモリ１２の出力２
０で指定される文字データに対し、タイミング制御部１
４の出力２２で指定される走査線上のビデオパターンを
出力する。

デコーダ５４は、リフレッシュメモリの出力２０で指定
される制御データを判別し、所定の出力を制御状態レジ
スタ５６に与える。

制御状態レジスタ５６は、以後の一連の表示データに対
し、適当な表示状態制御が行えるよう制御すべき状態を
保持する。

映像処理回路５８は、文字発生回路５２の出力である文
字のビデオパターンに対し制御状態レジスタ５６で指定
された信号処理を行い、ディスプレイ１８の陰極線管を
駆動するためのビデオ信号２４を発生する。

例えば、第５図ｄに示すようにオペレータの入カニリア
を罫線で囲んで表示するような場合、デコーダ５４が罫
線表示開始を指示するフィールドコードＦＣ２を検出し
、制御状態レジスタ５６のＦｅ２に対応した１ビツトを
「オン」にし、その状態を映像処理回路５８に伝える。

映像処理回路５８は、Ｆｅ２に対応する表示パターンと
して罫線の左端（第５図ａ）に相当するビデオ信号を発
生する。

Ｆｅ１２次の文字位置を表示するための文字表示開示タ
イミングで制御状態レジスタ５６０ＦＣ２に対応する１
ビツトは、「オフ」となり、別の罫線表示用ビットが「
オン」となる。

このときの出力によって、映像処理回路５８は上下の罫
線（第５図ｂ）を表示する。

以後は、各表示文字タイミング毎にデコーダ５４が罫線
表示終了のフィールドコードＦＣＩを検出するまで上下
の罫線表示が続行される。

デコーダ５４がＦＣｌを検出すると、制御状態レジスタ
５６の罫線表示用ビットが「オフ」され、ＦＣｌに対応
したｌビットが「オン」になる。

この出力により映像処理回路５８は罫線の右端（第５図
Ｃ）を表示する。

上述したように、従来のマイクロプログラム制御による
データ表示制御方式は、マイクロプログラムの使用によ
り処理内容の融通性を改善しハードウェアの増加をおさ
えることをねらったものであるが、次のような問題点を
もっている。

（１）ＤＭＡを利用してデータメモリ３８からラインバ
ッファ４６ヘデータを転送している間はプロセッサユニ
ット３０がデータメモリ３８を利用できないため、デー
タの処理効率が良好でない。

（２）ラインバッファ４６やＤＭＡタイミング発生回路
５０などのハードウェアが必要である。

（３）映像制御部１６には、表示状態のデコーダ５４、
制御状態レジスタ５６などの７・−ドウエアが必要であ
る。

（４）バイト長により制限されるので表示状態や入力１
リア制限の・９ラエテイ又は自由度が少なち・。

換言すれば、処理ないし表示の機能の変化に乏しい 本発明は、上述した従来技術の問題点を解決するために
なされたものであって、その目的とするところは、高度
の処理ないし表示機能を発揮するのにわずかのハードウ
ェアしか必要としない新規なデータ表示制御方式を提供
することにある。

本発明の一態様においては、複数バイトで構成される表
示データを記憶するリフレッシュメモリと、メモリと外
部との間のデータのやりとりを表示データを１バイト単
位に分割して制御するデータ入出力制御部と、表示のタ
イミングを制御するタイミング制御部と、リフレッシュ
メモリに対するデータ入出力制御部からのアクセスとタ
イミング制御部からの表示のためのアクセスとを切換え
（てアドレスするアドレス制御部と、タイミング制御部
からのアクセスによって複数バイト同時に読出された表
示データに基づいてビデオ信号を発生する映像制御部と
、このビデオ信号を入力して可視像を映出するディスプ
レイ部とを設けている。

このように、表示タイミングで読出される表示のための
アクセスにおいては、多数のビットからなる表示データ
を同時に映像制御部に読出すという構成をとることによ
り、前述のラインバッファ４６やＤＭＡタイミング発生
回路５０を不要にすることができる。

つまり、表示データのデータ構成が、そのビット数にお
いて入出力制御部が同時アクセス可能な限界であるデー
タバスの本数（通常１バイト相当）を超えている場合、
表示のためのアクセスは表示タイミングとの関係上従来
はうインバッファ等のハードが必要があったが、本発明
の採用によりこのようなものを省略できる。

なお、複数バイトで構成される表示デ・−夕を表示のた
めに同時にアクセスすることを以下単にデュアルアクセ
スという。

表示データが２バイトで構成される場合が多いことから
デュアルという語を用いるが、本発明は２バイトで構成
される表示データに対してのみ適用されるものではない
。

本発明は、データ人出力制御部のデータバスの本数（こ
れハ通常ｌバイトどなっている。

、）よりも大きいビット数で表示データが構成されるも
のであれば適用できろ。

例えば、表示データが３バイトで構成されていても同様
に適用可能である、３ 次に、複数バイト構成の表示データのフォーマット例に
ついて説明する。

第９図に、表示データを２バイトで構成した場合のフォ
ーマット図を示す。

この図において、２°〜２６までのビットは文字コード
として使用される。

２７０ビツトは、２゜〜２６のビットで表わされたコー
ドが英数字（Ａ、Ｂ、Ｃ１・・・・・・・・・Ｚ、Ｏｌ
ｌ、２、・・・・・・・・・９）であるか、あるいは特
殊記号（例えば、本、？、乙、＋１２、く、〉などの記
号）であるかを指定するためのビットである。

２８〜２１５の１バイト分のビットは、この例では、そ
の文字コードをどのように表示するかを示すものとして
利用される。

２８〜２１０は、色指定コードである。

２１１は点滅をさせるかどうかを指定するビットである
。

２１２は明る（表示するか暗く表示するかを指定するビ
ットである。

２１３〜２１４は罫線を文字と同時に表示する場合の罫
線を表示す位置（左端、中、右端）を指定するビットで
ある。

２１５はデータの書込みを町とするか否とするかを指定
するビットであり、その表示した情報が書換えられると
まずい場合などに、そのビットを”１″とする。

このような表示データを一度に表示のために読出せば、
同時に並列的に夫々のデータに基づく処理がなされるの
で、バッファメモリ等のハードは不要となる。

つまり、デュアルアクセスによって、フィールドコード
のデータであることを判定（これはデコーダ５４で行な
う。

）したり、次のフィールドコードがくるまで保持（これ
はレジスタ５６で行なう。

）したりする必要がなくなる。

１文字を構成する表示データがより多くのビットで構成
されるならば、表示の態様に一層変化をもたせることが
できる。

一般に、メモリのデュアルアクセスの方法として、アド
レスライン及び入出力データラインを時分割で使用する
ことはすでに提案されている。

しかしながら、ディスプレイの場合には、一方で前記問
題点（３）及び（４）を解決する手段としてメモリのワ
ードフォーマットを長く（８ビット以上）することが望
まれ、他方で外部データ源とのデータ授受を容易にする
ため１バイト・単位でデータ処理することが望まれる。

それゆえ、メモリのワードフォーマットに合わせた長い
ビット長を有する入出力データバスにすると、バスの制
御のためのハードウェアが増加し、この反対にバイト単
位のバスにすると、表示のために必要なハードウェアが
増加し且つタイミング制御も複雑になるという二律背反
的な問題を生ずる。

このため、デュアルアクセスの方法として単にアドレス
ライン及びデータラインを各々時分割で使用する方法は
ディスプレイの場合に単純には採用できないことがわか
る。

かかる問題を巧妙に解決するための手段として、本発明
によれば、アドレスラインのみを時分割とし、データラ
インを入出力処理と表示用読出処理とで別々に独立させ
るようにすることが提案される。

ところで、ディスプレイ用メモリにおいて単に入出力用
と表示読出用とで出力ラインを分離独立させることはす
でに提案されている。

しかしこの場合、岡山カラインの数は同一であるので、
表示のために必要なハードウェア及びその関連回路の増
加を免れえない。

この点、本発明によると、メモリの入出力に対しては１
バイト単位でアドレスを指定し、表示に対しては２バイ
Ｉｎ−位など複数バイト単位でアドレスを指定するよう
なデュアルアクセス方式を採用しているので、ディスプ
レイ関連回路を簡略化し、表示様式を多様化する上で有
益である。

以下、添付図面に示す実施例について本発明を詳述する
。

第６図は、本発明の一実施例によるデータ表示方式を示
すものである。

第６図において、前述したものと同−又は類似の部分に
は同様な符号を付しである。

プロセッサユニット３０、匍脚プログラムメモリ３４、
及びドライバ３２．３６を含む入出力制御部は入出力用
アドレスバス６６と、データバス２８とによりリフレッ
シュメモリ１２に結合されている。

リフレッシュメモリ１２は、データメモリ３８を中心に
アドレスマルチプレクサ（ＭＰＸ）６０と、読出制御回
路６２とを含んでいる。

タイミングユニット６４を含むタイミング制御部１４は
表示用アドレスバス６８を介してリフレッシュメモリ１
２に結ばれており、アドレスマルチプレクサ６０にはタ
イミングユニットからアドレス切換信号７０が加えられ
るようになっている。

入出力用のデータバス２８は、この例では１バイトに相
当する信号線の本数で構成されている。

そして、１文字を構成する表示データのフォーマットは
、第９図に示すように１６ビツトで構成されているもの
とする。

したがって、入出力制御部１０側からのメモリアクセス
は、データバスの本数によって制限されるので、１バイ
ト単位に分割して、つまり２回に分割して行なわれる。

一方、タイミング制御部１４側からのメモリアクセス（
表示のためのアクセス）に対しては、表示データ（１６
ビツト）はゴ度に読出されるよう制御される。

つまり、デュアルアクセス方式を採る。メモリ３８に関
してデュアルアクセス方式を採用しているので、第６図
の方式ではラインバッファやＤＭＡタイミング発生回路
は設けられていない。

本発明によれば、メモリ３８としてＬＳＩ技術を利用し
て製造される高速大容量のランダムアクセスメモリ（Ｒ
ＡＭ）を用いることができる。

このようなＲＡＭの使用は、本発明による独自なデュア
ルアクセス方式の採用と相俟って、編集・作画などの処
理機能の向上や、罫線以上の図形表示など表示機能の向
上に寄与する。

アドレスマルチプレクサ６０は、入出力制御部１０のプ
ロセッサユニット３０が指定する入出力用アドレス６６
と、タイミング制御部１４のタイミングユニット６４が
指定する表示用アドレス６８とを、タイミングユニット
６４の表示タイミングに同期した信号７０に応じて切換
えてデータメモリ３８をドライブするためのものである
。

ここで、アドレス切換信号７０は、ラスクセの１文字表
示タイミングを１／２に分割するタイミングを有し、そ
の前半をプロセッサユニット３０による入出力処理用と
し、その後半を表示用としてそれぞれ利用するようにな
っているのが好ましい。

メモリのアクセスタイムが早ければさらに細かく分割す
ることもできるが、表示タイミングにとってはあまり利
益がない。

すなわち、１文字の表示が終了しない間の次の表示デー
タをアクセスしても意味がないのである。

プロセッサユニット３０は、アドレス切換速度の増加に
よってデータメモリの入出力回数が増えるで編集時間を
短縮できる可能性があるが、現在のプロセッサユニット
３０のマシンサイクルはほぼ１文字表示タイミング程度
（５００〜１μＳ）なので、このプロセッサユニット３
０の動作速度の制限がある以上さらに細かな分割を行う
ことは現実的でない。

読出制御回路６２は、プロセッサユニット３０からのア
クセスに対しては読出したデータをデータバス２８に出
力し、タイミングユニット６４からのアクセスに対して
はリフレッシュ用表示データ２０を出力する。

第７図は、第６図におけるリフレッシュメモリ１２を更
に詳しく示すものである。

データメモリ本体はバイト単位にロアバイトメモリ７２
と、アッパアバイトメモリγ４とに分割されており、ア
ドレスマルチプレクサ６０によって前述の如くプロセッ
サユニット３０のアクセスに対しては両メモリフロック
別々に１バイト毎にアドレス指定され、タイミングユニ
ット６４のアクセスに対しては両ブロック同時に並列に
アドレス指定されるように構成されている。

プロセッサユニット３０からアドレスされて両メモリブ
ロックから読出されるデータは、データマルチプレクサ
（ＭＰＸ）７６にて論理和をとられたうえ１バイトの出
力レジスタを介して指定されたアドレスのデータとして
データバス２８に出力される。

タイミングユニット６４からアドレスされて両メモリフ
ロックから読出されるデータは、データレジスタ７８で
同時にラッチされ、そのまま表示用のリフレッシュデー
タ２４として出力される。

第８図は、上述した動作例の理解を容易にするためにタ
イムチャートを示したものである。

第８図において、イは表示タイミング（ラスクスキャン
式ＣＲＴディスプレイの場合、走査線が１文字を構成す
る横方向のドツト数を横切るために要する時間につき１
回の頻度で発生するタイミング）を示す。

この表示タイミングはタイミング制御部１４で発生され
る。

中主タイミングユニツトロ４が表示用アドレスバス６８
にそのアドレスを出力するタイミングを示す。

Ｘ状に交叉している点は、データの確立状況を示す。

ハはプロセッザユニツ）３０のマシンサイクルを示す。

二は、入出力用のアドレスバス６６にアドレステ゛−夕
が確立されている状況を示す。

つまり、口は表示のためのアクセスに該当し、二は入出
力制御のためのアクセスに該当する。

ホは切換タイミング７０であり、この信号によりアドレ
スマルチプレクサ６０は口と二のアドレスに対して交互
に時分割的にそれらを切換える。

へはアドレスマルチプレクサ６０で切換えられたアドレ
スの状況を示す。

口と二が交互に切換えられていることが理解されよう。

トは実際に表示のためにデータが出力される状況を示す
。

第７図におけるデータレジスタ７８の出力２４に該当す
る。

（４）は入出力制御のためにデータバス２８にデータが
出力される様子を示す６以上の説明では、データマルチ
プレクサγ６及びデータレジスタ７８としてはいずれも
ラッチレジスタを含んでいるものをとりあげたが、プロ
セッサユニット３０のマシンサイクルと、映像処理部１
６０文字発生回路５２（これには第６図の信号２０及び
２２が加わる）のアクセスタイムとが高速であれば、両
レジスタとも不要であることは言うまでもない。

また、第７図に示した実施例ではメモリブロックの駆動
法として、入出力用アドレスバス６６からはロアバイト
メモリ７２とアッパアバイトメモリγ４とを別々に駆動
し、表示用アドレスバス６８からは両メモ’）７２．７
４を同時に駆動する例を説明したが、アドレスライン６
６からも両メモリブロックを同時に駆動し、両画力をデ
ータマルチプレクサで区別して出力することも可能であ
る。

さらに、上述の説明はラスクスキャン方式の陰極線管（
ＣＲＴ）ディスプレイを前提としたものであるが、本発
明の考え方は、ディスプレイがそれ以外のもの、例えば
プラズマもしくは液晶を利用するフラットパネルディス
プレイや、１文字毎のモディファイドラスタスキャン方
式のＣＲＴディスプレイなどであっても適用しうるもの
である。

以上に詳記したところから明らかなように、本発明によ
れば、データメモリ３８をプロセッサユニット３０とタ
イミングユニット６４とが全く独立に利用できるため、
人出力のデータの処理効率が同一ヒすると同時に、ライ
ンバッファその他のハードウェアを削減して構成を簡単
にすることができる。

その上、プロセッサユニツＩ・３０に対しては１バ、イ
ト単位の入出力とし、表示用データは２バイト単位の出
力としたため、映像制御部１６のハードウェアの一部（
デコーダ５４、レジスタ５６八と）を省略して構成を単
純化することができ、これと同時に、表示のバリエーシ
ョンもビット長が増大した分だけ豊富になる。

要するに、本発明によれば、最小のハードウェアをもっ
て処理ないし表示の機能を向上させることができ、併せ
てシステムのコスト低減及び高信頼化を達成しうるので
あって、その産業上の効果は太きい。

【図面の簡単な説明】

第１図は、従来のデータ表示方式を示すブロック図、第
２図は、第１図のいくつかのブロックの内部を詳細に示
すブロック図、第３図は、第１図の方式で用いられるデ
ータフォーマットの一例を示す図、第４図は、第１図に
おける映像制御部を詳しく示すブロック図、第５図は、
第１図の方式において罫線描出を行う動作を説明するた
めの図、第６図は、本発明の一実施例によるデータ表示
制御方式を示すブロック図、第７図は、第６図のブロッ
クのいくつかのものを詳しく示すブロック図、第８図は
、本発明による方式の動作例を説明するためのタイムチ
ャートである。 第９図は複数バイトで構成される表示データのデータフ
ォーマット例を示す図である。 符号の説明、１０・・・・・・入出力制御部、１２・・
・・・・リフレッシュメモリ、１４・・・・・・タイミ
ング制御部、１６・・・・・・映像制御部、１８・・・
・・・ディスプレイ、２６・・・・・・アドレスバス、
２８・・・・・・データバス、６６・・・・・・入出力
用アドレスバス、６８°山°°表示用アドレスバス。

Claims (1)

1. 【特許請求の範囲】 １ 複数バイトで１文字が構成された表示データを記憶
   するリフレッシュメモリと、該メモリと外部データ源と
   の間のデータの入力および出力をバイト単位に制御する
   データ入出力制御部と、表示のタイミングを制御するタ
   イミング制御部と、前記メモリに対する前記データ入出
   力制御部からのアクセスと前記タイミング制御部からの
   アクセスとを切換えてアドレスするアドレス制御部と、
   前記タイミング制御部からの前記アクセスによって複数
   バイト同時に読出された前記表示データに基づいてビデ
   オ信号を発生する映像制御部と、該ビデオ信号を入力し
   て可視像を映出するディスプレイ部とを設けたことを特
   徴とするデータ表示制御方式。 ２ 少なくとも一画面分の表示データをバイト単位にブ
   ロック別された複数個のメモリブロックで構成したメモ
   リとして構成されるリフレッシュメモリと、該メモリと
   外部データ源との間のデータの入力および出力をバイト
   単位にマイクロプログラムで制御するデータ人出力制御
   部と、入力、出力および表示のタイミングを匍脚するタ
   イミング制御部と、前記メモリに対する前記データ入出
   力制御部からのアクセスと前記タイミング制御部からの
   アクセスとを切換えるためのアドレス制御部とを設け、
   前記データ人出力制御部からのアクセスに対しては１バ
   イト単位で前記各メモリブロック毎にアクセスを行ない
   、前記タイミング制御部からのアクセスに対しては１つ
   の表示データを構成する前記複数バイト単位で前記複数
   個のメモリブロックから同時にアクセスを行なうことを
   特徴とするデータ表示制御方式。 ３ データバスの本数よりも１つのデータを構成するビ
   ット数が犬なる構成の表示データを記憶するリフレッシ
   ュメモリと、該メモリと外部との間のデータのやりとり
   を前記データバスの本数に見合うビット単位に分割して
   制御するデータ人出力制御部と、表示のタイミングを制
   御するタイミング制御部と、前記メモリに対する前記デ
   ータ入出力制御部からのアクセスと前記タイミング制御
   部からの表示のためのアクセスとを時分割に切換えてア
   ドレスするアドレス制御部と、前記タイミング制御部か
   らのアクセスによって前記メモリから読出された表示デ
   ータに基づいてビデオ信号を発生する映像制御部と、該
   ビデオ信号により可視像を映出させるディスプレイ部と
   を設けたことを特徴とするデータ表示制御方式。