JPS5834836B2 - デ−タヒヨウジセイギヨホウシキ - Google Patents
デ−タヒヨウジセイギヨホウシキInfo
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- JPS5834836B2 JPS5834836B2 JP50158480A JP15848075A JPS5834836B2 JP S5834836 B2 JPS5834836 B2 JP S5834836B2 JP 50158480 A JP50158480 A JP 50158480A JP 15848075 A JP15848075 A JP 15848075A JP S5834836 B2 JPS5834836 B2 JP S5834836B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- display
- memory
- control section
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/001—Arbitration of resources in a display system, e.g. control of access to frame buffer by video controller and/or main processor
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/04—Addressing variable-length words or parts of words
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Computer Hardware Design (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
- Image Generation (AREA)
- Document Processing Apparatus (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
本発明は、データ表示制御方式に関する。
一般に、電子計算機、キーボードその他のデータ源から
のデータを陰極線管などのディスプレイにより可視表示
するためには、リフレッシュメモリなどを含むデータ表
示制御システムを使用してデータの入出力制御及びデー
タの読出・ビデオ信号化を実行する必要がある。
のデータを陰極線管などのディスプレイにより可視表示
するためには、リフレッシュメモリなどを含むデータ表
示制御システムを使用してデータの入出力制御及びデー
タの読出・ビデオ信号化を実行する必要がある。
かようなインターフェースシステムとしては、通常、種
々の形式の表示を効率的に行うのを可能にするため表示
機能の多様化及び効率化を要求される一方、ハードゥエ
ア量を低減して信頼性を高めるとともにコストを低減す
ることを要求される。
々の形式の表示を効率的に行うのを可能にするため表示
機能の多様化及び効率化を要求される一方、ハードゥエ
ア量を低減して信頼性を高めるとともにコストを低減す
ることを要求される。
このような相反する要求を満足させるため、マイクロプ
ログラムの導入もなされているが、これまでのところ、
必ずしも十分な成果を得るに至っていない。
ログラムの導入もなされているが、これまでのところ、
必ずしも十分な成果を得るに至っていない。
これに関連する従来技術の問題点を明らかにするため、
次に第1〜第5図を参照して従来のデータ表示制御方式
について説明する。
次に第1〜第5図を参照して従来のデータ表示制御方式
について説明する。
第1図に示す制御方式は、データ源との間のデータの授
受を制御する入出力制御部10と、1画面分の表示デー
タを記憶するリフレッシュメモリ12と、人出力及び表
示のタイミングを制御するタイミング制御部14と、表
示データ及び表示タイミングに基づいて表示用のビデオ
信号を発生する映像制御部16と、ビデオ信号を陰極線
管のスクリーン上に可視1象として描出させるディスプ
レイ18とを含んでいる。
受を制御する入出力制御部10と、1画面分の表示デー
タを記憶するリフレッシュメモリ12と、人出力及び表
示のタイミングを制御するタイミング制御部14と、表
示データ及び表示タイミングに基づいて表示用のビデオ
信号を発生する映像制御部16と、ビデオ信号を陰極線
管のスクリーン上に可視1象として描出させるディスプ
レイ18とを含んでいる。
このような制御システムにおいて、系全体の機能を左右
するのは入出力制御部10及び映像制御部160制御機
能である。
するのは入出力制御部10及び映像制御部160制御機
能である。
これらの制御機能は、最近における処理内容のインテリ
ジェント化やディスプレイの性能向上に伴なって一層向
−モされるべきものであり、そのため上記各制御部にお
ける・・−ドウエアの量も増加の一途をたどっているの
が現状である。
ジェント化やディスプレイの性能向上に伴なって一層向
−モされるべきものであり、そのため上記各制御部にお
ける・・−ドウエアの量も増加の一途をたどっているの
が現状である。
このようなハードウェアの増加はシステムのコストを上
昇させ且つ信頼性にも影響するので、できるだけさげる
のが望ましい。
昇させ且つ信頼性にも影響するので、できるだけさげる
のが望ましい。
従来、かかる問題に対処する一つのやり方として、マイ
クロプロセッサ(ワンチップCPU )を利用したマイ
クロプログラム制御によって処理内容の融通性を向上さ
せたりノ・−ドウエアの量を削減したりすることが試み
られている。
クロプロセッサ(ワンチップCPU )を利用したマイ
クロプログラム制御によって処理内容の融通性を向上さ
せたりノ・−ドウエアの量を削減したりすることが試み
られている。
第2図は、第1図のシステムにおいて、このようなマイ
クロプログラム制御を採用した場合のデータストラフチ
ャを示すものである。
クロプログラム制御を採用した場合のデータストラフチ
ャを示すものである。
図示の如く、入出力制御部10、リフレッシュメモリ1
2及びタイミング制御部御部14は、アドレスバス26
及びデータバス28により結合されている。
2及びタイミング制御部御部14は、アドレスバス26
及びデータバス28により結合されている。
入出力制御部10は、フロセノサユニツ1−30と制御
フログラムメモリ34とを主要素として構成される。
フログラムメモリ34とを主要素として構成される。
プロセッサユニット30のアドレス出力はアドレスドラ
イバ32を介してアドレスバス26を駆動し、制御プロ
グラムメモリ34はアドレスバス26のアドレスにした
がってドライバ36を介して指定された番地の内容をデ
ータバス28に出力する。
イバ32を介してアドレスバス26を駆動し、制御プロ
グラムメモリ34はアドレスバス26のアドレスにした
がってドライバ36を介して指定された番地の内容をデ
ータバス28に出力する。
また、プロセッサユニット300Å出力データはデータ
バス28を介して入出力される。
バス28を介して入出力される。
リフレッシュメモリ12は、データメモリ38を主要素
として構成されており、アドレス駆動用ドライバ40と
、読出レジスタ42と、リフレッシュ用表示データ20
を出力するラインバッファ46とを含んでいる。
として構成されており、アドレス駆動用ドライバ40と
、読出レジスタ42と、リフレッシュ用表示データ20
を出力するラインバッファ46とを含んでいる。
データメモリ38の記憶容量は、通常、1画面に表示す
るデータ量に相当する。
るデータ量に相当する。
外部のデータ源とのデータの授受は、入出力制御部10
の制御部で行われる。
の制御部で行われる。
表示を行う場合には、タイミング制御部140制御下で
ディスプレイ18の走査速度に同期して所定のアドレス
のデータが読出されるが、一般には入出力制御部10の
プロセッサユニット30を効率的に使用するため、ライ
ンバッファ46を設け、表示の行間にDMA(ダイレク
ト・メモリ・アクセス)モードでデータメモリ38から
1行分のデータを転送し、ラインバッファ46で1行が
表示されている間にデータメモリ38のデータの出し入
れを行えるようになっている。
ディスプレイ18の走査速度に同期して所定のアドレス
のデータが読出されるが、一般には入出力制御部10の
プロセッサユニット30を効率的に使用するため、ライ
ンバッファ46を設け、表示の行間にDMA(ダイレク
ト・メモリ・アクセス)モードでデータメモリ38から
1行分のデータを転送し、ラインバッファ46で1行が
表示されている間にデータメモリ38のデータの出し入
れを行えるようになっている。
タイミング制御部14は、ディスプレイ18の走査タイ
ミングや映像制御部16のビデオ信号発生のためのタイ
ミング信号22を発生する表示タイミング発生回路48
と、上述のDMA動作を制御するためのタイミングを発
生するDMAタイミング発生回路50とをそなえる。
ミングや映像制御部16のビデオ信号発生のためのタイ
ミング信号22を発生する表示タイミング発生回路48
と、上述のDMA動作を制御するためのタイミングを発
生するDMAタイミング発生回路50とをそなえる。
このような構成になる表示制御システムでは、データは
バイト(8ビット)単位で処理されるのが普通で、その
場合のデータフォーマットは例えば第3図に示すように
定義されている。
バイト(8ビット)単位で処理されるのが普通で、その
場合のデータフォーマットは例えば第3図に示すように
定義されている。
すなわち、最上位ビット27によりこの下につづ(7ビ
ツト2°〜26の意味を区別し、27=0のときは、l
5O7ビツトコードあるいはASCI I 7ビツトコ
ードで定義される文字データを2°〜26で表わし、2
7−1のときは、2°〜26を各種の制御データとして
利用することができる。
ツト2°〜26の意味を区別し、27=0のときは、l
5O7ビツトコードあるいはASCI I 7ビツトコ
ードで定義される文字データを2°〜26で表わし、2
7−1のときは、2°〜26を各種の制御データとして
利用することができる。
第3図の例では、制御データにより制御しうるものとし
て、制御データにつづいて表示される一連の文字データ
(これをフィールドと称する)に対し、色、点滅、輝度
、罫線などの表示状態や、書込の可否及びそのデータの
種類(数字だけか英文字も含むか)などの入力データ状
態を示している。
て、制御データにつづいて表示される一連の文字データ
(これをフィールドと称する)に対し、色、点滅、輝度
、罫線などの表示状態や、書込の可否及びそのデータの
種類(数字だけか英文字も含むか)などの入力データ状
態を示している。
このようなフォーマットのデータを表示するためには、
映像制御部16は一般に第4図に示すような構成になっ
ている。
映像制御部16は一般に第4図に示すような構成になっ
ている。
すなわち、これには、文字データを文字像形成用ビデオ
パターンに変換する文字発生回路52と、表示制御デー
タを判別するデコーダ54と、デコード出力を制御状態
に応じて保持する制御状態レジスタ56と、ビデオパタ
ーンを制御状態に応じて信号処理する映像処理回路58
とが設けられている。
パターンに変換する文字発生回路52と、表示制御デー
タを判別するデコーダ54と、デコード出力を制御状態
に応じて保持する制御状態レジスタ56と、ビデオパタ
ーンを制御状態に応じて信号処理する映像処理回路58
とが設けられている。
文字発生回路52は、リフレッシュメモリ12の出力2
0で指定される文字データに対し、タイミング制御部1
4の出力22で指定される走査線上のビデオパターンを
出力する。
0で指定される文字データに対し、タイミング制御部1
4の出力22で指定される走査線上のビデオパターンを
出力する。
デコーダ54は、リフレッシュメモリの出力20で指定
される制御データを判別し、所定の出力を制御状態レジ
スタ56に与える。
される制御データを判別し、所定の出力を制御状態レジ
スタ56に与える。
制御状態レジスタ56は、以後の一連の表示データに対
し、適当な表示状態制御が行えるよう制御すべき状態を
保持する。
し、適当な表示状態制御が行えるよう制御すべき状態を
保持する。
映像処理回路58は、文字発生回路52の出力である文
字のビデオパターンに対し制御状態レジスタ56で指定
された信号処理を行い、ディスプレイ18の陰極線管を
駆動するためのビデオ信号24を発生する。
字のビデオパターンに対し制御状態レジスタ56で指定
された信号処理を行い、ディスプレイ18の陰極線管を
駆動するためのビデオ信号24を発生する。
例えば、第5図dに示すようにオペレータの入カニリア
を罫線で囲んで表示するような場合、デコーダ54が罫
線表示開始を指示するフィールドコードFC2を検出し
、制御状態レジスタ56のFe2に対応した1ビツトを
「オン」にし、その状態を映像処理回路58に伝える。
を罫線で囲んで表示するような場合、デコーダ54が罫
線表示開始を指示するフィールドコードFC2を検出し
、制御状態レジスタ56のFe2に対応した1ビツトを
「オン」にし、その状態を映像処理回路58に伝える。
映像処理回路58は、Fe2に対応する表示パターンと
して罫線の左端(第5図a)に相当するビデオ信号を発
生する。
して罫線の左端(第5図a)に相当するビデオ信号を発
生する。
Fe12次の文字位置を表示するための文字表示開示タ
イミングで制御状態レジスタ560FC2に対応する1
ビツトは、「オフ」となり、別の罫線表示用ビットが「
オン」となる。
イミングで制御状態レジスタ560FC2に対応する1
ビツトは、「オフ」となり、別の罫線表示用ビットが「
オン」となる。
このときの出力によって、映像処理回路58は上下の罫
線(第5図b)を表示する。
線(第5図b)を表示する。
以後は、各表示文字タイミング毎にデコーダ54が罫線
表示終了のフィールドコードFCIを検出するまで上下
の罫線表示が続行される。
表示終了のフィールドコードFCIを検出するまで上下
の罫線表示が続行される。
デコーダ54がFClを検出すると、制御状態レジスタ
56の罫線表示用ビットが「オフ」され、FClに対応
したlビットが「オン」になる。
56の罫線表示用ビットが「オフ」され、FClに対応
したlビットが「オン」になる。
この出力により映像処理回路58は罫線の右端(第5図
C)を表示する。
C)を表示する。
上述したように、従来のマイクロプログラム制御による
データ表示制御方式は、マイクロプログラムの使用によ
り処理内容の融通性を改善しハードウェアの増加をおさ
えることをねらったものであるが、次のような問題点を
もっている。
データ表示制御方式は、マイクロプログラムの使用によ
り処理内容の融通性を改善しハードウェアの増加をおさ
えることをねらったものであるが、次のような問題点を
もっている。
(1)DMAを利用してデータメモリ38からラインバ
ッファ46ヘデータを転送している間はプロセッサユニ
ット30がデータメモリ38を利用できないため、デー
タの処理効率が良好でない。
ッファ46ヘデータを転送している間はプロセッサユニ
ット30がデータメモリ38を利用できないため、デー
タの処理効率が良好でない。
(2)ラインバッファ46やDMAタイミング発生回路
50などのハードウェアが必要である。
50などのハードウェアが必要である。
(3)映像制御部16には、表示状態のデコーダ54、
制御状態レジスタ56などの7・−ドウエアが必要であ
る。
制御状態レジスタ56などの7・−ドウエアが必要であ
る。
(4)バイト長により制限されるので表示状態や入力1
リア制限の・9ラエテイ又は自由度が少なち・。
リア制限の・9ラエテイ又は自由度が少なち・。
換言すれば、処理ないし表示の機能の変化に乏しい
本発明は、上述した従来技術の問題点を解決するために
なされたものであって、その目的とするところは、高度
の処理ないし表示機能を発揮するのにわずかのハードウ
ェアしか必要としない新規なデータ表示制御方式を提供
することにある。
なされたものであって、その目的とするところは、高度
の処理ないし表示機能を発揮するのにわずかのハードウ
ェアしか必要としない新規なデータ表示制御方式を提供
することにある。
本発明の一態様においては、複数バイトで構成される表
示データを記憶するリフレッシュメモリと、メモリと外
部との間のデータのやりとりを表示データを1バイト単
位に分割して制御するデータ入出力制御部と、表示のタ
イミングを制御するタイミング制御部と、リフレッシュ
メモリに対するデータ入出力制御部からのアクセスとタ
イミング制御部からの表示のためのアクセスとを切換え
(てアドレスするアドレス制御部と、タイミング制御部
からのアクセスによって複数バイト同時に読出された表
示データに基づいてビデオ信号を発生する映像制御部と
、このビデオ信号を入力して可視像を映出するディスプ
レイ部とを設けている。
示データを記憶するリフレッシュメモリと、メモリと外
部との間のデータのやりとりを表示データを1バイト単
位に分割して制御するデータ入出力制御部と、表示のタ
イミングを制御するタイミング制御部と、リフレッシュ
メモリに対するデータ入出力制御部からのアクセスとタ
イミング制御部からの表示のためのアクセスとを切換え
(てアドレスするアドレス制御部と、タイミング制御部
からのアクセスによって複数バイト同時に読出された表
示データに基づいてビデオ信号を発生する映像制御部と
、このビデオ信号を入力して可視像を映出するディスプ
レイ部とを設けている。
このように、表示タイミングで読出される表示のための
アクセスにおいては、多数のビットからなる表示データ
を同時に映像制御部に読出すという構成をとることによ
り、前述のラインバッファ46やDMAタイミング発生
回路50を不要にすることができる。
アクセスにおいては、多数のビットからなる表示データ
を同時に映像制御部に読出すという構成をとることによ
り、前述のラインバッファ46やDMAタイミング発生
回路50を不要にすることができる。
つまり、表示データのデータ構成が、そのビット数にお
いて入出力制御部が同時アクセス可能な限界であるデー
タバスの本数(通常1バイト相当)を超えている場合、
表示のためのアクセスは表示タイミングとの関係上従来
はうインバッファ等のハードが必要があったが、本発明
の採用によりこのようなものを省略できる。
いて入出力制御部が同時アクセス可能な限界であるデー
タバスの本数(通常1バイト相当)を超えている場合、
表示のためのアクセスは表示タイミングとの関係上従来
はうインバッファ等のハードが必要があったが、本発明
の採用によりこのようなものを省略できる。
なお、複数バイトで構成される表示デ・−夕を表示のた
めに同時にアクセスすることを以下単にデュアルアクセ
スという。
めに同時にアクセスすることを以下単にデュアルアクセ
スという。
表示データが2バイトで構成される場合が多いことから
デュアルという語を用いるが、本発明は2バイトで構成
される表示データに対してのみ適用されるものではない
。
デュアルという語を用いるが、本発明は2バイトで構成
される表示データに対してのみ適用されるものではない
。
本発明は、データ人出力制御部のデータバスの本数(こ
れハ通常lバイトどなっている。
れハ通常lバイトどなっている。
、)よりも大きいビット数で表示データが構成されるも
のであれば適用できろ。
のであれば適用できろ。
例えば、表示データが3バイトで構成されていても同様
に適用可能である、3 次に、複数バイト構成の表示データのフォーマット例に
ついて説明する。
に適用可能である、3 次に、複数バイト構成の表示データのフォーマット例に
ついて説明する。
第9図に、表示データを2バイトで構成した場合のフォ
ーマット図を示す。
ーマット図を示す。
この図において、2°〜26までのビットは文字コード
として使用される。
として使用される。
270ビツトは、2゜〜26のビットで表わされたコー
ドが英数字(A、B、C1・・・・・・・・・Z、Ol
l、2、・・・・・・・・・9)であるか、あるいは特
殊記号(例えば、本、?、乙、+12、く、〉などの記
号)であるかを指定するためのビットである。
ドが英数字(A、B、C1・・・・・・・・・Z、Ol
l、2、・・・・・・・・・9)であるか、あるいは特
殊記号(例えば、本、?、乙、+12、く、〉などの記
号)であるかを指定するためのビットである。
28〜215の1バイト分のビットは、この例では、そ
の文字コードをどのように表示するかを示すものとして
利用される。
の文字コードをどのように表示するかを示すものとして
利用される。
28〜210は、色指定コードである。
211は点滅をさせるかどうかを指定するビットである
。
。
212は明る(表示するか暗く表示するかを指定するビ
ットである。
ットである。
213〜214は罫線を文字と同時に表示する場合の罫
線を表示す位置(左端、中、右端)を指定するビットで
ある。
線を表示す位置(左端、中、右端)を指定するビットで
ある。
215はデータの書込みを町とするか否とするかを指定
するビットであり、その表示した情報が書換えられると
まずい場合などに、そのビットを”1″とする。
するビットであり、その表示した情報が書換えられると
まずい場合などに、そのビットを”1″とする。
このような表示データを一度に表示のために読出せば、
同時に並列的に夫々のデータに基づく処理がなされるの
で、バッファメモリ等のハードは不要となる。
同時に並列的に夫々のデータに基づく処理がなされるの
で、バッファメモリ等のハードは不要となる。
つまり、デュアルアクセスによって、フィールドコード
のデータであることを判定(これはデコーダ54で行な
う。
のデータであることを判定(これはデコーダ54で行な
う。
)したり、次のフィールドコードがくるまで保持(これ
はレジスタ56で行なう。
はレジスタ56で行なう。
)したりする必要がなくなる。
1文字を構成する表示データがより多くのビットで構成
されるならば、表示の態様に一層変化をもたせることが
できる。
されるならば、表示の態様に一層変化をもたせることが
できる。
一般に、メモリのデュアルアクセスの方法として、アド
レスライン及び入出力データラインを時分割で使用する
ことはすでに提案されている。
レスライン及び入出力データラインを時分割で使用する
ことはすでに提案されている。
しかしながら、ディスプレイの場合には、一方で前記問
題点(3)及び(4)を解決する手段としてメモリのワ
ードフォーマットを長く(8ビット以上)することが望
まれ、他方で外部データ源とのデータ授受を容易にする
ため1バイト・単位でデータ処理することが望まれる。
題点(3)及び(4)を解決する手段としてメモリのワ
ードフォーマットを長く(8ビット以上)することが望
まれ、他方で外部データ源とのデータ授受を容易にする
ため1バイト・単位でデータ処理することが望まれる。
それゆえ、メモリのワードフォーマットに合わせた長い
ビット長を有する入出力データバスにすると、バスの制
御のためのハードウェアが増加し、この反対にバイト単
位のバスにすると、表示のために必要なハードウェアが
増加し且つタイミング制御も複雑になるという二律背反
的な問題を生ずる。
ビット長を有する入出力データバスにすると、バスの制
御のためのハードウェアが増加し、この反対にバイト単
位のバスにすると、表示のために必要なハードウェアが
増加し且つタイミング制御も複雑になるという二律背反
的な問題を生ずる。
このため、デュアルアクセスの方法として単にアドレス
ライン及びデータラインを各々時分割で使用する方法は
ディスプレイの場合に単純には採用できないことがわか
る。
ライン及びデータラインを各々時分割で使用する方法は
ディスプレイの場合に単純には採用できないことがわか
る。
かかる問題を巧妙に解決するための手段として、本発明
によれば、アドレスラインのみを時分割とし、データラ
インを入出力処理と表示用読出処理とで別々に独立させ
るようにすることが提案される。
によれば、アドレスラインのみを時分割とし、データラ
インを入出力処理と表示用読出処理とで別々に独立させ
るようにすることが提案される。
ところで、ディスプレイ用メモリにおいて単に入出力用
と表示読出用とで出力ラインを分離独立させることはす
でに提案されている。
と表示読出用とで出力ラインを分離独立させることはす
でに提案されている。
しかしこの場合、岡山カラインの数は同一であるので、
表示のために必要なハードウェア及びその関連回路の増
加を免れえない。
表示のために必要なハードウェア及びその関連回路の増
加を免れえない。
この点、本発明によると、メモリの入出力に対しては1
バイト単位でアドレスを指定し、表示に対しては2バイ
In−位など複数バイト単位でアドレスを指定するよう
なデュアルアクセス方式を採用しているので、ディスプ
レイ関連回路を簡略化し、表示様式を多様化する上で有
益である。
バイト単位でアドレスを指定し、表示に対しては2バイ
In−位など複数バイト単位でアドレスを指定するよう
なデュアルアクセス方式を採用しているので、ディスプ
レイ関連回路を簡略化し、表示様式を多様化する上で有
益である。
以下、添付図面に示す実施例について本発明を詳述する
。
。
第6図は、本発明の一実施例によるデータ表示方式を示
すものである。
すものである。
第6図において、前述したものと同−又は類似の部分に
は同様な符号を付しである。
は同様な符号を付しである。
プロセッサユニット30、匍脚プログラムメモリ34、
及びドライバ32.36を含む入出力制御部は入出力用
アドレスバス66と、データバス28とによりリフレッ
シュメモリ12に結合されている。
及びドライバ32.36を含む入出力制御部は入出力用
アドレスバス66と、データバス28とによりリフレッ
シュメモリ12に結合されている。
リフレッシュメモリ12は、データメモリ38を中心に
アドレスマルチプレクサ(MPX)60と、読出制御回
路62とを含んでいる。
アドレスマルチプレクサ(MPX)60と、読出制御回
路62とを含んでいる。
タイミングユニット64を含むタイミング制御部14は
表示用アドレスバス68を介してリフレッシュメモリ1
2に結ばれており、アドレスマルチプレクサ60にはタ
イミングユニットからアドレス切換信号70が加えられ
るようになっている。
表示用アドレスバス68を介してリフレッシュメモリ1
2に結ばれており、アドレスマルチプレクサ60にはタ
イミングユニットからアドレス切換信号70が加えられ
るようになっている。
入出力用のデータバス28は、この例では1バイトに相
当する信号線の本数で構成されている。
当する信号線の本数で構成されている。
そして、1文字を構成する表示データのフォーマットは
、第9図に示すように16ビツトで構成されているもの
とする。
、第9図に示すように16ビツトで構成されているもの
とする。
したがって、入出力制御部10側からのメモリアクセス
は、データバスの本数によって制限されるので、1バイ
ト単位に分割して、つまり2回に分割して行なわれる。
は、データバスの本数によって制限されるので、1バイ
ト単位に分割して、つまり2回に分割して行なわれる。
一方、タイミング制御部14側からのメモリアクセス(
表示のためのアクセス)に対しては、表示データ(16
ビツト)はゴ度に読出されるよう制御される。
表示のためのアクセス)に対しては、表示データ(16
ビツト)はゴ度に読出されるよう制御される。
つまり、デュアルアクセス方式を採る。メモリ38に関
してデュアルアクセス方式を採用しているので、第6図
の方式ではラインバッファやDMAタイミング発生回路
は設けられていない。
してデュアルアクセス方式を採用しているので、第6図
の方式ではラインバッファやDMAタイミング発生回路
は設けられていない。
本発明によれば、メモリ38としてLSI技術を利用し
て製造される高速大容量のランダムアクセスメモリ(R
AM)を用いることができる。
て製造される高速大容量のランダムアクセスメモリ(R
AM)を用いることができる。
このようなRAMの使用は、本発明による独自なデュア
ルアクセス方式の採用と相俟って、編集・作画などの処
理機能の向上や、罫線以上の図形表示など表示機能の向
上に寄与する。
ルアクセス方式の採用と相俟って、編集・作画などの処
理機能の向上や、罫線以上の図形表示など表示機能の向
上に寄与する。
アドレスマルチプレクサ60は、入出力制御部10のプ
ロセッサユニット30が指定する入出力用アドレス66
と、タイミング制御部14のタイミングユニット64が
指定する表示用アドレス68とを、タイミングユニット
64の表示タイミングに同期した信号70に応じて切換
えてデータメモリ38をドライブするためのものである
。
ロセッサユニット30が指定する入出力用アドレス66
と、タイミング制御部14のタイミングユニット64が
指定する表示用アドレス68とを、タイミングユニット
64の表示タイミングに同期した信号70に応じて切換
えてデータメモリ38をドライブするためのものである
。
ここで、アドレス切換信号70は、ラスクセの1文字表
示タイミングを1/2に分割するタイミングを有し、そ
の前半をプロセッサユニット30による入出力処理用と
し、その後半を表示用としてそれぞれ利用するようにな
っているのが好ましい。
示タイミングを1/2に分割するタイミングを有し、そ
の前半をプロセッサユニット30による入出力処理用と
し、その後半を表示用としてそれぞれ利用するようにな
っているのが好ましい。
メモリのアクセスタイムが早ければさらに細かく分割す
ることもできるが、表示タイミングにとってはあまり利
益がない。
ることもできるが、表示タイミングにとってはあまり利
益がない。
すなわち、1文字の表示が終了しない間の次の表示デー
タをアクセスしても意味がないのである。
タをアクセスしても意味がないのである。
プロセッサユニット30は、アドレス切換速度の増加に
よってデータメモリの入出力回数が増えるで編集時間を
短縮できる可能性があるが、現在のプロセッサユニット
30のマシンサイクルはほぼ1文字表示タイミング程度
(500〜1μS)なので、このプロセッサユニット3
0の動作速度の制限がある以上さらに細かな分割を行う
ことは現実的でない。
よってデータメモリの入出力回数が増えるで編集時間を
短縮できる可能性があるが、現在のプロセッサユニット
30のマシンサイクルはほぼ1文字表示タイミング程度
(500〜1μS)なので、このプロセッサユニット3
0の動作速度の制限がある以上さらに細かな分割を行う
ことは現実的でない。
読出制御回路62は、プロセッサユニット30からのア
クセスに対しては読出したデータをデータバス28に出
力し、タイミングユニット64からのアクセスに対して
はリフレッシュ用表示データ20を出力する。
クセスに対しては読出したデータをデータバス28に出
力し、タイミングユニット64からのアクセスに対して
はリフレッシュ用表示データ20を出力する。
第7図は、第6図におけるリフレッシュメモリ12を更
に詳しく示すものである。
に詳しく示すものである。
データメモリ本体はバイト単位にロアバイトメモリ72
と、アッパアバイトメモリγ4とに分割されており、ア
ドレスマルチプレクサ60によって前述の如くプロセッ
サユニット30のアクセスに対しては両メモリフロック
別々に1バイト毎にアドレス指定され、タイミングユニ
ット64のアクセスに対しては両ブロック同時に並列に
アドレス指定されるように構成されている。
と、アッパアバイトメモリγ4とに分割されており、ア
ドレスマルチプレクサ60によって前述の如くプロセッ
サユニット30のアクセスに対しては両メモリフロック
別々に1バイト毎にアドレス指定され、タイミングユニ
ット64のアクセスに対しては両ブロック同時に並列に
アドレス指定されるように構成されている。
プロセッサユニット30からアドレスされて両メモリブ
ロックから読出されるデータは、データマルチプレクサ
(MPX)76にて論理和をとられたうえ1バイトの出
力レジスタを介して指定されたアドレスのデータとして
データバス28に出力される。
ロックから読出されるデータは、データマルチプレクサ
(MPX)76にて論理和をとられたうえ1バイトの出
力レジスタを介して指定されたアドレスのデータとして
データバス28に出力される。
タイミングユニット64からアドレスされて両メモリフ
ロックから読出されるデータは、データレジスタ78で
同時にラッチされ、そのまま表示用のリフレッシュデー
タ24として出力される。
ロックから読出されるデータは、データレジスタ78で
同時にラッチされ、そのまま表示用のリフレッシュデー
タ24として出力される。
第8図は、上述した動作例の理解を容易にするためにタ
イムチャートを示したものである。
イムチャートを示したものである。
第8図において、イは表示タイミング(ラスクスキャン
式CRTディスプレイの場合、走査線が1文字を構成す
る横方向のドツト数を横切るために要する時間につき1
回の頻度で発生するタイミング)を示す。
式CRTディスプレイの場合、走査線が1文字を構成す
る横方向のドツト数を横切るために要する時間につき1
回の頻度で発生するタイミング)を示す。
この表示タイミングはタイミング制御部14で発生され
る。
る。
中主タイミングユニツトロ4が表示用アドレスバス68
にそのアドレスを出力するタイミングを示す。
にそのアドレスを出力するタイミングを示す。
X状に交叉している点は、データの確立状況を示す。
ハはプロセッザユニツ)30のマシンサイクルを示す。
二は、入出力用のアドレスバス66にアドレステ゛−夕
が確立されている状況を示す。
が確立されている状況を示す。
つまり、口は表示のためのアクセスに該当し、二は入出
力制御のためのアクセスに該当する。
力制御のためのアクセスに該当する。
ホは切換タイミング70であり、この信号によりアドレ
スマルチプレクサ60は口と二のアドレスに対して交互
に時分割的にそれらを切換える。
スマルチプレクサ60は口と二のアドレスに対して交互
に時分割的にそれらを切換える。
へはアドレスマルチプレクサ60で切換えられたアドレ
スの状況を示す。
スの状況を示す。
口と二が交互に切換えられていることが理解されよう。
トは実際に表示のためにデータが出力される状況を示す
。
。
第7図におけるデータレジスタ78の出力24に該当す
る。
る。
(4)は入出力制御のためにデータバス28にデータが
出力される様子を示す6以上の説明では、データマルチ
プレクサγ6及びデータレジスタ78としてはいずれも
ラッチレジスタを含んでいるものをとりあげたが、プロ
セッサユニット30のマシンサイクルと、映像処理部1
60文字発生回路52(これには第6図の信号20及び
22が加わる)のアクセスタイムとが高速であれば、両
レジスタとも不要であることは言うまでもない。
出力される様子を示す6以上の説明では、データマルチ
プレクサγ6及びデータレジスタ78としてはいずれも
ラッチレジスタを含んでいるものをとりあげたが、プロ
セッサユニット30のマシンサイクルと、映像処理部1
60文字発生回路52(これには第6図の信号20及び
22が加わる)のアクセスタイムとが高速であれば、両
レジスタとも不要であることは言うまでもない。
また、第7図に示した実施例ではメモリブロックの駆動
法として、入出力用アドレスバス66からはロアバイト
メモリ72とアッパアバイトメモリγ4とを別々に駆動
し、表示用アドレスバス68からは両メモ’)72.7
4を同時に駆動する例を説明したが、アドレスライン6
6からも両メモリブロックを同時に駆動し、両画力をデ
ータマルチプレクサで区別して出力することも可能であ
る。
法として、入出力用アドレスバス66からはロアバイト
メモリ72とアッパアバイトメモリγ4とを別々に駆動
し、表示用アドレスバス68からは両メモ’)72.7
4を同時に駆動する例を説明したが、アドレスライン6
6からも両メモリブロックを同時に駆動し、両画力をデ
ータマルチプレクサで区別して出力することも可能であ
る。
さらに、上述の説明はラスクスキャン方式の陰極線管(
CRT)ディスプレイを前提としたものであるが、本発
明の考え方は、ディスプレイがそれ以外のもの、例えば
プラズマもしくは液晶を利用するフラットパネルディス
プレイや、1文字毎のモディファイドラスタスキャン方
式のCRTディスプレイなどであっても適用しうるもの
である。
CRT)ディスプレイを前提としたものであるが、本発
明の考え方は、ディスプレイがそれ以外のもの、例えば
プラズマもしくは液晶を利用するフラットパネルディス
プレイや、1文字毎のモディファイドラスタスキャン方
式のCRTディスプレイなどであっても適用しうるもの
である。
以上に詳記したところから明らかなように、本発明によ
れば、データメモリ38をプロセッサユニット30とタ
イミングユニット64とが全く独立に利用できるため、
人出力のデータの処理効率が同一ヒすると同時に、ライ
ンバッファその他のハードウェアを削減して構成を簡単
にすることができる。
れば、データメモリ38をプロセッサユニット30とタ
イミングユニット64とが全く独立に利用できるため、
人出力のデータの処理効率が同一ヒすると同時に、ライ
ンバッファその他のハードウェアを削減して構成を簡単
にすることができる。
その上、プロセッサユニツI・30に対しては1バ、イ
ト単位の入出力とし、表示用データは2バイト単位の出
力としたため、映像制御部16のハードウェアの一部(
デコーダ54、レジスタ56八と)を省略して構成を単
純化することができ、これと同時に、表示のバリエーシ
ョンもビット長が増大した分だけ豊富になる。
ト単位の入出力とし、表示用データは2バイト単位の出
力としたため、映像制御部16のハードウェアの一部(
デコーダ54、レジスタ56八と)を省略して構成を単
純化することができ、これと同時に、表示のバリエーシ
ョンもビット長が増大した分だけ豊富になる。
要するに、本発明によれば、最小のハードウェアをもっ
て処理ないし表示の機能を向上させることができ、併せ
てシステムのコスト低減及び高信頼化を達成しうるので
あって、その産業上の効果は太きい。
て処理ないし表示の機能を向上させることができ、併せ
てシステムのコスト低減及び高信頼化を達成しうるので
あって、その産業上の効果は太きい。
第1図は、従来のデータ表示方式を示すブロック図、第
2図は、第1図のいくつかのブロックの内部を詳細に示
すブロック図、第3図は、第1図の方式で用いられるデ
ータフォーマットの一例を示す図、第4図は、第1図に
おける映像制御部を詳しく示すブロック図、第5図は、
第1図の方式において罫線描出を行う動作を説明するた
めの図、第6図は、本発明の一実施例によるデータ表示
制御方式を示すブロック図、第7図は、第6図のブロッ
クのいくつかのものを詳しく示すブロック図、第8図は
、本発明による方式の動作例を説明するためのタイムチ
ャートである。 第9図は複数バイトで構成される表示データのデータフ
ォーマット例を示す図である。 符号の説明、10・・・・・・入出力制御部、12・・
・・・・リフレッシュメモリ、14・・・・・・タイミ
ング制御部、16・・・・・・映像制御部、18・・・
・・・ディスプレイ、26・・・・・・アドレスバス、
28・・・・・・データバス、66・・・・・・入出力
用アドレスバス、68°山°°表示用アドレスバス。
2図は、第1図のいくつかのブロックの内部を詳細に示
すブロック図、第3図は、第1図の方式で用いられるデ
ータフォーマットの一例を示す図、第4図は、第1図に
おける映像制御部を詳しく示すブロック図、第5図は、
第1図の方式において罫線描出を行う動作を説明するた
めの図、第6図は、本発明の一実施例によるデータ表示
制御方式を示すブロック図、第7図は、第6図のブロッ
クのいくつかのものを詳しく示すブロック図、第8図は
、本発明による方式の動作例を説明するためのタイムチ
ャートである。 第9図は複数バイトで構成される表示データのデータフ
ォーマット例を示す図である。 符号の説明、10・・・・・・入出力制御部、12・・
・・・・リフレッシュメモリ、14・・・・・・タイミ
ング制御部、16・・・・・・映像制御部、18・・・
・・・ディスプレイ、26・・・・・・アドレスバス、
28・・・・・・データバス、66・・・・・・入出力
用アドレスバス、68°山°°表示用アドレスバス。
Claims (1)
- 【特許請求の範囲】 1 複数バイトで1文字が構成された表示データを記憶
するリフレッシュメモリと、該メモリと外部データ源と
の間のデータの入力および出力をバイト単位に制御する
データ入出力制御部と、表示のタイミングを制御するタ
イミング制御部と、前記メモリに対する前記データ入出
力制御部からのアクセスと前記タイミング制御部からの
アクセスとを切換えてアドレスするアドレス制御部と、
前記タイミング制御部からの前記アクセスによって複数
バイト同時に読出された前記表示データに基づいてビデ
オ信号を発生する映像制御部と、該ビデオ信号を入力し
て可視像を映出するディスプレイ部とを設けたことを特
徴とするデータ表示制御方式。 2 少なくとも一画面分の表示データをバイト単位にブ
ロック別された複数個のメモリブロックで構成したメモ
リとして構成されるリフレッシュメモリと、該メモリと
外部データ源との間のデータの入力および出力をバイト
単位にマイクロプログラムで制御するデータ人出力制御
部と、入力、出力および表示のタイミングを匍脚するタ
イミング制御部と、前記メモリに対する前記データ入出
力制御部からのアクセスと前記タイミング制御部からの
アクセスとを切換えるためのアドレス制御部とを設け、
前記データ人出力制御部からのアクセスに対しては1バ
イト単位で前記各メモリブロック毎にアクセスを行ない
、前記タイミング制御部からのアクセスに対しては1つ
の表示データを構成する前記複数バイト単位で前記複数
個のメモリブロックから同時にアクセスを行なうことを
特徴とするデータ表示制御方式。 3 データバスの本数よりも1つのデータを構成するビ
ット数が犬なる構成の表示データを記憶するリフレッシ
ュメモリと、該メモリと外部との間のデータのやりとり
を前記データバスの本数に見合うビット単位に分割して
制御するデータ人出力制御部と、表示のタイミングを制
御するタイミング制御部と、前記メモリに対する前記デ
ータ入出力制御部からのアクセスと前記タイミング制御
部からの表示のためのアクセスとを時分割に切換えてア
ドレスするアドレス制御部と、前記タイミング制御部か
らのアクセスによって前記メモリから読出された表示デ
ータに基づいてビデオ信号を発生する映像制御部と、該
ビデオ信号により可視像を映出させるディスプレイ部と
を設けたことを特徴とするデータ表示制御方式。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP50158480A JPS5834836B2 (ja) | 1975-12-29 | 1975-12-29 | デ−タヒヨウジセイギヨホウシキ |
US05/754,997 US4104624A (en) | 1975-12-29 | 1976-12-28 | Microprocessor controlled CRT display system |
DE2659189A DE2659189B2 (de) | 1975-12-29 | 1976-12-28 | Anzeigeeinrichtung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP50158480A JPS5834836B2 (ja) | 1975-12-29 | 1975-12-29 | デ−タヒヨウジセイギヨホウシキ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5282134A JPS5282134A (en) | 1977-07-09 |
JPS5834836B2 true JPS5834836B2 (ja) | 1983-07-29 |
Family
ID=15672649
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP50158480A Expired JPS5834836B2 (ja) | 1975-12-29 | 1975-12-29 | デ−タヒヨウジセイギヨホウシキ |
Country Status (3)
Country | Link |
---|---|
US (1) | US4104624A (ja) |
JP (1) | JPS5834836B2 (ja) |
DE (1) | DE2659189B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6151434A (ja) * | 1984-08-14 | 1986-03-13 | Konishiroku Photo Ind Co Ltd | 給紙装置 |
Families Citing this family (50)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5434636A (en) * | 1977-08-23 | 1979-03-14 | Sharp Corp | Crt display unit |
JPS5438724A (en) * | 1977-09-02 | 1979-03-23 | Hitachi Ltd | Display unit |
JPS5447424A (en) * | 1977-09-21 | 1979-04-14 | Toshiba Corp | Picture memory unit |
US4243987A (en) * | 1978-06-27 | 1981-01-06 | Xerox Corporation | Display processor for producing video signals from digitally encoded data to create an alphanumeric display |
DE2839888C2 (de) * | 1978-09-13 | 1982-06-03 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zum Darstellen von Symbolen auf dem Bildschirm eines Sichtgerätes |
US4250487A (en) * | 1978-10-27 | 1981-02-10 | Arnold Robert D | Vehicle speed recorder |
US4203107A (en) * | 1978-11-08 | 1980-05-13 | Zentec Corporation | Microcomputer terminal system having a list mode operation for the video refresh circuit |
JPS5578336A (en) * | 1978-12-11 | 1980-06-12 | Hitachi Ltd | Attribute control unit of display |
JPS55138787A (en) * | 1979-04-16 | 1980-10-29 | Mitsubishi Electric Corp | Display unit |
JPS55157787A (en) * | 1979-05-29 | 1980-12-08 | Mitsubishi Electric Corp | Image display unit |
JPS56121078A (en) * | 1980-02-27 | 1981-09-22 | Nippon Electric Co | Pattern code expanding circuit for crt display unit |
HU180133B (en) * | 1980-05-07 | 1983-02-28 | Szamitastech Koord | Equipment for displaying and storing tv picture information by means of useiof a computer access memory |
JPS5776652A (en) * | 1980-10-31 | 1982-05-13 | Toshiba Corp | Display system for picture information |
US4434472A (en) * | 1980-12-29 | 1984-02-28 | Falco Data Products | General purpose data terminal system with display line refreshing and keyboard scanning using pulsewidth modulation |
US4418343A (en) * | 1981-02-19 | 1983-11-29 | Honeywell Information Systems Inc. | CRT Refresh memory system |
JPS57152571U (ja) * | 1981-03-19 | 1982-09-25 | ||
JPS57155584A (en) * | 1981-03-20 | 1982-09-25 | Hitachi Ltd | Control system for refresh memory |
JPS588348A (ja) * | 1981-07-07 | 1983-01-18 | Sony Corp | 出力表示用メモリの制御回路 |
US4437092A (en) * | 1981-08-12 | 1984-03-13 | International Business Machines Corporation | Color video display system having programmable border color |
US4597043A (en) * | 1982-06-16 | 1986-06-24 | Bally Manufacturing Corporation | High speed CPU/sequencer for video games |
US4562435A (en) * | 1982-09-29 | 1985-12-31 | Texas Instruments Incorporated | Video display system using serial/parallel access memories |
US4563677A (en) * | 1982-10-19 | 1986-01-07 | Victor Technologies, Inc. | Digital character display |
JPH079569B2 (ja) | 1983-07-01 | 1995-02-01 | 株式会社日立製作所 | ディスプレイコントローラ及びそれを用いた図形表示装置 |
DE3410047C2 (de) * | 1983-03-23 | 1986-09-25 | S. Franzen Söhne (GmbH & Co), 5650 Solingen | Permutationsschloß mit Schlüsselgeheimnis-Neueinstellvorrichtung |
EP0130246B1 (en) * | 1983-06-30 | 1987-09-09 | International Business Machines Corporation | Cathode ray tube controller |
US4626839A (en) * | 1983-11-15 | 1986-12-02 | Motorola Inc. | Programmable video display generator |
US4595951A (en) * | 1983-11-29 | 1986-06-17 | Rca Corporation | Teletext decoder using a common memory |
CA1243138A (en) * | 1984-03-09 | 1988-10-11 | Masahiro Kodama | High speed memory access circuit of crt display unit |
JPS60225887A (ja) * | 1984-04-19 | 1985-11-11 | エヌ・シー・アール・コーポレーション | Crtデイスプレイ装置 |
EP0482678B1 (en) | 1984-07-23 | 1998-01-14 | Texas Instruments Incorporated | Video system |
JPS6175382A (ja) * | 1984-09-20 | 1986-04-17 | シャープ株式会社 | 画像表示装置 |
US4679041A (en) * | 1985-06-13 | 1987-07-07 | Sun Microsystems, Inc. | High speed Z-buffer with dynamic random access memory |
US4800378A (en) * | 1985-08-23 | 1989-01-24 | Snap-On Tools Corporation | Digital engine analyzer |
KR900005188B1 (ko) * | 1986-07-25 | 1990-07-20 | 후지쓰 가부시끼가이샤 | Crt 콘트롤러 |
US5053989A (en) * | 1986-08-27 | 1991-10-01 | Minolta Camera Kabushiki Kaisha | Digital image processing apparatus having a microprogram controller for reading microinstructions during a vacant period of the image processing circuit |
US5030946A (en) * | 1987-05-20 | 1991-07-09 | Hudson Soft Co., Ltd. | Apparatus for the control of an access to a video memory |
JPS6352180A (ja) * | 1987-07-17 | 1988-03-05 | 株式会社日立製作所 | 表示方式 |
US5059955A (en) * | 1987-09-02 | 1991-10-22 | Hudson Soft Co. Ltd. | Apparatus for producing video signals |
US5129060A (en) * | 1987-09-14 | 1992-07-07 | Visual Information Technologies, Inc. | High speed image processing computer |
US5146592A (en) * | 1987-09-14 | 1992-09-08 | Visual Information Technologies, Inc. | High speed image processing computer with overlapping windows-div |
US4985848A (en) * | 1987-09-14 | 1991-01-15 | Visual Information Technologies, Inc. | High speed image processing system using separate data processor and address generator |
US5109348A (en) * | 1987-09-14 | 1992-04-28 | Visual Information Technologies, Inc. | High speed image processing computer |
FR2625341A1 (fr) * | 1987-12-23 | 1989-06-30 | Labo Electronique Physique | Systeme de gestion des priorites d'acces a une memoire et son application |
JPH01175649A (ja) * | 1987-12-29 | 1989-07-12 | Oki Electric Ind Co Ltd | マイクロプロセッサ |
JPH02146088A (ja) * | 1988-11-28 | 1990-06-05 | Toshiba Corp | 表示メモリ制御装置 |
US5151997A (en) * | 1989-08-10 | 1992-09-29 | Apple Computer, Inc. | Computer with adaptable video circuitry |
US5293232A (en) * | 1991-04-02 | 1994-03-08 | Sony Corporation | Apparatus for transmitting still images retrieved from a still image filling apparatus |
US6151036A (en) * | 1991-11-01 | 2000-11-21 | Canon Kabushiki Kaisha | Large capacity data storage device |
EP0583064B1 (en) * | 1992-07-09 | 1999-05-19 | Nec Corporation | Radio paging receiver with display unit |
US6052107A (en) * | 1997-06-18 | 2000-04-18 | Hewlett-Packard Company | Method and apparatus for displaying graticule window data on a computer screen |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5157137A (ja) * | 1974-11-13 | 1976-05-19 | Matsushita Electric Ind Co Ltd | Inkyokusenkandeisupureisochi |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3500327A (en) * | 1965-06-01 | 1970-03-10 | Bunker Ramo | Data handling apparatus |
US3676850A (en) * | 1971-02-11 | 1972-07-11 | Columbia Broadcasting Syst Inc | Video display system |
US3742482A (en) * | 1971-09-08 | 1973-06-26 | Bunker Ramo | Method and apparatus for generating a traveling display |
-
1975
- 1975-12-29 JP JP50158480A patent/JPS5834836B2/ja not_active Expired
-
1976
- 1976-12-28 US US05/754,997 patent/US4104624A/en not_active Expired - Lifetime
- 1976-12-28 DE DE2659189A patent/DE2659189B2/de not_active Ceased
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5157137A (ja) * | 1974-11-13 | 1976-05-19 | Matsushita Electric Ind Co Ltd | Inkyokusenkandeisupureisochi |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6151434A (ja) * | 1984-08-14 | 1986-03-13 | Konishiroku Photo Ind Co Ltd | 給紙装置 |
Also Published As
Publication number | Publication date |
---|---|
DE2659189A1 (de) | 1977-07-07 |
US4104624A (en) | 1978-08-01 |
JPS5282134A (en) | 1977-07-09 |
DE2659189B2 (de) | 1979-10-31 |
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