JPH01166542A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01166542A JPH01166542A JP62326104A JP32610487A JPH01166542A JP H01166542 A JPH01166542 A JP H01166542A JP 62326104 A JP62326104 A JP 62326104A JP 32610487 A JP32610487 A JP 32610487A JP H01166542 A JPH01166542 A JP H01166542A
- Authority
- JP
- Japan
- Prior art keywords
- metal
- barrier metal
- bump
- etching
- plating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 229910052751 metal Inorganic materials 0.000 claims abstract description 101
- 239000002184 metal Substances 0.000 claims abstract description 101
- 230000004888 barrier function Effects 0.000 claims abstract description 54
- 239000004020 conductor Substances 0.000 claims abstract description 14
- 238000007772 electroless plating Methods 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000000059 patterning Methods 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 38
- 238000005530 etching Methods 0.000 abstract description 23
- 238000007747 plating Methods 0.000 abstract description 16
- 239000010408 film Substances 0.000 abstract description 14
- 239000013039 cover film Substances 0.000 abstract description 4
- 239000011521 glass Substances 0.000 abstract description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052698 phosphorus Inorganic materials 0.000 abstract 1
- 239000011574 phosphorus Substances 0.000 abstract 1
- 230000008569 process Effects 0.000 description 14
- 239000010410 layer Substances 0.000 description 13
- 239000010931 gold Substances 0.000 description 11
- 238000009713 electroplating Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 238000001039 wet etching Methods 0.000 description 8
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000011651 chromium Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 238000006479 redox reaction Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 101150034459 Parpbp gene Proteins 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000003638 chemical reducing agent Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 238000006722 reduction reaction Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術 (第4図)発明が解決し
ようとする問題点 問題点を解決するための手段 作用 実施例 (1)本発明の第1の実施例 (第1図)(2)本発
明の第2の実施例 (第2.3図)発明の効果 〔概要〕 半導体装置の製造方法に関し、 バリアメタルのエツチングを不要にし、かつ、バンプメ
タルの膜厚を均一に形成することのできる半導体装置の
製造方法を提供することを目的とし、 半導体基板上に導電体と少なくとも最上層は■属金属か
らなるバリアメタルとを形成する工程と、該導電体およ
びバリアメタルを所定のパターンに従ってパターニング
する工程と、該バリアメタルの上面に無電解メッキによ
ってバンプメタルを形成する工程と、を含み構成する。
ようとする問題点 問題点を解決するための手段 作用 実施例 (1)本発明の第1の実施例 (第1図)(2)本発
明の第2の実施例 (第2.3図)発明の効果 〔概要〕 半導体装置の製造方法に関し、 バリアメタルのエツチングを不要にし、かつ、バンプメ
タルの膜厚を均一に形成することのできる半導体装置の
製造方法を提供することを目的とし、 半導体基板上に導電体と少なくとも最上層は■属金属か
らなるバリアメタルとを形成する工程と、該導電体およ
びバリアメタルを所定のパターンに従ってパターニング
する工程と、該バリアメタルの上面に無電解メッキによ
ってバンプメタルを形成する工程と、を含み構成する。
本発明は半導体装置の製造方法に係り、詳しくはワイヤ
レスボンディング(wireless bonding
)で台座として用いられるバンプ(BUMP)の形成方
法に関する。
レスボンディング(wireless bonding
)で台座として用いられるバンプ(BUMP)の形成方
法に関する。
一般に、LSIでは外周雰囲気からの汚染や破損からチ
ップを保護するためにセラミックや金属ふたを用いて封
止が行われるが、このような技術に限らずLSI実装技
術の多様化に伴い、フリップチップ(flip chi
p)、ビームリード(beam tead)、テープキ
ャリア(tape carrier)などのワイヤレス
ボンディング方式が実用化されてきている。
ップを保護するためにセラミックや金属ふたを用いて封
止が行われるが、このような技術に限らずLSI実装技
術の多様化に伴い、フリップチップ(flip chi
p)、ビームリード(beam tead)、テープキ
ャリア(tape carrier)などのワイヤレス
ボンディング方式が実用化されてきている。
すなわち、ワイヤボンディング法とは異なり、チップ上
の全パッドを特定のバンプや金属リードによりパッケー
ジ上の端子に一度に接続する方法がワイヤレスボンディ
ングである。
の全パッドを特定のバンプや金属リードによりパッケー
ジ上の端子に一度に接続する方法がワイヤレスボンディ
ングである。
この方法は、ウェーハ形式の工程は複雑になるが、組立
時には電極の数に依存せず、−度にボンディングが可能
なことと、チップの実装が極めて小容積にでき、マルチ
チップ化に向くことから、今後のLSIの高速度、高集
積化には最適な組立方法として期待されている。
時には電極の数に依存せず、−度にボンディングが可能
なことと、チップの実装が極めて小容積にでき、マルチ
チップ化に向くことから、今後のLSIの高速度、高集
積化には最適な組立方法として期待されている。
上述したワイヤレスボンディングではチップ電極のA1
バッドの上にバリアメタルを介してAuなどのバンプを
電解メッキや蒸着により形成し、このバンプをパッケー
ジ上に設けた所定の電極パッドあるいはリード電極と相
対応させて位置合わせを行い、−括してギヤングボンデ
ィングを行う。
バッドの上にバリアメタルを介してAuなどのバンプを
電解メッキや蒸着により形成し、このバンプをパッケー
ジ上に設けた所定の電極パッドあるいはリード電極と相
対応させて位置合わせを行い、−括してギヤングボンデ
ィングを行う。
したがって、バンプの形成状態如何がボンディングの精
度を直接左右することにつながる。 ・従来のこの種
のワイヤレスボンディングに用いられるバンプの形成方
法としては、例えば、第4図に示すようなものがある。
度を直接左右することにつながる。 ・従来のこの種
のワイヤレスボンディングに用いられるバンプの形成方
法としては、例えば、第4図に示すようなものがある。
第4図(a)において、lはn型のシリコン基板であり
、シリコン基板1上にまず、スパッタ法、蒸着法あるい
はCVD法等によりAAからなる導体層を堆積し、通常
のフォトリソグラフィを用いたパターニング方法によっ
て所定のチップ電極に形成する。
、シリコン基板1上にまず、スパッタ法、蒸着法あるい
はCVD法等によりAAからなる導体層を堆積し、通常
のフォトリソグラフィを用いたパターニング方法によっ
て所定のチップ電極に形成する。
第4図(b)に示すようにCVD法でカバー膜としてり
んガラス(PSG)の膜3を堆積し、その後フォトリソ
グラフィで窓を開孔する。そして、第4図(C)に示す
ように全面にチタンパラジウム(TiPd)からなるバ
リアメタル4を形成する。バリアメタル4を用いるのは
Afからなるチップ電極2と後述するAuからなるバン
プ(BUMP)メタル6との相互作用を防止するためで
ある。すなわち、AuとAlとを直かに接触させ、50
0〜600℃で熱するとその接触面で高抵抗で脆い反応
物が形成されてしまうので、Auが/l内部に拡散して
いかないようにバリアメタル4を用いてこのような反応
を阻止する。次いで、第4図(d)に示すようにレジス
ト5を形成し、さらにバリアメタル4にマイナスの電位
を印加してバリアメタル4上にAuを析出させ、バンブ
メタル6を形成する(第4図(e)参照)。このように
バリアメタル4はAuとAlとの反応を阻止するバリア
メタルとしての本来の働きのほかに電解メッキを行う際
の電極としての役割を持っている。バンプメタル6を形
成が終わると第4図(f)に示すようにレジスト5を剥
離し、水、酸等を用いるウェットエツチングによりバリ
アメタル4の不要部分を除去する。ここで、ウェットエ
ツチングはドライエツチングに比べ低コストであるため
、バンプメタル6の形成のように比較的ラフな精度を要
求されるものにはウェットエツチングが用いられる。ま
た、バリアメタル4にPL、Pd等が用いられている場
合はドライエッチ化は困難であり、ウェットエツチング
を用いる。
んガラス(PSG)の膜3を堆積し、その後フォトリソ
グラフィで窓を開孔する。そして、第4図(C)に示す
ように全面にチタンパラジウム(TiPd)からなるバ
リアメタル4を形成する。バリアメタル4を用いるのは
Afからなるチップ電極2と後述するAuからなるバン
プ(BUMP)メタル6との相互作用を防止するためで
ある。すなわち、AuとAlとを直かに接触させ、50
0〜600℃で熱するとその接触面で高抵抗で脆い反応
物が形成されてしまうので、Auが/l内部に拡散して
いかないようにバリアメタル4を用いてこのような反応
を阻止する。次いで、第4図(d)に示すようにレジス
ト5を形成し、さらにバリアメタル4にマイナスの電位
を印加してバリアメタル4上にAuを析出させ、バンブ
メタル6を形成する(第4図(e)参照)。このように
バリアメタル4はAuとAlとの反応を阻止するバリア
メタルとしての本来の働きのほかに電解メッキを行う際
の電極としての役割を持っている。バンプメタル6を形
成が終わると第4図(f)に示すようにレジスト5を剥
離し、水、酸等を用いるウェットエツチングによりバリ
アメタル4の不要部分を除去する。ここで、ウェットエ
ツチングはドライエツチングに比べ低コストであるため
、バンプメタル6の形成のように比較的ラフな精度を要
求されるものにはウェットエツチングが用いられる。ま
た、バリアメタル4にPL、Pd等が用いられている場
合はドライエッチ化は困難であり、ウェットエツチング
を用いる。
しかしながら、このような従来の半導体装置の製造方法
にあっては、電解メッキによりバンプメタル6を形成し
、バリアメタル4をエツチングする際にウェットエツチ
ングプロセスを経る構成となっていたため、次のような
問題点があった。
にあっては、電解メッキによりバンプメタル6を形成し
、バリアメタル4をエツチングする際にウェットエツチ
ングプロセスを経る構成となっていたため、次のような
問題点があった。
(1)メッキ膜厚の不均一性
すなわち、メッキ膜厚は、後続工程である試験、組立工
程からの要求によりウェハ内膜厚変動を±10%以内に
抑える必要があることに加え、メッキ膜分布を決めるフ
ァクターとして液の流れの均一性と、メッキ面積依存性
があり、大面積程厚くつく。その理由としては大面積の
方が噴流メッキの場合にメッキ液が十分供給され、また
小面積であればある程広がり抵抗が増加して電流密度が
減少してしまうことが挙げられる。したがって、パター
ンサイズの大小によってメッキ膜厚に不均一が生じ、組
立の際の精度向上が図れない。
程からの要求によりウェハ内膜厚変動を±10%以内に
抑える必要があることに加え、メッキ膜分布を決めるフ
ァクターとして液の流れの均一性と、メッキ面積依存性
があり、大面積程厚くつく。その理由としては大面積の
方が噴流メッキの場合にメッキ液が十分供給され、また
小面積であればある程広がり抵抗が増加して電流密度が
減少してしまうことが挙げられる。したがって、パター
ンサイズの大小によってメッキ膜厚に不均一が生じ、組
立の際の精度向上が図れない。
(II)パリメタルエツチングの困難性バリアメタル4
の不要部分を除去する際、ウェットエツチングを用いて
いるため、バンプメタル6の側方から内側に向ってバリ
アメタル4がエツチングされてしまういわゆるサイドエ
ッチが生じてしまう。また、電解メッキによる電池効果
がこのようなサイドエッチをさらに助長する。例えば、
第4図(g)に示すようにバンプメタル6のAuをマス
クにしてバリアメタル4が図中下方に垂直にエツチング
されるのが望ましいのに対し、ウェットエツチングを用
いると第4図(h)に示すようにバリアメタル4の内部
までエツチングが入り、場合によってはチップ電極2の
Alを焼損してしまうことがある。このように、サイド
エッチによるパターンシフトが大きく、微細化の妨げと
なっている。
の不要部分を除去する際、ウェットエツチングを用いて
いるため、バンプメタル6の側方から内側に向ってバリ
アメタル4がエツチングされてしまういわゆるサイドエ
ッチが生じてしまう。また、電解メッキによる電池効果
がこのようなサイドエッチをさらに助長する。例えば、
第4図(g)に示すようにバンプメタル6のAuをマス
クにしてバリアメタル4が図中下方に垂直にエツチング
されるのが望ましいのに対し、ウェットエツチングを用
いると第4図(h)に示すようにバリアメタル4の内部
までエツチングが入り、場合によってはチップ電極2の
Alを焼損してしまうことがある。このように、サイド
エッチによるパターンシフトが大きく、微細化の妨げと
なっている。
また、本来あってはならないことであるが、仮に断差部
のカバー膜にエツチングレートが大きい不連続部がある
と、バリアメタル4をエツチングするときそこからウェ
ットエツチングが染み込んでチップ電極2のAlをエツ
チングしてしまう。
のカバー膜にエツチングレートが大きい不連続部がある
と、バリアメタル4をエツチングするときそこからウェ
ットエツチングが染み込んでチップ電極2のAlをエツ
チングしてしまう。
さらに、バリアメタル4は実際には一層ではなく、密着
およびAu拡散のためのバリアとしてクロム(Cr)か
らなる層とメッキの際の核となる白金(Pt)からなる
層との2層構造になっており、バリアメタル4をエツチ
ングするときにはPtを王水で十分にエツチングをして
おかないとCrをエツチングするときptがマスクにな
ってエツチング残が残ってしまうという不具合がある。
およびAu拡散のためのバリアとしてクロム(Cr)か
らなる層とメッキの際の核となる白金(Pt)からなる
層との2層構造になっており、バリアメタル4をエツチ
ングするときにはPtを王水で十分にエツチングをして
おかないとCrをエツチングするときptがマスクにな
ってエツチング残が残ってしまうという不具合がある。
(I[りエッチング工程の複雑化
電解メッキを行うためには外部から電流の供給が必要で
あり、そのために導電膜としてバリアメタル4をウェハ
の全面につける必要がある。したがって、バリアメタル
4のエツチング工程に時間がかかることになり、前述し
た(n)の問題点を助長することにもつながる。
あり、そのために導電膜としてバリアメタル4をウェハ
の全面につける必要がある。したがって、バリアメタル
4のエツチング工程に時間がかかることになり、前述し
た(n)の問題点を助長することにもつながる。
そこで本発明は、バリアメタルのエツチングを不要にし
、かつバンプメタルの膜厚を均一に形成することのでき
る半導体装置の製造方法を提供することを目的としてい
る。
、かつバンプメタルの膜厚を均一に形成することのでき
る半導体装置の製造方法を提供することを目的としてい
る。
本発明による半導体装置の製造方法は上記目的達成のた
め、半導体基板上に導電体と少なくとも最上層は■属金
属からなるバリアメタルとを形成する工程と、該導電体
およびバリアメタルを所定のパターンに従ってパターニ
ングする工程と、該バリアメタルの上面に無電解メッキ
によってバンプメタルを形成する工程と、を含んでいる
。
め、半導体基板上に導電体と少なくとも最上層は■属金
属からなるバリアメタルとを形成する工程と、該導電体
およびバリアメタルを所定のパターンに従ってパターニ
ングする工程と、該バリアメタルの上面に無電解メッキ
によってバンプメタルを形成する工程と、を含んでいる
。
本発明では、半導体基板上に導電体を少なくとも最上層
は■属金属からなるバリアメタルが形成されるとともに
、導電体およびバリアメタルが所定のパターンに従って
パターニングされる。その後、バリアメタルの上面に無
電解メッキによってバンプメタルが形成される。
は■属金属からなるバリアメタルが形成されるとともに
、導電体およびバリアメタルが所定のパターンに従って
パターニングされる。その後、バリアメタルの上面に無
電解メッキによってバンプメタルが形成される。
したがって、バンプメタルの形成に際し、面積依存性が
ないため、バンプメタルの膜厚が均一化し、かつバリア
メタルを電極として用いないことから前記パターニング
時にバリアメタルのエツチングを終えてサイドエッチ等
が防止され、工程の短縮化が図られる。
ないため、バンプメタルの膜厚が均一化し、かつバリア
メタルを電極として用いないことから前記パターニング
時にバリアメタルのエツチングを終えてサイドエッチ等
が防止され、工程の短縮化が図られる。
以下、本発明を図面に基づいて説明する。
第1図は本発明に係る半導体装置の製造方法の第1実施
例を示す図である。第1図(a)〜(e)はバンプを形
成するときのプロセスを示す図であり、工程順に説明し
ていく。
例を示す図である。第1図(a)〜(e)はバンプを形
成するときのプロセスを示す図であり、工程順に説明し
ていく。
(1)第1図(a)の工程
まず、基板ll上に、例えばスパッタ法によってAlか
らなる導体層とバリアメタル層とを堆積し、通常のレジ
ストをマスクにしたエツチングによってパターニングし
、チップ電極12およびバリアメタル13を一度に形成
する。この場合、従来例のようにバンプメタル形成後、
バンプメタルのAuによりマスクしてバリアメタルをエ
ツチングする態様とは異なり、レジストをマスクにした
エツチングを行っているので、Auによる電池効果がな
くサイドエッチ等の異常な染み込みは生じない。また、
先にバリアメタル13をエツチングしているので、不要
な箇所にバリアメタル13が存在せず加工が極めて容易
になるという利点もある。ここで、バリアメタル13最
上層には■属金属(Pt、Pd等)を形成し、ここに無
電解メッキを行う。
らなる導体層とバリアメタル層とを堆積し、通常のレジ
ストをマスクにしたエツチングによってパターニングし
、チップ電極12およびバリアメタル13を一度に形成
する。この場合、従来例のようにバンプメタル形成後、
バンプメタルのAuによりマスクしてバリアメタルをエ
ツチングする態様とは異なり、レジストをマスクにした
エツチングを行っているので、Auによる電池効果がな
くサイドエッチ等の異常な染み込みは生じない。また、
先にバリアメタル13をエツチングしているので、不要
な箇所にバリアメタル13が存在せず加工が極めて容易
になるという利点もある。ここで、バリアメタル13最
上層には■属金属(Pt、Pd等)を形成し、ここに無
電解メッキを行う。
(n)第1図(b)、(C)の工程
第1図(a)の工程によって形成されたチップ電極およ
びバリアメタル13の周囲にCVD法等でりんガラス(
PSG)のカバー膜14を堆積し、その後フォトリソグ
ラフィで窓を開孔する。次いで、第1図(C)に示すよ
うにレジスト15を形成する。
びバリアメタル13の周囲にCVD法等でりんガラス(
PSG)のカバー膜14を堆積し、その後フォトリソグ
ラフィで窓を開孔する。次いで、第1図(C)に示すよ
うにレジスト15を形成する。
(I[[)第1図(d)の工程
次いで、チップ電極12上のバリアメタル13部を所定
の無電解メッキ液に浸漬すると、バリアメタル13最上
層の■属金属(本実施例では、Pdを使用)に密着して
Auが析出し、バンプメタル16が形成される。この無
電解メッキは外部から電流を流さないので、バリアメタ
ル13の形状や面積の如何に拘らず均一なメッキ厚とな
る。
の無電解メッキ液に浸漬すると、バリアメタル13最上
層の■属金属(本実施例では、Pdを使用)に密着して
Auが析出し、バンプメタル16が形成される。この無
電解メッキは外部から電流を流さないので、バリアメタ
ル13の形状や面積の如何に拘らず均一なメッキ厚とな
る。
(IV)第1図(e)の工程
第1図(d)の工程によって必要なバンプメタル16の
膜厚が得られると、通常の方法によってレジスト15を
除去する。
膜厚が得られると、通常の方法によってレジスト15を
除去する。
以上の製造プロセスを経てチップ電極12上にバリアメ
タル13を介してバンプメタル16が形成されることに
なる。一般に、無電解金メッキには置換反応によるもの
と酸化還元反応によるものとが実用化されており、置換
反応による方法では適当なイオンを添加するとメッキ速
度および厚さを増加させることができ、0.25μm程
度のメッキ厚を得ることができる。また、酸化還元反応
による方法では厚付は用無電解メッキ液を用いるように
すれば5〜6μmのメッキ厚を得ることができ、これは
バンプメタル16用として使用可能である。何れの方法
にしてもバンプメタル16を無電解メッキという化学還
元メッキにより形成しているので、外部から電流を流す
必要がないことがら膜厚の面積依存性がな(、均一なバ
ンプを形成することができる。また、電流を流さないと
いうことは電解メッキで必要なウェハ全面の導電膜(現
在、バリアメタルを導電膜に用いている)が不要になる
ことを意味し、したがってバンプメタル16形成後のバ
リアメタル13のエツチング工程を不要として工程が極
めて短縮する。
タル13を介してバンプメタル16が形成されることに
なる。一般に、無電解金メッキには置換反応によるもの
と酸化還元反応によるものとが実用化されており、置換
反応による方法では適当なイオンを添加するとメッキ速
度および厚さを増加させることができ、0.25μm程
度のメッキ厚を得ることができる。また、酸化還元反応
による方法では厚付は用無電解メッキ液を用いるように
すれば5〜6μmのメッキ厚を得ることができ、これは
バンプメタル16用として使用可能である。何れの方法
にしてもバンプメタル16を無電解メッキという化学還
元メッキにより形成しているので、外部から電流を流す
必要がないことがら膜厚の面積依存性がな(、均一なバ
ンプを形成することができる。また、電流を流さないと
いうことは電解メッキで必要なウェハ全面の導電膜(現
在、バリアメタルを導電膜に用いている)が不要になる
ことを意味し、したがってバンプメタル16形成後のバ
リアメタル13のエツチング工程を不要として工程が極
めて短縮する。
第2.3図は本発明の第2実施例を示す図である0本実
施例では、第1図(a)〜(d)のプロセス迄は第1実
施例と同様であるため、その図示および説明を省略し、
第1図(d)以降のプロセスを第2図(a)、(b)で
示す。第1実施例と同一構成部分には同一番号を付して
その説明を省く。
施例では、第1図(a)〜(d)のプロセス迄は第1実
施例と同様であるため、その図示および説明を省略し、
第1図(d)以降のプロセスを第2図(a)、(b)で
示す。第1実施例と同一構成部分には同一番号を付して
その説明を省く。
(1)第2図(a)の工程
第1実施例で得られた最大膜厚(例えば、6μm)が要
求される所定の厚さよりも不足する場合、バンプメタル
16形成後に、電解メッキあるいは無電解メッキ何れか
の方法により再度バンプメタル16上に■属金属層17
を堆積し、■属金属層17に無電解メッキを行って追加
のバンプメタル18を形成する。なお、■属金属層17
を堆積させる際の電解メッキでは背面コンタクト法を採
用する。
求される所定の厚さよりも不足する場合、バンプメタル
16形成後に、電解メッキあるいは無電解メッキ何れか
の方法により再度バンプメタル16上に■属金属層17
を堆積し、■属金属層17に無電解メッキを行って追加
のバンプメタル18を形成する。なお、■属金属層17
を堆積させる際の電解メッキでは背面コンタクト法を採
用する。
(n)第2図(b)の工程
第2図(a)の工程によって必要なバンプメタル18の
膜厚が得られると、レジスト15を除去する。
膜厚が得られると、レジスト15を除去する。
したがって、第2図にあっては第1実施例と同様な効果
を得ることができることに加え、第3図に示すような比
較的厚いメッキ膜厚が要求される場合であってもこれに
十分に対応することができる。
を得ることができることに加え、第3図に示すような比
較的厚いメッキ膜厚が要求される場合であってもこれに
十分に対応することができる。
本発明によれば、半導体基板上に導電体と少なくとも最
上層は■属金属からなるバリアメタルを形成するととも
に、導電体およびバリアメタル所定のパターンに従って
パターニングし、その後、バリアメタルの上面に無電解
メッキによってバンプメタルを形成しているので、バリ
アメタルのエツチングを不要にして工程を格段に短縮す
ることができ、バンプメタルの膜厚を均一に形成するこ
とができる。
上層は■属金属からなるバリアメタルを形成するととも
に、導電体およびバリアメタル所定のパターンに従って
パターニングし、その後、バリアメタルの上面に無電解
メッキによってバンプメタルを形成しているので、バリ
アメタルのエツチングを不要にして工程を格段に短縮す
ることができ、バンプメタルの膜厚を均一に形成するこ
とができる。
第1図(a)〜(e)は本発明に係る半導体装置の製造
方法の第1実施例を示すその製造プロセス図、 第2.3図は本発明に係る半導体装置の製造方法の第2
実施例を示す図であり、 第2図(a)、(b)はその製造プロセス図、第3図は
その製造プロセスの一部を示す図、第4図は従来の半導
体装置の製造方法の製造プロセスを示す図である。 11・・・・・・基板、 12・・・・・・チップ電極(導電体)、13・・・・
・・バリアメタル、 16・・・・・・バンプメタル。 q 0 (
JQ ; 楔 侭 C%3
方法の第1実施例を示すその製造プロセス図、 第2.3図は本発明に係る半導体装置の製造方法の第2
実施例を示す図であり、 第2図(a)、(b)はその製造プロセス図、第3図は
その製造プロセスの一部を示す図、第4図は従来の半導
体装置の製造方法の製造プロセスを示す図である。 11・・・・・・基板、 12・・・・・・チップ電極(導電体)、13・・・・
・・バリアメタル、 16・・・・・・バンプメタル。 q 0 (
JQ ; 楔 侭 C%3
Claims (1)
- 【特許請求の範囲】 半導体基板上に導電体と少なくとも最上層はVIII属金
属からなるバリアメタルとを形成する工程と、該導電体
およびバリアメタルを所定のパターンに従ってパターニ
ングする工程と、 該バリアメタルの上面に無電解メッキによってバンプメ
タルを形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62326104A JPH01166542A (ja) | 1987-12-22 | 1987-12-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62326104A JPH01166542A (ja) | 1987-12-22 | 1987-12-22 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01166542A true JPH01166542A (ja) | 1989-06-30 |
Family
ID=18184139
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62326104A Pending JPH01166542A (ja) | 1987-12-22 | 1987-12-22 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01166542A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH065785A (ja) * | 1992-06-24 | 1994-01-14 | Nec Corp | スパイラルインダクタの製造方法 |
WO1996021944A1 (en) * | 1995-01-13 | 1996-07-18 | National Semiconductor Corporation | Method and apparatus for capping metallization layer |
JP2011138913A (ja) * | 2009-12-28 | 2011-07-14 | Citizen Holdings Co Ltd | 半導体発光素子とその製造方法 |
JP2017130527A (ja) * | 2016-01-19 | 2017-07-27 | 力祥半導體股▲フン▼有限公司UBIQ Semiconductor Corp. | 半導体装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54159173A (en) * | 1978-06-07 | 1979-12-15 | Hitachi Ltd | Construction of bump electrode |
JPS5790963A (en) * | 1980-11-27 | 1982-06-05 | Seiko Epson Corp | Manufacture of semiconductor device |
JPS6072249A (ja) * | 1983-09-28 | 1985-04-24 | Nec Corp | 集積回路の製造方法 |
JPS63305532A (ja) * | 1987-06-05 | 1988-12-13 | Toshiba Corp | バンプの形成方法 |
-
1987
- 1987-12-22 JP JP62326104A patent/JPH01166542A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54159173A (en) * | 1978-06-07 | 1979-12-15 | Hitachi Ltd | Construction of bump electrode |
JPS5790963A (en) * | 1980-11-27 | 1982-06-05 | Seiko Epson Corp | Manufacture of semiconductor device |
JPS6072249A (ja) * | 1983-09-28 | 1985-04-24 | Nec Corp | 集積回路の製造方法 |
JPS63305532A (ja) * | 1987-06-05 | 1988-12-13 | Toshiba Corp | バンプの形成方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH065785A (ja) * | 1992-06-24 | 1994-01-14 | Nec Corp | スパイラルインダクタの製造方法 |
WO1996021944A1 (en) * | 1995-01-13 | 1996-07-18 | National Semiconductor Corporation | Method and apparatus for capping metallization layer |
JP2011138913A (ja) * | 2009-12-28 | 2011-07-14 | Citizen Holdings Co Ltd | 半導体発光素子とその製造方法 |
JP2017130527A (ja) * | 2016-01-19 | 2017-07-27 | 力祥半導體股▲フン▼有限公司UBIQ Semiconductor Corp. | 半導体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3761309A (en) | Ctor components into housings method of producing soft solderable contacts for installing semicondu | |
US5226232A (en) | Method for forming a conductive pattern on an integrated circuit | |
US3760238A (en) | Fabrication of beam leads | |
JPH0364925A (ja) | 集積回路チツプ実装構造及びその形成方法 | |
JP2002222823A (ja) | 半導体集積回路およびその製造方法 | |
JPH01166542A (ja) | 半導体装置の製造方法 | |
US3669734A (en) | Method of making electrical connections to a glass-encapsulated semiconductor device | |
JPS636850A (ja) | 電子部品の製造方法 | |
JPH0465832A (ja) | 半導体装置の製造方法 | |
JPS6329940A (ja) | 半導体装置の製造方法 | |
JP3308882B2 (ja) | 半導体装置の電極構造の製造方法 | |
JPH0354829A (ja) | 集積回路装置用バンプ電極の電解めっき方法 | |
JP3242827B2 (ja) | 半導体装置の製造方法 | |
JP3331635B2 (ja) | 半導体装置及びその製造方法 | |
JPH03190240A (ja) | 半導体装置の製造方法 | |
JPH01187949A (ja) | 半導体装置の製造方法 | |
JPH02271533A (ja) | 半導体装置の製造方法 | |
JPS59119747A (ja) | 半導体装置の製造方法 | |
KR100237671B1 (ko) | 반도체 장치 제조방법 | |
JPH03132036A (ja) | 半導体装置の製造方法 | |
JPH0344933A (ja) | 半導体装置 | |
JPH04146624A (ja) | 半導体装置の電極の製造方法 | |
JPS59121954A (ja) | 半導体装置の製造方法 | |
JPH0442539A (ja) | 半導体装置の製造方法 | |
JPS63119551A (ja) | パタ−ニングされた金属膜の形成方法 |