JP3331635B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP3331635B2 JP3331635B2 JP26383492A JP26383492A JP3331635B2 JP 3331635 B2 JP3331635 B2 JP 3331635B2 JP 26383492 A JP26383492 A JP 26383492A JP 26383492 A JP26383492 A JP 26383492A JP 3331635 B2 JP3331635 B2 JP 3331635B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- electrode
- semiconductor device
- circuit pattern
- solder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Wire Bonding (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子およびその
実装体に関するものである。
実装体に関するものである。
【０００２】
【従来の技術】半導体素子１の能動面を外部回路基板６
と対向させ、前記半導体素子１の電極を前記外部回路基
板６のパターン５上に接続するという、いわゆるフリッ
プチップ実装方式に使用される半導体素子の電極は、従
来、図３のように、Ａｌ電極層２上に、スパッタリング
により設けたＣｒ層７及びＣｕ層８の、いわゆるバリア
メタル層を介し、電解メッキによりＣｕメッキ層９を３
〜４μｍ程度設け、さらに、１００μｍ程度の半田を施
し突起状にした、いわゆる半田バンプの電極が主流であ
った。
と対向させ、前記半導体素子１の電極を前記外部回路基
板６のパターン５上に接続するという、いわゆるフリッ
プチップ実装方式に使用される半導体素子の電極は、従
来、図３のように、Ａｌ電極層２上に、スパッタリング
により設けたＣｒ層７及びＣｕ層８の、いわゆるバリア
メタル層を介し、電解メッキによりＣｕメッキ層９を３
〜４μｍ程度設け、さらに、１００μｍ程度の半田を施
し突起状にした、いわゆる半田バンプの電極が主流であ
った。
【０００３】
【発明が解決しようとする課題】しかし、前述の従来技
術でのハンダバンプの電極では、図３で示したＣｕメッ
キ層９の厚さが３〜４μｍと非常に薄いために、フリッ
プチップ実装の際、図４のように、Ｃｕメッキ層９と外
部回路基板６とのパターンとの間のギャップ１０が大き
くなる。例えば、半導体素子１にかかる圧力が小さい場
合、図４（ａ）のように、半田４による接続が不十分で
あるのに対し、かかる圧力が大きい場合、図４（ｂ）の
ように、半田の流れ出しにより、パターン間でショート
する可能性が高くなるので、回路パターンの細密化が困
難になるという問題点を有する。そこで本発明はこのよ
うな問題点を解決するもので、その目的とするところ
は、前記ギャップの均一化による半導体装置の品質安定
化及びハンダバンプ製作工程の簡素化、低コスト化を提
供するところにある。
術でのハンダバンプの電極では、図３で示したＣｕメッ
キ層９の厚さが３〜４μｍと非常に薄いために、フリッ
プチップ実装の際、図４のように、Ｃｕメッキ層９と外
部回路基板６とのパターンとの間のギャップ１０が大き
くなる。例えば、半導体素子１にかかる圧力が小さい場
合、図４（ａ）のように、半田４による接続が不十分で
あるのに対し、かかる圧力が大きい場合、図４（ｂ）の
ように、半田の流れ出しにより、パターン間でショート
する可能性が高くなるので、回路パターンの細密化が困
難になるという問題点を有する。そこで本発明はこのよ
うな問題点を解決するもので、その目的とするところ
は、前記ギャップの均一化による半導体装置の品質安定
化及びハンダバンプ製作工程の簡素化、低コスト化を提
供するところにある。
【０００４】
【課題を解決するための手段】（１） 本発明の半導体
装置は、回路パターンを有する外部回路基板と、前記回
路パターンに電気的に接続された電極を有し、前記外部
回路基板に向けて前記電極を有する表面が配置された半
導体素子と、を含む半導体装置であって、前記電極は、
Ｎｉ層と半田層とを含み、前記半田層が前記回路パター
ンに接するように配置されており、前記半田層は、少な
くとも前記回路パターンの側面に被着していることを特
徴とする。 （２） 本発明の半導体装置は、回路パターンを有する
外部回路基板と、前記回路パターンに電気的に接続され
た電極を有し、前記外部回路基板に向けて前記電極を有
する表面が配置された半導体素子と、を含む半導体装置
であって、前記電極は、Ｎｉ層と前記Ｎｉ層の上方に設
けられた半田層とを含み、前記半田層が前記回路パター
ンに接して配置されており、前記Ｎｉ層は、前記回路パ
ターンの少なくとも一部に接触していることを特徴とす
る。 （３） 本発明の半導体装置は、上記（１）又は（２）
に記載の半導体装置において、前記Ｎｉ層の厚みは、前
記半田層の厚みよりも厚いことを特徴とする。 （４） 本発明の半導体装置は、上記（１）から（３）
のいずれかに記載の半導体装置において、前記Ｎｉ層
は、無電解メッキにより形成されてなることを特徴とす
る。 （５） 本発明の半導体装置は、上記（１）から（４）
に記載の半導体装置において、前記電極は、前記半導体
素子の表面に設けられた電極層を含み、前記Ｎｉ層は、
前記電極層の表面に接して設けられることを特徴とす
る。 （６） 本発明の半導体装置は、上記（１）から（５）
のいずれかに記載の半導体装置において、前記電極は、
前記半導体素子の表面に露出している部分の全面が前記
半田層で覆われていることを特徴とする。 （７） 本発明の半導体装置の製造方法は、Ｎｉ層と前
記Ｎｉ層の上方に設けられた半田層とを含む電極を有す
る半導体素子を、前記電極を有する表面と回路パターン
を有する外部回路基板とを対向させて配置する工程と、
少なくとも前記回路パターンの側面に前記半田層を被着
させ、前記電極と前記回路パターンとを熱圧着して、前
記電極と前記回路パターンとを電気的に接続する工程
と、を有することを特徴とする。 （８） 本発明の半導体装置の製造方法は、Ｎｉ層と前
記Ｎｉ層の上方の半田層とを含む電極を有する半導体素
子を、前記電極を有する表面と回路パターンを有する外
部回路基板とを対向させて配置する工程と、前記電極と
前記回路パターンとを熱圧着して、少なくとも前記Ｎｉ
層を前記回路パターンの少なくとも一部に接触させて、
前記電極と前記回路パターンとを電気的に接続する工程
と、を有することを特徴とする。 （９） 本発明の半導体装置の製造方法は、上記（７）
又は（８）に記載の半導体装置の製造方法において、さ
らに、前記半導体素子と前記外部回路基板とを対向させ
て配置する工程の前に、前記半導体素子の表面に前記半
導体素子の前記電極を設ける工程を有し、前記電極を設
ける工程において、前記Ｎｉ層は無電解メッキ法により
形成され、前記半田層はディッピングにより形成される
ことを特徴とする。 （１０） 本発明の半導体装置の製造方法は、半導体素
子の表面の電極層の上方にＮｉ層を設ける工程と、半田
浴に前記半導体素子を浸漬する工程と、等速で前記半田
浴から前記半導体素子を引き上げ、前記Ｎｉ層の上方に
前記Ｎｉ層よりも薄い前記半田層を設ける工程と、を有
することを特徴とする。 （１１） 本発明の半導体装置の製造方法は、上記（１
０）記載の半導体装置の製造方法において、前記Ｎｉ層
の上方に前記半田層を設ける工程において、前記半導体
素子の前記電極が設けられた表面にＮ２パージした熱風
を吹き付け、前記半導体素子の前記電極以外に付着した
半田を除去する工程を有することを特徴とする。
装置は、回路パターンを有する外部回路基板と、前記回
路パターンに電気的に接続された電極を有し、前記外部
回路基板に向けて前記電極を有する表面が配置された半
導体素子と、を含む半導体装置であって、前記電極は、
Ｎｉ層と半田層とを含み、前記半田層が前記回路パター
ンに接するように配置されており、前記半田層は、少な
くとも前記回路パターンの側面に被着していることを特
徴とする。 （２） 本発明の半導体装置は、回路パターンを有する
外部回路基板と、前記回路パターンに電気的に接続され
た電極を有し、前記外部回路基板に向けて前記電極を有
する表面が配置された半導体素子と、を含む半導体装置
であって、前記電極は、Ｎｉ層と前記Ｎｉ層の上方に設
けられた半田層とを含み、前記半田層が前記回路パター
ンに接して配置されており、前記Ｎｉ層は、前記回路パ
ターンの少なくとも一部に接触していることを特徴とす
る。 （３） 本発明の半導体装置は、上記（１）又は（２）
に記載の半導体装置において、前記Ｎｉ層の厚みは、前
記半田層の厚みよりも厚いことを特徴とする。 （４） 本発明の半導体装置は、上記（１）から（３）
のいずれかに記載の半導体装置において、前記Ｎｉ層
は、無電解メッキにより形成されてなることを特徴とす
る。 （５） 本発明の半導体装置は、上記（１）から（４）
に記載の半導体装置において、前記電極は、前記半導体
素子の表面に設けられた電極層を含み、前記Ｎｉ層は、
前記電極層の表面に接して設けられることを特徴とす
る。 （６） 本発明の半導体装置は、上記（１）から（５）
のいずれかに記載の半導体装置において、前記電極は、
前記半導体素子の表面に露出している部分の全面が前記
半田層で覆われていることを特徴とする。 （７） 本発明の半導体装置の製造方法は、Ｎｉ層と前
記Ｎｉ層の上方に設けられた半田層とを含む電極を有す
る半導体素子を、前記電極を有する表面と回路パターン
を有する外部回路基板とを対向させて配置する工程と、
少なくとも前記回路パターンの側面に前記半田層を被着
させ、前記電極と前記回路パターンとを熱圧着して、前
記電極と前記回路パターンとを電気的に接続する工程
と、を有することを特徴とする。 （８） 本発明の半導体装置の製造方法は、Ｎｉ層と前
記Ｎｉ層の上方の半田層とを含む電極を有する半導体素
子を、前記電極を有する表面と回路パターンを有する外
部回路基板とを対向させて配置する工程と、前記電極と
前記回路パターンとを熱圧着して、少なくとも前記Ｎｉ
層を前記回路パターンの少なくとも一部に接触させて、
前記電極と前記回路パターンとを電気的に接続する工程
と、を有することを特徴とする。 （９） 本発明の半導体装置の製造方法は、上記（７）
又は（８）に記載の半導体装置の製造方法において、さ
らに、前記半導体素子と前記外部回路基板とを対向させ
て配置する工程の前に、前記半導体素子の表面に前記半
導体素子の前記電極を設ける工程を有し、前記電極を設
ける工程において、前記Ｎｉ層は無電解メッキ法により
形成され、前記半田層はディッピングにより形成される
ことを特徴とする。 （１０） 本発明の半導体装置の製造方法は、半導体素
子の表面の電極層の上方にＮｉ層を設ける工程と、半田
浴に前記半導体素子を浸漬する工程と、等速で前記半田
浴から前記半導体素子を引き上げ、前記Ｎｉ層の上方に
前記Ｎｉ層よりも薄い前記半田層を設ける工程と、を有
することを特徴とする。 （１１） 本発明の半導体装置の製造方法は、上記（１
０）記載の半導体装置の製造方法において、前記Ｎｉ層
の上方に前記半田層を設ける工程において、前記半導体
素子の前記電極が設けられた表面にＮ２パージした熱風
を吹き付け、前記半導体素子の前記電極以外に付着した
半田を除去する工程を有することを特徴とする。
【０００５】
【作用】本発明の上記の構成によれば、無電解メッキで
厚高に形成したＮｉメッキ層上に、半田をディッピング
することにより、ボンディングの際、突起状のＮｉメッ
キ層と外部回路基板のパターンが接触し、突起状のＮｉ
メッキ層が、ギャップを保持するため、半導体素子と外
部回路基板との間のギャップが均一化される。
厚高に形成したＮｉメッキ層上に、半田をディッピング
することにより、ボンディングの際、突起状のＮｉメッ
キ層と外部回路基板のパターンが接触し、突起状のＮｉ
メッキ層が、ギャップを保持するため、半導体素子と外
部回路基板との間のギャップが均一化される。
【０００６】
【実施例】以下、本発明の１実施例を、図１、図２及び
図４により説明する。
図４により説明する。
【０００７】半導体素子１の電極は、はじめに前処理と
して、Ａｌ電極層２表面を洗浄するため、前記半導体素
子１表面にＵＶ照射（照射時間２分）及びＡｒプラズマ
（１００Ｗ・５分）を施す。さらに、この半導体素子１
を、パラジウム濃度０．０３g／ｌ、液温５℃の塩化パ
ラジウム溶液中に２分間浸漬させ、Ａｌ電極層２表面を
活性化させる。活性化した後、直ちに、Ｎｉイオン濃度
３．０ｇ／ｌ（ｐＨ５．５）、液温６５℃の無電解Ｎｉ
メッキ液中に、２時間静止状態で浸漬させ、厚さ１５μ
ｍ程度のＮｉメッキ層３を設ける。さらに、２３０℃に
加熱した半田浴（半田組成；Ｓｎ：Ｐｂ＝６：４）中
に、半導体素子１を、能動面と液面が平行になる状態で
１〜２分浸漬させた後、ゆっくり等速で引き上げること
により、Ｎｉメッキ層３上に厚さ３〜４μｍの半田層４
を形成することができる。このとき、半導体素子１を等
速で引き上げながら、Ｎ2でパージした熱風を浴外から
出た前記半導体素子１の能動面に吹きつけ、電極部分以
外に付着した余分な半田を払い落とす。このとき、Ｎｉ
メッキ層３が１５μｍと比較的厚く、しかもバンプ状に
形成されているため、重力及び表面張力の作用により、
半田層４は、バンプ状のＮｉメッキ層３表面を３〜４μ
ｍの厚みでコーティングされた状態で形成されることに
なる。このようにして製作した半田バンプを有する半導
体素子１を、外部回路基板６と対向させ、前記半導体素
子の電極を、パターン５上に熱圧着（条件：２５０℃，
５．０g／bump）により接続すると、図２のように、良
好な接合状態が得られる。図４に示した従来例と比較し
てもわかるように、従来は、半導体素子１のＡｌ電極層
２上に３〜４μｍと比較的薄く電解メッキされたＣｕメ
ッキ層９と外部回路基板６上のパターン５とが、半田を
介して接続されていたため、前記半導体素子１と前記外
部回路基板６との間のギャップ１０が不均一になり、例
えば、前記半導体素子１に加える熱圧着条件の圧力が
「２．０g／bump」と小さかった場合、図４（ａ）のよ
うに、接続が不十分になったり、逆に、加える圧力が
「１５g／bump」と大きかった場合、図４（ｂ）のよう
に半田の流れ出しによるパターン間のショートを引き起
こす原因となった。ところが、本発明の場合は、熱圧着
の際、図２のようにバンプ状のＮｉメッキ層３とパター
ン５とが接触するため、ギャップ１０を均一に保つこと
ができると同時に、半田層４が、３〜４μｍの厚さで、
前記Ｎｉメッキ層上をコーティングするように形成され
ているため、半田量の調節が容易になり、半田の流れ出
しによるパターン間のショートを防ぐことができる。
して、Ａｌ電極層２表面を洗浄するため、前記半導体素
子１表面にＵＶ照射（照射時間２分）及びＡｒプラズマ
（１００Ｗ・５分）を施す。さらに、この半導体素子１
を、パラジウム濃度０．０３g／ｌ、液温５℃の塩化パ
ラジウム溶液中に２分間浸漬させ、Ａｌ電極層２表面を
活性化させる。活性化した後、直ちに、Ｎｉイオン濃度
３．０ｇ／ｌ（ｐＨ５．５）、液温６５℃の無電解Ｎｉ
メッキ液中に、２時間静止状態で浸漬させ、厚さ１５μ
ｍ程度のＮｉメッキ層３を設ける。さらに、２３０℃に
加熱した半田浴（半田組成；Ｓｎ：Ｐｂ＝６：４）中
に、半導体素子１を、能動面と液面が平行になる状態で
１〜２分浸漬させた後、ゆっくり等速で引き上げること
により、Ｎｉメッキ層３上に厚さ３〜４μｍの半田層４
を形成することができる。このとき、半導体素子１を等
速で引き上げながら、Ｎ2でパージした熱風を浴外から
出た前記半導体素子１の能動面に吹きつけ、電極部分以
外に付着した余分な半田を払い落とす。このとき、Ｎｉ
メッキ層３が１５μｍと比較的厚く、しかもバンプ状に
形成されているため、重力及び表面張力の作用により、
半田層４は、バンプ状のＮｉメッキ層３表面を３〜４μ
ｍの厚みでコーティングされた状態で形成されることに
なる。このようにして製作した半田バンプを有する半導
体素子１を、外部回路基板６と対向させ、前記半導体素
子の電極を、パターン５上に熱圧着（条件：２５０℃，
５．０g／bump）により接続すると、図２のように、良
好な接合状態が得られる。図４に示した従来例と比較し
てもわかるように、従来は、半導体素子１のＡｌ電極層
２上に３〜４μｍと比較的薄く電解メッキされたＣｕメ
ッキ層９と外部回路基板６上のパターン５とが、半田を
介して接続されていたため、前記半導体素子１と前記外
部回路基板６との間のギャップ１０が不均一になり、例
えば、前記半導体素子１に加える熱圧着条件の圧力が
「２．０g／bump」と小さかった場合、図４（ａ）のよ
うに、接続が不十分になったり、逆に、加える圧力が
「１５g／bump」と大きかった場合、図４（ｂ）のよう
に半田の流れ出しによるパターン間のショートを引き起
こす原因となった。ところが、本発明の場合は、熱圧着
の際、図２のようにバンプ状のＮｉメッキ層３とパター
ン５とが接触するため、ギャップ１０を均一に保つこと
ができると同時に、半田層４が、３〜４μｍの厚さで、
前記Ｎｉメッキ層上をコーティングするように形成され
ているため、半田量の調節が容易になり、半田の流れ出
しによるパターン間のショートを防ぐことができる。
【０００８】
【発明の効果】以上の説明から明らかなように、本発明
は、半導体素子のＡｌ電極層上にＮｉメッキ層を厚く形
成することにより、フリップチップ実装方式による接続
の際、半導体素子と外部回路基板との間のギャップが均
一になると同時に、半田量の調節が容易になり、半田の
流れ出しによるパターン間のショートを防止できること
から、品質の良い半導体装置を得ることができる。さら
に、半田バンプ製作工程に関しても、従来のバンプ状電
極の製作工程と比較して、本発明の半田バンプには、蒸
着工程やフォト工程がないことや、金属バンプの形成
を、機械及び装置の点で、比較的安価な無電解メッキ法
で行なうことから、製作工程の簡素化ならびに低コスト
化を図ることができる。
は、半導体素子のＡｌ電極層上にＮｉメッキ層を厚く形
成することにより、フリップチップ実装方式による接続
の際、半導体素子と外部回路基板との間のギャップが均
一になると同時に、半田量の調節が容易になり、半田の
流れ出しによるパターン間のショートを防止できること
から、品質の良い半導体装置を得ることができる。さら
に、半田バンプ製作工程に関しても、従来のバンプ状電
極の製作工程と比較して、本発明の半田バンプには、蒸
着工程やフォト工程がないことや、金属バンプの形成
を、機械及び装置の点で、比較的安価な無電解メッキ法
で行なうことから、製作工程の簡素化ならびに低コスト
化を図ることができる。
【図１】本発明のフリップチップ実装用半導体素子のハ
ンダバンプの断面図。
ンダバンプの断面図。
【図２】本発明のハンダバンプによりフリップチップ実
装された半導体装置の断面図。
装された半導体装置の断面図。
【図３】従来のフリップチップ実装用半導体素子のハン
ダバンプの断面図。
ダバンプの断面図。
【図４】従来のハンダバンプによりフリップチップ実装
された半導体装置の断面図。 （ａ） 半導体素子に加える圧力が小さい場合の断面
図。 （ｂ） 半導体素子に加える圧力が大きい場合の断面
図。
された半導体装置の断面図。 （ａ） 半導体素子に加える圧力が小さい場合の断面
図。 （ｂ） 半導体素子に加える圧力が大きい場合の断面
図。
１ 半導体素子 ２ Ａｌ電極層 ３ Ｎｉメッキ層 ４ 半田 ５ パターン ６ 外部回路基板 ７ Ｃｒ蒸着層 ８ Ｃｕ蒸着層 ９ Ｃｕメッキ層 １０ ギャップ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−164343（ＪＰ，Ａ) 特開 昭64−7542（ＪＰ，Ａ) 特開 平２−276249（ＪＰ，Ａ) 特開 平１−187948（ＪＰ，Ａ) 特開 平２−224335（ＪＰ，Ａ) 特開 平２−296336（ＪＰ，Ａ) 特開 平４−22131（ＪＰ，Ａ) 実開 昭50−4666（ＪＰ，Ｕ) 実開 昭50−30662（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60
Claims (11)
- 【請求項１】 回路パターンを有する外部回路基板と、 前記回路パターンに電気的に接続された電極を有し、前
記外部回路基板に向けて前記電極を有する表面が配置さ
れた半導体素子と、を含む半導体装置であって、 前記電極は、Ｎｉ層と半田層とを含み、前記半田層が前
記回路パターンに接するように配置されており、 前記半田層は、少なくとも前記回路パターンの側面に被
着していることを特徴とする半導体装置。 - 【請求項２】 回路パターンを有する外部回路基板と、 前記回路パターンに電気的に接続された電極を有し、前
記外部回路基板に向けて前記電極を有する表面が配置さ
れた半導体素子と、を含む半導体装置であって、 前記電極は、Ｎｉ層と前記Ｎｉ層の上方に設けられた半
田層とを含み、前記半田層が前記回路パターンに接して
配置されており、 前記Ｎｉ層は、前記回路パターンの少なくとも一部に接
触していることを特徴とする半導体装置。 - 【請求項３】 請求項１又は２に記載の半導体装置にお
いて、 前記Ｎｉ層の厚みは、前記半田層の厚みよりも厚いこと
を特徴とする半導体装置。 - 【請求項４】 請求項１から３のいずれかに記載の半導
体装置において、 前記Ｎｉ層は、無電解メッキにより形成されてなること
を特徴とする半導体装置。 - 【請求項５】 請求項１から４に記載の半導体装置にお
いて、 前記電極は、前記半導体素子の表面に設けられた電極層
を含み、 前記Ｎｉ層は、前記電極層の表面に接して設けられるこ
とを特徴とする半導体装置。 - 【請求項６】 請求項１から５のいずれかに記載の半導
体装置において、 前記電極は、前記半導体素子の表面に露出している部分
の全面が前記半田層で覆われていることを特徴とする半
導体装置。 - 【請求項７】 Ｎｉ層と前記Ｎｉ層の上方に設けられた
半田層とを含む電極を有する半導体素子を、前記電極を
有する表面と回路パターンを有する外部回路基板とを対
向させて配置する工程と、 少なくとも前記回路パターンの側面に前記半田層を被着
させ、前記電極と前記回路パターンとを熱圧着して、前
記電極と前記回路パターンとを電気的に接続する工程
と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項８】 Ｎｉ層と前記Ｎｉ層の上方の半田層とを
含む電極を有する半導体素子を、前記電極を有する表面
と回路パターンを有する外部回路基板とを対向させて配
置する工程と、 前記電極と前記回路パターンとを熱圧着して、少なくと
も前記Ｎｉ層を前記回路パターンの少なくとも一部に接
触させて、前記電極と前記回路パターンとを電気的に接
続する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項７又は８に記載の半導体装置の製
造方法において、 さらに、前記半導体素子と前記外部回路基板とを対向さ
せて配置する工程の前に、前記半導体素子の表面に前記
半導体素子の前記電極を設ける工程を有し、 前記電極を設ける工程において、前記Ｎｉ層は無電解メ
ッキ法により形成され、前記半田層はディッピングによ
り形成されることを特徴とする半導体装置の製造方法。 - 【請求項１０】 半導体素子の表面の電極層の上方にＮ
ｉ層を設ける工程と、 半田浴に前記半導体素子を浸漬する工程と、 等速で前記半田浴から前記半導体素子を引き上げ、前記
Ｎｉ層の上方に前記Ｎｉ層よりも薄い前記半田層を設け
る工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項１１】 請求項１０記載の半導体装置の製造方
法において、 前記Ｎｉ層の上方に前記半田層を設ける工程において、
前記半導体素子の前記電極が設けられた表面にＮ２パー
ジした熱風を吹き付け、前記半導体素子の前記電極以外
に付着した半田を除去する工程を有することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26383492A JP3331635B2 (ja) | 1992-10-01 | 1992-10-01 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26383492A JP3331635B2 (ja) | 1992-10-01 | 1992-10-01 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120226A JPH06120226A (ja) | 1994-04-28 |
| JP3331635B2 true JP3331635B2 (ja) | 2002-10-07 |
Family
ID=17394876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26383492A Expired - Lifetime JP3331635B2 (ja) | 1992-10-01 | 1992-10-01 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3331635B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3700598B2 (ja) * | 2001-03-21 | 2005-09-28 | セイコーエプソン株式会社 | 半導体チップ及び半導体装置、回路基板並びに電子機器 |
| US9084377B2 (en) * | 2007-03-30 | 2015-07-14 | Stats Chippac Ltd. | Integrated circuit package system with mounting features for clearance |
-
1992
- 1992-10-01 JP JP26383492A patent/JP3331635B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06120226A (ja) | 1994-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3761309A (en) | Ctor components into housings method of producing soft solderable contacts for installing semicondu | |
| US4652336A (en) | Method of producing copper platforms for integrated circuits | |
| US5842626A (en) | Method for coupling surface mounted capacitors to semiconductor packages | |
| JP2785338B2 (ja) | 半導体装置の製造方法 | |
| US6372624B1 (en) | Method for fabricating solder bumps by wave soldering | |
| US5780931A (en) | Surface mounting semiconductor device and semiconductor mounting component | |
| KR100275381B1 (ko) | 반도체 패키지용 리드프레임 및 리드프레임도금방법 | |
| JP3483490B2 (ja) | 半導体装置の製造方法 | |
| JP3331635B2 (ja) | 半導体装置及びその製造方法 | |
| US4387116A (en) | Conditioner for adherence of nickel to a tin oxide surface | |
| JP3369665B2 (ja) | 半導体パッケージ用のセラミック製リッド基板およびセラミック製リッド | |
| JP2000038682A (ja) | ニッケルめっき方法及び半導体装置 | |
| JPH05315731A (ja) | 配線基板の接続パッドの製造方法 | |
| JP2811741B2 (ja) | 半導体装置の製造方法 | |
| JP2000012605A (ja) | 半導体チップの電極部の形成方法 | |
| JPH02253628A (ja) | 半導体装置の製造方法 | |
| JPH03101234A (ja) | 半導体装置の製造方法 | |
| JP3561582B2 (ja) | 半導体装置の製造方法 | |
| JPH0465832A (ja) | 半導体装置の製造方法 | |
| JPH09148331A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP3297717B2 (ja) | 半導体装置の電極形成方法 | |
| JPH02276249A (ja) | 半導体回路バンプの製造方法 | |
| JPH0252436A (ja) | ハンダバンプ製造方法 | |
| JPS61225839A (ja) | バンプ電極の形成方法 | |
| JP3242827B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080726 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20090726 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100726 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20110726 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110726 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120726 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20120726 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130726 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20130726 |