JPH01165212A - 多ビット並列ディジタル信号回路用のインピーダンス変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の分野］ 本発明は信号供給回路の出力インピーダンスを、所定の
異なる負荷インピーダンスを駆動するのに適したインピ
ーダンス・レベルに変換する回路に関するものである。

更に詳しく述べると、本発明は並列信号伝送路の多ビッ
ト・ディジタル・ワード信号に対するこのような変換回
路に関するものである。

［発明の背景コ 古典的なインダクタンス性のインピーダンス変換装置は
あまりにかさばるので殆んどの半導体集積回路システム
に用いるのに適していない。また、それと同等の電子回
路はかなり複雑であるので、多くの用途では実現するの
にコストがかかり過ぎる。トランジスタのエミッタ・ホ
ロワのような、インピーダンス変換に使用され得る他の
能動電子回路では、トランジスタ接合電圧のオフセット
や比較的大きいエミッタ回路抵抗の取扱いに問題がある
。

システムによっては、出力インピーダンスが比較的高い
信号源ラッチ・レジスタから出力インピーダンスが比較
的低い負荷に並列に多ビット會ワードを表わすディジタ
ル信号を送らなければならない。このような状況はたと
えばアナログ信号フォーマットとディジタル信号フォー
マットとの間の変換を行なうための回路およびトラック
ホールド回路で生じ得る。

単一の信号伝送路でインピーダンス変換を行なうため、
ＣＭＯＳ　トランジスタ・スイッチのようなトランジス
タ・スイッチを縦続接続したチェーンを使うことが知ら
れている。しかし、並列信号路の多ビツト信号伝送で必
要となるようなインピーダンス変換マトリックスに上記
のようなスイッチ・チェーンを複数個設けた場合、種々
のトランジスタ特性によってチェーンの間に通常許容で
きない信号伝搬遅延の差と望ましくない利用回路の動作
現象が生じることがわかった。

［発明の要約］ 本発明の一面では、インピーダンス変換のために縦続接
続されたトランジスタースイッチの複数のチェーンを用
いて、各チェーンの信号伝送路に同数のトランジスタ・
スイッチを含めることにより上記の遅延の差異等の影響
を軽減する。チェーン内のスイッチの状態は各チェーン
の伝送路内でスイッチに印加される入力信号の２進信号
状態によりて制御される。スイッチ出力インピーダンス
の実部はチェーンに沿ってほぼ一様にスケーリング（ｓ
ｅａｌ　ｌｎｇ）される。

本発明の別の１つの面では、被駆動段出力コンダクタン
スと駆動段スイッチ出力コンダクタンスとのスケーリン
グ比Ｆをスイッチの複数のチェーンのすべてにわたって
用いる。比Ｆがすべての段の対で一様に使用しようとし
て選ばれた値よりも小さい値になるようなチェーンの膜
対では、スイッチ対の被駆動段の出力コンダクタンスが
伝送路内スイッチと少なくとも１個のダミー負荷スイッ
チに分けられる。この際、伝送路内スイッチとダミー負
荷スイッチのコンダクタンスの組み合わせと同じチェー
ンの前段の駆動スイッチのコンダクタンスとの比Ｆが所
望の値となるように伝送路内スイッチのコンダクタンス
が設定される。

少なくとも、相補的な導電形のトランジスタ・スイッチ
が用いられ、またインピーダンス整合されたディジタル
・ワード信号に対応するアナログ信号の精度が高いこと
を必要とする用途では、同数のスイッチ段が用いられる
。このようにして、使用される各スイッチのそれぞれの
導電形のトランジスタによって生じる出力コンダクタン
スの対称性の欠如がスイッチのチェーン全体を通る信号
伝搬の間に相殺される。

同様により、高精度の用途では、少なくとも１つのダミ
ー負荷スイッチを、縦続接続した少なくとも２つのスイ
ッチ段で構成して、選択された比Ｆを満足するように第
１段に適切な負荷を加える。

［具体的な説明］ 第１図には本発明の一実施例によるインピーダンス変換
回路１７の一つの適用例を説明するためにディジタル・
アナログ変換器（ＤＡＣ）１０を示しである。ＤＡＣ１
０の個別主要ブロックを簡単に説明することによりＤＡ
Ｃの環境に於けるそれらの相互関係を示した後、これら
のブロックの各々について更に詳細に説明することによ
り本発明のいくつかの特徴と利点を示す。

ＤＡＣ１０はデータ信号源１１を含み、データ信号源１
１はアースを基準とした複数ビットのディジタル信号を
ビット並列の２進コードのワードフォーマットで出力す
る都合のよい任意のものでよい。図示例では８ビツトの
ワード（本明細書では時に「サンプル」または「サンプ
ル値」と呼ぶ）が用いられ、これは並列信号ＮＯ乃至Ｎ
７を含む。

ＮＯからＮ７に向う程、２進の上位となる。２進からバ
ーへのデコーダ１２（以後簡単にバーデコーダと呼ぶ）
もアースを基準とし、データ信号源１１の２ビツト以上
、図示例では３ビツトの最上位ビット（ＭＳＢ）をラッ
チ−セット１３に結合する。デコーダ１２の性質と目的
について以下更に説明する。ラッチ・セット１３は、デ
コーダ１２からの並列な７つの出力ビットの各々に対し
、またデータ信号源１１からの入力信号の５個の最下位
ビット（Ｌ　Ｓ　Ｂ）の各々に対して、周知のＤ形フリ
ップフロップ回路のようなアースを基準としたラッチ回
路を含む。フロック信号源１６から周期的信号がラッチ
回路の入力に与えられるので、ラッチ回路はデータ信号
源１１またはデコーダ１２からの各入力を同時にサンプ
リングする。各ラッチ回路の出力インピーダンスは実質
的に同じであり、通常５００オ一ム以上である。

ラッチ・セット１３のラッチ回路はインピーダンス変換
のために使用されるトランジスタースイッチ・チューン
のセット１７に対する入力接続回路として動作する。ラ
ッチの出力はセット１７のそれぞれのチェーンを介して
出力接続回路、図示例ではＲ−２Ｒ抵抗はしご形回路網
１８のそれぞれの並列枝路に結合される。チェーン４の
ような各チェーンには複数のトランジスタースイッチ、
図示例では第１図のスイッチ５のような反転スイッチが
複数個含まれる。複数のトランジスタ・スイッチは縦続
接続されて、ラッチ・セット１３から回路網１８への１
ビツト位置の信号の非同期伝搬のための伝送路を形成す
る。後で示すように、各スイッチとしてＣＭＯ８反転ス
イッチを用いることが好ましい。しかし、チェーン内の
１つ以上のスイッチをナンド・ゲート、ナア・ゲート、
伝送ゲート等の他の形式の論理スイッチで構成してもよ
い。

回路網１Ｂは受けたビット並列のディジタル信号ワード
を対応する相次ぐアナログ信号サンプルまたはアナログ
信号値に変換し、これはディジタル・アナログ変換器の
出力端子１９に現われる。

回路網１８は基本的に周知のＲ−２Ｒ構成の回路網であ
るが、後で述べるように変換器の直線性の改良とバーデ
コーダ１２の機能の両方が得られるように修正されてい
る。

出力端子１９の信号は二重終端された同軸ケーブル２０
のような伝送線路を介して出力すなわち利用回路（図示
しない）に結合される。同軸ケーブルを介して利用回路
を駆動する多ビットで低出力インピーダンスのＤＡＣに
高い速度と精度を必要とするような典型的な利用回路に
は、機械制御のためのロボット型の用途と遠隔位置から
のテレメータ精密データの結合が含まれる。終端抵抗２
１および２２はそれぞれケーブル２０の中心導体の入力
端と出力端をアースに接続し、それらの抵抗値はたとえ
ば特性インピーダンスが７５オームのケーブルの場合に
は７５オームである。

再びバーデコーダ１２について考えると、これはスイッ
チ・チェーン・セット１７にトランジスタ・スイッチを
用いることによって生ずるアナログ出力信号歪の影響を
低減すると共に、完全２進符号化信号の場合のインピー
ダンス変換と比べてスイッチ・チェーンを具現するのに
必要な半導体の面積を小さくするために設けられる。上
記の歪減少は、最悪条件のもとで、すなわちＤＡＣのレ
ンジ中央のレベルを横切る２進コード表示の伝送に於い
て状態を変化しなければならないチェーン・セット１７
の最終段スイッチの数を減らすことによって得られる。

図示例で用いられる反転ＣＭＯＳトランジスタ・スイッ
チは後で詳しく説明するように非対称スイッチング特性
を示すことが知られている。これらの非対称特性によっ
て、変換器のアナログ出力に望ましくない信号レベルの
伝送時間および振幅のエクスカーション（ｅｘｃｕｒｓ
ｌ。

ｎ）が生じることがある。しばしばＤＡＣは非常に高い
ワード伝送速度のディジタル信号に対して動作しなけれ
ばならないので、それらのエクスカーションの影響が各
サンプル時間のかなりの部分を費した後に消散し、その
結果アナログ出力に望ましくない歪が生じる。最新のＣ
ＭＯＳスイッチを使ったときのこのような高ワード伝送
速度は、数十メガヘルツの範囲のワード伝送速度、たと
えば４０Ｘ１０”ツー１フ秒の速度である。

今述べた伝送時間のエクスカーションの影響を軽減する
には、データ信号源１１からの信号の最上位の少なくと
も何ビットか、図示例では３ビツトをいわゆる「バー（
ｂａｒ　）　Ｊフォーマットに復号して、入力情報がそ
の可能な値の範囲を順次進むときに状態が変わるビット
の数を最小限にする。

出力端子１９に与えられる電流の大きな変化は２進符号
化された最上位の３ビツト位置で生じる。

端子１９に於けるアナログ信号に所定のステップ状の変
化を生じさせる場合、２進符号化された３ビツトの位置
に対応するバー符号化された位置で、チェーン・セット
１７の関係する最終段スイッチが、バー符号化を行なわ
ない場合すなわち２進符号化を行なった場合のソースと
シンクの組合わせになるのではなくて、すべてソースと
なるか、またはすべてシンクとなる。このことは第４図
から明らかである。第４図はバー符号化ビットに関係す
るようなりＡＣ入力振幅の増大により１ビツト以上が高
レベルになること、すなわち電流のソースを必要とする
ことを示している。同様に、入力振幅の減少により１ビ
ツト以上が低レベルになること、すなわち電流のシンク
を必要とする。これに対して同じ３ビツトが２進符号化
されている場合には、シーケンスのレンジ中央の点を通
過する増加に対して３ビツト全部が同時に状態を変え、
第３図に示すように１つのソースの電流と２つのシンク
の電流との差を出力端子１９に与える。バーコードは周
知の交差結合（ツイスト）型リングカウンタ、ジョンソ
ン（Ｊｏｈｎｓｏｎ　）カウンタまたはメビウス（Ｍｏ
ｅｂｉｕｓ　）カウンタの出力の１サイクルに類似して
いる。これらはすべて、最下位のすべてが“０“のパタ
ーンから始まって、サイズが起きくなるすべてが“１”
のパターンがＬＳＢ位置からＭＳＢ位置に向って動くよ
うに見える信号状態の逐次パターンに特徴がある。

第２図は２進符号化ビットＮ５、Ｎ６およびＮ７を対応
する７つのバー符号化ビットＢ５Ａ、Ｂ６Ｂ、Ｂ６Ａ％
Ｂ７Ｄ、Ｂ７ＣＳＢ７Ｂ、Ｂ７Ａ（後の方はど上位）に
復号するデコーダ１２を構成する論理回路の一形式の回
路図である。各バー符号化ビットに対して２段階の論理
を使用することにより、デコーダのすべてのビット回路
の径路で信号伝搬遅延が実質的に等しくなる。バー符号
化ビットに３桁の参照符号を用いることにより、バー符
号化ビットとはしご回路網１８のそれに対応する２進レ
ベルの並列枝路回路の処理との対応性を容易にしている
。

各バー符号化ビットを求めるためのプール代数式は次の
通りとなる。これは下位から上位へのビット順に記して
あり、第２図の論理回路の動作も表わしている。

Ｂ５Ａ−Ｎ７＋Ｎ６＋Ｎ５ ８６Ｂ−Ｎ７＋Ｎ６ Ｂ６Ａ−Ｎ７＋　　（Ｎ６　　争　Ｎ５）７Ｄ−Ｎ７ ８７　Ｃ−Ｎ　７・　（Ｎ６＋Ｎ５） ８７Ｂ−Ｎ７争Ｎ６ Ｂ７Ａ−Ｎ７・Ｎ６・Ｎ５ 第３図および第４図はそれぞれデコーダ１２への２進符
号化ビット状態入力およびデコーダからのバー符号化ビ
ット状態出力をそれぞれＤＡＣ入力振幅サンプル値に対
して示す信号状態図である。

第４かられかるようにどのサンプル値に対するバーコー
ド・パターンでも　１１１１１のビットが連続し、“０
“のビットが連続する。与えられたどのサンプル値表現
でもビット状態“１”と“０“の間の遷移は１つ以下で
あり、表現し得る値のシーケンスでは１つの値から隣接
の値への変化には１つのビット状態の遷移しか含まれな
い。特に注意すべきことは、（２進の場合の）最悪状態
、すなわち図示の８ビツトの例で値１２７と１２８との
間のレンジ中央での遷移において、状態を変えるバー符
号化ビットがビットＢ７Ｄのみであることである。もち
ろん相次ぐ２つのサンプル時点の間に入力サンプル値が
３１（すべてのビットが“０“）から２５５（すべての
ビットが“１”）に変った場合、１回の動作で７つのバ
ー符号化が状態を変えるのに対して、２進符号化ビット
は１回の動作で３ビツトしか状態を変えない。しかしこ
こに述べる形式の多ビットの信号によるインピーダンス
変換を必要とするシステムでは、ディジタル入力の上位
の３つの２進符号化ビットに対するバーコード・シーケ
ンスで逐次的な２レベル・ステップ以上を含むような単
一ステップ・アナログ・サンプル・レベル変化を含む大
きなエクスカーションの発生が通常、帯域制限によって
防止される。

前に述べたように、ラッチ・セット１３は１２個のクロ
ック作動式り形フリップフロップ回路（図示していない
）を含む。このような各フリップフロップはデータ入力
接続部、このデータ入力の信号をサンプリングするよう
にフリップフロップを作動するためのクロック入力接続
部、および真とその反転の出力接続部が設けられ、セッ
ト１３では真の出力接続部だけが用いられる。これらの
フリップフロップ回路の各々の出力インピーダンスの実
部すなわちコンダクタンス部は通常５００オームのオー
ダである。しかし、二重終端された同幅ケーブルを駆動
するのに増幅器を必要としない低抵抗はしご形回路網で
は、インピーダンス不整合によって反射の問題が生じな
いようにケーブルを駆動するために出力インピーダンス
がずっと小さくなければならない。この低抵抗回路網は
その個々の並列枝路に対する対応する低出力インピーダ
ンス源、すなわちＤＡＣの本質的に単調動作による直線
性を損なわないインピーダンスを用いて駆動しなければ
ならない。したがって、各チェーンの伝搬遅延を実質的
に等しくしながら低抵抗はしごの各並列枝路を駆動する
ために必要な電流レベルを作るためにＣＭＯＳスイッチ
・チェーンのセット１７が設けられる。最終段のすべて
のスイッチをほぼ同時に動作させるため伝搬遅延が等し
くなければならない。

スイッチ・チェーンの説明を続ける前に、ここでは抵抗
はしご形回路網１８について若干詳しく説明する。回路
網１８は基本的には通常のＲ−２Ｒはしご形回路網であ
って、それにバーデコーダ１２が使用できるようにいく
つかの変更を加えたものである。このようなはしご形回
路網では相対抵抗値Ｒのレール抵抗（３２，３６等）が
回路網のアナログ出力端子１９とアースとの間に直列に
接続される。このようなレール抵抗はＤＡＣに対する２
進符号化された入力ワード・ビット信号の各隣接対に対
する並列枝路抵抗接続点の間に１つづつ設けられる。更
に、Ｒ−２Ｒはしご形回路網で通常行なわれるように、
最下位のレール抵抗４９とアースとの間に２Ｒの抵抗５
１が設けられる。

はしご回路網の相対抵抗値２Ｒの各並列枝路（５０，５
６等）はレール直列接続部内の共通回路点に接続された
１つ以上の抵抗として実現される。２進符号化された各
ディジタル入力は、２つのレール抵抗端子のうちアース
から電気的により離れた方のレール抵抗端子に接続され
た相対抵抗値２Ｒの並列枝路抵抗に印加される。ケーブ
ル２０の終端抵抗２１および２２がそれぞれ７５オーム
である（ケーブル２０の両端を７５オームで終端して３
７．５オームの静的負荷に相当する）用途では、はしご
形回路網のレール抵抗Ｒの値は約１５０オームであり、
並列枝路抵抗２Ｒの値は３００オームであり、基準電圧
源は５ボルトであり、このためはしご形回路網は二重終
端された７５オームのケーブル２０に１ボルトのフルス
ケール電圧を供給する。

第１図に示すように、場合によっては２Ｒの実効並列枝
路抵抗を形成するために複数の並列の抵抗を用いること
により７つのバー符号化ビットをはしご重み付け方式に
適合させる。これらの抵抗は等価回路で見ればそれぞれ
並列回路内にあると考えられる。というのは、各抵抗が
常にその駆動スイッチ・トランジスタの一方または他方
および基準電源接続部を介してアース帰線に接続される
からである。したがって、チェーン・セット１７の出力
に現われる４つの最上位のバー符号化ピッ）Ｂ　７Ａ乃
至Ｂ７Ｄは４個のレール抵抗３１に結合される。この４
個のレール抵抗３１はそれぞれ抵抗値が８Ｒであり、こ
れらの抵抗は全て同じ電気的な点、すなわち出力端子１
９に隣接し、且つレール抵抗３２の（図面上の）最上部
にある点でレール抵抗の直列回路組合せに接続される。

同様に、チェーン・セット１７の出力に現われるバー符
号化ビットＢ６ＡおよびＢ６Ｂはそれぞれ抵抗値が４Ｒ
の２個の並列枝路抵抗３３を介してレール抵抗３２と３
６の間の共通電気点でレール抵抗の直列回路組合わせに
接続される。最後に、チェーン・セット１７の出力に現
われるバー符号化ビットＢ５Ａは抵抗値２Ｒの通常の並
列枝路抵抗３７を介してレール抵抗３６と３８との間の
共通電気点でレール抵抗の直列回路組合わせに接続され
る。バー符号化機能を追加した場合のはしご形回路網の
Ｒ−２Ｒ抵抗関係は、図示のバー符号化を介在させるこ
となく入力の２進符号化ビットの８ビット全部を印加す
るようにしたものと変らない。

低抵抗Ｒ−２Ｒはしご形回路網の個々の抵抗の製造許容
差は並列枝路抵抗とレール（直列枝路）抵抗との間のＲ
−２Ｒ比が精密に維持されている限り厳しくない。この
比は集積回路製造プロセスで維持するのは通常比較的容
易であるが、並列枝路を駆動するために接続されたスイ
ッチの出力インピーダンスが並列枝路の相対抵抗値２Ｒ
−３００オームに対してかなりの大きさの抵抗を含んで
いる場合には乱される。８ビツトに対して５１２分の１
より良い全体の直線性が要求されるとき、この例で使用
されるＭｏＳトランジスタは、上記の３００オームの並
列枝路抵抗と比べてまだかなり大きい５乃至２０オーム
の最大導通抵抗を持つ。

２Ｒ−３００オーム（最大抵抗）の例では、ＬＳＢスイ
ッチ５５は相対抵抗値３２ｒを持つ。この相対抵抗値３
２ｒは２Ｒ−３００と同じオーダの大きさとなるべきで
ある。この例では、正確さをあまり損なうことなく２０
オームまでのスイッチ抵抗を使うことができる。

第１図に於いて、適切にＤＡＣ全体を動作させるため、
はしご形回路網１８の各並列枝路抵抗は使用する２進コ
ードまたはバーコードのいずれかによるディジタル信号
情報状態に応じて所定の電流レベルまたは低インピーダ
ンス接地（ゼロ電流レベル）を受ける。したがってＤＡ
Ｃ動作動作定常並列枝路抵抗と直列にスイッチ抵抗が存
在する。

図示例で用いているＣＭＯＳトランジスタの場合、この
スイッチ抵抗はトランジスタのデバイス幅Ｗすなわちゲ
ート端子幅の関数である。デバイス半導体材料の上に設
置されているゲート端子の幅が広い程、デバイスの導通
抵抗ｒが小さくなり、デバイスのコンダクタンスＧが大
きくなる。第５図および第６図は代表的なＭＯＳ）ラン
リスタについてその幅寸法を示し、第７図はこのような
トランジスタを用いて縦続接続した反転スイッチを構成
した例を示す。

第５図および第６図はそれぞれ、トランジスタの本体３
９にＰ形の導電形の材料を使用し、２つの隣接したＮ形
材料の拡散領域４０おらび４１、すなわちドレーンとソ
ースの拡散領域を有するＭＯＳ）ランリスタの上面図と
断面図である。絶縁材料の層４２がデバイスの拡散領域
側の上に重なり、それぞれの拡散領域に対するドレーン
とソースのリード用の窓があけられている。図示しない
がたとえば二酸化シリコンのような絶縁材料の一部の上
のゲート金属化部４３がトランジスタ本体を囲み、デバ
イス幅Ｗを規定する。デバイス幅Ｗはデバイスの導通抵
抗と種々のデバイス寄生容量をきめる。これらの抵抗値
および容量値は出力インピーダンスが異なるが信号伝搬
遅延が実質的に等しいインピーダンス変換を達成するた
めにチェーン・セット１７を構成する際に都合よく用い
られる。Ｎ形トランリスタは第５図および第６図に示す
のと同じ構成であるが、Ｐ形材料とＮ形材料の位置が入
れかわっている。

第７図はチェーン・セット１７で用いられるような任意
の１対のＣＭＯＳスイッチ４６および４７を示す。スイ
ッチ４６は直列に接続されたＰ形トランリスタ６９とＮ
形トランジスタ７０で構成される。スイッチ４７は直列
に接続されたＰ形トランリスタ６４とＮ形トランリスタ
６５で構成される。ＣＭＯＳトランジスタのかわりに相
補的なバイポーラ・トランジスタを用いることもできる
。

更にこの２個のスイッチはリード５８および５９により
正の基準電圧源＋ＲＥＦとアースとの間に接続される。

この基準電圧源とアースは第１図のセット１７の各スイ
ッチに含まれているものである。寄生ゲート・ソース容
ＪｌＩＣ９Ｓおよびゲート・ドレーン容ｆｆ１ｃ、　、
　、ならびに図示した駆動スイッチ４６および被駆動ス
イッチ４７の出力インピーダンスの導通抵抗部ｒｄｒお
よびｒ、。は第７図に破線で概略表現されている。各ス
イッチの信号入力はスイッチ４７について「６０」で示
したような入力リードを介してトランジスタ・ゲート端
子に並列に与えられる。出力はトランジスタ・ドレーン
端子から並列に出カリードロ１に与えられる。

スイッチの入力信号は実質的に開放回路の高入力抵抗を
持つトランジスタ・ゲート端子に与えられ、基準電圧と
比べて高い２値信号状態または低い２値信号状態をとる
。入力が高信号状態のとき、Ｎ形トランリスタはターン
オンし、Ｐ形トランリスタはターンオフする。この導通
状態により、両トランジスタよりなるスイッチが別の１
つのスイッチを駆動するものである場合にはその出力り
一部６１はアース電位になり、また該スイッチがはしご
形回路網の並列枝路抵抗を駆動するものである場合には
その導通しているトランジスタの内部導通抵抗ｒによる
電圧降下分に対応する任かに正の電圧がその出カリード
ロ１に現われる。他方、入力が低信号状態のときは、Ｐ
形トランリスタはターンオンし、Ｎ形トランリスタはタ
ーンオフする。この導通状態のとき、そのスイッチが別
の１つのスイッチを駆動するものである場合にはその出
カリードロ１は基準電圧レベルとなり、また該スイッチ
がはしご形回路網の並列枝路抵抗を駆動するものである
場合にはその導通しているトランジスタの導通抵抗ｒに
よる電圧降下分だけ基準電圧より低い電圧が出カリード
ロ１に現われる。

周知のようにＰＭＯＳトランジスタとＮＭＯＳトランジ
スタは若干異なる方法で製造されるので、それぞれの導
通抵抗は少し違っていることが多い。

この差はデバイスの各製造バッチを通じ、また各バッチ
の各チップのすべてのトランジスタを通じて一様である
が、各バッチにおいてＰＭＯＳトランジスタとＮＭＯＳ
ｈＭＯＳトランジスタがより大きい導通抵抗を持つか予
測することはできない。

ＭＯＳトランジスタの全出力抵抗ｒもトランジスタのゲ
ート幅Ｗに正比例して変化し、コンダクタンスＧは逆比
例して変化する。同様にトランジスタの容ｆｆ１Ｃ，，
，およびＣ９ｄもトランジスタのゲート幅Ｗに正比例し
て変化する。

次にそれぞれの並列枝路を駆動するスイッチに対するは
しご形回路網の動作をより詳細に調べて、スイッチの抵
抗がＲ−２Ｒ比の精度に及ぼす静的な影響について検討
する。線形はしご形変換機能について、スイッチ抵抗を
無視した場合を考えると、第１図でレール端子たとえば
レール端子４８からはしご回路の接地端に向って見た抵
抗値は−対の並列枝路の大きさ（２Ｒ）の抵抗、すなわ
ち抵抗５０および５１を並列にした実効抵抗値である。

この実効抵抗値は次の形で表わすことができる。

（Ｒｓ　ｏ　）　Ｘ　（Ｒｓ　１） Ｒｅ４８”□ （Ｒｓ　ｏ　＋Ｒｓ　＋　） これは抵抗５０と５１の値が等しいので次のようにレー
ル抵抗値Ｒとなる。

Ｒｅ４８−Ｒ はしごの次の上の段のレール端子５２から見た新しい実
効抵抗値は次のように表わされる。

（Ｒｓｓ）Ｘ（Ｒ４ｓ＋Ｒｅ４ｇ） Ｒｅ　５２　””□ （Ｒｓｓ　＋　［Ｒａ　ａ　＋Ｒｅ４ｇ］）これは、前
の実効抵抗値Ｒｅ４ｇと抵抗値Ｒ４９の和が並列枝路の
抵抗値２Ｒと等しくなり、かつ抵抗５６の抵抗値と等し
くなるので、次のようにレール抵抗値となる。

Ｒｅ　Ｓ　２　”Ｒ ける実効抵抗値はスイ・ソチ出力抵抗を無視するとＲの
値に等しくなる。

現在の技術状態に於ける最大の幅の実用的なスイッチの
導通抵抗「すなわちスイ・ソチ出力インピーダンスの実
部は約１オーム乃至３オームである。

この値は上記の並列枝路の抵抗値２Ｒの３００オームに
対して明らかにかなり大きな値である。（よしご形関数
の直線性は、必要なＲ−２Ｒ関係を歪ませるこのように
かなり大き０スイツチ抵抗（こよって損なわれることが
わ力）つた。し力）し以下番こ述べるようにこの悪影響
は適切な補償回路４ＪＩ成によってかなり低減すること
ができる。

１つの補償ステップは、はしご形回路網のレール抵抗５
１とアースとの間番こＮ形トランリスタ５７を接続して
、その導通抵抗値ｒｓ７を、並Ｗｌ枝路抵抗５０を駆動
するチェーンの最終段スイッチ５５の導通抵抗値ｒｓｓ
と等しくすることである。

トランジスタ５７のゲート端子（よ第６図のスイ・ソチ
のＮ形トランリスタをターンオンするため番こ使用され
るのと同じ電圧の正の電圧源５８によって永久的にバイ
アスされる。このようにして、実効抵抗値Ｒ６ａＢを作
る並列回路の各々が等しい値（「５７とｒｓ５）スイッ
チ抵抗と等しい値（２Ｒ）の並列枝路抵抗（５１と５０
）よりなり、したがって等しい合計抵抗値を有する。こ
の同じスイッチ抵抗の値をここでは便宜上ｒｒ４ｓＪと
表わす。したがって、端子４８からアース端に向って見
た実効抵抗値Ｒ６ａ６は次のようになる。

（Ｒｓｏ　＋ｒｓｓ）Ｘ　（Ｒｓ＋　＋ｒｓｙ）Ｒｅ４
８＝ （Ｒｓｏ　＋ｒｓ５）　Ｘ　（Ｒｓ　＋　＋ｒｓ７）こ
の場合、Ｒｓ　Ｏ””Ｒｓ　＋−２Ｒでｒｓ５−ｒｓ　
７−ｒａ　８であるので、 Ｒ６ａ　Ｂ　＝　（Ｒ＋　（ｒ４ｓ　）／２）次に、は
しごの次の上の段の端子５２から見たときに同様な実効
抵抗値Ｒｅ５２を作る並列回路において抵抗値の対称性
を維持するため、並列枝路抵抗５６に接続されたスイッ
チ５４の抵抗値は端子４８から見た実効抵抗値のスイッ
チ抵抗成分（ｒ４ａ）／２に等しい値を持たなければな
らないことがわかる。並列枝路抵抗５６と直列のスイッ
チ抵抗の値はこのときｒ４Ｂ／２でなければならない。

そして端子５２に於ける新しい実効抵抗値Ｒｅ５２は Ｒ６Ｓ　２−Ｒ＋ｒａ　ｓ　／４ となる。並列枝路の相対抵抗２Ｒを駆動する各スイッチ
に対してそのスイッチ抵抗がどんな値でなければならな
いかをきめるために、上述のようなスイッチ抵抗スケー
リング・アルゴリズムを反復的に適用する。その結果、
並列枝路の位置が１つ上位に上るごとにスイッチ抵抗に
対する相対抵抗値が半減し、はしご形回路網に沿った各
ステップで実効並列抵抗値の対称性が維持される。

実用的なスイッチ抵抗値の範囲は一方の端がその用途に
とって現実的な最も広い幅を持つスイッチの抵抗によっ
て制限される。実用性を決定する２つの要因はチップ上
に充分に大きな個別のトランジスタを形成する際に使用
される半導体材料の面積と製造の困難さである。抵抗値
の範囲の他方の端は製造が現実的な最小のスイッチによ
って制限される。第１図で、上記のようにスイッチ抵抗
スケーリング・アルゴリズムを適用した例を、はしご形
回路網の抵抗に接続されたそれぞれのスイッチ、たとえ
ばスイッチ５４および５５に隣接した所“ｒ“を付した
参照記号によって示しである。

“ｒｏの左の数字はセット１７の最終段の他のスイッチ
の抵抗値と比べた抵抗値の相対的な大きさを表わす。こ
の形式の表示法では、“ｌｒ”は単位抵抗値であって、
上記の範囲内で最下位の並列枝路のスイッチに対するレ
ベルに達するまで各並列枝路のスイッチが下位になるご
とにその値を倍増できる実用的な最小の抵抗値すなわち
実用的に用い得る最も広いゲートを持つスイッチの抵抗
値に等しい。このようにして第１図では最下位の並列枝
路に対するスイッチ５５はその出力インピーダンスの実
部すなわちその出力抵抗として抵抗値３２ｒを有する。

次に上位の並列枝路のスイッチ５４の出力抵抗の値は１
６「となる。以下同様にして、はしごを上に１段あがる
ごとに並列枝路駆動スイッチの出力抵抗値が前の半分に
なり、やがてバー符号化ビットに対するスイッチに達す
る。

バー符号化ビットの中では、はしご形回路網の抵抗を駆
動するすべてのスイッチの抵抗値が１ｒである。すべて
のバー符号化ビットに対して同じ大きさのスイッチを用
いるのははしご形回路網に於けるそれらのスイッチの前
述した処理の結果である。すなわち、バー符号化された
最下位ビットＢ５Ａは上述の２進符号化ビット位置での
スイッチ抵抗スケーリングの自然の頂点として単位出力
抵抗値１ｒをそなえ、値２Ｒの単一並列枝路抵抗を駆動
する。バー符号化ビットＢ６ＡおよびＢｏ３は通常の大
きさの２倍（４Ｒ）の並列接続された並列枝路抵抗を駆
動する。そして上述のスケーリング・アルゴリズムに従
ってそれらの２個の駆動スイッチは両者の組み合わされ
たスイッチ出力抵抗値がｒ／２、すなわちビットＢ５Ａ
のスイッチのスイッチ抵抗値１ｒの半分でなければなら
ない。したがって、Ｂ６ＡおよびＢｏ３のバー符号化ビ
ットに対する並列枝路駆動スイッチの個別の出力抵抗値
はそれぞれ１ｒにして、それらの並列組合わせのスイッ
チ抵抗がｒ／２になるようにしなければならない。同様
に、バー符号化ビットＢ７Ａ乃至Ｂ７Ｄは通常の並列枝
路抵抗の大きさの４倍（８Ｒ）の並列接続された並列枝
路抵抗を駆動する。そしてそれらの４個の駆動スイッチ
の組合わせスイッチ出力抵抗値はｒ　／　４、すなわち
ビットＢ６Ａと８６Ｂのスイッチの組合わせスイッチ抵
抗値ｒ　／　２の半分になるように、それらの個々のス
イッチ出力抵抗値はすべて単位値１ｒにされる。

今述べたようなはしご形回路網の並列枝路を駆動するス
イッチの抵抗のスケーリングによって、回路網は実質的
に線形のディジタル変換を行う。

すなわち、信号源１１からの８個の入力２進符号化ビッ
トＮｏ−Ｎ７によって表わすことができる全範囲の値に
わたって、それらの２進符号化ビットによって表わされ
る値の増分毎に、ＤＡＣアナログ端子１９の信号に対応
する増分が同じ方向に生じる。バー符号化を用いない場
合、正しいスケーリングのために必要とされるスイッチ
抵抗値の範囲は信号源１１から与えられる７ビツトの２
進符号化ディジタル信号に対して１ｒがら１２８ｒまで
拡大すること、およびこのようにスイッチ出力抵抗値の
範囲がより大きくなるということにより、それらの駆動
スイッチおよびセット１７内の対応するスイッチ・チェ
ーンの関連する他のスイッチを具現するのに必要な半導
体材料の面積がずっと大きくなることに注意されたい。

スイッチ・チェーンのセット１７を更に詳しく検討する
。並列枝路駆動点に於ける上述のスイッチ抵抗スケーリ
ングははしご形回路網の動作の直線性を維持するが、必
ず生ずる並列枝路駆動スイッチのコンダクタンスの差異
により対応する寄生容量の影響に差異が生ずる。したが
って、スイッチは異なる動的な動作特性を示し、これは
以下に述べるようにチェーンの出力に無視できない影響
を生じる。

動的な動作特性の差異の第１はスイッチのコンダクタン
スの差異から生ずるスイッチ動作の時定数の差異である
。時定数の差異に対応してセット１７のチェーン間で信
号伝搬遅延に差異が生じる。

ディジタル信号ワードのビット信号に対する実質的に一
様な駆動源出力インピーダンスからそれらの信号に対す
るかなり低くて異なる変換出力インピーダンスへの所望
のインピーダンス変換を行なうために、そのセットには
複数段のスイッチが設けられる。更に、変換動作を過度
に遅らせることなく、また変換出力に支障をきたすレベ
ルのスプリアス信号エクスカーションを生ずることなく
変換を行なわなければならない。チェーンのセットは、
任意の所定の役向のチェーン間で、および任意の所定の
チェーンに沿って異なる出力コンダクタンスを持ち得る
スイッチのマトリックスである。

それらの異なるコンダクタンスはそれに対応して異なる
寄生容量を持ち、これはスイッチのマトリックスを通じ
てスイッチ動作に異なる時定数の影響を及ぼす。時定数
の差異はそれぞれのチェーンの間に伝搬遅延の差異、し
たがってセットの出力段スイッチの動作の不一致を生じ
させやすい。ある段のスイッチ動作の不一致はセット１
７によって駆動される回路に種々の問題が生じる。ＤＡ
Ｃの場合には、これらの問題の１つは忠実に再生しなけ
ればならない線形出力からアナログ出力が歪むことであ
る。

第１図では、スイッチのチェーン間の遅延を大体等しく
するために各スイッチ・チェーンに同数の段が用いられ
る。ＣＭＯＳ反転スイッチを使用する実施例では、各ス
イッチに使用される相補的な導電形のトランジスタの製
造に固有のコンダクタンスの対称性の欠如を打消す傾向
を持たせるためにこのようなスイッチを偶数段用いる。

非対称性はそれに対応した動作時定数の非対称性を生じ
るが、これは偶数段の反転スイッチにより平均化されて
除かれる。

更に、各チェーンのスイッチ出力インピーダンスの出力
コンダクタンス部はチェーンに沿ってスケーリングされ
て、出力コンダクタンスの股間比Ｆが一様になるように
する。これにより、所望の信号伝搬速度に対して最小段
数で所望のインピーダンス変換を実現することができる
。−様な比Ｆはスイッチ動作時定数を均等化し、したが
ってチャンネル間の伝搬遅延を均等化する。代数的に表
わすと、 Ｆ−Ｇｏ　ｄｎ　／Ｇｏ　ｄ　ｒ となる。但し、Ｇｏｃ＋ｎとＧＯｄｒはそれぞれスイッ
チ・チェーンに於ける被駆動段と駆動スイッチの出力コ
ンダクタンスである。セット内のスケーリングの全体的
な様子を示すため、セット１７内の各スイッチを表わす
三角形の表示の中に数字が記入しである。これから、チ
ェーン内のコンダクタンス・スケーリングの開始点が回
路網１８に対するセット１７の出力段についての上記の
抵抗スケーリングによって設定されることが理解されよ
う。すなわち、バー符号化ビットに関連した最終段のス
イッチはすべて単位出力抵抗１ｒであり、したがってこ
れらは三角形のスイッチ表示の中の数字３２で表わした
最大コンダクタンスを持つ。

その点から最終段スイッチの抵抗値は３２ｒまでスケー
ルアップされるが、その対応する最終段のコンダクタン
スはスイッチ５５の単位コンダクタンス“１″までスケ
ールダウンされる。

使用すべき比Ｆの正確な値は余り重要ではなく、チェー
ン・セット１７の用途が異なれば違ってもよい。Ｆの値
が大きいと、より大きなグリッチ（ｇｌｌｔｃｈ）が生
じやすい。すなわち、更に詳しく説明するように、ディ
ジタル・アナログ変換器に望ましくないアナログ出力信
号エクスカーションが生じやすい。サンプル期間の一部
の間にグリッチが消散し得るほど低い動作速度では、グ
リッチの大きさはあまり問題とならない。低速動作たと
えば約１メガヘルツの場合、１０近くのＦの値で充分で
ある。セット１７が約４０メガヘルツのサンプル速度で
動作するＤＡＣの一部である実施例の場合、２のＦの値
で良好に動作することがわかった。セット１７の三角形
のスイッチ表示の中の数字によって示すように、バー符
号化ビットに関連したチェーンのすべてのスイッチは、
コンダクタンスが出力段の“３２″から中間の４段を通
って入力段で１″となるようにスケーリングされて、比
Ｆ−２を満足する。バイポーラ・トランジスタのスイッ
チを用いた場合には、どんな用途でもＣＭＯＳスイッチ
の場合よりＦの値は高くなる。

セット１７のすべての入力段スイッチたとえばスイッチ
５は単位コンダクタンス“１”が割り当てられるので、
２進符号化ビット位置に対するチェーンでは、比Ｆ−２
を一様に使用し、かつ前に述べた出力段についてのコン
ダクタンス（抵抗）のスケーリングを満足するように何
らかの処置をとらなければならない。この問題はチェー
ン内のＦ−２を満足しない対の段、たとえばビットＮ４
のチェーンの対のスイッチ６２および６３で生じる。こ
れを解決するため、被駆動段にダミー負荷スイッチ６６
を付加し、その段のコンダクタンスを伝送路内のスイッ
チ６３とダミー負荷スイッチに分割する。　ダミー負荷
スイッチ６６の入力はスイッチ６２から並列に駆動され
るように接続されるが、その出力は同じチェーン伝送路
の他のどの伝送路内スイッチも駆動しない。後述するよ
うにダミー負荷スイッチにそれ自身のスイッチ負荷を設
けてもよいが、チェーンの入力と出力との間のチェーン
伝送路の中ではない。第１図でわかるように、スイッチ
６３の出力コンダクタンスはその被駆動スイッチ６７に
対して比Ｆ−２を満足する。スイッチ６３のチェーン段
の全出力コンダクタンス、すなわちスイッチ６３および
６６の全コンダクタンスはその駆動段スイッチ６２に対
して比Ｆ−２を満足する。ダミー負荷スイッチを適用す
るこの手法はどんなチェーンが与えられても必要な回数
だけ同様に適用される。ＬＳＢのスイッチ５５のチェー
ンでは５回使用されていることは明らかである。

用途によっては、チェーン・セットの出力段の動作の付
加的な精度が必要であり、これは各ダミー負荷スイッチ
にもう１つのスイッチ段、すなわちスイッチ６６によっ
て駆動されるスイッチ６８を付加することによって得ら
れる。その理由はスイッチ動作の速度がその負荷の容量
によって部分的にきまるからである。したがって、スイ
ッチ６２の負荷を精密に固定するため、その被駆動スイ
ッチ６３および６６の負荷をともにほぼ同一にする。更
に精度を上げるためスイッチ６８に付加的な負荷を設け
ることもできるが、通常は必要でない。

時定数の影響の差異とは別の、もう１つの動的な動作特
性は、やはり製造工程の差異の結果として各スイッチの
ＮＭＯＳトランジスタとＰＭＯＳトランジスタのスイッ
チン速度が通常かなり異なり、デバイスのどの製造バッ
チでもどちらが早いか予測できないという事実から生ず
る。スイッチング時間の差異の影響は、これらのトラン
ジスタが各スイッチ動作で交互に導通するチェーンΦセ
ット１７の最終段スイッチの出力に注意すると明らかで
あろう。この交互の導通によりはしご形回路網１８とア
ナログ出力端子１９を通って流れる電流が著しく変化す
る。最悪状態はＤＡＣの全範囲の中央点、図示例では１
２７と１２８の値の間に於けるディジタル・ワード値の
変化の時点に生じる。というのは全２進符号化表現の場
合には最上位のスイッチは一方向すなわちオン（または
オフ）に１２８単位の電流を変化させ、下位の７個のス
イッチはともに他方の方向すなわちオフ（またはオン）
に１２７単位の電流を変化させるからである。たとえば
第７図のスイッチ４７が最終段スイッチであるとすれば
、Ｐ形トランリスタがターンオンして導通したとき、こ
のＰ形トランリスタ６４は基準電源リード５８からの電
流をリード６１に供給する。Ｎ形トランリスタ６５はタ
ーンオンして導通したときスイッチ出カリードロ１がら
アース接続リード５９に電流を「引き込む」。

入カリードロ０の正の信号はＮ形トランリスタ６５をタ
ーンオンし、Ｐ形トランリスタ６４をターンオフする。

入カリードロｏのアース電位の信号はＮ形トランリスタ
６５をターンオフし、Ｐ形トランリスタ６４をターンオ
ンする。

上記２つの形式のＭＯＳトランジスタ・スイッチが同時
に起動されれば、過渡減少の影響が相殺して、残る雑音
差は許容できる。しかし、実際のトランジスタは形式に
よってスイッチング速度に差異がある。任意の１サンプ
ル時間に多数単位のＤＡＣ出力電流をターンオンする１
個または複数のトランジスタによって、消散する前に信
号サンプル時間の大部分を必要とする、大きな過渡的な
アナログ信号エクスカーション、たとえば１つのＬＳＢ
の大きさのエクスカーションの８倍以上のエクスカーシ
ョンが生ずることがある。時にグリッチ（ｇｌｌｔｃｈ
）とも呼ばれるこのようなエクスカーションが、全２進
符号化ワードの場合に値が１２７と１２８との間の両方
向の遷移を行ったときに生じる様子を第８図に示しであ
る。このようなエクスカーションの最終的な影響は遷移
の方向とケーブル２０の出力に結合された利用回路の種
類によって左右されるが、少なくとも真のディジタル入
力サンプル値を表わす平均アナログ信号を大幅に変化さ
せる。デイスプレー装置に結合されたビデオ信号の場合
には、その影響は輝度のブルーミングまたは類似した色
のデイスプレーされる物の間の分割線の強度の不自然な
増加または減少となる。チェーン・セット１７を通して
結合する前の最上位の２ビット以上のバー符号化により
、最悪状態の範囲中央の遷移時点および他の大きな２進
情報遷移時点に対してターンオンしなければならないセ
ット１７内の最終段スイッチの数が大幅に減る。この減
少によりスイッチ動作の上記ビデオ・デイスプレーに対
する影響が除去され、ＤＡＣの殆んどの用途に於いて平
均アナログ信号値の変化が許容できるレベルにまで下る
ことがわかった。

特定の用途について本発明の説明を行なったが、これは
それぞれのスイッチの駆動に別々の論理径路が必要とさ
れ、またスイッチが必ずしも一緒に動作する必要はない
が、−緒に動作しなければならないときはほぼ同時に動
作しなければならないような他の用途にも有利に用い得
ることは明らかである。

【図面の簡単な説明】

第１図は本発明によるディジタル・アナログ変換器の回
路図である。第２図は第１図の変換器に有用な２進から
バーへのデコーダ回路の論理回路図である。第３図およ
び第４図は第２図の２進からバーへのデコーダの動作を
示す信号状態図である。第５図および第６図は本発明を
実施するために用いられるＣＭＯＳトランジスタの反転
スイッチの上面図と断面図である。第７図は第１図の変
換器に用いられるＣＭＯＳスイッチ回路対を示す回路図
である。第８図はディジタル信号を変換器の抵抗はしご
形回路に結合するスイッチの非同時動作による振幅エク
スカーションを例示するためのディジタル・アナログ変
換器のアナログ出力を示す波形図である。 ［主な符号の説明コ １０・・・ディジタル・アナログ変換器、１１・・・デ
ータ信号源、１２・・・２進からバーへのデコーダ、１
３・・・ラッチ・セット、１７・・・トランジスタ・ス
イッチ・チェーンのセット、１８・・・抵抗はしご形回
路網、１９・・・アナログ出力端子、２０・・・ケーブ
ル、６６・・・ダミー負荷スイッチ。

Claims (1)

1. 【特許請求の範囲】 １、別々の伝送路の多ビット・ディジタル・ワード信号
   に対するインピーダンス変換回路に於いて、 上記ビット伝送路群の各伝送路に対する第１の出力イン
   ピーダンスの入力接続回路、 それに対して上記伝送路がそれぞれ第２のずっと低い出
   力インピーダンスを示す出力接続回路、上記各伝送路に
   あって、伝送路内で印加されるディジタル信号の２進信
   号状態によって状態が制御される縦続接続された電気ス
   イッチ群のチェーン、および 上記入力接続回路と上記出力接続回路との間にスイッチ
   の上記チェーンを結合する手段を含み、上記各チェーン
   はほぼ同じ伝搬遅延で信号を伝送するためにその伝送路
   内の縦続接続された上記スイッチを同数含んでおり、 上記各チェーンの上記縦続接続スイッチがこのようなチ
   ェーンに沿ってほぼ一様にスケーリングされたスイッチ
   出力インピーダンスの実部を持っていて、上記第１およ
   び第２の出力インピーダンスの間の上記インピーダンス
   変換を達成することを特徴とする、インピーダンス変換
   回路。 ２、上記伝送路群の少なくともいくつかの伝送路の上記
   出力インピーダンスが上記伝送路群の他の伝送路のこの
   ようなインピーダンスと異なる、請求項１記載のインピ
   ーダンス変換回路。 ３、上記の少なくともいくつかの伝送路の出力インピー
   ダンスの抵抗部分が２進の上位の伝送路になるにつれ２
   進の重みが少なくなるような２進重み付けでスケーリン
   グされている、請求項１記載のインピーダンス変換回路
   。 ４、上記伝送路群の複数の付加的な伝送路（以後複数伝
   送路と呼ぶ）の出力インピーダンスの抵抗部分が等しく
   、かつ 上記複数伝送路がそれぞれのグループに２進重み付けさ
   れた伝送路を含む少なくとも２つのグループに分割され
   、これにより各グループの伝送路の出力インピーダンス
   の組合わせ並列抵抗部分が上記の２進重み付け抵抗スケ
   ールの異なる延長部に合うようにした、請求項３記載の
   インピーダンス変換回路。 ５、上記スイッチ群の各スイッチが、 出力接続部、 このようなスイッチの動作を第１および第２のスイッチ
   状態の間でいずれかの方向に制御するために上記伝送路
   群の１つの伝送路でディジタル信号を受ける入力接続部
   、 第１および第２の電圧値を受ける第１および第２の電圧
   源接続部、および 上記入力接続のディジタル信号に応答して、上記第１の
   スイッチ状態では上記出力接続部を上記第１の電圧源接
   続部に結合し、上記第２のスイッチ状態では上記出力接
   続部を上記第２の電圧源接続部に結合する手段を有して
   いる、請求項１記載のインピーダンス変換回路。 ６、上記結合手段が、 それぞれソース、ゲートおよびドレーンの端子をそなえ
   た導電形の相異なる第１および第２の相補形のＭＯＳト
   ランジスタ、 上記入力ディジタル信号のそれぞれ異なるレベルに応答
   して上記トランジスタの一方または他方だけを導通状態
   にバイアスするために上記第１および第２のトランジス
   タのゲート端子を上記各スイッチの上記入力接続部に接
   続する手段、 上記トランジスタのソース・ドレーン路を上記電圧源接
   続部の間に直列に接続する手段、および上記の両方のト
   ランジスタの上記ドレーン端子を上記各スイッチの上記
   出力接続部に接続して、上記入力接続部の信号を反転し
   たものを上記出力接続部に供給する手段を有している、
   請求項５記載のインピーダンス変換回路。 ７、上記スイッチ群の各スイッチが伝送路の縦続接続の
   中で所定の順番の位置にあり、この順番の中で互いに対
   応する位置にあるスイッチのグループ毎にそれぞれスイ
   ッチ段が構成され、 上記チェーン群の各チェーンが上記スイッチ段が偶数段
   含んでいる、請求項６記載のインピーダンス変換回路。 ８、上記チェーン群のそれぞれのチェーンの互いに対応
   する位置にあるスイッチ群が上記インピーダンス変換回
   路の１段を構成し、 上記各チェーンの上記縦続接続されたスイッチの出力コ
   ンダクタンスは（ａ）上記各伝送路のチェーンの中の被
   駆動段の出力コンダクタンスと（ｂ）その被駆動段を駆
   動する前段のスイッチの出力コンダクタンスとの比Ｆを
   一様になるようにスケーリングされており、 被駆動段とその駆動スイッチとのコンダクタンス比がＦ
   と異なるチェーンの段では、該駆動段スイッチは並列駆
   動される入力をそなえた少なくとも２つのスイッチ枝路
   に分割されており、上記２つの枝路は伝送路内枝路とダ
   ミー負荷枝路よりなり、伝送路内枝路はこのようなチェ
   ーンの伝送路内にスイッチを持ち、かつ上記被駆動段に
   対してコンダクタンス比Ｆを持ち、またダミー負荷枝路
   は上記伝送路内枝路スイッチの出力コンダクタンスとの
   合計コンダクタンスが上記伝送路内枝路とダミー負荷枝
   路を並列に駆動する段スイッチに対してコンダクタンス
   比Ｆとなるようにする出力コンダクタンスを持つスイッ
   チをそなえ、上記ダミー負荷枝路は上記伝送路のそれ以
   後のスイッチを駆動しない、請求項１記載のインピーダ
   ンス変換回路。 ９、上記コンダクタンス比Ｆの値が２である、請求項８
   記載のインピーダンス変換回路。 １０、少なくともいくつかの伝送路の上記伝送路内枝路
   の最終段スイッチの上記出力コンダクタンスが上記伝送
   路群の他の伝送路のこのようなコンダクタンスと異なっ
   ている、請求項８記載のインピーダンス変換回路。 １１、上記の少なくともいくつかの伝送路は、２進の上
   位の伝送路になるにつれ２進の重みが少なくなるような
   ２進重み付けでスケーリングされた、それらの伝送路内
   の最終段のスイッチの出力インピーダンスの抵抗部分を
   有する、請求項１０記載のインピーダンス変換回路。 １２、上記伝送路群の複数の付加的な伝送路（以後複数
   伝送路と呼ぶ）の出力インピーダンスの抵抗部分が等し
   く、 上記複数伝送路がそれぞれのグループに２進重み付けさ
   れた伝送路を含む少なくとも２つのグループに分割され
   、これにより各グループの伝送路群の最終段の伝送路内
   スイッチの出力インピーダンスの組合わせ並列抵抗部分
   が上記の２進重み付けスケールの互いに異なる延長部に
   合うようにした、請求項１１記載のインピーダンス変換
   回路。 １３、上記ダミー負荷枝路の各々が上記ダミー負荷スイ
   ッチによって駆動される少なくとも１つの他のスイッチ
   を含んでおり、該他のスイッチは上記伝送路のスイッチ
   を駆動せず、上記ダミー負荷スイッチと該他のスイッチ
   の出力コンダクタンスは上記の比Ｆを満足する、請求項
   ８記載のインピーダンス変換回路。