JPH01165212A - 多ビット並列ディジタル信号回路用のインピーダンス変換回路 - Google Patents
多ビット並列ディジタル信号回路用のインピーダンス変換回路Info
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- JPH01165212A JPH01165212A JP63250053A JP25005388A JPH01165212A JP H01165212 A JPH01165212 A JP H01165212A JP 63250053 A JP63250053 A JP 63250053A JP 25005388 A JP25005388 A JP 25005388A JP H01165212 A JPH01165212 A JP H01165212A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 54
- 238000006243 chemical reaction Methods 0.000 claims abstract description 31
- 230000000295 complement effect Effects 0.000 claims description 4
- 230000007423 decrease Effects 0.000 claims description 2
- 230000008878 coupling Effects 0.000 claims 4
- 238000010168 coupling process Methods 0.000 claims 4
- 238000005859 coupling reaction Methods 0.000 claims 4
- 230000008054 signal transmission Effects 0.000 abstract description 5
- 230000000694 effects Effects 0.000 description 16
- 230000008859 change Effects 0.000 description 10
- 230000001934 delay Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000009466 transformation Effects 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 229920005994 diacetyl cellulose Polymers 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 101100015484 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GPA1 gene Proteins 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 244000144992 flock Species 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Amplifiers (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の分野]
本発明は信号供給回路の出力インピーダンスを、所定の
異なる負荷インピーダンスを駆動するのに適したインピ
ーダンス・レベルに変換する回路に関するものである。
異なる負荷インピーダンスを駆動するのに適したインピ
ーダンス・レベルに変換する回路に関するものである。
更に詳しく述べると、本発明は並列信号伝送路の多ビッ
ト・ディジタル・ワード信号に対するこのような変換回
路に関するものである。
ト・ディジタル・ワード信号に対するこのような変換回
路に関するものである。
[発明の背景コ
古典的なインダクタンス性のインピーダンス変換装置は
あまりにかさばるので殆んどの半導体集積回路システム
に用いるのに適していない。また、それと同等の電子回
路はかなり複雑であるので、多くの用途では実現するの
にコストがかかり過ぎる。トランジスタのエミッタ・ホ
ロワのような、インピーダンス変換に使用され得る他の
能動電子回路では、トランジスタ接合電圧のオフセット
や比較的大きいエミッタ回路抵抗の取扱いに問題がある
。
あまりにかさばるので殆んどの半導体集積回路システム
に用いるのに適していない。また、それと同等の電子回
路はかなり複雑であるので、多くの用途では実現するの
にコストがかかり過ぎる。トランジスタのエミッタ・ホ
ロワのような、インピーダンス変換に使用され得る他の
能動電子回路では、トランジスタ接合電圧のオフセット
や比較的大きいエミッタ回路抵抗の取扱いに問題がある
。
システムによっては、出力インピーダンスが比較的高い
信号源ラッチ・レジスタから出力インピーダンスが比較
的低い負荷に並列に多ビット會ワードを表わすディジタ
ル信号を送らなければならない。このような状況はたと
えばアナログ信号フォーマットとディジタル信号フォー
マットとの間の変換を行なうための回路およびトラック
ホールド回路で生じ得る。
信号源ラッチ・レジスタから出力インピーダンスが比較
的低い負荷に並列に多ビット會ワードを表わすディジタ
ル信号を送らなければならない。このような状況はたと
えばアナログ信号フォーマットとディジタル信号フォー
マットとの間の変換を行なうための回路およびトラック
ホールド回路で生じ得る。
単一の信号伝送路でインピーダンス変換を行なうため、
CMOS トランジスタ・スイッチのようなトランジス
タ・スイッチを縦続接続したチェーンを使うことが知ら
れている。しかし、並列信号路の多ビツト信号伝送で必
要となるようなインピーダンス変換マトリックスに上記
のようなスイッチ・チェーンを複数個設けた場合、種々
のトランジスタ特性によってチェーンの間に通常許容で
きない信号伝搬遅延の差と望ましくない利用回路の動作
現象が生じることがわかった。
CMOS トランジスタ・スイッチのようなトランジス
タ・スイッチを縦続接続したチェーンを使うことが知ら
れている。しかし、並列信号路の多ビツト信号伝送で必
要となるようなインピーダンス変換マトリックスに上記
のようなスイッチ・チェーンを複数個設けた場合、種々
のトランジスタ特性によってチェーンの間に通常許容で
きない信号伝搬遅延の差と望ましくない利用回路の動作
現象が生じることがわかった。
[発明の要約]
本発明の一面では、インピーダンス変換のために縦続接
続されたトランジスタースイッチの複数のチェーンを用
いて、各チェーンの信号伝送路に同数のトランジスタ・
スイッチを含めることにより上記の遅延の差異等の影響
を軽減する。チェーン内のスイッチの状態は各チェーン
の伝送路内でスイッチに印加される入力信号の2進信号
状態によりて制御される。スイッチ出力インピーダンス
の実部はチェーンに沿ってほぼ一様にスケーリング(s
eal lng)される。
続されたトランジスタースイッチの複数のチェーンを用
いて、各チェーンの信号伝送路に同数のトランジスタ・
スイッチを含めることにより上記の遅延の差異等の影響
を軽減する。チェーン内のスイッチの状態は各チェーン
の伝送路内でスイッチに印加される入力信号の2進信号
状態によりて制御される。スイッチ出力インピーダンス
の実部はチェーンに沿ってほぼ一様にスケーリング(s
eal lng)される。
本発明の別の1つの面では、被駆動段出力コンダクタン
スと駆動段スイッチ出力コンダクタンスとのスケーリン
グ比Fをスイッチの複数のチェーンのすべてにわたって
用いる。比Fがすべての段の対で一様に使用しようとし
て選ばれた値よりも小さい値になるようなチェーンの膜
対では、スイッチ対の被駆動段の出力コンダクタンスが
伝送路内スイッチと少なくとも1個のダミー負荷スイッ
チに分けられる。この際、伝送路内スイッチとダミー負
荷スイッチのコンダクタンスの組み合わせと同じチェー
ンの前段の駆動スイッチのコンダクタンスとの比Fが所
望の値となるように伝送路内スイッチのコンダクタンス
が設定される。
スと駆動段スイッチ出力コンダクタンスとのスケーリン
グ比Fをスイッチの複数のチェーンのすべてにわたって
用いる。比Fがすべての段の対で一様に使用しようとし
て選ばれた値よりも小さい値になるようなチェーンの膜
対では、スイッチ対の被駆動段の出力コンダクタンスが
伝送路内スイッチと少なくとも1個のダミー負荷スイッ
チに分けられる。この際、伝送路内スイッチとダミー負
荷スイッチのコンダクタンスの組み合わせと同じチェー
ンの前段の駆動スイッチのコンダクタンスとの比Fが所
望の値となるように伝送路内スイッチのコンダクタンス
が設定される。
少なくとも、相補的な導電形のトランジスタ・スイッチ
が用いられ、またインピーダンス整合されたディジタル
・ワード信号に対応するアナログ信号の精度が高いこと
を必要とする用途では、同数のスイッチ段が用いられる
。このようにして、使用される各スイッチのそれぞれの
導電形のトランジスタによって生じる出力コンダクタン
スの対称性の欠如がスイッチのチェーン全体を通る信号
伝搬の間に相殺される。
が用いられ、またインピーダンス整合されたディジタル
・ワード信号に対応するアナログ信号の精度が高いこと
を必要とする用途では、同数のスイッチ段が用いられる
。このようにして、使用される各スイッチのそれぞれの
導電形のトランジスタによって生じる出力コンダクタン
スの対称性の欠如がスイッチのチェーン全体を通る信号
伝搬の間に相殺される。
同様により、高精度の用途では、少なくとも1つのダミ
ー負荷スイッチを、縦続接続した少なくとも2つのスイ
ッチ段で構成して、選択された比Fを満足するように第
1段に適切な負荷を加える。
ー負荷スイッチを、縦続接続した少なくとも2つのスイ
ッチ段で構成して、選択された比Fを満足するように第
1段に適切な負荷を加える。
[具体的な説明]
第1図には本発明の一実施例によるインピーダンス変換
回路17の一つの適用例を説明するためにディジタル・
アナログ変換器(DAC)10を示しである。DAC1
0の個別主要ブロックを簡単に説明することによりDA
Cの環境に於けるそれらの相互関係を示した後、これら
のブロックの各々について更に詳細に説明することによ
り本発明のいくつかの特徴と利点を示す。
回路17の一つの適用例を説明するためにディジタル・
アナログ変換器(DAC)10を示しである。DAC1
0の個別主要ブロックを簡単に説明することによりDA
Cの環境に於けるそれらの相互関係を示した後、これら
のブロックの各々について更に詳細に説明することによ
り本発明のいくつかの特徴と利点を示す。
DAC10はデータ信号源11を含み、データ信号源1
1はアースを基準とした複数ビットのディジタル信号を
ビット並列の2進コードのワードフォーマットで出力す
る都合のよい任意のものでよい。図示例では8ビツトの
ワード(本明細書では時に「サンプル」または「サンプ
ル値」と呼ぶ)が用いられ、これは並列信号NO乃至N
7を含む。
1はアースを基準とした複数ビットのディジタル信号を
ビット並列の2進コードのワードフォーマットで出力す
る都合のよい任意のものでよい。図示例では8ビツトの
ワード(本明細書では時に「サンプル」または「サンプ
ル値」と呼ぶ)が用いられ、これは並列信号NO乃至N
7を含む。
NOからN7に向う程、2進の上位となる。2進からバ
ーへのデコーダ12(以後簡単にバーデコーダと呼ぶ)
もアースを基準とし、データ信号源11の2ビツト以上
、図示例では3ビツトの最上位ビット(MSB)をラッ
チ−セット13に結合する。デコーダ12の性質と目的
について以下更に説明する。ラッチ・セット13は、デ
コーダ12からの並列な7つの出力ビットの各々に対し
、またデータ信号源11からの入力信号の5個の最下位
ビット(L S B)の各々に対して、周知のD形フリ
ップフロップ回路のようなアースを基準としたラッチ回
路を含む。フロック信号源16から周期的信号がラッチ
回路の入力に与えられるので、ラッチ回路はデータ信号
源11またはデコーダ12からの各入力を同時にサンプ
リングする。各ラッチ回路の出力インピーダンスは実質
的に同じであり、通常500オ一ム以上である。
ーへのデコーダ12(以後簡単にバーデコーダと呼ぶ)
もアースを基準とし、データ信号源11の2ビツト以上
、図示例では3ビツトの最上位ビット(MSB)をラッ
チ−セット13に結合する。デコーダ12の性質と目的
について以下更に説明する。ラッチ・セット13は、デ
コーダ12からの並列な7つの出力ビットの各々に対し
、またデータ信号源11からの入力信号の5個の最下位
ビット(L S B)の各々に対して、周知のD形フリ
ップフロップ回路のようなアースを基準としたラッチ回
路を含む。フロック信号源16から周期的信号がラッチ
回路の入力に与えられるので、ラッチ回路はデータ信号
源11またはデコーダ12からの各入力を同時にサンプ
リングする。各ラッチ回路の出力インピーダンスは実質
的に同じであり、通常500オ一ム以上である。
ラッチ・セット13のラッチ回路はインピーダンス変換
のために使用されるトランジスタースイッチ・チューン
のセット17に対する入力接続回路として動作する。ラ
ッチの出力はセット17のそれぞれのチェーンを介して
出力接続回路、図示例ではR−2R抵抗はしご形回路網
18のそれぞれの並列枝路に結合される。チェーン4の
ような各チェーンには複数のトランジスタースイッチ、
図示例では第1図のスイッチ5のような反転スイッチが
複数個含まれる。複数のトランジスタ・スイッチは縦続
接続されて、ラッチ・セット13から回路網18への1
ビツト位置の信号の非同期伝搬のための伝送路を形成す
る。後で示すように、各スイッチとしてCMO8反転ス
イッチを用いることが好ましい。しかし、チェーン内の
1つ以上のスイッチをナンド・ゲート、ナア・ゲート、
伝送ゲート等の他の形式の論理スイッチで構成してもよ
い。
のために使用されるトランジスタースイッチ・チューン
のセット17に対する入力接続回路として動作する。ラ
ッチの出力はセット17のそれぞれのチェーンを介して
出力接続回路、図示例ではR−2R抵抗はしご形回路網
18のそれぞれの並列枝路に結合される。チェーン4の
ような各チェーンには複数のトランジスタースイッチ、
図示例では第1図のスイッチ5のような反転スイッチが
複数個含まれる。複数のトランジスタ・スイッチは縦続
接続されて、ラッチ・セット13から回路網18への1
ビツト位置の信号の非同期伝搬のための伝送路を形成す
る。後で示すように、各スイッチとしてCMO8反転ス
イッチを用いることが好ましい。しかし、チェーン内の
1つ以上のスイッチをナンド・ゲート、ナア・ゲート、
伝送ゲート等の他の形式の論理スイッチで構成してもよ
い。
回路網1Bは受けたビット並列のディジタル信号ワード
を対応する相次ぐアナログ信号サンプルまたはアナログ
信号値に変換し、これはディジタル・アナログ変換器の
出力端子19に現われる。
を対応する相次ぐアナログ信号サンプルまたはアナログ
信号値に変換し、これはディジタル・アナログ変換器の
出力端子19に現われる。
回路網18は基本的に周知のR−2R構成の回路網であ
るが、後で述べるように変換器の直線性の改良とバーデ
コーダ12の機能の両方が得られるように修正されてい
る。
るが、後で述べるように変換器の直線性の改良とバーデ
コーダ12の機能の両方が得られるように修正されてい
る。
出力端子19の信号は二重終端された同軸ケーブル20
のような伝送線路を介して出力すなわち利用回路(図示
しない)に結合される。同軸ケーブルを介して利用回路
を駆動する多ビットで低出力インピーダンスのDACに
高い速度と精度を必要とするような典型的な利用回路に
は、機械制御のためのロボット型の用途と遠隔位置から
のテレメータ精密データの結合が含まれる。終端抵抗2
1および22はそれぞれケーブル20の中心導体の入力
端と出力端をアースに接続し、それらの抵抗値はたとえ
ば特性インピーダンスが75オームのケーブルの場合に
は75オームである。
のような伝送線路を介して出力すなわち利用回路(図示
しない)に結合される。同軸ケーブルを介して利用回路
を駆動する多ビットで低出力インピーダンスのDACに
高い速度と精度を必要とするような典型的な利用回路に
は、機械制御のためのロボット型の用途と遠隔位置から
のテレメータ精密データの結合が含まれる。終端抵抗2
1および22はそれぞれケーブル20の中心導体の入力
端と出力端をアースに接続し、それらの抵抗値はたとえ
ば特性インピーダンスが75オームのケーブルの場合に
は75オームである。
再びバーデコーダ12について考えると、これはスイッ
チ・チェーン・セット17にトランジスタ・スイッチを
用いることによって生ずるアナログ出力信号歪の影響を
低減すると共に、完全2進符号化信号の場合のインピー
ダンス変換と比べてスイッチ・チェーンを具現するのに
必要な半導体の面積を小さくするために設けられる。上
記の歪減少は、最悪条件のもとで、すなわちDACのレ
ンジ中央のレベルを横切る2進コード表示の伝送に於い
て状態を変化しなければならないチェーン・セット17
の最終段スイッチの数を減らすことによって得られる。
チ・チェーン・セット17にトランジスタ・スイッチを
用いることによって生ずるアナログ出力信号歪の影響を
低減すると共に、完全2進符号化信号の場合のインピー
ダンス変換と比べてスイッチ・チェーンを具現するのに
必要な半導体の面積を小さくするために設けられる。上
記の歪減少は、最悪条件のもとで、すなわちDACのレ
ンジ中央のレベルを横切る2進コード表示の伝送に於い
て状態を変化しなければならないチェーン・セット17
の最終段スイッチの数を減らすことによって得られる。
図示例で用いられる反転CMOSトランジスタ・スイッ
チは後で詳しく説明するように非対称スイッチング特性
を示すことが知られている。これらの非対称特性によっ
て、変換器のアナログ出力に望ましくない信号レベルの
伝送時間および振幅のエクスカーション(excurs
l。
チは後で詳しく説明するように非対称スイッチング特性
を示すことが知られている。これらの非対称特性によっ
て、変換器のアナログ出力に望ましくない信号レベルの
伝送時間および振幅のエクスカーション(excurs
l。
n)が生じることがある。しばしばDACは非常に高い
ワード伝送速度のディジタル信号に対して動作しなけれ
ばならないので、それらのエクスカーションの影響が各
サンプル時間のかなりの部分を費した後に消散し、その
結果アナログ出力に望ましくない歪が生じる。最新のC
MOSスイッチを使ったときのこのような高ワード伝送
速度は、数十メガヘルツの範囲のワード伝送速度、たと
えば40X10”ツー1フ秒の速度である。
ワード伝送速度のディジタル信号に対して動作しなけれ
ばならないので、それらのエクスカーションの影響が各
サンプル時間のかなりの部分を費した後に消散し、その
結果アナログ出力に望ましくない歪が生じる。最新のC
MOSスイッチを使ったときのこのような高ワード伝送
速度は、数十メガヘルツの範囲のワード伝送速度、たと
えば40X10”ツー1フ秒の速度である。
今述べた伝送時間のエクスカーションの影響を軽減する
には、データ信号源11からの信号の最上位の少なくと
も何ビットか、図示例では3ビツトをいわゆる「バー(
bar ) Jフォーマットに復号して、入力情報がそ
の可能な値の範囲を順次進むときに状態が変わるビット
の数を最小限にする。
には、データ信号源11からの信号の最上位の少なくと
も何ビットか、図示例では3ビツトをいわゆる「バー(
bar ) Jフォーマットに復号して、入力情報がそ
の可能な値の範囲を順次進むときに状態が変わるビット
の数を最小限にする。
出力端子19に与えられる電流の大きな変化は2進符号
化された最上位の3ビツト位置で生じる。
化された最上位の3ビツト位置で生じる。
端子19に於けるアナログ信号に所定のステップ状の変
化を生じさせる場合、2進符号化された3ビツトの位置
に対応するバー符号化された位置で、チェーン・セット
17の関係する最終段スイッチが、バー符号化を行なわ
ない場合すなわち2進符号化を行なった場合のソースと
シンクの組合わせになるのではなくて、すべてソースと
なるか、またはすべてシンクとなる。このことは第4図
から明らかである。第4図はバー符号化ビットに関係す
るようなりAC入力振幅の増大により1ビツト以上が高
レベルになること、すなわち電流のソースを必要とする
ことを示している。同様に、入力振幅の減少により1ビ
ツト以上が低レベルになること、すなわち電流のシンク
を必要とする。これに対して同じ3ビツトが2進符号化
されている場合には、シーケンスのレンジ中央の点を通
過する増加に対して3ビツト全部が同時に状態を変え、
第3図に示すように1つのソースの電流と2つのシンク
の電流との差を出力端子19に与える。バーコードは周
知の交差結合(ツイスト)型リングカウンタ、ジョンソ
ン(Johnson )カウンタまたはメビウス(Mo
ebius )カウンタの出力の1サイクルに類似して
いる。これらはすべて、最下位のすべてが“0“のパタ
ーンから始まって、サイズが起きくなるすべてが“1”
のパターンがLSB位置からMSB位置に向って動くよ
うに見える信号状態の逐次パターンに特徴がある。
化を生じさせる場合、2進符号化された3ビツトの位置
に対応するバー符号化された位置で、チェーン・セット
17の関係する最終段スイッチが、バー符号化を行なわ
ない場合すなわち2進符号化を行なった場合のソースと
シンクの組合わせになるのではなくて、すべてソースと
なるか、またはすべてシンクとなる。このことは第4図
から明らかである。第4図はバー符号化ビットに関係す
るようなりAC入力振幅の増大により1ビツト以上が高
レベルになること、すなわち電流のソースを必要とする
ことを示している。同様に、入力振幅の減少により1ビ
ツト以上が低レベルになること、すなわち電流のシンク
を必要とする。これに対して同じ3ビツトが2進符号化
されている場合には、シーケンスのレンジ中央の点を通
過する増加に対して3ビツト全部が同時に状態を変え、
第3図に示すように1つのソースの電流と2つのシンク
の電流との差を出力端子19に与える。バーコードは周
知の交差結合(ツイスト)型リングカウンタ、ジョンソ
ン(Johnson )カウンタまたはメビウス(Mo
ebius )カウンタの出力の1サイクルに類似して
いる。これらはすべて、最下位のすべてが“0“のパタ
ーンから始まって、サイズが起きくなるすべてが“1”
のパターンがLSB位置からMSB位置に向って動くよ
うに見える信号状態の逐次パターンに特徴がある。
第2図は2進符号化ビットN5、N6およびN7を対応
する7つのバー符号化ビットB5A、B6B、B6A%
B7D、B7CSB7B、B7A(後の方はど上位)に
復号するデコーダ12を構成する論理回路の一形式の回
路図である。各バー符号化ビットに対して2段階の論理
を使用することにより、デコーダのすべてのビット回路
の径路で信号伝搬遅延が実質的に等しくなる。バー符号
化ビットに3桁の参照符号を用いることにより、バー符
号化ビットとはしご回路網18のそれに対応する2進レ
ベルの並列枝路回路の処理との対応性を容易にしている
。
する7つのバー符号化ビットB5A、B6B、B6A%
B7D、B7CSB7B、B7A(後の方はど上位)に
復号するデコーダ12を構成する論理回路の一形式の回
路図である。各バー符号化ビットに対して2段階の論理
を使用することにより、デコーダのすべてのビット回路
の径路で信号伝搬遅延が実質的に等しくなる。バー符号
化ビットに3桁の参照符号を用いることにより、バー符
号化ビットとはしご回路網18のそれに対応する2進レ
ベルの並列枝路回路の処理との対応性を容易にしている
。
各バー符号化ビットを求めるためのプール代数式は次の
通りとなる。これは下位から上位へのビット順に記して
あり、第2図の論理回路の動作も表わしている。
通りとなる。これは下位から上位へのビット順に記して
あり、第2図の論理回路の動作も表わしている。
B5A−N7+N6+N5
86B−N7+N6
B6A−N7+ (N6 争 N5)7D−N7
87 C−N 7・ (N6+N5)
87B−N7争N6
B7A−N7・N6・N5
第3図および第4図はそれぞれデコーダ12への2進符
号化ビット状態入力およびデコーダからのバー符号化ビ
ット状態出力をそれぞれDAC入力振幅サンプル値に対
して示す信号状態図である。
号化ビット状態入力およびデコーダからのバー符号化ビ
ット状態出力をそれぞれDAC入力振幅サンプル値に対
して示す信号状態図である。
第4かられかるようにどのサンプル値に対するバーコー
ド・パターンでも 11111のビットが連続し、“0
“のビットが連続する。与えられたどのサンプル値表現
でもビット状態“1”と“0“の間の遷移は1つ以下で
あり、表現し得る値のシーケンスでは1つの値から隣接
の値への変化には1つのビット状態の遷移しか含まれな
い。特に注意すべきことは、(2進の場合の)最悪状態
、すなわち図示の8ビツトの例で値127と128との
間のレンジ中央での遷移において、状態を変えるバー符
号化ビットがビットB7Dのみであることである。もち
ろん相次ぐ2つのサンプル時点の間に入力サンプル値が
31(すべてのビットが“0“)から255(すべての
ビットが“1”)に変った場合、1回の動作で7つのバ
ー符号化が状態を変えるのに対して、2進符号化ビット
は1回の動作で3ビツトしか状態を変えない。しかしこ
こに述べる形式の多ビットの信号によるインピーダンス
変換を必要とするシステムでは、ディジタル入力の上位
の3つの2進符号化ビットに対するバーコード・シーケ
ンスで逐次的な2レベル・ステップ以上を含むような単
一ステップ・アナログ・サンプル・レベル変化を含む大
きなエクスカーションの発生が通常、帯域制限によって
防止される。
ド・パターンでも 11111のビットが連続し、“0
“のビットが連続する。与えられたどのサンプル値表現
でもビット状態“1”と“0“の間の遷移は1つ以下で
あり、表現し得る値のシーケンスでは1つの値から隣接
の値への変化には1つのビット状態の遷移しか含まれな
い。特に注意すべきことは、(2進の場合の)最悪状態
、すなわち図示の8ビツトの例で値127と128との
間のレンジ中央での遷移において、状態を変えるバー符
号化ビットがビットB7Dのみであることである。もち
ろん相次ぐ2つのサンプル時点の間に入力サンプル値が
31(すべてのビットが“0“)から255(すべての
ビットが“1”)に変った場合、1回の動作で7つのバ
ー符号化が状態を変えるのに対して、2進符号化ビット
は1回の動作で3ビツトしか状態を変えない。しかしこ
こに述べる形式の多ビットの信号によるインピーダンス
変換を必要とするシステムでは、ディジタル入力の上位
の3つの2進符号化ビットに対するバーコード・シーケ
ンスで逐次的な2レベル・ステップ以上を含むような単
一ステップ・アナログ・サンプル・レベル変化を含む大
きなエクスカーションの発生が通常、帯域制限によって
防止される。
前に述べたように、ラッチ・セット13は12個のクロ
ック作動式り形フリップフロップ回路(図示していない
)を含む。このような各フリップフロップはデータ入力
接続部、このデータ入力の信号をサンプリングするよう
にフリップフロップを作動するためのクロック入力接続
部、および真とその反転の出力接続部が設けられ、セッ
ト13では真の出力接続部だけが用いられる。これらの
フリップフロップ回路の各々の出力インピーダンスの実
部すなわちコンダクタンス部は通常500オームのオー
ダである。しかし、二重終端された同幅ケーブルを駆動
するのに増幅器を必要としない低抵抗はしご形回路網で
は、インピーダンス不整合によって反射の問題が生じな
いようにケーブルを駆動するために出力インピーダンス
がずっと小さくなければならない。この低抵抗回路網は
その個々の並列枝路に対する対応する低出力インピーダ
ンス源、すなわちDACの本質的に単調動作による直線
性を損なわないインピーダンスを用いて駆動しなければ
ならない。したがって、各チェーンの伝搬遅延を実質的
に等しくしながら低抵抗はしごの各並列枝路を駆動する
ために必要な電流レベルを作るためにCMOSスイッチ
・チェーンのセット17が設けられる。最終段のすべて
のスイッチをほぼ同時に動作させるため伝搬遅延が等し
くなければならない。
ック作動式り形フリップフロップ回路(図示していない
)を含む。このような各フリップフロップはデータ入力
接続部、このデータ入力の信号をサンプリングするよう
にフリップフロップを作動するためのクロック入力接続
部、および真とその反転の出力接続部が設けられ、セッ
ト13では真の出力接続部だけが用いられる。これらの
フリップフロップ回路の各々の出力インピーダンスの実
部すなわちコンダクタンス部は通常500オームのオー
ダである。しかし、二重終端された同幅ケーブルを駆動
するのに増幅器を必要としない低抵抗はしご形回路網で
は、インピーダンス不整合によって反射の問題が生じな
いようにケーブルを駆動するために出力インピーダンス
がずっと小さくなければならない。この低抵抗回路網は
その個々の並列枝路に対する対応する低出力インピーダ
ンス源、すなわちDACの本質的に単調動作による直線
性を損なわないインピーダンスを用いて駆動しなければ
ならない。したがって、各チェーンの伝搬遅延を実質的
に等しくしながら低抵抗はしごの各並列枝路を駆動する
ために必要な電流レベルを作るためにCMOSスイッチ
・チェーンのセット17が設けられる。最終段のすべて
のスイッチをほぼ同時に動作させるため伝搬遅延が等し
くなければならない。
スイッチ・チェーンの説明を続ける前に、ここでは抵抗
はしご形回路網18について若干詳しく説明する。回路
網18は基本的には通常のR−2Rはしご形回路網であ
って、それにバーデコーダ12が使用できるようにいく
つかの変更を加えたものである。このようなはしご形回
路網では相対抵抗値Rのレール抵抗(32,36等)が
回路網のアナログ出力端子19とアースとの間に直列に
接続される。このようなレール抵抗はDACに対する2
進符号化された入力ワード・ビット信号の各隣接対に対
する並列枝路抵抗接続点の間に1つづつ設けられる。更
に、R−2Rはしご形回路網で通常行なわれるように、
最下位のレール抵抗49とアースとの間に2Rの抵抗5
1が設けられる。
はしご形回路網18について若干詳しく説明する。回路
網18は基本的には通常のR−2Rはしご形回路網であ
って、それにバーデコーダ12が使用できるようにいく
つかの変更を加えたものである。このようなはしご形回
路網では相対抵抗値Rのレール抵抗(32,36等)が
回路網のアナログ出力端子19とアースとの間に直列に
接続される。このようなレール抵抗はDACに対する2
進符号化された入力ワード・ビット信号の各隣接対に対
する並列枝路抵抗接続点の間に1つづつ設けられる。更
に、R−2Rはしご形回路網で通常行なわれるように、
最下位のレール抵抗49とアースとの間に2Rの抵抗5
1が設けられる。
はしご回路網の相対抵抗値2Rの各並列枝路(50,5
6等)はレール直列接続部内の共通回路点に接続された
1つ以上の抵抗として実現される。2進符号化された各
ディジタル入力は、2つのレール抵抗端子のうちアース
から電気的により離れた方のレール抵抗端子に接続され
た相対抵抗値2Rの並列枝路抵抗に印加される。ケーブ
ル20の終端抵抗21および22がそれぞれ75オーム
である(ケーブル20の両端を75オームで終端して3
7.5オームの静的負荷に相当する)用途では、はしご
形回路網のレール抵抗Rの値は約150オームであり、
並列枝路抵抗2Rの値は300オームであり、基準電圧
源は5ボルトであり、このためはしご形回路網は二重終
端された75オームのケーブル20に1ボルトのフルス
ケール電圧を供給する。
6等)はレール直列接続部内の共通回路点に接続された
1つ以上の抵抗として実現される。2進符号化された各
ディジタル入力は、2つのレール抵抗端子のうちアース
から電気的により離れた方のレール抵抗端子に接続され
た相対抵抗値2Rの並列枝路抵抗に印加される。ケーブ
ル20の終端抵抗21および22がそれぞれ75オーム
である(ケーブル20の両端を75オームで終端して3
7.5オームの静的負荷に相当する)用途では、はしご
形回路網のレール抵抗Rの値は約150オームであり、
並列枝路抵抗2Rの値は300オームであり、基準電圧
源は5ボルトであり、このためはしご形回路網は二重終
端された75オームのケーブル20に1ボルトのフルス
ケール電圧を供給する。
第1図に示すように、場合によっては2Rの実効並列枝
路抵抗を形成するために複数の並列の抵抗を用いること
により7つのバー符号化ビットをはしご重み付け方式に
適合させる。これらの抵抗は等価回路で見ればそれぞれ
並列回路内にあると考えられる。というのは、各抵抗が
常にその駆動スイッチ・トランジスタの一方または他方
および基準電源接続部を介してアース帰線に接続される
からである。したがって、チェーン・セット17の出力
に現われる4つの最上位のバー符号化ピッ)B 7A乃
至B7Dは4個のレール抵抗31に結合される。この4
個のレール抵抗31はそれぞれ抵抗値が8Rであり、こ
れらの抵抗は全て同じ電気的な点、すなわち出力端子1
9に隣接し、且つレール抵抗32の(図面上の)最上部
にある点でレール抵抗の直列回路組合せに接続される。
路抵抗を形成するために複数の並列の抵抗を用いること
により7つのバー符号化ビットをはしご重み付け方式に
適合させる。これらの抵抗は等価回路で見ればそれぞれ
並列回路内にあると考えられる。というのは、各抵抗が
常にその駆動スイッチ・トランジスタの一方または他方
および基準電源接続部を介してアース帰線に接続される
からである。したがって、チェーン・セット17の出力
に現われる4つの最上位のバー符号化ピッ)B 7A乃
至B7Dは4個のレール抵抗31に結合される。この4
個のレール抵抗31はそれぞれ抵抗値が8Rであり、こ
れらの抵抗は全て同じ電気的な点、すなわち出力端子1
9に隣接し、且つレール抵抗32の(図面上の)最上部
にある点でレール抵抗の直列回路組合せに接続される。
同様に、チェーン・セット17の出力に現われるバー符
号化ビットB6AおよびB6Bはそれぞれ抵抗値が4R
の2個の並列枝路抵抗33を介してレール抵抗32と3
6の間の共通電気点でレール抵抗の直列回路組合わせに
接続される。最後に、チェーン・セット17の出力に現
われるバー符号化ビットB5Aは抵抗値2Rの通常の並
列枝路抵抗37を介してレール抵抗36と38との間の
共通電気点でレール抵抗の直列回路組合わせに接続され
る。バー符号化機能を追加した場合のはしご形回路網の
R−2R抵抗関係は、図示のバー符号化を介在させるこ
となく入力の2進符号化ビットの8ビット全部を印加す
るようにしたものと変らない。
号化ビットB6AおよびB6Bはそれぞれ抵抗値が4R
の2個の並列枝路抵抗33を介してレール抵抗32と3
6の間の共通電気点でレール抵抗の直列回路組合わせに
接続される。最後に、チェーン・セット17の出力に現
われるバー符号化ビットB5Aは抵抗値2Rの通常の並
列枝路抵抗37を介してレール抵抗36と38との間の
共通電気点でレール抵抗の直列回路組合わせに接続され
る。バー符号化機能を追加した場合のはしご形回路網の
R−2R抵抗関係は、図示のバー符号化を介在させるこ
となく入力の2進符号化ビットの8ビット全部を印加す
るようにしたものと変らない。
低抵抗R−2Rはしご形回路網の個々の抵抗の製造許容
差は並列枝路抵抗とレール(直列枝路)抵抗との間のR
−2R比が精密に維持されている限り厳しくない。この
比は集積回路製造プロセスで維持するのは通常比較的容
易であるが、並列枝路を駆動するために接続されたスイ
ッチの出力インピーダンスが並列枝路の相対抵抗値2R
−300オームに対してかなりの大きさの抵抗を含んで
いる場合には乱される。8ビツトに対して512分の1
より良い全体の直線性が要求されるとき、この例で使用
されるMoSトランジスタは、上記の300オームの並
列枝路抵抗と比べてまだかなり大きい5乃至20オーム
の最大導通抵抗を持つ。
差は並列枝路抵抗とレール(直列枝路)抵抗との間のR
−2R比が精密に維持されている限り厳しくない。この
比は集積回路製造プロセスで維持するのは通常比較的容
易であるが、並列枝路を駆動するために接続されたスイ
ッチの出力インピーダンスが並列枝路の相対抵抗値2R
−300オームに対してかなりの大きさの抵抗を含んで
いる場合には乱される。8ビツトに対して512分の1
より良い全体の直線性が要求されるとき、この例で使用
されるMoSトランジスタは、上記の300オームの並
列枝路抵抗と比べてまだかなり大きい5乃至20オーム
の最大導通抵抗を持つ。
2R−300オーム(最大抵抗)の例では、LSBスイ
ッチ55は相対抵抗値32rを持つ。この相対抵抗値3
2rは2R−300と同じオーダの大きさとなるべきで
ある。この例では、正確さをあまり損なうことなく20
オームまでのスイッチ抵抗を使うことができる。
ッチ55は相対抵抗値32rを持つ。この相対抵抗値3
2rは2R−300と同じオーダの大きさとなるべきで
ある。この例では、正確さをあまり損なうことなく20
オームまでのスイッチ抵抗を使うことができる。
第1図に於いて、適切にDAC全体を動作させるため、
はしご形回路網18の各並列枝路抵抗は使用する2進コ
ードまたはバーコードのいずれかによるディジタル信号
情報状態に応じて所定の電流レベルまたは低インピーダ
ンス接地(ゼロ電流レベル)を受ける。したがってDA
C動作動作定常並列枝路抵抗と直列にスイッチ抵抗が存
在する。
はしご形回路網18の各並列枝路抵抗は使用する2進コ
ードまたはバーコードのいずれかによるディジタル信号
情報状態に応じて所定の電流レベルまたは低インピーダ
ンス接地(ゼロ電流レベル)を受ける。したがってDA
C動作動作定常並列枝路抵抗と直列にスイッチ抵抗が存
在する。
図示例で用いているCMOSトランジスタの場合、この
スイッチ抵抗はトランジスタのデバイス幅Wすなわちゲ
ート端子幅の関数である。デバイス半導体材料の上に設
置されているゲート端子の幅が広い程、デバイスの導通
抵抗rが小さくなり、デバイスのコンダクタンスGが大
きくなる。第5図および第6図は代表的なMOS)ラン
リスタについてその幅寸法を示し、第7図はこのような
トランジスタを用いて縦続接続した反転スイッチを構成
した例を示す。
スイッチ抵抗はトランジスタのデバイス幅Wすなわちゲ
ート端子幅の関数である。デバイス半導体材料の上に設
置されているゲート端子の幅が広い程、デバイスの導通
抵抗rが小さくなり、デバイスのコンダクタンスGが大
きくなる。第5図および第6図は代表的なMOS)ラン
リスタについてその幅寸法を示し、第7図はこのような
トランジスタを用いて縦続接続した反転スイッチを構成
した例を示す。
第5図および第6図はそれぞれ、トランジスタの本体3
9にP形の導電形の材料を使用し、2つの隣接したN形
材料の拡散領域40おらび41、すなわちドレーンとソ
ースの拡散領域を有するMOS)ランリスタの上面図と
断面図である。絶縁材料の層42がデバイスの拡散領域
側の上に重なり、それぞれの拡散領域に対するドレーン
とソースのリード用の窓があけられている。図示しない
がたとえば二酸化シリコンのような絶縁材料の一部の上
のゲート金属化部43がトランジスタ本体を囲み、デバ
イス幅Wを規定する。デバイス幅Wはデバイスの導通抵
抗と種々のデバイス寄生容量をきめる。これらの抵抗値
および容量値は出力インピーダンスが異なるが信号伝搬
遅延が実質的に等しいインピーダンス変換を達成するた
めにチェーン・セット17を構成する際に都合よく用い
られる。N形トランリスタは第5図および第6図に示す
のと同じ構成であるが、P形材料とN形材料の位置が入
れかわっている。
9にP形の導電形の材料を使用し、2つの隣接したN形
材料の拡散領域40おらび41、すなわちドレーンとソ
ースの拡散領域を有するMOS)ランリスタの上面図と
断面図である。絶縁材料の層42がデバイスの拡散領域
側の上に重なり、それぞれの拡散領域に対するドレーン
とソースのリード用の窓があけられている。図示しない
がたとえば二酸化シリコンのような絶縁材料の一部の上
のゲート金属化部43がトランジスタ本体を囲み、デバ
イス幅Wを規定する。デバイス幅Wはデバイスの導通抵
抗と種々のデバイス寄生容量をきめる。これらの抵抗値
および容量値は出力インピーダンスが異なるが信号伝搬
遅延が実質的に等しいインピーダンス変換を達成するた
めにチェーン・セット17を構成する際に都合よく用い
られる。N形トランリスタは第5図および第6図に示す
のと同じ構成であるが、P形材料とN形材料の位置が入
れかわっている。
第7図はチェーン・セット17で用いられるような任意
の1対のCMOSスイッチ46および47を示す。スイ
ッチ46は直列に接続されたP形トランリスタ69とN
形トランジスタ70で構成される。スイッチ47は直列
に接続されたP形トランリスタ64とN形トランリスタ
65で構成される。CMOSトランジスタのかわりに相
補的なバイポーラ・トランジスタを用いることもできる
。
の1対のCMOSスイッチ46および47を示す。スイ
ッチ46は直列に接続されたP形トランリスタ69とN
形トランジスタ70で構成される。スイッチ47は直列
に接続されたP形トランリスタ64とN形トランリスタ
65で構成される。CMOSトランジスタのかわりに相
補的なバイポーラ・トランジスタを用いることもできる
。
更にこの2個のスイッチはリード58および59により
正の基準電圧源+REFとアースとの間に接続される。
正の基準電圧源+REFとアースとの間に接続される。
この基準電圧源とアースは第1図のセット17の各スイ
ッチに含まれているものである。寄生ゲート・ソース容
JlIC9Sおよびゲート・ドレーン容ff1c、 、
、ならびに図示した駆動スイッチ46および被駆動ス
イッチ47の出力インピーダンスの導通抵抗部rdrお
よびr、。は第7図に破線で概略表現されている。各ス
イッチの信号入力はスイッチ47について「60」で示
したような入力リードを介してトランジスタ・ゲート端
子に並列に与えられる。出力はトランジスタ・ドレーン
端子から並列に出カリードロ1に与えられる。
ッチに含まれているものである。寄生ゲート・ソース容
JlIC9Sおよびゲート・ドレーン容ff1c、 、
、ならびに図示した駆動スイッチ46および被駆動ス
イッチ47の出力インピーダンスの導通抵抗部rdrお
よびr、。は第7図に破線で概略表現されている。各ス
イッチの信号入力はスイッチ47について「60」で示
したような入力リードを介してトランジスタ・ゲート端
子に並列に与えられる。出力はトランジスタ・ドレーン
端子から並列に出カリードロ1に与えられる。
スイッチの入力信号は実質的に開放回路の高入力抵抗を
持つトランジスタ・ゲート端子に与えられ、基準電圧と
比べて高い2値信号状態または低い2値信号状態をとる
。入力が高信号状態のとき、N形トランリスタはターン
オンし、P形トランリスタはターンオフする。この導通
状態により、両トランジスタよりなるスイッチが別の1
つのスイッチを駆動するものである場合にはその出力り
一部61はアース電位になり、また該スイッチがはしご
形回路網の並列枝路抵抗を駆動するものである場合には
その導通しているトランジスタの内部導通抵抗rによる
電圧降下分に対応する任かに正の電圧がその出カリード
ロ1に現われる。他方、入力が低信号状態のときは、P
形トランリスタはターンオンし、N形トランリスタはタ
ーンオフする。この導通状態のとき、そのスイッチが別
の1つのスイッチを駆動するものである場合にはその出
カリードロ1は基準電圧レベルとなり、また該スイッチ
がはしご形回路網の並列枝路抵抗を駆動するものである
場合にはその導通しているトランジスタの導通抵抗rに
よる電圧降下分だけ基準電圧より低い電圧が出カリード
ロ1に現われる。
持つトランジスタ・ゲート端子に与えられ、基準電圧と
比べて高い2値信号状態または低い2値信号状態をとる
。入力が高信号状態のとき、N形トランリスタはターン
オンし、P形トランリスタはターンオフする。この導通
状態により、両トランジスタよりなるスイッチが別の1
つのスイッチを駆動するものである場合にはその出力り
一部61はアース電位になり、また該スイッチがはしご
形回路網の並列枝路抵抗を駆動するものである場合には
その導通しているトランジスタの内部導通抵抗rによる
電圧降下分に対応する任かに正の電圧がその出カリード
ロ1に現われる。他方、入力が低信号状態のときは、P
形トランリスタはターンオンし、N形トランリスタはタ
ーンオフする。この導通状態のとき、そのスイッチが別
の1つのスイッチを駆動するものである場合にはその出
カリードロ1は基準電圧レベルとなり、また該スイッチ
がはしご形回路網の並列枝路抵抗を駆動するものである
場合にはその導通しているトランジスタの導通抵抗rに
よる電圧降下分だけ基準電圧より低い電圧が出カリード
ロ1に現われる。
周知のようにPMOSトランジスタとNMOSトランジ
スタは若干異なる方法で製造されるので、それぞれの導
通抵抗は少し違っていることが多い。
スタは若干異なる方法で製造されるので、それぞれの導
通抵抗は少し違っていることが多い。
この差はデバイスの各製造バッチを通じ、また各バッチ
の各チップのすべてのトランジスタを通じて一様である
が、各バッチにおいてPMOSトランジスタとNMOS
hMOSトランジスタがより大きい導通抵抗を持つか予
測することはできない。
の各チップのすべてのトランジスタを通じて一様である
が、各バッチにおいてPMOSトランジスタとNMOS
hMOSトランジスタがより大きい導通抵抗を持つか予
測することはできない。
MOSトランジスタの全出力抵抗rもトランジスタのゲ
ート幅Wに正比例して変化し、コンダクタンスGは逆比
例して変化する。同様にトランジスタの容ff1C,,
,およびC9dもトランジスタのゲート幅Wに正比例し
て変化する。
ート幅Wに正比例して変化し、コンダクタンスGは逆比
例して変化する。同様にトランジスタの容ff1C,,
,およびC9dもトランジスタのゲート幅Wに正比例し
て変化する。
次にそれぞれの並列枝路を駆動するスイッチに対するは
しご形回路網の動作をより詳細に調べて、スイッチの抵
抗がR−2R比の精度に及ぼす静的な影響について検討
する。線形はしご形変換機能について、スイッチ抵抗を
無視した場合を考えると、第1図でレール端子たとえば
レール端子48からはしご回路の接地端に向って見た抵
抗値は−対の並列枝路の大きさ(2R)の抵抗、すなわ
ち抵抗50および51を並列にした実効抵抗値である。
しご形回路網の動作をより詳細に調べて、スイッチの抵
抗がR−2R比の精度に及ぼす静的な影響について検討
する。線形はしご形変換機能について、スイッチ抵抗を
無視した場合を考えると、第1図でレール端子たとえば
レール端子48からはしご回路の接地端に向って見た抵
抗値は−対の並列枝路の大きさ(2R)の抵抗、すなわ
ち抵抗50および51を並列にした実効抵抗値である。
この実効抵抗値は次の形で表わすことができる。
(Rs o ) X (Rs 1)
Re48”□
(Rs o +Rs + )
これは抵抗50と51の値が等しいので次のようにレー
ル抵抗値Rとなる。
ル抵抗値Rとなる。
Re48−R
はしごの次の上の段のレール端子52から見た新しい実
効抵抗値は次のように表わされる。
効抵抗値は次のように表わされる。
(Rss)X(R4s+Re4g)
Re 52 ””□
(Rss + [Ra a +Re4g])これは、前
の実効抵抗値Re4gと抵抗値R49の和が並列枝路の
抵抗値2Rと等しくなり、かつ抵抗56の抵抗値と等し
くなるので、次のようにレール抵抗値となる。
の実効抵抗値Re4gと抵抗値R49の和が並列枝路の
抵抗値2Rと等しくなり、かつ抵抗56の抵抗値と等し
くなるので、次のようにレール抵抗値となる。
Re S 2 ”R
ける実効抵抗値はスイ・ソチ出力抵抗を無視するとRの
値に等しくなる。
値に等しくなる。
現在の技術状態に於ける最大の幅の実用的なスイッチの
導通抵抗「すなわちスイ・ソチ出力インピーダンスの実
部は約1オーム乃至3オームである。
導通抵抗「すなわちスイ・ソチ出力インピーダンスの実
部は約1オーム乃至3オームである。
この値は上記の並列枝路の抵抗値2Rの300オームに
対して明らかにかなり大きな値である。(よしご形関数
の直線性は、必要なR−2R関係を歪ませるこのように
かなり大き0スイツチ抵抗(こよって損なわれることが
わ力)つた。し力)し以下番こ述べるようにこの悪影響
は適切な補償回路4JI成によってかなり低減すること
ができる。
対して明らかにかなり大きな値である。(よしご形関数
の直線性は、必要なR−2R関係を歪ませるこのように
かなり大き0スイツチ抵抗(こよって損なわれることが
わ力)つた。し力)し以下番こ述べるようにこの悪影響
は適切な補償回路4JI成によってかなり低減すること
ができる。
1つの補償ステップは、はしご形回路網のレール抵抗5
1とアースとの間番こN形トランリスタ57を接続して
、その導通抵抗値rs7を、並Wl枝路抵抗50を駆動
するチェーンの最終段スイッチ55の導通抵抗値rss
と等しくすることである。
1とアースとの間番こN形トランリスタ57を接続して
、その導通抵抗値rs7を、並Wl枝路抵抗50を駆動
するチェーンの最終段スイッチ55の導通抵抗値rss
と等しくすることである。
トランジスタ57のゲート端子(よ第6図のスイ・ソチ
のN形トランリスタをターンオンするため番こ使用され
るのと同じ電圧の正の電圧源58によって永久的にバイ
アスされる。このようにして、実効抵抗値R6aBを作
る並列回路の各々が等しい値(「57とrs5)スイッ
チ抵抗と等しい値(2R)の並列枝路抵抗(51と50
)よりなり、したがって等しい合計抵抗値を有する。こ
の同じスイッチ抵抗の値をここでは便宜上rr4sJと
表わす。したがって、端子48からアース端に向って見
た実効抵抗値R6a6は次のようになる。
のN形トランリスタをターンオンするため番こ使用され
るのと同じ電圧の正の電圧源58によって永久的にバイ
アスされる。このようにして、実効抵抗値R6aBを作
る並列回路の各々が等しい値(「57とrs5)スイッ
チ抵抗と等しい値(2R)の並列枝路抵抗(51と50
)よりなり、したがって等しい合計抵抗値を有する。こ
の同じスイッチ抵抗の値をここでは便宜上rr4sJと
表わす。したがって、端子48からアース端に向って見
た実効抵抗値R6a6は次のようになる。
(Rso +rss)X (Rs+ +rsy)Re4
8= (Rso +rs5) X (Rs + +rs7)こ
の場合、Rs O””Rs +−2Rでrs5−rs
7−ra 8であるので、 R6a B = (R+ (r4s )/2)次に、は
しごの次の上の段の端子52から見たときに同様な実効
抵抗値Re52を作る並列回路において抵抗値の対称性
を維持するため、並列枝路抵抗56に接続されたスイッ
チ54の抵抗値は端子48から見た実効抵抗値のスイッ
チ抵抗成分(r4a)/2に等しい値を持たなければな
らないことがわかる。並列枝路抵抗56と直列のスイッ
チ抵抗の値はこのときr4B/2でなければならない。
8= (Rso +rs5) X (Rs + +rs7)こ
の場合、Rs O””Rs +−2Rでrs5−rs
7−ra 8であるので、 R6a B = (R+ (r4s )/2)次に、は
しごの次の上の段の端子52から見たときに同様な実効
抵抗値Re52を作る並列回路において抵抗値の対称性
を維持するため、並列枝路抵抗56に接続されたスイッ
チ54の抵抗値は端子48から見た実効抵抗値のスイッ
チ抵抗成分(r4a)/2に等しい値を持たなければな
らないことがわかる。並列枝路抵抗56と直列のスイッ
チ抵抗の値はこのときr4B/2でなければならない。
そして端子52に於ける新しい実効抵抗値Re52は
R6S 2−R+ra s /4
となる。並列枝路の相対抵抗2Rを駆動する各スイッチ
に対してそのスイッチ抵抗がどんな値でなければならな
いかをきめるために、上述のようなスイッチ抵抗スケー
リング・アルゴリズムを反復的に適用する。その結果、
並列枝路の位置が1つ上位に上るごとにスイッチ抵抗に
対する相対抵抗値が半減し、はしご形回路網に沿った各
ステップで実効並列抵抗値の対称性が維持される。
に対してそのスイッチ抵抗がどんな値でなければならな
いかをきめるために、上述のようなスイッチ抵抗スケー
リング・アルゴリズムを反復的に適用する。その結果、
並列枝路の位置が1つ上位に上るごとにスイッチ抵抗に
対する相対抵抗値が半減し、はしご形回路網に沿った各
ステップで実効並列抵抗値の対称性が維持される。
実用的なスイッチ抵抗値の範囲は一方の端がその用途に
とって現実的な最も広い幅を持つスイッチの抵抗によっ
て制限される。実用性を決定する2つの要因はチップ上
に充分に大きな個別のトランジスタを形成する際に使用
される半導体材料の面積と製造の困難さである。抵抗値
の範囲の他方の端は製造が現実的な最小のスイッチによ
って制限される。第1図で、上記のようにスイッチ抵抗
スケーリング・アルゴリズムを適用した例を、はしご形
回路網の抵抗に接続されたそれぞれのスイッチ、たとえ
ばスイッチ54および55に隣接した所“r“を付した
参照記号によって示しである。
とって現実的な最も広い幅を持つスイッチの抵抗によっ
て制限される。実用性を決定する2つの要因はチップ上
に充分に大きな個別のトランジスタを形成する際に使用
される半導体材料の面積と製造の困難さである。抵抗値
の範囲の他方の端は製造が現実的な最小のスイッチによ
って制限される。第1図で、上記のようにスイッチ抵抗
スケーリング・アルゴリズムを適用した例を、はしご形
回路網の抵抗に接続されたそれぞれのスイッチ、たとえ
ばスイッチ54および55に隣接した所“r“を付した
参照記号によって示しである。
“roの左の数字はセット17の最終段の他のスイッチ
の抵抗値と比べた抵抗値の相対的な大きさを表わす。こ
の形式の表示法では、“lr”は単位抵抗値であって、
上記の範囲内で最下位の並列枝路のスイッチに対するレ
ベルに達するまで各並列枝路のスイッチが下位になるご
とにその値を倍増できる実用的な最小の抵抗値すなわち
実用的に用い得る最も広いゲートを持つスイッチの抵抗
値に等しい。このようにして第1図では最下位の並列枝
路に対するスイッチ55はその出力インピーダンスの実
部すなわちその出力抵抗として抵抗値32rを有する。
の抵抗値と比べた抵抗値の相対的な大きさを表わす。こ
の形式の表示法では、“lr”は単位抵抗値であって、
上記の範囲内で最下位の並列枝路のスイッチに対するレ
ベルに達するまで各並列枝路のスイッチが下位になるご
とにその値を倍増できる実用的な最小の抵抗値すなわち
実用的に用い得る最も広いゲートを持つスイッチの抵抗
値に等しい。このようにして第1図では最下位の並列枝
路に対するスイッチ55はその出力インピーダンスの実
部すなわちその出力抵抗として抵抗値32rを有する。
次に上位の並列枝路のスイッチ54の出力抵抗の値は1
6「となる。以下同様にして、はしごを上に1段あがる
ごとに並列枝路駆動スイッチの出力抵抗値が前の半分に
なり、やがてバー符号化ビットに対するスイッチに達す
る。
6「となる。以下同様にして、はしごを上に1段あがる
ごとに並列枝路駆動スイッチの出力抵抗値が前の半分に
なり、やがてバー符号化ビットに対するスイッチに達す
る。
バー符号化ビットの中では、はしご形回路網の抵抗を駆
動するすべてのスイッチの抵抗値が1rである。すべて
のバー符号化ビットに対して同じ大きさのスイッチを用
いるのははしご形回路網に於けるそれらのスイッチの前
述した処理の結果である。すなわち、バー符号化された
最下位ビットB5Aは上述の2進符号化ビット位置での
スイッチ抵抗スケーリングの自然の頂点として単位出力
抵抗値1rをそなえ、値2Rの単一並列枝路抵抗を駆動
する。バー符号化ビットB6AおよびBo3は通常の大
きさの2倍(4R)の並列接続された並列枝路抵抗を駆
動する。そして上述のスケーリング・アルゴリズムに従
ってそれらの2個の駆動スイッチは両者の組み合わされ
たスイッチ出力抵抗値がr/2、すなわちビットB5A
のスイッチのスイッチ抵抗値1rの半分でなければなら
ない。したがって、B6AおよびBo3のバー符号化ビ
ットに対する並列枝路駆動スイッチの個別の出力抵抗値
はそれぞれ1rにして、それらの並列組合わせのスイッ
チ抵抗がr/2になるようにしなければならない。同様
に、バー符号化ビットB7A乃至B7Dは通常の並列枝
路抵抗の大きさの4倍(8R)の並列接続された並列枝
路抵抗を駆動する。そしてそれらの4個の駆動スイッチ
の組合わせスイッチ出力抵抗値はr / 4、すなわち
ビットB6Aと86Bのスイッチの組合わせスイッチ抵
抗値r / 2の半分になるように、それらの個々のス
イッチ出力抵抗値はすべて単位値1rにされる。
動するすべてのスイッチの抵抗値が1rである。すべて
のバー符号化ビットに対して同じ大きさのスイッチを用
いるのははしご形回路網に於けるそれらのスイッチの前
述した処理の結果である。すなわち、バー符号化された
最下位ビットB5Aは上述の2進符号化ビット位置での
スイッチ抵抗スケーリングの自然の頂点として単位出力
抵抗値1rをそなえ、値2Rの単一並列枝路抵抗を駆動
する。バー符号化ビットB6AおよびBo3は通常の大
きさの2倍(4R)の並列接続された並列枝路抵抗を駆
動する。そして上述のスケーリング・アルゴリズムに従
ってそれらの2個の駆動スイッチは両者の組み合わされ
たスイッチ出力抵抗値がr/2、すなわちビットB5A
のスイッチのスイッチ抵抗値1rの半分でなければなら
ない。したがって、B6AおよびBo3のバー符号化ビ
ットに対する並列枝路駆動スイッチの個別の出力抵抗値
はそれぞれ1rにして、それらの並列組合わせのスイッ
チ抵抗がr/2になるようにしなければならない。同様
に、バー符号化ビットB7A乃至B7Dは通常の並列枝
路抵抗の大きさの4倍(8R)の並列接続された並列枝
路抵抗を駆動する。そしてそれらの4個の駆動スイッチ
の組合わせスイッチ出力抵抗値はr / 4、すなわち
ビットB6Aと86Bのスイッチの組合わせスイッチ抵
抗値r / 2の半分になるように、それらの個々のス
イッチ出力抵抗値はすべて単位値1rにされる。
今述べたようなはしご形回路網の並列枝路を駆動するス
イッチの抵抗のスケーリングによって、回路網は実質的
に線形のディジタル変換を行う。
イッチの抵抗のスケーリングによって、回路網は実質的
に線形のディジタル変換を行う。
すなわち、信号源11からの8個の入力2進符号化ビッ
トNo−N7によって表わすことができる全範囲の値に
わたって、それらの2進符号化ビットによって表わされ
る値の増分毎に、DACアナログ端子19の信号に対応
する増分が同じ方向に生じる。バー符号化を用いない場
合、正しいスケーリングのために必要とされるスイッチ
抵抗値の範囲は信号源11から与えられる7ビツトの2
進符号化ディジタル信号に対して1rがら128rまで
拡大すること、およびこのようにスイッチ出力抵抗値の
範囲がより大きくなるということにより、それらの駆動
スイッチおよびセット17内の対応するスイッチ・チェ
ーンの関連する他のスイッチを具現するのに必要な半導
体材料の面積がずっと大きくなることに注意されたい。
トNo−N7によって表わすことができる全範囲の値に
わたって、それらの2進符号化ビットによって表わされ
る値の増分毎に、DACアナログ端子19の信号に対応
する増分が同じ方向に生じる。バー符号化を用いない場
合、正しいスケーリングのために必要とされるスイッチ
抵抗値の範囲は信号源11から与えられる7ビツトの2
進符号化ディジタル信号に対して1rがら128rまで
拡大すること、およびこのようにスイッチ出力抵抗値の
範囲がより大きくなるということにより、それらの駆動
スイッチおよびセット17内の対応するスイッチ・チェ
ーンの関連する他のスイッチを具現するのに必要な半導
体材料の面積がずっと大きくなることに注意されたい。
スイッチ・チェーンのセット17を更に詳しく検討する
。並列枝路駆動点に於ける上述のスイッチ抵抗スケーリ
ングははしご形回路網の動作の直線性を維持するが、必
ず生ずる並列枝路駆動スイッチのコンダクタンスの差異
により対応する寄生容量の影響に差異が生ずる。したが
って、スイッチは異なる動的な動作特性を示し、これは
以下に述べるようにチェーンの出力に無視できない影響
を生じる。
。並列枝路駆動点に於ける上述のスイッチ抵抗スケーリ
ングははしご形回路網の動作の直線性を維持するが、必
ず生ずる並列枝路駆動スイッチのコンダクタンスの差異
により対応する寄生容量の影響に差異が生ずる。したが
って、スイッチは異なる動的な動作特性を示し、これは
以下に述べるようにチェーンの出力に無視できない影響
を生じる。
動的な動作特性の差異の第1はスイッチのコンダクタン
スの差異から生ずるスイッチ動作の時定数の差異である
。時定数の差異に対応してセット17のチェーン間で信
号伝搬遅延に差異が生じる。
スの差異から生ずるスイッチ動作の時定数の差異である
。時定数の差異に対応してセット17のチェーン間で信
号伝搬遅延に差異が生じる。
ディジタル信号ワードのビット信号に対する実質的に一
様な駆動源出力インピーダンスからそれらの信号に対す
るかなり低くて異なる変換出力インピーダンスへの所望
のインピーダンス変換を行なうために、そのセットには
複数段のスイッチが設けられる。更に、変換動作を過度
に遅らせることなく、また変換出力に支障をきたすレベ
ルのスプリアス信号エクスカーションを生ずることなく
変換を行なわなければならない。チェーンのセットは、
任意の所定の役向のチェーン間で、および任意の所定の
チェーンに沿って異なる出力コンダクタンスを持ち得る
スイッチのマトリックスである。
様な駆動源出力インピーダンスからそれらの信号に対す
るかなり低くて異なる変換出力インピーダンスへの所望
のインピーダンス変換を行なうために、そのセットには
複数段のスイッチが設けられる。更に、変換動作を過度
に遅らせることなく、また変換出力に支障をきたすレベ
ルのスプリアス信号エクスカーションを生ずることなく
変換を行なわなければならない。チェーンのセットは、
任意の所定の役向のチェーン間で、および任意の所定の
チェーンに沿って異なる出力コンダクタンスを持ち得る
スイッチのマトリックスである。
それらの異なるコンダクタンスはそれに対応して異なる
寄生容量を持ち、これはスイッチのマトリックスを通じ
てスイッチ動作に異なる時定数の影響を及ぼす。時定数
の差異はそれぞれのチェーンの間に伝搬遅延の差異、し
たがってセットの出力段スイッチの動作の不一致を生じ
させやすい。ある段のスイッチ動作の不一致はセット1
7によって駆動される回路に種々の問題が生じる。DA
Cの場合には、これらの問題の1つは忠実に再生しなけ
ればならない線形出力からアナログ出力が歪むことであ
る。
寄生容量を持ち、これはスイッチのマトリックスを通じ
てスイッチ動作に異なる時定数の影響を及ぼす。時定数
の差異はそれぞれのチェーンの間に伝搬遅延の差異、し
たがってセットの出力段スイッチの動作の不一致を生じ
させやすい。ある段のスイッチ動作の不一致はセット1
7によって駆動される回路に種々の問題が生じる。DA
Cの場合には、これらの問題の1つは忠実に再生しなけ
ればならない線形出力からアナログ出力が歪むことであ
る。
第1図では、スイッチのチェーン間の遅延を大体等しく
するために各スイッチ・チェーンに同数の段が用いられ
る。CMOS反転スイッチを使用する実施例では、各ス
イッチに使用される相補的な導電形のトランジスタの製
造に固有のコンダクタンスの対称性の欠如を打消す傾向
を持たせるためにこのようなスイッチを偶数段用いる。
するために各スイッチ・チェーンに同数の段が用いられ
る。CMOS反転スイッチを使用する実施例では、各ス
イッチに使用される相補的な導電形のトランジスタの製
造に固有のコンダクタンスの対称性の欠如を打消す傾向
を持たせるためにこのようなスイッチを偶数段用いる。
非対称性はそれに対応した動作時定数の非対称性を生じ
るが、これは偶数段の反転スイッチにより平均化されて
除かれる。
るが、これは偶数段の反転スイッチにより平均化されて
除かれる。
更に、各チェーンのスイッチ出力インピーダンスの出力
コンダクタンス部はチェーンに沿ってスケーリングされ
て、出力コンダクタンスの股間比Fが一様になるように
する。これにより、所望の信号伝搬速度に対して最小段
数で所望のインピーダンス変換を実現することができる
。−様な比Fはスイッチ動作時定数を均等化し、したが
ってチャンネル間の伝搬遅延を均等化する。代数的に表
わすと、 F−Go dn /Go d r となる。但し、Goc+nとGOdrはそれぞれスイッ
チ・チェーンに於ける被駆動段と駆動スイッチの出力コ
ンダクタンスである。セット内のスケーリングの全体的
な様子を示すため、セット17内の各スイッチを表わす
三角形の表示の中に数字が記入しである。これから、チ
ェーン内のコンダクタンス・スケーリングの開始点が回
路網18に対するセット17の出力段についての上記の
抵抗スケーリングによって設定されることが理解されよ
う。すなわち、バー符号化ビットに関連した最終段のス
イッチはすべて単位出力抵抗1rであり、したがってこ
れらは三角形のスイッチ表示の中の数字32で表わした
最大コンダクタンスを持つ。
コンダクタンス部はチェーンに沿ってスケーリングされ
て、出力コンダクタンスの股間比Fが一様になるように
する。これにより、所望の信号伝搬速度に対して最小段
数で所望のインピーダンス変換を実現することができる
。−様な比Fはスイッチ動作時定数を均等化し、したが
ってチャンネル間の伝搬遅延を均等化する。代数的に表
わすと、 F−Go dn /Go d r となる。但し、Goc+nとGOdrはそれぞれスイッ
チ・チェーンに於ける被駆動段と駆動スイッチの出力コ
ンダクタンスである。セット内のスケーリングの全体的
な様子を示すため、セット17内の各スイッチを表わす
三角形の表示の中に数字が記入しである。これから、チ
ェーン内のコンダクタンス・スケーリングの開始点が回
路網18に対するセット17の出力段についての上記の
抵抗スケーリングによって設定されることが理解されよ
う。すなわち、バー符号化ビットに関連した最終段のス
イッチはすべて単位出力抵抗1rであり、したがってこ
れらは三角形のスイッチ表示の中の数字32で表わした
最大コンダクタンスを持つ。
その点から最終段スイッチの抵抗値は32rまでスケー
ルアップされるが、その対応する最終段のコンダクタン
スはスイッチ55の単位コンダクタンス“1″までスケ
ールダウンされる。
ルアップされるが、その対応する最終段のコンダクタン
スはスイッチ55の単位コンダクタンス“1″までスケ
ールダウンされる。
使用すべき比Fの正確な値は余り重要ではなく、チェー
ン・セット17の用途が異なれば違ってもよい。Fの値
が大きいと、より大きなグリッチ(glltch)が生
じやすい。すなわち、更に詳しく説明するように、ディ
ジタル・アナログ変換器に望ましくないアナログ出力信
号エクスカーションが生じやすい。サンプル期間の一部
の間にグリッチが消散し得るほど低い動作速度では、グ
リッチの大きさはあまり問題とならない。低速動作たと
えば約1メガヘルツの場合、10近くのFの値で充分で
ある。セット17が約40メガヘルツのサンプル速度で
動作するDACの一部である実施例の場合、2のFの値
で良好に動作することがわかった。セット17の三角形
のスイッチ表示の中の数字によって示すように、バー符
号化ビットに関連したチェーンのすべてのスイッチは、
コンダクタンスが出力段の“32″から中間の4段を通
って入力段で1″となるようにスケーリングされて、比
F−2を満足する。バイポーラ・トランジスタのスイッ
チを用いた場合には、どんな用途でもCMOSスイッチ
の場合よりFの値は高くなる。
ン・セット17の用途が異なれば違ってもよい。Fの値
が大きいと、より大きなグリッチ(glltch)が生
じやすい。すなわち、更に詳しく説明するように、ディ
ジタル・アナログ変換器に望ましくないアナログ出力信
号エクスカーションが生じやすい。サンプル期間の一部
の間にグリッチが消散し得るほど低い動作速度では、グ
リッチの大きさはあまり問題とならない。低速動作たと
えば約1メガヘルツの場合、10近くのFの値で充分で
ある。セット17が約40メガヘルツのサンプル速度で
動作するDACの一部である実施例の場合、2のFの値
で良好に動作することがわかった。セット17の三角形
のスイッチ表示の中の数字によって示すように、バー符
号化ビットに関連したチェーンのすべてのスイッチは、
コンダクタンスが出力段の“32″から中間の4段を通
って入力段で1″となるようにスケーリングされて、比
F−2を満足する。バイポーラ・トランジスタのスイッ
チを用いた場合には、どんな用途でもCMOSスイッチ
の場合よりFの値は高くなる。
セット17のすべての入力段スイッチたとえばスイッチ
5は単位コンダクタンス“1”が割り当てられるので、
2進符号化ビット位置に対するチェーンでは、比F−2
を一様に使用し、かつ前に述べた出力段についてのコン
ダクタンス(抵抗)のスケーリングを満足するように何
らかの処置をとらなければならない。この問題はチェー
ン内のF−2を満足しない対の段、たとえばビットN4
のチェーンの対のスイッチ62および63で生じる。こ
れを解決するため、被駆動段にダミー負荷スイッチ66
を付加し、その段のコンダクタンスを伝送路内のスイッ
チ63とダミー負荷スイッチに分割する。 ダミー負荷
スイッチ66の入力はスイッチ62から並列に駆動され
るように接続されるが、その出力は同じチェーン伝送路
の他のどの伝送路内スイッチも駆動しない。後述するよ
うにダミー負荷スイッチにそれ自身のスイッチ負荷を設
けてもよいが、チェーンの入力と出力との間のチェーン
伝送路の中ではない。第1図でわかるように、スイッチ
63の出力コンダクタンスはその被駆動スイッチ67に
対して比F−2を満足する。スイッチ63のチェーン段
の全出力コンダクタンス、すなわちスイッチ63および
66の全コンダクタンスはその駆動段スイッチ62に対
して比F−2を満足する。ダミー負荷スイッチを適用す
るこの手法はどんなチェーンが与えられても必要な回数
だけ同様に適用される。LSBのスイッチ55のチェー
ンでは5回使用されていることは明らかである。
5は単位コンダクタンス“1”が割り当てられるので、
2進符号化ビット位置に対するチェーンでは、比F−2
を一様に使用し、かつ前に述べた出力段についてのコン
ダクタンス(抵抗)のスケーリングを満足するように何
らかの処置をとらなければならない。この問題はチェー
ン内のF−2を満足しない対の段、たとえばビットN4
のチェーンの対のスイッチ62および63で生じる。こ
れを解決するため、被駆動段にダミー負荷スイッチ66
を付加し、その段のコンダクタンスを伝送路内のスイッ
チ63とダミー負荷スイッチに分割する。 ダミー負荷
スイッチ66の入力はスイッチ62から並列に駆動され
るように接続されるが、その出力は同じチェーン伝送路
の他のどの伝送路内スイッチも駆動しない。後述するよ
うにダミー負荷スイッチにそれ自身のスイッチ負荷を設
けてもよいが、チェーンの入力と出力との間のチェーン
伝送路の中ではない。第1図でわかるように、スイッチ
63の出力コンダクタンスはその被駆動スイッチ67に
対して比F−2を満足する。スイッチ63のチェーン段
の全出力コンダクタンス、すなわちスイッチ63および
66の全コンダクタンスはその駆動段スイッチ62に対
して比F−2を満足する。ダミー負荷スイッチを適用す
るこの手法はどんなチェーンが与えられても必要な回数
だけ同様に適用される。LSBのスイッチ55のチェー
ンでは5回使用されていることは明らかである。
用途によっては、チェーン・セットの出力段の動作の付
加的な精度が必要であり、これは各ダミー負荷スイッチ
にもう1つのスイッチ段、すなわちスイッチ66によっ
て駆動されるスイッチ68を付加することによって得ら
れる。その理由はスイッチ動作の速度がその負荷の容量
によって部分的にきまるからである。したがって、スイ
ッチ62の負荷を精密に固定するため、その被駆動スイ
ッチ63および66の負荷をともにほぼ同一にする。更
に精度を上げるためスイッチ68に付加的な負荷を設け
ることもできるが、通常は必要でない。
加的な精度が必要であり、これは各ダミー負荷スイッチ
にもう1つのスイッチ段、すなわちスイッチ66によっ
て駆動されるスイッチ68を付加することによって得ら
れる。その理由はスイッチ動作の速度がその負荷の容量
によって部分的にきまるからである。したがって、スイ
ッチ62の負荷を精密に固定するため、その被駆動スイ
ッチ63および66の負荷をともにほぼ同一にする。更
に精度を上げるためスイッチ68に付加的な負荷を設け
ることもできるが、通常は必要でない。
時定数の影響の差異とは別の、もう1つの動的な動作特
性は、やはり製造工程の差異の結果として各スイッチの
NMOSトランジスタとPMOSトランジスタのスイッ
チン速度が通常かなり異なり、デバイスのどの製造バッ
チでもどちらが早いか予測できないという事実から生ず
る。スイッチング時間の差異の影響は、これらのトラン
ジスタが各スイッチ動作で交互に導通するチェーンΦセ
ット17の最終段スイッチの出力に注意すると明らかで
あろう。この交互の導通によりはしご形回路網18とア
ナログ出力端子19を通って流れる電流が著しく変化す
る。最悪状態はDACの全範囲の中央点、図示例では1
27と128の値の間に於けるディジタル・ワード値の
変化の時点に生じる。というのは全2進符号化表現の場
合には最上位のスイッチは一方向すなわちオン(または
オフ)に128単位の電流を変化させ、下位の7個のス
イッチはともに他方の方向すなわちオフ(またはオン)
に127単位の電流を変化させるからである。たとえば
第7図のスイッチ47が最終段スイッチであるとすれば
、P形トランリスタがターンオンして導通したとき、こ
のP形トランリスタ64は基準電源リード58からの電
流をリード61に供給する。N形トランリスタ65はタ
ーンオンして導通したときスイッチ出カリードロ1がら
アース接続リード59に電流を「引き込む」。
性は、やはり製造工程の差異の結果として各スイッチの
NMOSトランジスタとPMOSトランジスタのスイッ
チン速度が通常かなり異なり、デバイスのどの製造バッ
チでもどちらが早いか予測できないという事実から生ず
る。スイッチング時間の差異の影響は、これらのトラン
ジスタが各スイッチ動作で交互に導通するチェーンΦセ
ット17の最終段スイッチの出力に注意すると明らかで
あろう。この交互の導通によりはしご形回路網18とア
ナログ出力端子19を通って流れる電流が著しく変化す
る。最悪状態はDACの全範囲の中央点、図示例では1
27と128の値の間に於けるディジタル・ワード値の
変化の時点に生じる。というのは全2進符号化表現の場
合には最上位のスイッチは一方向すなわちオン(または
オフ)に128単位の電流を変化させ、下位の7個のス
イッチはともに他方の方向すなわちオフ(またはオン)
に127単位の電流を変化させるからである。たとえば
第7図のスイッチ47が最終段スイッチであるとすれば
、P形トランリスタがターンオンして導通したとき、こ
のP形トランリスタ64は基準電源リード58からの電
流をリード61に供給する。N形トランリスタ65はタ
ーンオンして導通したときスイッチ出カリードロ1がら
アース接続リード59に電流を「引き込む」。
入カリードロ0の正の信号はN形トランリスタ65をタ
ーンオンし、P形トランリスタ64をターンオフする。
ーンオンし、P形トランリスタ64をターンオフする。
入カリードロoのアース電位の信号はN形トランリスタ
65をターンオフし、P形トランリスタ64をターンオ
ンする。
65をターンオフし、P形トランリスタ64をターンオ
ンする。
上記2つの形式のMOSトランジスタ・スイッチが同時
に起動されれば、過渡減少の影響が相殺して、残る雑音
差は許容できる。しかし、実際のトランジスタは形式に
よってスイッチング速度に差異がある。任意の1サンプ
ル時間に多数単位のDAC出力電流をターンオンする1
個または複数のトランジスタによって、消散する前に信
号サンプル時間の大部分を必要とする、大きな過渡的な
アナログ信号エクスカーション、たとえば1つのLSB
の大きさのエクスカーションの8倍以上のエクスカーシ
ョンが生ずることがある。時にグリッチ(glltch
)とも呼ばれるこのようなエクスカーションが、全2進
符号化ワードの場合に値が127と128との間の両方
向の遷移を行ったときに生じる様子を第8図に示しであ
る。このようなエクスカーションの最終的な影響は遷移
の方向とケーブル20の出力に結合された利用回路の種
類によって左右されるが、少なくとも真のディジタル入
力サンプル値を表わす平均アナログ信号を大幅に変化さ
せる。デイスプレー装置に結合されたビデオ信号の場合
には、その影響は輝度のブルーミングまたは類似した色
のデイスプレーされる物の間の分割線の強度の不自然な
増加または減少となる。チェーン・セット17を通して
結合する前の最上位の2ビット以上のバー符号化により
、最悪状態の範囲中央の遷移時点および他の大きな2進
情報遷移時点に対してターンオンしなければならないセ
ット17内の最終段スイッチの数が大幅に減る。この減
少によりスイッチ動作の上記ビデオ・デイスプレーに対
する影響が除去され、DACの殆んどの用途に於いて平
均アナログ信号値の変化が許容できるレベルにまで下る
ことがわかった。
に起動されれば、過渡減少の影響が相殺して、残る雑音
差は許容できる。しかし、実際のトランジスタは形式に
よってスイッチング速度に差異がある。任意の1サンプ
ル時間に多数単位のDAC出力電流をターンオンする1
個または複数のトランジスタによって、消散する前に信
号サンプル時間の大部分を必要とする、大きな過渡的な
アナログ信号エクスカーション、たとえば1つのLSB
の大きさのエクスカーションの8倍以上のエクスカーシ
ョンが生ずることがある。時にグリッチ(glltch
)とも呼ばれるこのようなエクスカーションが、全2進
符号化ワードの場合に値が127と128との間の両方
向の遷移を行ったときに生じる様子を第8図に示しであ
る。このようなエクスカーションの最終的な影響は遷移
の方向とケーブル20の出力に結合された利用回路の種
類によって左右されるが、少なくとも真のディジタル入
力サンプル値を表わす平均アナログ信号を大幅に変化さ
せる。デイスプレー装置に結合されたビデオ信号の場合
には、その影響は輝度のブルーミングまたは類似した色
のデイスプレーされる物の間の分割線の強度の不自然な
増加または減少となる。チェーン・セット17を通して
結合する前の最上位の2ビット以上のバー符号化により
、最悪状態の範囲中央の遷移時点および他の大きな2進
情報遷移時点に対してターンオンしなければならないセ
ット17内の最終段スイッチの数が大幅に減る。この減
少によりスイッチ動作の上記ビデオ・デイスプレーに対
する影響が除去され、DACの殆んどの用途に於いて平
均アナログ信号値の変化が許容できるレベルにまで下る
ことがわかった。
特定の用途について本発明の説明を行なったが、これは
それぞれのスイッチの駆動に別々の論理径路が必要とさ
れ、またスイッチが必ずしも一緒に動作する必要はない
が、−緒に動作しなければならないときはほぼ同時に動
作しなければならないような他の用途にも有利に用い得
ることは明らかである。
それぞれのスイッチの駆動に別々の論理径路が必要とさ
れ、またスイッチが必ずしも一緒に動作する必要はない
が、−緒に動作しなければならないときはほぼ同時に動
作しなければならないような他の用途にも有利に用い得
ることは明らかである。
第1図は本発明によるディジタル・アナログ変換器の回
路図である。第2図は第1図の変換器に有用な2進から
バーへのデコーダ回路の論理回路図である。第3図およ
び第4図は第2図の2進からバーへのデコーダの動作を
示す信号状態図である。第5図および第6図は本発明を
実施するために用いられるCMOSトランジスタの反転
スイッチの上面図と断面図である。第7図は第1図の変
換器に用いられるCMOSスイッチ回路対を示す回路図
である。第8図はディジタル信号を変換器の抵抗はしご
形回路に結合するスイッチの非同時動作による振幅エク
スカーションを例示するためのディジタル・アナログ変
換器のアナログ出力を示す波形図である。 [主な符号の説明コ 10・・・ディジタル・アナログ変換器、11・・・デ
ータ信号源、12・・・2進からバーへのデコーダ、1
3・・・ラッチ・セット、17・・・トランジスタ・ス
イッチ・チェーンのセット、18・・・抵抗はしご形回
路網、19・・・アナログ出力端子、20・・・ケーブ
ル、66・・・ダミー負荷スイッチ。
路図である。第2図は第1図の変換器に有用な2進から
バーへのデコーダ回路の論理回路図である。第3図およ
び第4図は第2図の2進からバーへのデコーダの動作を
示す信号状態図である。第5図および第6図は本発明を
実施するために用いられるCMOSトランジスタの反転
スイッチの上面図と断面図である。第7図は第1図の変
換器に用いられるCMOSスイッチ回路対を示す回路図
である。第8図はディジタル信号を変換器の抵抗はしご
形回路に結合するスイッチの非同時動作による振幅エク
スカーションを例示するためのディジタル・アナログ変
換器のアナログ出力を示す波形図である。 [主な符号の説明コ 10・・・ディジタル・アナログ変換器、11・・・デ
ータ信号源、12・・・2進からバーへのデコーダ、1
3・・・ラッチ・セット、17・・・トランジスタ・ス
イッチ・チェーンのセット、18・・・抵抗はしご形回
路網、19・・・アナログ出力端子、20・・・ケーブ
ル、66・・・ダミー負荷スイッチ。
Claims (1)
- 【特許請求の範囲】 1、別々の伝送路の多ビット・ディジタル・ワード信号
に対するインピーダンス変換回路に於いて、 上記ビット伝送路群の各伝送路に対する第1の出力イン
ピーダンスの入力接続回路、 それに対して上記伝送路がそれぞれ第2のずっと低い出
力インピーダンスを示す出力接続回路、上記各伝送路に
あって、伝送路内で印加されるディジタル信号の2進信
号状態によって状態が制御される縦続接続された電気ス
イッチ群のチェーン、および 上記入力接続回路と上記出力接続回路との間にスイッチ
の上記チェーンを結合する手段を含み、上記各チェーン
はほぼ同じ伝搬遅延で信号を伝送するためにその伝送路
内の縦続接続された上記スイッチを同数含んでおり、 上記各チェーンの上記縦続接続スイッチがこのようなチ
ェーンに沿ってほぼ一様にスケーリングされたスイッチ
出力インピーダンスの実部を持っていて、上記第1およ
び第2の出力インピーダンスの間の上記インピーダンス
変換を達成することを特徴とする、インピーダンス変換
回路。 2、上記伝送路群の少なくともいくつかの伝送路の上記
出力インピーダンスが上記伝送路群の他の伝送路のこの
ようなインピーダンスと異なる、請求項1記載のインピ
ーダンス変換回路。 3、上記の少なくともいくつかの伝送路の出力インピー
ダンスの抵抗部分が2進の上位の伝送路になるにつれ2
進の重みが少なくなるような2進重み付けでスケーリン
グされている、請求項1記載のインピーダンス変換回路
。 4、上記伝送路群の複数の付加的な伝送路(以後複数伝
送路と呼ぶ)の出力インピーダンスの抵抗部分が等しく
、かつ 上記複数伝送路がそれぞれのグループに2進重み付けさ
れた伝送路を含む少なくとも2つのグループに分割され
、これにより各グループの伝送路の出力インピーダンス
の組合わせ並列抵抗部分が上記の2進重み付け抵抗スケ
ールの異なる延長部に合うようにした、請求項3記載の
インピーダンス変換回路。 5、上記スイッチ群の各スイッチが、 出力接続部、 このようなスイッチの動作を第1および第2のスイッチ
状態の間でいずれかの方向に制御するために上記伝送路
群の1つの伝送路でディジタル信号を受ける入力接続部
、 第1および第2の電圧値を受ける第1および第2の電圧
源接続部、および 上記入力接続のディジタル信号に応答して、上記第1の
スイッチ状態では上記出力接続部を上記第1の電圧源接
続部に結合し、上記第2のスイッチ状態では上記出力接
続部を上記第2の電圧源接続部に結合する手段を有して
いる、請求項1記載のインピーダンス変換回路。 6、上記結合手段が、 それぞれソース、ゲートおよびドレーンの端子をそなえ
た導電形の相異なる第1および第2の相補形のMOSト
ランジスタ、 上記入力ディジタル信号のそれぞれ異なるレベルに応答
して上記トランジスタの一方または他方だけを導通状態
にバイアスするために上記第1および第2のトランジス
タのゲート端子を上記各スイッチの上記入力接続部に接
続する手段、 上記トランジスタのソース・ドレーン路を上記電圧源接
続部の間に直列に接続する手段、および上記の両方のト
ランジスタの上記ドレーン端子を上記各スイッチの上記
出力接続部に接続して、上記入力接続部の信号を反転し
たものを上記出力接続部に供給する手段を有している、
請求項5記載のインピーダンス変換回路。 7、上記スイッチ群の各スイッチが伝送路の縦続接続の
中で所定の順番の位置にあり、この順番の中で互いに対
応する位置にあるスイッチのグループ毎にそれぞれスイ
ッチ段が構成され、 上記チェーン群の各チェーンが上記スイッチ段が偶数段
含んでいる、請求項6記載のインピーダンス変換回路。 8、上記チェーン群のそれぞれのチェーンの互いに対応
する位置にあるスイッチ群が上記インピーダンス変換回
路の1段を構成し、 上記各チェーンの上記縦続接続されたスイッチの出力コ
ンダクタンスは(a)上記各伝送路のチェーンの中の被
駆動段の出力コンダクタンスと(b)その被駆動段を駆
動する前段のスイッチの出力コンダクタンスとの比Fを
一様になるようにスケーリングされており、 被駆動段とその駆動スイッチとのコンダクタンス比がF
と異なるチェーンの段では、該駆動段スイッチは並列駆
動される入力をそなえた少なくとも2つのスイッチ枝路
に分割されており、上記2つの枝路は伝送路内枝路とダ
ミー負荷枝路よりなり、伝送路内枝路はこのようなチェ
ーンの伝送路内にスイッチを持ち、かつ上記被駆動段に
対してコンダクタンス比Fを持ち、またダミー負荷枝路
は上記伝送路内枝路スイッチの出力コンダクタンスとの
合計コンダクタンスが上記伝送路内枝路とダミー負荷枝
路を並列に駆動する段スイッチに対してコンダクタンス
比Fとなるようにする出力コンダクタンスを持つスイッ
チをそなえ、上記ダミー負荷枝路は上記伝送路のそれ以
後のスイッチを駆動しない、請求項1記載のインピーダ
ンス変換回路。 9、上記コンダクタンス比Fの値が2である、請求項8
記載のインピーダンス変換回路。 10、少なくともいくつかの伝送路の上記伝送路内枝路
の最終段スイッチの上記出力コンダクタンスが上記伝送
路群の他の伝送路のこのようなコンダクタンスと異なっ
ている、請求項8記載のインピーダンス変換回路。 11、上記の少なくともいくつかの伝送路は、2進の上
位の伝送路になるにつれ2進の重みが少なくなるような
2進重み付けでスケーリングされた、それらの伝送路内
の最終段のスイッチの出力インピーダンスの抵抗部分を
有する、請求項10記載のインピーダンス変換回路。 12、上記伝送路群の複数の付加的な伝送路(以後複数
伝送路と呼ぶ)の出力インピーダンスの抵抗部分が等し
く、 上記複数伝送路がそれぞれのグループに2進重み付けさ
れた伝送路を含む少なくとも2つのグループに分割され
、これにより各グループの伝送路群の最終段の伝送路内
スイッチの出力インピーダンスの組合わせ並列抵抗部分
が上記の2進重み付けスケールの互いに異なる延長部に
合うようにした、請求項11記載のインピーダンス変換
回路。 13、上記ダミー負荷枝路の各々が上記ダミー負荷スイ
ッチによって駆動される少なくとも1つの他のスイッチ
を含んでおり、該他のスイッチは上記伝送路のスイッチ
を駆動せず、上記ダミー負荷スイッチと該他のスイッチ
の出力コンダクタンスは上記の比Fを満足する、請求項
8記載のインピーダンス変換回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/104,405 US4783643A (en) | 1987-10-05 | 1987-10-05 | Impedance transforming circuit for multibit parallel digital circuits |
US104,405 | 1987-10-05 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01165212A true JPH01165212A (ja) | 1989-06-29 |
JP2585395B2 JP2585395B2 (ja) | 1997-02-26 |
Family
ID=22300302
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63250053A Expired - Lifetime JP2585395B2 (ja) | 1987-10-05 | 1988-10-05 | 分離伝送路における多ビットディジタルワ−ド信号用インピ−ダンス変換回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4783643A (ja) |
JP (1) | JP2585395B2 (ja) |
FR (1) | FR2621432B1 (ja) |
NL (1) | NL8802427A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09186597A (ja) * | 1995-05-18 | 1997-07-15 | He Holdings Inc Dba Hughes Electron | 近似的に区分された線形アナログ波形を生成するためのアナログデジタルコンバータおよび方法 |
US8111278B2 (en) | 2007-07-18 | 2012-02-07 | Konica Minolta Business Technologies, Inc. | Image forming apparatus, control method thereof and program thereof |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2837726B2 (ja) * | 1990-02-15 | 1998-12-16 | 三菱電機株式会社 | ディジタル・アナログ変換器 |
US6930506B2 (en) * | 2002-10-22 | 2005-08-16 | International Business Machines Corporation | Terminating resistor driver for high speed data communication |
US7888968B2 (en) * | 2009-01-15 | 2011-02-15 | International Business Machines Corporation | Configurable pre-emphasis driver with selective constant and adjustable output impedance modes |
Citations (5)
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JPS60105323A (ja) * | 1983-11-12 | 1985-06-10 | Nippon Gakki Seizo Kk | デイジタル−アナログ変換器 |
JPS61248614A (ja) * | 1985-04-26 | 1986-11-05 | Hitachi Ltd | パルス遅延回路 |
Family Cites Families (3)
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JPS6010336U (ja) * | 1983-06-29 | 1985-01-24 | キヤノン電子株式会社 | インタ−フエ−ス回路装置 |
DE3440591C2 (de) * | 1984-11-07 | 1987-01-02 | Neumann Elektronik GmbH, 4330 Mülheim | Einrichtung zur optimalen Anpassung einer Gabelschaltung an eine Fernmeldeleitung |
-
1987
- 1987-10-05 US US07/104,405 patent/US4783643A/en not_active Expired - Lifetime
-
1988
- 1988-10-04 NL NL8802427A patent/NL8802427A/nl not_active Application Discontinuation
- 1988-10-05 JP JP63250053A patent/JP2585395B2/ja not_active Expired - Lifetime
- 1988-10-05 FR FR8813043A patent/FR2621432B1/fr not_active Expired - Fee Related
Patent Citations (5)
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US8111278B2 (en) | 2007-07-18 | 2012-02-07 | Konica Minolta Business Technologies, Inc. | Image forming apparatus, control method thereof and program thereof |
Also Published As
Publication number | Publication date |
---|---|
NL8802427A (nl) | 1989-05-01 |
US4783643A (en) | 1988-11-08 |
JP2585395B2 (ja) | 1997-02-26 |
FR2621432B1 (fr) | 1992-10-30 |
FR2621432A1 (fr) | 1989-04-07 |
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