JP3240706B2 - バタフライ演算回路 - Google Patents
バタフライ演算回路Info
- Publication number
- JP3240706B2 JP3240706B2 JP27692892A JP27692892A JP3240706B2 JP 3240706 B2 JP3240706 B2 JP 3240706B2 JP 27692892 A JP27692892 A JP 27692892A JP 27692892 A JP27692892 A JP 27692892A JP 3240706 B2 JP3240706 B2 JP 3240706B2
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- JP
- Japan
- Prior art keywords
- bit
- input
- signal
- adder
- butterfly operation
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- Expired - Fee Related
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- Compression Of Band Width Or Redundancy In Fax (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Complex Calculations (AREA)
- Image Processing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Description
【0001】
【産業上の利用分野】本発明は、画像や音声の高能率符
号化に用いる高速コサイン変換(以下FDCTと略す
る)に利用して有効なバタフライ演算回路に関するもの
である。
号化に用いる高速コサイン変換(以下FDCTと略す
る)に利用して有効なバタフライ演算回路に関するもの
である。
【0002】
【従来の技術】2入力に対して和と差を求める演算(バ
タフライ演算)が高速コサイン変換によく利用されてい
る。以下に、従来のバタフライ演算について説明する。
図3はバタフライ演算のブロック図である。この回路で
は回路規模を制限するため、全ての演算を16ビット単
位で実行するものとする。図3において、21,22は
入力端子、23は入力信号の各ビットを反転するビット
反転器、24はスイッチで、加算か減算かによって加算
器25に入力される信号を制御する。25は加算器で2
つの入力信号の加算を行い、同時にキャリー入力からの
信号を加算する。26はビットシフト器で入力信号の1
ビットシフトダウンを行う。27は出力端子である。
タフライ演算)が高速コサイン変換によく利用されてい
る。以下に、従来のバタフライ演算について説明する。
図3はバタフライ演算のブロック図である。この回路で
は回路規模を制限するため、全ての演算を16ビット単
位で実行するものとする。図3において、21,22は
入力端子、23は入力信号の各ビットを反転するビット
反転器、24はスイッチで、加算か減算かによって加算
器25に入力される信号を制御する。25は加算器で2
つの入力信号の加算を行い、同時にキャリー入力からの
信号を加算する。26はビットシフト器で入力信号の1
ビットシフトダウンを行う。27は出力端子である。
【0003】以上のように構成された従来のバタフライ
演算について、以下にその動作を説明する。
演算について、以下にその動作を説明する。
【0004】加算、減算共に入力端子21,22に入力
される信号と出力端子27に出力される信号は16ビッ
ト幅である。加算の場合は、入力端子21に入力された
信号と、入力端子22に入力された信号を加算器25に
入力する。この場合は、スイッチ24によって加算器2
5のキャリー入力には0が入力される。減算の場合は、
入力端子21に入力された信号と、スイッチ24によっ
て入力端子22に入力された信号をビット反転器23で
各ビットを反転させた信号を加算器25に入力し、スイ
ッチ24によって加算器25のキャリー入力に1が入力
されることで、減算を実現する。加算器25から出力さ
れた17ビット幅の信号は、ビットシフト器26で1ビ
ットシフトダウンを行い16ビット幅で出力端子27に
供給される。
される信号と出力端子27に出力される信号は16ビッ
ト幅である。加算の場合は、入力端子21に入力された
信号と、入力端子22に入力された信号を加算器25に
入力する。この場合は、スイッチ24によって加算器2
5のキャリー入力には0が入力される。減算の場合は、
入力端子21に入力された信号と、スイッチ24によっ
て入力端子22に入力された信号をビット反転器23で
各ビットを反転させた信号を加算器25に入力し、スイ
ッチ24によって加算器25のキャリー入力に1が入力
されることで、減算を実現する。加算器25から出力さ
れた17ビット幅の信号は、ビットシフト器26で1ビ
ットシフトダウンを行い16ビット幅で出力端子27に
供給される。
【0005】
【発明が解決しようとする課題】しかしながら従来のバ
タフライ演算回路では、加減算後16ビットに丸めるた
めのビットシフトダウン時に1ビット分切り捨てている
ため、誤差が負の方向に累積され、FDCT後の演算誤
差が大きくなる。
タフライ演算回路では、加減算後16ビットに丸めるた
めのビットシフトダウン時に1ビット分切り捨てている
ため、誤差が負の方向に累積され、FDCT後の演算誤
差が大きくなる。
【0006】本発明は上記従来の課題を解決するもの
で、回路規模を増大させることなくバタフライ演算時に
発生する誤差を低減するバタフライ演算回路を提供する
ことを目的とする。
で、回路規模を増大させることなくバタフライ演算時に
発生する誤差を低減するバタフライ演算回路を提供する
ことを目的とする。
【0007】
【課題を解決するための手段】本発明は上記目的を達成
するために、2つの入力信号A,Bに対して加算及び減
算を行う回路であって、加算の場合は信号Aと信号Bを
加算し、同時に1を加算する加算器と、減算の場合は減
算する信号Bの各ビットを反転させるビット反転器と、
ビット反転器の出力信号と信号Aを加算し、同時に1を
加算する加算器と、加算器の出力信号を1ビットシフト
ダウンするビットシフト器とを備えたバタフライ演算回
路である。
するために、2つの入力信号A,Bに対して加算及び減
算を行う回路であって、加算の場合は信号Aと信号Bを
加算し、同時に1を加算する加算器と、減算の場合は減
算する信号Bの各ビットを反転させるビット反転器と、
ビット反転器の出力信号と信号Aを加算し、同時に1を
加算する加算器と、加算器の出力信号を1ビットシフト
ダウンするビットシフト器とを備えたバタフライ演算回
路である。
【0008】また、2つの入力信号A,Bに対して加算
及び減算を行う回路であって、加算の場合は信号Aと信
号Bを加算し、同時に1を加算する加算器と、減算の場
合は減算する信号Bの下位1ビットを除いた上位ビット
を反転させるビット反転器と、ビット反転器の出力信号
の下位1ビットを1に固定するビット操作手段と、ビッ
ト操作手段の出力信号と信号Aを加算し、同時に1を加
算する加算器と、加算器の出力信号を1ビットシフトダ
ウンするビットシフト器とを備えたバタフライ演算回路
である。
及び減算を行う回路であって、加算の場合は信号Aと信
号Bを加算し、同時に1を加算する加算器と、減算の場
合は減算する信号Bの下位1ビットを除いた上位ビット
を反転させるビット反転器と、ビット反転器の出力信号
の下位1ビットを1に固定するビット操作手段と、ビッ
ト操作手段の出力信号と信号Aを加算し、同時に1を加
算する加算器と、加算器の出力信号を1ビットシフトダ
ウンするビットシフト器とを備えたバタフライ演算回路
である。
【0009】
【作用】本発明は前記した構成により、バタフライ演算
の加算時に四捨五入、減算時に切捨てを行うまたは一部
四捨五入を行なうことで、FDCTの演算誤差を小さく
することができる。
の加算時に四捨五入、減算時に切捨てを行うまたは一部
四捨五入を行なうことで、FDCTの演算誤差を小さく
することができる。
【0010】
(実施例1)以下、本発明の第一の実施例について、図
面を参照しながら説明する。
面を参照しながら説明する。
【0011】図1は第一の実施例のバタフライ演算のブ
ロック図である。図1において、1,2は入力端子、3
は入力信号の各ビットを反転するビット反転器、4はス
イッチで、加算か減算かによって加算器5に入力される
信号を制御する。5は加算器で2つの入力信号の加算を
行い、同時にキャリー入力からの信号を加算する。6は
ビットシフト器で入力信号の1ビットシフトダウンを行
う。7は出力端子である。
ロック図である。図1において、1,2は入力端子、3
は入力信号の各ビットを反転するビット反転器、4はス
イッチで、加算か減算かによって加算器5に入力される
信号を制御する。5は加算器で2つの入力信号の加算を
行い、同時にキャリー入力からの信号を加算する。6は
ビットシフト器で入力信号の1ビットシフトダウンを行
う。7は出力端子である。
【0012】以上のように構成された第1の実施例にお
けるバタフライ演算について、以下にその動作を説明す
る。
けるバタフライ演算について、以下にその動作を説明す
る。
【0013】加算、減算共に入力端子1,2に入力され
る信号と出力端子7に出力される信号は16ビット幅で
ある。加算の場合は、入力端子1に入力された信号と、
入力端子2に入力された信号を加算器5に入力する。た
だし加算器5のキャリー入力は1に固定されているた
め、演算結果には1が加算される。減算の場合は、入力
端子1に入力された信号と、スイッチ4によって入力端
子2に入力された信号をビット反転器3で各ビットを反
転させた信号を加算器5に入力する。加算器5から出力
された17ビット幅の信号は、ビットシフト器6で1ビ
ットシフトダウンを行い16ビット幅で出力端子7に供
給される。ただし加算の場合は、加算器5の出力で1が
加算されているため1ビットシフトダウン時には切捨て
にはならず、四捨五入を行っていることになる。
る信号と出力端子7に出力される信号は16ビット幅で
ある。加算の場合は、入力端子1に入力された信号と、
入力端子2に入力された信号を加算器5に入力する。た
だし加算器5のキャリー入力は1に固定されているた
め、演算結果には1が加算される。減算の場合は、入力
端子1に入力された信号と、スイッチ4によって入力端
子2に入力された信号をビット反転器3で各ビットを反
転させた信号を加算器5に入力する。加算器5から出力
された17ビット幅の信号は、ビットシフト器6で1ビ
ットシフトダウンを行い16ビット幅で出力端子7に供
給される。ただし加算の場合は、加算器5の出力で1が
加算されているため1ビットシフトダウン時には切捨て
にはならず、四捨五入を行っていることになる。
【0014】(実施例2)以下、本発明の第2の実施例
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【0015】図2は第2の実施例のバタフライ演算のブ
ロック図である。図2において、11,12は入力端
子、13は入力信号の各ビットを反転するビット反転
器、14はスイッチで、加算か減算かによって加算器1
5に入力される信号を制御する。15は加算器で2つの
入力信号の加算を行い、同時にキャリー入力からの信号
を加算する。16はビットシフト器で入力信号の1ビッ
トシフトダウンを行う。17は出力端子である。
ロック図である。図2において、11,12は入力端
子、13は入力信号の各ビットを反転するビット反転
器、14はスイッチで、加算か減算かによって加算器1
5に入力される信号を制御する。15は加算器で2つの
入力信号の加算を行い、同時にキャリー入力からの信号
を加算する。16はビットシフト器で入力信号の1ビッ
トシフトダウンを行う。17は出力端子である。
【0016】以上のように構成された第2の実施例にお
けるバタフライ演算について、以下にその動作を説明す
る。
けるバタフライ演算について、以下にその動作を説明す
る。
【0017】加算、減算共に入力端子11,12に入力
される信号と出力端子17に出力される信号は16ビッ
ト幅である。加算の場合は、入力端子11に入力された
信号と、入力端子12に入力された信号を加算器15に
入力する。ただし加算器15のキャリー入力は1に固定
されているため、演算結果には1が加算される。減算の
場合は、入力端子11に入力された信号と、スイッチ1
4によって入力端子12に入力された信号の下位1ビッ
トを除く上位15ビットをビット反転器13で反転させ
下位1ビットを1に固定した信号を加算器15に入力す
る。加算器15から出力された17ビット幅の信号はビ
ットシフト器16で1ビットシフトダウンを行い16ビ
ット幅で出力端子17に供給される。ただし加算の場合
は、加算器15の出力で1が加算されているため1ビッ
トシフトダウン時には切捨てにはならず、四捨五入を行
っていることになる。また減算の場合は、加算器15の
入力段階で入力端子2から入力された信号の最下位ビッ
トを1に固定しているため、一部四捨五入を行っている
ことになる。
される信号と出力端子17に出力される信号は16ビッ
ト幅である。加算の場合は、入力端子11に入力された
信号と、入力端子12に入力された信号を加算器15に
入力する。ただし加算器15のキャリー入力は1に固定
されているため、演算結果には1が加算される。減算の
場合は、入力端子11に入力された信号と、スイッチ1
4によって入力端子12に入力された信号の下位1ビッ
トを除く上位15ビットをビット反転器13で反転させ
下位1ビットを1に固定した信号を加算器15に入力す
る。加算器15から出力された17ビット幅の信号はビ
ットシフト器16で1ビットシフトダウンを行い16ビ
ット幅で出力端子17に供給される。ただし加算の場合
は、加算器15の出力で1が加算されているため1ビッ
トシフトダウン時には切捨てにはならず、四捨五入を行
っていることになる。また減算の場合は、加算器15の
入力段階で入力端子2から入力された信号の最下位ビッ
トを1に固定しているため、一部四捨五入を行っている
ことになる。
【0018】
【発明の効果】以上のように本発明は、バタフライ演算
の加算時に四捨五入、減算時に切捨てを行うことで、F
DCTの演算誤差を小さくすることができる。また、加
算器のキャリー入力を1に固定できるため、加算器の回
路規模を小さくすることができる。
の加算時に四捨五入、減算時に切捨てを行うことで、F
DCTの演算誤差を小さくすることができる。また、加
算器のキャリー入力を1に固定できるため、加算器の回
路規模を小さくすることができる。
【0019】また、バタフライ演算の加算時に四捨五
入、減算時に一部四捨五入を行うことで、FDCTの演
算誤差を小さくすることができる。また、加算器のキャ
リー入力を1に固定できるため、加算器の回路規模を小
さくすることができ、ビット反転時に下位1ビットを除
くためビット反転器の回路規模を小さくすることができ
る。
入、減算時に一部四捨五入を行うことで、FDCTの演
算誤差を小さくすることができる。また、加算器のキャ
リー入力を1に固定できるため、加算器の回路規模を小
さくすることができ、ビット反転時に下位1ビットを除
くためビット反転器の回路規模を小さくすることができ
る。
【図1】本発明の第1の実施例におけるバタフライ演算
のブロック図
のブロック図
【図2】本発明の第2の実施例におけるバタフライ演算
のブロック図
のブロック図
【図3】従来のバタフライ演算のブロック図
1 入力端子 2 入力端子 3 ビット反転器 4 切り替え器 5 加算器 6 ビットシフト器 7 出力端子
フロントページの続き (56)参考文献 特開 平4−85621(JP,A) (58)調査した分野(Int.Cl.7,DB名) G06F 7/38 G06F 17/14
Claims (1)
- 【請求項1】2つの入力信号A,Bに対して加算及び減
算を行う回路であって、加算の場合は信号Aと信号Bを
加算し、同時に1を加算する加算器と、減算の場合は減
算する信号Bの下位1ビットを除いた上位ビットを反転
させるビット反転器と、前記ビット反転器の出力信号の
下位1ビットを1に固定するビット操作手段と、前記ビ
ット操作手段の出力信号と信号Aを加算し、同時に1を
加算する加算器と、前記加算器の出力信号を1ビットシ
フトダウンするビットシフト器とを備えたことを特徴と
するバタフライ演算回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27692892A JP3240706B2 (ja) | 1992-10-15 | 1992-10-15 | バタフライ演算回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27692892A JP3240706B2 (ja) | 1992-10-15 | 1992-10-15 | バタフライ演算回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06131387A JPH06131387A (ja) | 1994-05-13 |
JP3240706B2 true JP3240706B2 (ja) | 2001-12-25 |
Family
ID=17576360
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27692892A Expired - Fee Related JP3240706B2 (ja) | 1992-10-15 | 1992-10-15 | バタフライ演算回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3240706B2 (ja) |
-
1992
- 1992-10-15 JP JP27692892A patent/JP3240706B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06131387A (ja) | 1994-05-13 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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|
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