JPH0249515B2 - - Google Patents

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JPH0249515B2
JPH0249515B2 JP59197925A JP19792584A JPH0249515B2 JP H0249515 B2 JPH0249515 B2 JP H0249515B2 JP 59197925 A JP59197925 A JP 59197925A JP 19792584 A JP19792584 A JP 19792584A JP H0249515 B2 JPH0249515 B2 JP H0249515B2
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transistor
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Junichi Myamoto
Junichi Tsujimoto
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Toshiba Corp
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Tokyo Shibaura Electric Co Ltd
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Publication of JPH0249515B2 publication Critical patent/JPH0249515B2/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells

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  • Read Only Memory (AREA)

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、特にEEPROM（電気的にデータ
の消去が可能なリード オンリ メモリ）に係
り、EEPROM特有のページモードライトの仕様
を満足するような半導体記憶装置に関する。
［発明の技術的背景とその問題点］ EEPROM（以下、単にメモリと称する）にお
けるデータの読み出しは、通常100nSないし
200nSと非常に高速で行なえることが知られてい
る。他方、データの書き込みについては、そのデ
バイスの構造により１ｍＳないし50ｍＳ程度の時
間がかかる。しかし、このデータ書き込み時間は
メモリのある特定のカラムについて並列書き込み
をしても所要時間は代わりないので、等価的にバ
イト当りのデータ書き込み時間を制限することが
可能である。例えば、実質的なデータ書き込み時
間が１ｍＳの場合に16バイト単位でページモード
ライトを採用すると、１バイトのデータを一時的
にメモリストレージに書き込むのに必要な時間は
アクセス時間とほぼ同等の200nS程度なので、メ
モリストレージに要する時間を加味した１バイト
当りのデータ書き込み時間は（200nS×16＋１ｍ
Ｓ）×16となり、ほぼ63μSとなる。このように短
時間でデータの書き込みが行なえるということ
は、コンピユータのパワーダウン時のデータ待避
等、EEPROMの応用分野が広がる意味で極めて
有効である。
ところで、上記のようなメモリストレージ機能
を備え、データの消去および再書込みが可能な従
来のメモリでは、データを書込む際の経路と読み
出しの経路とが全く独立して設けられているのが
一般的である。このため、従来のメモリでは回路
構成が複雑になるという欠点がある。
また、上記のようなメモリではデータの消去な
らびにデータプログラムを行なう際に、この動作
が終了したかどうかを外部に対して示す機能が備
えられている。このような機能はデータポーリン
グ機能と称されている。従来のメモリではこのよ
うなデータポーリング機能を実現する場合に特別
の制御回路を設けるようにしているので、この点
での回路構成が複雑になるという欠点がある。
［発明の目的］ この発明の上記のような事情を考慮してなされ
たものであり、その目的はEEPROM特有のペー
ジモードライトを効率よく行なえる回路構成を有
する半導体記憶装置を提供することにある。
［発明の概要］ 上記目的を達成するためこの発明にあつては、
不揮発性トランジスタからなるメモリセルおよび
ダミーセルがそれぞれ接続された第１および第２
のビツトラインを設け、上記第１および第２のビ
ツトラインそれぞれにはデータプログラム時に使
用される高電圧を発生する高電圧発生手段を接続
し、フリツプフロツプ回路からなるデータ検出記
憶手段により、データ読み出しの際に上記第１お
よび第２のビツトライン間に生じる電位差を増幅
してデータの検出を行ない、データ書き込みの際
には外部から入力される書き込み用データに応じ
たデータを一時的に記憶し、さらに一対のスイツ
チ用トランジスタを上記データ検出記憶手段の第
１、第２のデータ入出力ノードと上記第１、第２
のビツトラインとの間に設け、この一対のスイツ
チ用トランジスタを各動作状態に応じてスイツチ
制御するようにしている。
［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説
明する。
第１図はこの発明に係る半導体記憶装置（メモ
リ）の一実施例の構成を示す回路図である。図に
おいて１１および１２はビツトラインである。上
記一方のビツトライン１１には、それぞれフロー
テインゲートを有するデータ記憶用の不揮発性ト
ランジスタ１３および選択用トランジスタ１４か
らなるEEPROM型のメモリセル１５が複数個接
続されていると共に、上記メモリセル１５内のト
ランジスタ１３が“１”レベルデータおよび
“０”レベルデータを記憶しているときのそれぞ
れのコンダクタンス中間のコンダクタンスに設定
され、フローテインゲートを有するデータ記憶用
の不揮発性トランジスタ１６および選択用トラン
ジスタ１７からなる１個のダミーセル１８が接続
されている。同様に、上記他方のビツトライン１
２にも上記一方のビツトライン１１に接続されて
いるものと同様の構成のメモリセル１５が同数接
続されていると共に、上記と同様の構成のダミー
セル１８が１個接続されている。また上記ビツト
ライン１１，１２にはそれぞれ、各メモリセル１
５でデータプログラムを行なう際に使用される高
電圧を発生する高電圧発生回路１９が接続されて
いる。
上記メモリセル１５およびダミーセル１８は図
示しないデコーダにより選択されるようになつて
おり、一方のビツトライン１１に接続されたメモ
リセル１５が選択される場合には他方のビツトラ
イン１２に接続されたダミーセル１８が選択さ
れ、これとは逆に他方のビツトライン１２に接続
されたメモリセル１５が選択される場合には一方
のビツトライン１１に接続されたダミーセル１８
が選択されるようになつている。また、データの
消去およびプログラムのとき、メモリセル１５内
のトランジスタ１３の制御ゲートおよび選択用ト
ランジスタ１４の各ゲートには、所定値の電圧が
図示しない手段から供給されるようになつてい
る。
２０は上記ビツトライン１１，１２間に生じる
電位差を増幅してデータを検出すると共に、外部
から入力される書き込み用データを一時的に記憶
するデータ検出記憶回路である。このデータ検出
記憶回路２０は、ＰチヤンネルMOSトランジス
タ２１，２２それぞれおよびＮチヤンネルMOS
トランジスタ２３，２４それぞれからなる
CMOSインバータ２５，２６の入出力端子間を
交差接続してなるフリツプフロツプ２７と、この
フリツプフロツプ２７のアクテイブ状態を制御す
るための、電源VDDとこのフリツプフロツプ２７
との間に挿入されたＰチヤンネルMOSトランジ
スタ２８および電源VSSとこのフリツプフロツプ
２７との間に挿入されたＮチヤンネルMOSトラ
ンジスタ２９とで構成されている。上記一方の
CMOSインバータ２５の出力端子は上記データ
検出記憶回路２０の一方のデータ入出力ノード３
１にされ、このデータ入出力ノード３１はトラン
ジスタ３２を介して前記一方のビツトライン１１
に接続されている。同様に、上記他方のCMOS
インバータ２６の出力端子が上記データ検出記憶
回路２０の他方のデータ入出力ノード３３にさ
れ、このデータ入出力ノード３３がトランジスタ
３４を介して前記他方のビツトライン１２に接続
されている。また、上記データ入出力ノード３
１，３３それぞれと電源VDDとの間にはプリチヤ
ージ用のトランジスタ３５，３６が接続され、デ
ータ入出力ノード３１，３３相互間にはエコライ
ズ用のトランジスタ３７が接続されている。これ
らトランジスタ３５，３６，３７のゲートにはプ
リチヤージ制御信号が並列に供給されるようにな
つている。
さらに、上記データ入出力ノード３１，３３そ
れぞれと電源VSSとの間にはデータ書き込み用の
トランジスタ４１，４２が接続されている。また
上記一方のデータ入出力ノード３３にはインバー
タ４３の入力端子が接続されている。このインバ
ータ４３は前記データ検出記憶回路２０が前記ビ
ツトライン１１，１２間の電位差を増幅してデー
タ検出を行なうデータ読み出し動作の際に、上記
データ入出力ノード３３に得られるデータを反転
増幅するものであり、その出力データは出力デー
タレベル設定回路４４に供給されている。この出
力データレベル設定回路４４は、データ読み出し
動作の際、データ読み出しが行われたメモリセル
１５が上記ビツトライン１１，１２のうちどちら
に接続されているかに応じて、上記インバータ４
３の出力データをそのままのレベルで出力する
か、もしくはレベル反転した状態で出力制御する
ものである。すなわち、上記ビツトライン１１，
１２には共にメモリセル１５が接続されているの
で、データ検出記憶回路２０で検出されるデータ
をそのままのレベルで出力することはできない。
これは、同じデータが記憶されているメモリセル
１５が異なるビツトラインで選択された場合に、
データ検出記憶回路２０の検出データが互いにレ
ベルが異なつてしまうからである。そこで、選択
されたメモリセル１５がどちらのビツトラインに
接続されているかに応じてデータ検出記憶回路２
０の検出データのレベルを反転する必要が生じ
る。そしてこの出力データレベル設定回路は４４
は前記メモリセル１５の選択状態に応じて、例え
ばデコーダの出力に応じてデータのレベル設定を
行なう。ここで設定されたデータは出力バツフア
４５を介して外部に出力される。
また４６は外部からの書き込み用データが入力
される入力バツフアである。この入力バツフア４
６の出力データは入力データ設定回路４７に供給
される。この入力データ設定回路４７は上記書き
込み用データから互いに相補の関係にある一対の
データを発生するものであり、この相補のデータ
は前記トランジスタ４１，４２それぞれのゲート
に供給される。
第２図は、前記高電圧発生回路１９の具体的構
成を示す回路図である。この回路１９はトランジ
スタ５１，５２，５３およびコンデンサ５４から
なる周知のチヤージポンプ型の電圧昇圧回路であ
り、トランジスタ５１の一端には例えば20Vの高
電圧VPPが供給され、トランジスタ５３の一端に
はパルス信号Ｐが供給される。またこの高電圧発
生回路１９では、ビツトライン１１（もしくは１
２）と電源VSSとの間にトランジスタ５５が挿入
されている。
この高電圧発生回路１９において、ビツトライ
ン１１（もしくは１２）の初期電位が0Vの場合、
トランジスタ５１はオフ状態のままにされてビツ
トライン電位は0Vのままにされる。他方、ビツ
トラインの初期電位が0Vでない場合に、この電
位はチヤージポンプの原理でVPPに近い電位まで
昇圧される。
また、この実施例のメモリでは、上記第１図の
ような構成の回路が複数回路設けられている。
次に上記のような構成のメモリの動作を説明す
る。
まず、データ読み出しの場合、予めトランジス
タ３２，３４は共にオン状態にされる。これによ
り、ビツトライン１１，１２はデータ検出記憶回
路２０に直接に接続される。次に図示しない手段
によりアドレスの変化が検出されると、トランジ
スタ３５，３６，３７が所定期間だけオン状態に
される。この結果、ビツトライン１１，１２は共
に電源VDDまでプリチヤージされて同電位に設定
される。プリチヤージの終了後、上記変化したア
ドレスに対応して、ビツトライン１１，１２に接
続されている１個のメモリセル１５およびダミー
セル１８が選択される。このとき、前記のように
一方のビツトライン１１に接続されているメモリ
セル１５が選択された場合には他方のビツトライ
ン１２に接続されているダミーセル１８が選択さ
れ、反対に他方のビツトライン１２に接続されて
いるメモリセル１５が選択された場合には一方の
ビツトライン１１に接続されているダミーセル１
８が選択される。この後、上記ビツトライン１
１，１２の電位は共に低下していくが、選択され
たメモリセル１５とダミーセル１８内のトランジ
スタ１３と１６のコンダクタンスが予め異なつて
いるので、第３図の特性図に示すようにその記憶
データに応じて、両電位の下がり方が異なる。そ
してビツトライン１１，１２相互間の電位差が十
分大きくなつた時点でデータ検出記憶回路２０内
のトランジスタ２８，２９が共にオン状態にされ
る。上記両トランジスタ２８，２９がオン状態に
されるとフリツプフロツプ３１が動作可能状態に
され、これによりビツトライン１１，１２の電位
差が急速に広げられて上記読み出しデータがフリ
ツプフロツプ２７に記憶される。例えばいま、ビ
ツトライン１１に接続されているメモリセル１５
が選択され、このメモリセル１５内のトランジス
タ１３のコンダクタンスがダミーセル１８内のト
ランジスタ１６よりも高い状態にあれば、ビツト
ライン１１が“０”レベル、ビツトライン１２が
“１”レベルの状態でフリツプフロツプ２７にデ
ータが記憶される。もちろんこの反応に、上記選
択されたメモリセル１５内のトランジスタ１３の
コンダクタンスがダミーセル１８内のトランジス
タ１６よりも低い状態にあれば、ビツトライン１
１が“１”レベル、ビツトライン１２が“０”レ
ベルの状態でフリツプフロツプ２７にデータが記
憶される。上記のようにしてフリツプフロツプ２
７に記憶されたデータはインバータ４３で増幅さ
れ、さらに出力データレベル設定回路４４で前記
のようなレベル設定が行われた後、出力バツフア
４５を介して外部に出力される。
次にデータ書き込みの動作を説明する。データ
書き込みの場合には第４図のタイミングチヤート
に示すように、ライトイネーブル信号に同期
して外部から書き込み用データが順次供給され
る。そしてまず、１回めに入力したライトイネー
ブル信号に同期して、トランジスタ３２，３
４がオフ状態にされる。これによりデータ検出記
憶回路２０がビツトライン１１，１２から切り離
される。さらにデータ検出記憶回路２０内のトラ
ンジスタ２８，２９が共にオン状態にされてフリ
ツプフロツプ３１が動作可能状態にされる。この
状態で入力バツフア４６を介して１ビツトのデー
タが図示しないデータマルチプレクを介して入力
データ設定回路４７に供給される。さらに、第１
図と同様の他の回路でも同様にデータマルチプレ
クを介して各１ビツトのデータが各入力データ設
定回路４７に供給される。入力データ設定回路４
７は入力されたデータから互にい相補の関係にあ
る一対のデータを発生する。従つてこの後、この
相補データに応じて前記トランジスタ４１，４２
のいずれか一方がオン状態に、他方がオフ状態に
それぞれされる。ここでいま、ビツトライン１１
に接続されているメモリセル１５に“０”レベル
のデータを書き込む場合、入力データ設定回路４
７はトランジスタ４１のゲートに“１”レベル信
号を、トランジスタ４２のゲートに“０”レベル
信号を供給する。これにより、トランジスタ４１
がオン状態に、トランジスタ４２がオフ状態にさ
れて、フリツプフロツプ２７には一方のデータ入
出力ノード３１が“０”レベル、他方のデータ入
出力ノード３３が“１”レベルとなるようなデー
タが記憶される。これとは逆にビツトライン１１
に接続されているメモリセル１５に“１”レベル
のデータを書き込む場合に、入力データ設定回路
４７はトランジスタ４１のゲートに“０”レベル
信号を、トランジスタ４２のゲートに“１”レベ
ル信号を供給する。そしてこれら一連の動作がす
べてフリツプフロツプ２７に対して行われること
によつて、各入力データ設定回路４７にはこれら
メモリセル１５に書き込むためのデータが記憶さ
れる。すなわち、各入力データ設定回路４７はペ
ージモードライトにおけるデータストレージを行
なうことになる。
第５図は上記第１図に示されるメモリセル１５
に対してデータの消去、プログラムを行なう際
に、トランジスタの各部に供給される電圧の関係
をまとめて示したものである。図においてＤは選
択用トランジスタ１４のドレインすなわちビツト
ラインに供給される電圧、SGはこの選択用トラ
ンジスタ１４のゲートに供給される電圧、CGは
トランジスタ１３の制御ゲートに供給される電
圧、Ｓはトランジスタ１３のソースに供給される
電圧である。データ消去の際に上記のような電圧
がメモリセル１５に供給されると、不揮発性トラ
ンジスタ１３のしきい値電圧Vthが＋5Vにされ
る。このときの記憶データ論理を“１”レベルと
する。他方、データ消去後のデータプログラムの
際に上記のような電圧がメモリセル１５に供給さ
れると、不揮発性トランジスタ１３のしきい値電
圧Vthが−1Vにされる。このときの記憶データ
の論理を“０”レベルとする。なお、この第５図
中の電圧の値はデバイスの設計値、プロセスパラ
メータなどによつて大きく変動するのでこれらの
値は一応の目安である。
上記のように各データ検出記憶回路２０でデー
タストレージがなされている状態のとき、例えば
ビツトライン１１に接続されている１個のメモリ
セル１５に対して“０”レベルのデータを書き込
む場合は次のようにして行なわれる。まず、トラ
ンジスタ３２がオフ状態にされ、トランジスタ５
５が所定期間オン状態にされてビツトライン１１
がVSSに放電される。そしてデータを書き込むべ
きメモリセル１５内の各トランジスタ１３，１４
のゲートに図示しない手段から、例えば20Vの電
圧がそれぞれ供給される。これにより、上記メモ
リセル１５内のトランジスタ１３のしきい値電圧
Vthが＋5Vに設定されてデータの消去がなされ
る。
次にトランジスタ３２，３４がオン状態にさ
れ、ビツトライン１１，１２がデータ検出記憶回
路２０に接続される。このときデータ検出記憶回
路２０では前記のように、予め一方のデータ入出
力ノード３１が“１”レベル、他方のデータ入出
力ノード３３が“０”レベルとなるようなデータ
記憶がなされている。このため、トランジスタ３
２，３４がオン状態にされると、一方のビツトラ
イン１１は“１”レベルに、他方のビツトライン
１２は“０”レベルにそれぞれ設定される。“１”
レベルに設定された方のビツトライン１１では高
電圧発生回路１９で前記のような昇圧動作が行な
われるので、その電位が20V程度の高電位にされ
る。従つて、このメモリセル１５内のトランジス
タ１４のゲート電圧を20Vに、トランジスタ１３
の制御ゲート電圧を0Vにそれぞれ設定すれば
“０”レベルデータが書き込まれることになる。
上記とは逆にデータ検出記憶回路２０で予め一
方のデータ入出力ノード３１が“０”レベル、他
方のデータ入出力ノード３３が“１”レベルとな
るようなデータ記憶が予めなされている場合、ビ
ツトライン１１は“０”レベルに設定されるの
で、このビツトライン１１に接続されている高電
圧発生回路１９では昇圧動作が行われない。従つ
て、トランジスタ１４のゲート電圧を20Vに、ト
ランジスタ１３の制御ゲート電圧を0Vに設定し
ても、トランジスタ１３のしきい値電圧Vthは元
の＋5Vのままにされ、“１”レベルデータが記憶
されたままの状態となる。このとき、他方のビツ
トライン１２は“１”レベルに設定されるので、
このビツトライン１２に接続されている高電圧発
生回路１９では昇圧動作が行われる。ところが、
ビツトライン１２に接続されているすべてのメモ
リセル１５は非選択状態（選択用トランジスタ１
４のゲート電圧が0V）であるので、高電圧発生
回路１９で昇圧動作が行われても記憶データは変
化しない。
このように、この実施例におけるデータ検出記
憶回路２０は、データ読み出しの際にビツトライ
ン１１，１２間の電位差を増幅してデータを検出
するセンスアンプと、データ書き込みの際のデー
タストレージの機能を兼備えたものとなつてい
る。このため、データを書き込む際の経路とデー
タを読み出す際の経路を一部重複して使用するこ
とができ、従来のように両経路が全く独立して設
けられる場合に比較して回路構成が簡単化でき
る。
しかもこの実施例回路では次のようにしてデー
タポーリング機能が簡単に実現されている。すな
わち、メモリセル１５から“０”レベルのデータ
を読み出す場合にビツトラインは“０”レベルに
されるが、“０”レベルのデータをメモリセル１
５に記憶させる場合に入力データ設定回路４７お
よびトランジスタ４１，４２を介してビツトライ
ンを“１”レベルに設定する必要がある。すなわ
ち、データの消去およびデータプログラムを行な
つている場合、入力バツフア４６から入力したデ
ータとインバータ４３、出力データレベル設定回
路４４および出力バツフア４５を介して出力され
るデータとはレベルが反転している。従つて、デ
ータ書込みの動作の終わりにデータ読み出し動作
を追加し、そのときの出力データのレベルを検出
すればデータの消去およびデータプログラムの途
中か否かを判断することができる。これはとりも
なおさずEEPROMのデータポーリング機能であ
り、この実施例回路によれば何の回路も追加せず
にこの機能が実現されている。
第６図はこの発明の変形例の構成を示す回路図
である。
一般にEEPROMなどのメモリに使用されるメ
モリセルの集積回路上の占有面積は前記データ検
出記憶回路２０に比べて小さく、各一対のビツト
ライン１１，１２毎にデータ検出記憶回路２０を
接続することはチツプ面積を最少にする上で好ま
しくない。そこでこの変形例のメモリでは、複数
対のビツトライン１１Ａ，１２Ａ，１１Ｂ，１２
Ｂ，１１Ｃ，１２Ｃ…１１Ｎ，１２Ｎに対して１
個のデータ検出記憶回路２０を設け、このデータ
検出記憶回路２０とＮ対のビツトライン１１Ａ，
１２Ａ，１１Ｂ，１２Ｂ，１１Ｃ，１２Ｃ…１１
Ｎ，１２Ｎそれぞれとの間に接続されているトラ
ンジスタ３２Ａ，３２Ｂ，３２Ｃ…３２Ｎ，３４
Ａ，３４Ｂ，３４Ｃ…３４Ｎを図示しないカラム
デコーダのデコード信号CDA，CDB，CDC…
CDNで制御するようにしたものである。この回
路でも、デコード信号に応じて選択された特定の
カラムに対して前記と同様の動作を行なわせるこ
とができる。しかも、チツプ面積が最少にでき
る。
［発明の効果］ 以上説明したようにこの発明によれば、
EEPROM特有のページモードライトを効率よく
行なえる回路構成を有する半導体記憶装置を提供
することができる。
【図面の簡単な説明】
第１図はこの発明に係る半導体記憶装置の一実
施例の構成を示す回路図、第２図は上記実施例回
路の一部を具体的に示す回路図、第３図は上記実
施例回路の動作を説明するための特性図、第４図
は上記実施例回路の動作を説明するためのタイミ
ングチヤート、第５図は上記実施例回路を動作さ
せる際の各部の電圧の関係をまとめて示した図、
第６図はこの発明の変形例の構成を示す回路図で
ある。 １１，１２……ビツトライン、１５……メモリ
セル、１８……ダミーセル、１９……高電圧発生
回路、２０……データ検出記憶回路、２７……フ
リツプフロツプ、４４……出力データレベル設定
回路、４７……入力データ設定回路。

Claims (1)

  1. 【特許請求の範囲】 １ 不揮発性トランジスタからなるメモリセルお
    よびダミーセルがそれぞれ接続された第１および
    第２のビツトラインと、上記第１および第２のビ
    ツトラインそれぞれに接続される高電圧発生手段
    と、第１および第２のデータ入出力ノードを有す
    るフリツプフロツプ回路からなり、データ読み出
    しの際には上記第１および第２のビツトライン間
    に生じる電位差を増幅してデータの検出を行な
    い、データ書き込みの際には外部から入力される
    書き込み用データに応じたデータを一時的に記憶
    するデータ検出記憶手段と、上記データ検出記憶
    手段の第１、第２のデータ入出力ノードと上記第
    １、第２のビツトラインとの間に設けられる一対
    のスイツチ用トランジスタとを具備したことを特
    徴とする半導体記憶装置。 ２ 前記データ書き込みの際に、前記データ検出
    記憶手段には外部から入力される前記書き込み用
    データの反転データが記憶される特許請求の範囲
    第１項に記載の半導体記憶装置。 ３ 前記一対のスイツチ用トランジスタは、前記
    データ読み出しおよびデータプログラムの際にオ
    ン状態に設定され、データ消去の際にはオフ状態
    に設定される特許請求の範囲第１項に記載の半導
    体記憶装置。 ４ 前記データ検出記憶手段が複数の第１および
    第２のビツトラインに対して共通に設けられてい
    る特許請求の範囲第１項に記載の半導体記憶装
    置。 ５ 前記メモリセルが、データを記憶する不揮発
    性トランジスタおよびこのトランジスタを選択す
    る選択用トランジスタで構成されている特許請求
    の範囲第１項に記載の半導体記憶装置。 ６ 不揮発性トランジスタからなるメモリセルお
    よびダミーセルがそれぞれ接続された第１および
    第２のビツトラインと、上記第１および第２のビ
    ツトラインそれぞれに接続される高電圧発生手段
    と、第１および第２のデータ入出力ノードを有す
    るフリツプフロツプ回路からなるデータ検出記憶
    手段と、上記データ検出記憶手段の第１、第２の
    データ入出力ノードと上記第１、第２のビツトラ
    インとの間に設けられる一対のスイツチ用トラン
    ジスタと、上記データ検出記憶手段の第１、第２
    のデータ入出力ノードの少なくとも一方に得られ
    るデータを外部に出力制御するデータ出力制御手
    段と、上記データ検出記憶手段の第１、第２のデ
    ータ入出力ノードそれぞれと所定の電位点との間
    に挿入される一対のデータ入力用トランジスタ
    と、外部から入力される書き込み用データに応じ
    て上記一対のデータ入力用トランジスタを制御す
    るデータ入力制御手段とを具備したことを特徴と
    する半導体記憶装置。
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