JPH01144653A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH01144653A JPH01144653A JP30143087A JP30143087A JPH01144653A JP H01144653 A JPH01144653 A JP H01144653A JP 30143087 A JP30143087 A JP 30143087A JP 30143087 A JP30143087 A JP 30143087A JP H01144653 A JPH01144653 A JP H01144653A
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Landscapes
- Chemically Coating (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体素子の多層配線の製造方法に関する
ものである。
ものである。
第２図は従来におけるＩＣの多層配線の断面図を示す。
この多層配線の製造は、まず、ＩＣ基板１上に例えばＳ
ｉｎ、、またはＰＳＧの絶縁膜２を形成したのち、絶縁
膜２上にｋｌ−８ｉ系合金膜の第１の配線層３を形成し
、ホトリソ・エツチングによって配線パターンを形成す
る。その後、合金膜３上にＰＳＧ等の層間絶縁膜４を形
成し、この層間絶縁膜４にホトリソ・エツチングによっ
て開孔部５を選択的に形成する。そのあと、開孔部５を
通して上記第１の配線層３に接続されるＡｔ−８ｉ系合
金膜からなる第２の配線層６を層間絶Ｒ膜４上に形成す
る。
ｉｎ、、またはＰＳＧの絶縁膜２を形成したのち、絶縁
膜２上にｋｌ−８ｉ系合金膜の第１の配線層３を形成し
、ホトリソ・エツチングによって配線パターンを形成す
る。その後、合金膜３上にＰＳＧ等の層間絶縁膜４を形
成し、この層間絶縁膜４にホトリソ・エツチングによっ
て開孔部５を選択的に形成する。そのあと、開孔部５を
通して上記第１の配線層３に接続されるＡｔ−８ｉ系合
金膜からなる第２の配線層６を層間絶Ｒ膜４上に形成す
る。
ところが、上記した製造方法では開孔部５のアスペクト
比（開孔部５の深さと底の直径の比）が大きくなるに従
って開孔部５の段差において第２の配線層６のステップ
カパレーソが悪くナリ、くびれ７を生じて断線をおこし
やすくするという欠点があった。そこで、第２の配線層
６の形成直前の表面形状を平担化する様々な方法が提案
されており、その一つとして無電解メッキ法を用いて層
間絶縁膜４の開孔部５を金属層で埋める方法がある。こ
の方法を第３図により説明する。まず、ＩＣ基板１上に
絶縁膜２、ＡＩ！−ｓｔ系合金膜からなる第１の配線層
３、層間絶縁膜４を形成し、この層間絶縁膜４に開孔部
５を形成したのち、開孔部５内に無電解メッキを行なう
前処理として、開孔部５内の第１の配線層３０表面に活
性化層８を形成する。この活性化層８はＰｄを１００λ
程度全面真空蒸着したのち、開孔部５を形成した際のレ
ジストを利用して不要部のＰｄをリフトオンし、Ｐｄを
開孔部内にのみ残すことにより形成される。そして上記
のようにして前処理を行なったのちに、Ｎ１系無電解メ
ッキ液に浸漬することにより、開孔部５に選択的にＮ１
系メッキ層９を層間絶縁膜４と段差が生じない厚さに形
成する。その後、Ｎｉ系メッキ層９を介して第１の配線
層３に接続される第２の配線層６を形成する。これによ
り、くびれのない平担な多層配線を製作できる。
比（開孔部５の深さと底の直径の比）が大きくなるに従
って開孔部５の段差において第２の配線層６のステップ
カパレーソが悪くナリ、くびれ７を生じて断線をおこし
やすくするという欠点があった。そこで、第２の配線層
６の形成直前の表面形状を平担化する様々な方法が提案
されており、その一つとして無電解メッキ法を用いて層
間絶縁膜４の開孔部５を金属層で埋める方法がある。こ
の方法を第３図により説明する。まず、ＩＣ基板１上に
絶縁膜２、ＡＩ！−ｓｔ系合金膜からなる第１の配線層
３、層間絶縁膜４を形成し、この層間絶縁膜４に開孔部
５を形成したのち、開孔部５内に無電解メッキを行なう
前処理として、開孔部５内の第１の配線層３０表面に活
性化層８を形成する。この活性化層８はＰｄを１００λ
程度全面真空蒸着したのち、開孔部５を形成した際のレ
ジストを利用して不要部のＰｄをリフトオンし、Ｐｄを
開孔部内にのみ残すことにより形成される。そして上記
のようにして前処理を行なったのちに、Ｎ１系無電解メ
ッキ液に浸漬することにより、開孔部５に選択的にＮ１
系メッキ層９を層間絶縁膜４と段差が生じない厚さに形
成する。その後、Ｎｉ系メッキ層９を介して第１の配線
層３に接続される第２の配線層６を形成する。これによ
り、くびれのない平担な多層配線を製作できる。
しかしながら、上記した無電解メッキではメッキ溶液中
の金属イオン（Ｎｉイオン）と還元剤イオン（例えばリ
ン系では次亜リン酸イオン、ホウ素系ではツメチルアミ
ンボランイオン）との反応により水素ガスを発生させる
。層間絶縁膜４の開孔部５が小さくなるにつれて、開孔
部内に発生した水素気泡が速やかに除去しにくくなり、
メッキ液が開孔部５内に入らず、したがって開孔部の平
担な埋込みが困難となる。また、ウエノ・上にも水素気
泡が付着したままの状態も生じてくる。さらに、水素は
無電解メッキにおいてＰｄと同じように触媒活性化の働
きがあり、水素気泡が付いている所にもメッキ膜の析出
が始まり選択的な金属膜形成も困難になるという問題が
あった。
の金属イオン（Ｎｉイオン）と還元剤イオン（例えばリ
ン系では次亜リン酸イオン、ホウ素系ではツメチルアミ
ンボランイオン）との反応により水素ガスを発生させる
。層間絶縁膜４の開孔部５が小さくなるにつれて、開孔
部内に発生した水素気泡が速やかに除去しにくくなり、
メッキ液が開孔部５内に入らず、したがって開孔部の平
担な埋込みが困難となる。また、ウエノ・上にも水素気
泡が付着したままの状態も生じてくる。さらに、水素は
無電解メッキにおいてＰｄと同じように触媒活性化の働
きがあり、水素気泡が付いている所にもメッキ膜の析出
が始まり選択的な金属膜形成も困難になるという問題が
あった。
この発明は以上述べた無電解メッキにおいて発生する水
素気泡の層間絶縁膜の開孔部内での残存、およびウエノ
・への水素気泡の付着という問題点を除去し、平担度２
選択性の優れた半導体素子の製造方法を提供することを
目的とする。
素気泡の層間絶縁膜の開孔部内での残存、およびウエノ
・への水素気泡の付着という問題点を除去し、平担度２
選択性の優れた半導体素子の製造方法を提供することを
目的とする。
この発明は半導体素子の製造方法において、ＩＣ配線上
に第１の配線層を形成し、この配線層上に層間絶縁膜を
形成すると共に、層間絶縁膜に第１の配線層に通じる開
孔部を形成したものを、減圧雰囲気中で無電解メッキ法
で開孔部に金属層を埋込んでのち、層間絶縁膜上に第２
の配線層を形成したものである。
に第１の配線層を形成し、この配線層上に層間絶縁膜を
形成すると共に、層間絶縁膜に第１の配線層に通じる開
孔部を形成したものを、減圧雰囲気中で無電解メッキ法
で開孔部に金属層を埋込んでのち、層間絶縁膜上に第２
の配線層を形成したものである。
この発明によれば、減圧雰囲気中で無電解メッキを行な
うことにより、メッキ反応中に発生する水素気泡を速や
かに除去することができ、これによって開孔部内にメッ
キ液が流入し、開孔部を平担に埋込むことができる。
うことにより、メッキ反応中に発生する水素気泡を速や
かに除去することができ、これによって開孔部内にメッ
キ液が流入し、開孔部を平担に埋込むことができる。
第１図はこの発明の半導体素子の製造方法を実施するた
めの無電解メッキ装置の概略図であって、減圧可能なチ
ャンバ１１内には温度コントローラ１４に接続され友ヒ
ータ１３を有するビー力１２が設置されている。チャン
バ１１内の排気はロータリポング１６によって排気孔１
５からパルプ１７を介して行なえる。また、吸気バルブ
１９の調整によって吸気孔１８からチャンバ１１内への
大気の導入が行なえる。一方、ウエノ′−２３の入った
キャリア２１はハンドル２２によって上下させ、ビー力
１２内のメッキ液２０中に出入させることができる。
めの無電解メッキ装置の概略図であって、減圧可能なチ
ャンバ１１内には温度コントローラ１４に接続され友ヒ
ータ１３を有するビー力１２が設置されている。チャン
バ１１内の排気はロータリポング１６によって排気孔１
５からパルプ１７を介して行なえる。また、吸気バルブ
１９の調整によって吸気孔１８からチャンバ１１内への
大気の導入が行なえる。一方、ウエノ′−２３の入った
キャリア２１はハンドル２２によって上下させ、ビー力
１２内のメッキ液２０中に出入させることができる。
次にこの発明による製造方法を説明する。まず、従来例
と同様にＩＣ基板上に５ｉＯｚ’ＪたはＰＳＧの絶縁膜
全ＣＶＤ法により形成し次のち、この絶縁膜上に第１の
配線層をスパッタリング法により形成する。その後、ホ
トリン・エツチングを行なって第１配線ノ′ｅターンを
形成する。次に第１の配線層上に層間絶縁膜を形成して
のち、層間絶縁膜に第１の配線層に通じる開孔部をホト
リン・エツチングで選択的に形成する。その後、このホ
トリン・エツチングで使用したレジストを残したまま、
全面にＰｄを真空蒸着し、次いでレジス）Ｋよるリフト
オフにより不要部のＰｄを除去することにより開孔部内
の第１の配線膜上にのみＰｄの活性化層を形成する。
と同様にＩＣ基板上に５ｉＯｚ’ＪたはＰＳＧの絶縁膜
全ＣＶＤ法により形成し次のち、この絶縁膜上に第１の
配線層をスパッタリング法により形成する。その後、ホ
トリン・エツチングを行なって第１配線ノ′ｅターンを
形成する。次に第１の配線層上に層間絶縁膜を形成して
のち、層間絶縁膜に第１の配線層に通じる開孔部をホト
リン・エツチングで選択的に形成する。その後、このホ
トリン・エツチングで使用したレジストを残したまま、
全面にＰｄを真空蒸着し、次いでレジス）Ｋよるリフト
オフにより不要部のＰｄを除去することにより開孔部内
の第１の配線膜上にのみＰｄの活性化層を形成する。
かくして、第１図の無電解メッキ装置を用いて減圧無電
解メッキを行なう。すなわち、ビー力１２内にＮｉ系無
電解メッキ液２０（ＰＨ７〜９のＮｉ −Ｂメッキ液）
を入れ、温度コントローラ１４を使ってヒータ１３で７
０℃に保つ。その後、ウニノー２３を入れたキャリア２
１をハンドル２２にセットし、メッキ液２０に浸漬しな
いように空中で設置する。
解メッキを行なう。すなわち、ビー力１２内にＮｉ系無
電解メッキ液２０（ＰＨ７〜９のＮｉ −Ｂメッキ液）
を入れ、温度コントローラ１４を使ってヒータ１３で７
０℃に保つ。その後、ウニノー２３を入れたキャリア２
１をハンドル２２にセットし、メッキ液２０に浸漬しな
いように空中で設置する。
そしてチャンバ１１を閉止し排気バルブ１７を除徐に開
いてロータリポング１６によってチャンバ１１内を真空
引きする。このとき、吸気パルプ１９と排気バルブ１７
を併用して真空計２４により圧力を２６０トールに調整
する。そのあと、ノ・ンドル２２を下げ、キャリア２１
にセットされたウニノ・２３を無電解メッキ液２０に浸
漬し、これによって、第３図に示すように開孔部５にＮ
ｉ系メッキ層９を層間絶縁膜４と段差が生じないように
埋込み形成する。この際、チャンバ１１内は減圧状態に
保たれているため、メッキ反応中に発生する水素気泡は
速やかに除去される。最後にＮｉ系メッキ層９および層
間絶縁膜４上に第２の配線層６をス・ぐツタリング法で
形成し、ホトリソ・エツチングによってこの配線層６に
配線ノぞターンを行なう。なお、メッキ液温とチャンバ
１１内の圧力の関係は、室温で１０ト一ル〜９０℃で５
５０トールの範囲が好ましく、室温の場合は減圧程度を
上げることができるが、９０℃を越えるとメッキ液が沸
騰し泡が発生する。
いてロータリポング１６によってチャンバ１１内を真空
引きする。このとき、吸気パルプ１９と排気バルブ１７
を併用して真空計２４により圧力を２６０トールに調整
する。そのあと、ノ・ンドル２２を下げ、キャリア２１
にセットされたウニノ・２３を無電解メッキ液２０に浸
漬し、これによって、第３図に示すように開孔部５にＮ
ｉ系メッキ層９を層間絶縁膜４と段差が生じないように
埋込み形成する。この際、チャンバ１１内は減圧状態に
保たれているため、メッキ反応中に発生する水素気泡は
速やかに除去される。最後にＮｉ系メッキ層９および層
間絶縁膜４上に第２の配線層６をス・ぐツタリング法で
形成し、ホトリソ・エツチングによってこの配線層６に
配線ノぞターンを行なう。なお、メッキ液温とチャンバ
１１内の圧力の関係は、室温で１０ト一ル〜９０℃で５
５０トールの範囲が好ましく、室温の場合は減圧程度を
上げることができるが、９０℃を越えるとメッキ液が沸
騰し泡が発生する。
また、上記実施例では２層配線構造の場合について説明
したが、上記工程をくり返すことによって３層以上の多
層配線を得ることができる。
したが、上記工程をくり返すことによって３層以上の多
層配線を得ることができる。
以上詳細に説明したようにこの発明によれば、減圧雰囲
気による無電解メッキを行なうことで無電解メッキ反応
中に発生する水素気泡の開孔部内での残留やウェハ面で
の付着を速やかに除去することができ、これによって、
開孔部内へメッキ液の平担な埋込みが行なえ、また、水
素気泡が活性種となって開孔部以外の場所から新たにメ
ッキ膜が析出することもない。この結果、多層配線の良
好な層間接続を歩留りよく行なえ、同時に平担化された
半導体集積回路を得ることができる。
気による無電解メッキを行なうことで無電解メッキ反応
中に発生する水素気泡の開孔部内での残留やウェハ面で
の付着を速やかに除去することができ、これによって、
開孔部内へメッキ液の平担な埋込みが行なえ、また、水
素気泡が活性種となって開孔部以外の場所から新たにメ
ッキ膜が析出することもない。この結果、多層配線の良
好な層間接続を歩留りよく行なえ、同時に平担化された
半導体集積回路を得ることができる。
第１図はこの発明の一実施例による半導体素子製造方法
における無電解メッキ装置の概略図、第２図は従来のＩ
Ｃ多層配線の断面図、第３図は無電解メッキ法によるＩ
Ｃ多層配線の断面図である。 １・・・ＩＣ基板、２・・・絶縁膜、３・・・第１の配
線層、４・・・層間絶縁膜、５・・・開孔部、６・・・
第２の配線層、８・・・活性化層、９・・・Ｎｉ系メッ
キ層（金属層）、１１・・・チャンバ、１２・・・ビー
力、１５・・・排気孔、１６・・・ロータリポング、１
８・・・吸気孔、２０・・・メッキ液、２１・・・キャ
リア、２２・・・ハンドル、２３…ウエハ。
における無電解メッキ装置の概略図、第２図は従来のＩ
Ｃ多層配線の断面図、第３図は無電解メッキ法によるＩ
Ｃ多層配線の断面図である。 １・・・ＩＣ基板、２・・・絶縁膜、３・・・第１の配
線層、４・・・層間絶縁膜、５・・・開孔部、６・・・
第２の配線層、８・・・活性化層、９・・・Ｎｉ系メッ
キ層（金属層）、１１・・・チャンバ、１２・・・ビー
力、１５・・・排気孔、１６・・・ロータリポング、１
８・・・吸気孔、２０・・・メッキ液、２１・・・キャ
リア、２２・・・ハンドル、２３…ウエハ。
Claims (2)
- （１）配線層を露出させた開口部を有する絶縁膜が被着
された基体を準備する工程と、 上記開口部の前記配線層上に活性化層を形成する工程と
、 その後、減圧雰囲気中で開孔部に無電解メッキ法により
金属層を形成することにより開口部を埋める工程と、 この金属層上を通る第２の配線層を上記絶縁膜上に形成
する工程と、 からなることを特徴とする半導体素子の製造方法。 - （２）上記無電解メッキ法において、メッキ液温度を室
温〜９０℃、減圧雰囲気圧力を１０〜５５０トールとす
ることを特徴とする特許請求の範囲第１項記載の半導体
素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30143087A JPH01144653A (ja) | 1987-12-01 | 1987-12-01 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30143087A JPH01144653A (ja) | 1987-12-01 | 1987-12-01 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01144653A true JPH01144653A (ja) | 1989-06-06 |
Family
ID=17896786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30143087A Pending JPH01144653A (ja) | 1987-12-01 | 1987-12-01 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01144653A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5198389A (en) * | 1991-02-12 | 1993-03-30 | U.S. Philips Corp. | Method of metallizing contact holes in a semiconductor device |
| US6563057B2 (en) | 1999-02-10 | 2003-05-13 | Nec Toppan Circuit Solutions, Inc. | Printed circuit board and method for manufacturing same |
| US7829380B2 (en) * | 2006-10-31 | 2010-11-09 | Qimonda Ag | Solder pillar bumping and a method of making the same |
| US7973417B2 (en) | 2008-04-18 | 2011-07-05 | Qimonda Ag | Integrated circuit and method of fabricating the same |
| JP2016207720A (ja) * | 2015-04-16 | 2016-12-08 | 東京エレクトロン株式会社 | めっき処理方法、記憶媒体およびめっき処理システム |
-
1987
- 1987-12-01 JP JP30143087A patent/JPH01144653A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5198389A (en) * | 1991-02-12 | 1993-03-30 | U.S. Philips Corp. | Method of metallizing contact holes in a semiconductor device |
| US6563057B2 (en) | 1999-02-10 | 2003-05-13 | Nec Toppan Circuit Solutions, Inc. | Printed circuit board and method for manufacturing same |
| US7829380B2 (en) * | 2006-10-31 | 2010-11-09 | Qimonda Ag | Solder pillar bumping and a method of making the same |
| US7973417B2 (en) | 2008-04-18 | 2011-07-05 | Qimonda Ag | Integrated circuit and method of fabricating the same |
| JP2016207720A (ja) * | 2015-04-16 | 2016-12-08 | 東京エレクトロン株式会社 | めっき処理方法、記憶媒体およびめっき処理システム |
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