JPH01140624A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPH01140624A JPH01140624A JP62297508A JP29750887A JPH01140624A JP H01140624 A JPH01140624 A JP H01140624A JP 62297508 A JP62297508 A JP 62297508A JP 29750887 A JP29750887 A JP 29750887A JP H01140624 A JPH01140624 A JP H01140624A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims description 11
- 239000000126 substance Substances 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 239000013078 crystal Substances 0.000 abstract description 9
- 239000000463 material Substances 0.000 abstract description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000007665 sagging Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特にバイポーラ
ＩＣの製造における写真処理に関連した技術に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing a semiconductor device, and particularly to technology related to photographic processing in the manufacture of bipolar ICs.
バイポーラＩＣを製造するプロセスにおいて、Ｓｉ半導
体基板の上にエピタキシャル技術によるＳｉ層を成長さ
せ、このＳｉ層の表面にトランジスタなどの半導体素子
のための不純物の選択拡散などを行う技術は周知である
。In the process of manufacturing bipolar ICs, a technique is well known in which a Si layer is grown by epitaxial technology on a Si semiconductor substrate, and impurities for semiconductor elements such as transistors are selectively diffused into the surface of the Si layer.
これらの選択拡散などのためのりソゲラフイエ程での合
わせを行うため、基板表面に形成した高濃度埋込層との
位置関係を規定するために、あらかじめ基板表面の一部
に小段部を設けておき、エピタキシャル成長後のマスク
位置決め指標（アライメントマーク）としている。In order to perform alignment during the adhesive layering process for selective diffusion, etc., a small step is provided in advance on a part of the substrate surface in order to define the positional relationship with the high concentration buried layer formed on the substrate surface. , is used as a mask positioning mark (alignment mark) after epitaxial growth.
基板表面の段部によってその上に形成したエピタキシャ
ル層表面にあられれる第２次段部の形態については例え
ば特公昭５８−４３９０３公報に記載されている。The form of the second step formed on the surface of the epitaxial layer formed thereon by the step on the surface of the substrate is described, for example, in Japanese Patent Publication No. 58-43903.
〔発明が解決しようとする問題点〕・
上記した従来の技術において、エピタキシャルＳｉ層を
形成した後のホトレジストマスク形成工程で露光機用の
アライメントマーク及び重ね合わせ読み取りバーニアで
エピタキシャル層のダレを生ずる。[Problems to be Solved by the Invention] In the above-mentioned conventional technology, sagging of the epitaxial layer occurs in the alignment mark for the exposure machine and the overlay reading vernier in the photoresist mask forming process after forming the epitaxial Si layer.
このようなエピタキシャル層のダレはＳｉ基板（ウェハ
）の面方位が（１００）から４°傾いていることに起因
する。第６図乃至第８図において、１はＳｉ基板、２は
段部、３はエピタキシャルＳｉ（単結晶）層である。Such sagging of the epitaxial layer is caused by the fact that the plane orientation of the Si substrate (wafer) is tilted by 4 degrees from (100). In FIGS. 6 to 8, 1 is a Si substrate, 2 is a stepped portion, and 3 is an epitaxial Si (single crystal) layer.
基板の面方位が傾いていることにより、エピタキシャル
Ｓｉ層３はθ（たとえば４°）傾いて成長し、それに従
ってエピタキシャルＳｉ層表面にあられれた第２次の段
部４は少し横方向にずれる。Due to the tilted surface orientation of the substrate, the epitaxial Si layer 3 grows tilted by θ (for example, 4°), and the second step portion 4 formed on the surface of the epitaxial Si layer accordingly shifts slightly laterally. .
このことにより、アライメントマークは第７図（平面図
）、第８図（アライメント波形図）にみもれるように非
対称に見え、露光時のアライメント精度が低下する。ま
た１重ね合わせ読み取りバーニア部も見づらくなり、測
定精度が低下するという問題がある。As a result, the alignment mark appears asymmetrical as seen in FIG. 7 (plan view) and FIG. 8 (alignment waveform diagram), and alignment accuracy during exposure is reduced. Furthermore, the vernier section for reading one overlay becomes difficult to see, resulting in a problem of lower measurement accuracy.
本発明の目的とするところは、エピタキシャル成長後に
おけるマスク合わせ精度を同上し、歩留を高める半導体
装置の製造方法の提供にある。An object of the present invention is to provide a method for manufacturing a semiconductor device that improves the accuracy of mask alignment after epitaxial growth and increases the yield.
本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述および添付図面からあきらかになろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、Ｓｉ半導体基版の表面上にエピタキシャル半
導体層を形成するにあたって、あらかじめ露光機用アラ
イメントマークのための小段部を基板表面に形成した後
、この小段部を含む表面にエピタキシャル成長を制御す
る物質の膜を形成しておき、その上にエピタキシャル半
導体層を形成するものである。That is, when forming an epitaxial semiconductor layer on the surface of a Si semiconductor substrate, after forming a small step part for an alignment mark for an exposure machine on the substrate surface in advance, a substance for controlling epitaxial growth is applied to the surface including the small step part. A film is formed in advance, and an epitaxial semiconductor layer is formed thereon.
上記した手段によれば、たとえばアライメントマーク部
上に非晶質膜を形成すれば、その上にはエピタキシャル
成長層ならぬ非晶質層が形成され、この非晶質層の表面
には下地Ｓｉ基板の結晶方位とは無関係にアライメント
マークが形成され、露光時のアライメント精度を同上す
ることができる。According to the above-mentioned means, for example, if an amorphous film is formed on the alignment mark portion, an amorphous layer that is not an epitaxial growth layer is formed on the amorphous film, and the surface of this amorphous layer is formed on the base Si substrate. An alignment mark is formed irrespective of the crystal orientation, and alignment accuracy during exposure can be improved.
第１図乃至第４図は本発明の一実施例を示すものであっ
て、半導体装置におけるアライメントマーク部分の製造
プロセスの工程断面図である。1 to 4 show one embodiment of the present invention, and are process sectional views of a manufacturing process of an alignment mark portion in a semiconductor device.
（ｉｌｓｉ基板１の表面にマスク・アライメント・マー
クとして段部（凹部）２を形成する（第１図）。(A step (recess) 2 is formed as a mask alignment mark on the surface of the ilsi substrate 1 (FIG. 1).
（２）上記基板表面の段部を頒うようにＳｉのエピタキ
シャル成長を阻止（制御）する物質としてＳｉの窒化物
（ＳｔｓＮｓ）膜５を形成する（第２図）。(2) A Si nitride (StsNs) film 5 is formed as a material for inhibiting (controlling) the epitaxial growth of Si so as to distribute the steps on the surface of the substrate (FIG. 2).
（３）熱分解法、たとえば下の反応式：％式％（１）
により、Ｓｉ基板の全面にエピタキシャルＳｉ層（単結
晶５ｉ）３を生成する。このとき段部２上にはＳｉ、Ｎ
、膜５が形成されているため単結晶が成長することなく
、非品性のアモルファスＳｉ層６が生成する（第３図）
。このアモルファスＳｉ層６は下地Ｓｉの結晶方位には
関わることなく面と垂直方向に成長する（第３図）。(3) An epitaxial Si layer (single crystal 5i) 3 is generated on the entire surface of the Si substrate by a thermal decomposition method, for example, using the following reaction formula: % formula % (1). At this time, Si, N
, since the film 5 is formed, a single crystal does not grow, and an inferior amorphous Si layer 6 is generated (Fig. 3).
. This amorphous Si layer 6 grows in a direction perpendicular to the plane without regard to the crystal orientation of the underlying Si (FIG. 3).
（４）この後、たとえばバイポーラＣ−ＭＯＳプロセス
の場合、エピタキシャルＳｉ１３表面ＫＳｉＯ。(4) After this, for example in the case of a bipolar C-MOS process, the epitaxial Si13 surface KSiO.
膜７、Ｓｉ、Ｎ、膜８を生成し、これら被膜の加工（拡
散マスクの加工）のために全面にホトレジスト膜９を塗
布し、マスク露光を行うことになるが、このとき、ホト
レジスト膜を透過してみえる段部がマスク・アライメン
トの基準となる（第４図）。A film 7, Si, N, and film 8 are formed, and for processing these films (processing a diffusion mask), a photoresist film 9 is applied to the entire surface and mask exposure is performed. The transparent stepped portion serves as a reference for mask alignment (Figure 4).
上記した実施例で述べたように、アライメント部には非
品性のアモルファスＳｉが形成されることにより、単結
晶の場合のような非対称な段部（凹部）が形成されるこ
となく、下地の凹部に対応して対称性の良い凹部となり
、したがって第５図に示すように露光時のアライメント
波形は対称性の良いものとなる。As described in the above embodiment, by forming non-quality amorphous Si in the alignment part, an asymmetrical step (concave part) unlike that in the case of single crystal is not formed, and the underlying The recesses correspond to the recesses and have good symmetry, so that the alignment waveform during exposure has good symmetry as shown in FIG.
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能である。Although the invention made by the present inventor has been specifically described above based on examples, the present invention is not limited to the above-mentioned examples, and can be modified in various ways without departing from the gist thereof.
たとえばアライメント部の段部を覆うように形成するエ
ピタキシャル成長を制御する物質はｓｉ、Ｎ４以外にＳ
ｈｏｗ膜を利用することもできる。この場合、エピタキ
シャル成長の際にＳｉＱ、膜上には多結晶Ｓｉが成長す
ることになる。この多結晶Ｓｉは単結晶と異なって成長
の際に下地Ｓｉの結晶方位に関りなく成長し、マスク位
置沈めの際にアモルファスＳｉの場合と同じ効果が得ら
れる。For example, in addition to Si and N4, the material that controls the epitaxial growth formed to cover the stepped portion of the alignment area is
How membranes can also be used. In this case, during epitaxial growth, SiQ grows and polycrystalline Si grows on the film. Unlike single crystal, this polycrystalline Si grows regardless of the crystal orientation of the underlying Si, and the same effect as that of amorphous Si can be obtained when lowering the mask position.
本発明はバイポーラＩＣあるいはバイポーラＣＭＯ３・
ＩＣに利用して有効である。The present invention is a bipolar IC or a bipolar CMO3.
It is effective when used in IC.
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。すなわち、エピタキシャル成長後のマスク合の精度が
向上し、歩留が向上するとともに素子の特性のばらつき
を減少させることができる。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows. That is, the accuracy of mask alignment after epitaxial growth is improved, yield is improved, and variations in device characteristics can be reduced.
第１図乃至第４図は本発明の一実施例を示す半導体装置
アライメントマーク部のプロセスの一部を示す工程断面
図である。
第５図は第４図に対応する露光時のアライメント波形図
であろう
第６図は従来例を示すアライメント部の一部工程断面図
である。
第７図は第６図に対応する平面図、
第８図は同じくアライメント波形図である。
１・・・Ｓｉ基板、２・・・第１次段部（凹部）、３・
・・エピタキシャルＳｉ層、４・・・第２次段部、５・
・・Ｓ ｉｙＮ＋ｉ、ｓ・・・アモルファスＳｉ層。
代理人 弁理士 小 川 勝 男 ”” ；ｉｆ、’
ｉ。
ボ １ 淫
イ Ｚ 淫
八
昇 ３ヅ
ｃ −アモ（レーンアマ３Ｌフ′冒
第４閃
イ５図
：Ｉ
Ｉ：；：1 to 4 are cross-sectional views showing a part of the process for forming an alignment mark portion of a semiconductor device according to an embodiment of the present invention. FIG. 5 is an alignment waveform diagram during exposure corresponding to FIG. 4, and FIG. 6 is a partial step sectional view of an alignment section showing a conventional example. FIG. 7 is a plan view corresponding to FIG. 6, and FIG. 8 is an alignment waveform diagram. DESCRIPTION OF SYMBOLS 1... Si substrate, 2... 1st step part (recessed part), 3.
...Epitaxial Si layer, 4...Second step part, 5.
...S iyN+i,s...Amorphous Si layer. Agent: Patent Attorney Katsuo Ogawa ”” ;if,'
i. Bo 1 Inii Z Inn Hachi Sho 3ㅅc - Amo (Lane Amateur 3L Fu' Adventure 4th Flash 5 Figure: I I:;:
Claims (1)
導体層を成長させ、この半導体層表面に写真処理による
マスクを使用して半導体素子を形成する半導体装置の製
造方法であって、写真処理の際の位置合せマークのため
の小段部を含む基板表面部分にエピタキシャル成長を制
御する物質の膜を設けておくことを特徴とする半導体装
置の製造方法。 ２、上記エピタキシャル成長を制御する物質として半導
体窒化物を用いる特許請求の範囲第１項に記載の半導体
装置の製造方法。 ３、上記エピタキシャル成長を制御する物質として半導
体酸化物を用いる特許請求の範囲第１項に記載の半導体
装置の製造方法。[Claims] 1. A method for manufacturing a semiconductor device, in which a semiconductor layer is grown epitaxially on one main surface of a semiconductor substrate, and a semiconductor element is formed on the surface of this semiconductor layer using a photo-processing mask. A method of manufacturing a semiconductor device, characterized in that a film of a substance for controlling epitaxial growth is provided on a surface portion of the substrate including a small step for an alignment mark during photo processing. 2. The method of manufacturing a semiconductor device according to claim 1, wherein a semiconductor nitride is used as the substance for controlling the epitaxial growth. 3. The method of manufacturing a semiconductor device according to claim 1, wherein a semiconductor oxide is used as the substance for controlling the epitaxial growth.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62297508A JPH01140624A (en) | 1987-11-27 | 1987-11-27 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62297508A JPH01140624A (en) | 1987-11-27 | 1987-11-27 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01140624A true JPH01140624A (en) | 1989-06-01 |
Family
ID=17847422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62297508A Pending JPH01140624A (en) | 1987-11-27 | 1987-11-27 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01140624A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970051926A (en) * | 1995-12-29 | 1997-07-29 | ||
| JP2008016639A (en) * | 2006-07-06 | 2008-01-24 | Oki Electric Ind Co Ltd | Method for manufacturing semiconductor device |
| JP2021092718A (en) * | 2019-12-12 | 2021-06-17 | トヨタ自動車株式会社 | Method for producing semiconductor device |
| WO2023189283A1 (en) * | 2022-03-28 | 2023-10-05 | 住友電気工業株式会社 | Semiconductor substrate and semiconductor epitaxial substrate |
-
1987
- 1987-11-27 JP JP62297508A patent/JPH01140624A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970051926A (en) * | 1995-12-29 | 1997-07-29 | ||
| JP2008016639A (en) * | 2006-07-06 | 2008-01-24 | Oki Electric Ind Co Ltd | Method for manufacturing semiconductor device |
| JP2021092718A (en) * | 2019-12-12 | 2021-06-17 | トヨタ自動車株式会社 | Method for producing semiconductor device |
| WO2023189283A1 (en) * | 2022-03-28 | 2023-10-05 | 住友電気工業株式会社 | Semiconductor substrate and semiconductor epitaxial substrate |
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