JPS61168225A - Photomask with alignment marker having four-fold symmetry - Google Patents
Photomask with alignment marker having four-fold symmetryInfo
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Abstract
Description
【発明の詳細な説明】
寛１↓ｐ木刀分互
本発明は半導体デバイス作製プロセスのフォトエツチン
グ技術において有用なフォトマスクのアラインメントマ
ーカーに関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a photomask alignment marker useful in photoetching technology in a semiconductor device manufacturing process.
従来の技術
一般に、半導体デバイス作製プロセスにおいては、フォ
トエツチング技術が、高精度で半導体ウェハ、チップ上
に半導体素子を形成させるために極めて重要な技術とな
っている。この技術は光、放射線等に感応する物質を利
用して微細なデバイスや回路パターンを複製、量産する
ものであり、一般には基板の前処理（熱処理、洗浄等）
、レジスト塗布、プレベーク処理、マスク合せ、光また
は放射線等の照射（焼付け）、現像、ポストベーク、エ
ツチング、レジスト剥離の各工程からなる。2. Description of the Related Art In general, in semiconductor device manufacturing processes, photoetching technology is extremely important for forming semiconductor elements on semiconductor wafers and chips with high precision. This technology uses substances that are sensitive to light, radiation, etc. to replicate and mass-produce minute devices and circuit patterns, and generally involves pre-treatment of the substrate (heat treatment, cleaning, etc.)
It consists of the following steps: , resist coating, pre-bake treatment, mask alignment, irradiation (baking) with light or radiation, development, post-bake, etching, and resist peeling.
ここで、マスク合せは、既に基板上に形成されたパター
ン上に次のマスクの位置を相対的に合せて該マスクパタ
ーンをレジスト上に焼付けるために、あるいは結晶方位
や、方位に依存した異方性を有する化合物半導体基板の
加工プロセスにおいて極めて重要であり、このマスク合
せの精確さが形成される微細パターンの正確さ、得られ
るデバイスの信頼性に対して大きく影響する。Here, mask alignment is performed to relatively align the position of the next mask on the pattern already formed on the substrate and to print the mask pattern onto the resist, or to change the position of the next mask on the pattern that has already been formed on the substrate, or to This is extremely important in the process of processing a compound semiconductor substrate having anisotropy, and the accuracy of this mask alignment greatly affects the accuracy of the formed fine pattern and the reliability of the resulting device.
従来、半導体基板へのフォトマスクを用いた選択露光に
おいては、該半導体にウェハの段階で予め形成されてい
て、半導体結晶のへキ開面、表裏、結晶面等の判別を可
能とするオリエンテーションフラット（ＯＦ ： ｐｒ
ｉｍａｒｙ ｆｌａｔおよびＩ Ｆ ： ５ｅｃ−ｏｎ
ｄａｒｙ ｆｌａｔ）を基準として、これに平行にある
いは垂直にデバイスの方向あるいはデバイスの並びの方
向を定め、基板にマスク合せ用マーカーをエツチングに
より形成し、このマーカーに合せて、次工程（例えばイ
オン注入、電極形成等）用のマスクパターンの位置合せ
マークを重ねることによりアラインメント （ａｌｉｇ
ｎｍｅｎｔ） Ｌ／ていた。しかしながら、この場合ア
ラインメント用マーカーのパターンは純粋に位置合せの
目的でのみ設計され、ＯＦ方向とＩＦ方向とで結晶方位
が等価でない化合物半導体のために、特に方位を識別す
るための機能は付与されていない。Conventionally, in selective exposure using a photomask on a semiconductor substrate, an orientation flat is formed in advance on the semiconductor at the wafer stage, and makes it possible to distinguish the cleavage plane, front and back sides, crystal planes, etc. of the semiconductor crystal. (OF: pr
imary flat and IF: 5ec-on
The direction of the device or the direction of device arrangement is determined parallel or perpendicular to this (dary flat), and a marker for mask alignment is formed on the substrate by etching. , electrode formation, etc.) by overlapping the alignment marks of the mask pattern (for electrode formation, etc.).
nment) L/was. However, in this case, the pattern of the alignment marker is designed purely for the purpose of alignment, and because the crystal orientation is not equivalent in the OF direction and the IF direction, a function for specifically identifying the orientation is not provided. Not yet.
即ち、化合物半導体ではへキ開面である、相互に直交す
る（１１０）面と（ＩＴＯ）面とは非等価であり、例え
ば化学エツチング速度や結晶成長速度あるいは不純物の
拡散速度などにおいて異つていることが知られている。That is, in compound semiconductors, the (110) plane, which is a cleavage plane, and the (ITO) plane, which are orthogonal to each other, are non-equivalent, and differ in, for example, chemical etching rate, crystal growth rate, impurity diffusion rate, etc. It is known.
例えば、ＩＣ用の半絶縁性ＧａＡｓ結晶に、イオン注入
することによりＦＥＴを作製する場合、ＦＥＴのゲート
方向が＜１１０＞方向か＜Ｉ Ｔ Ｏ＞方向かで、同一
の注入・アニール条件を使用しても異なる特性が現れ、
またｎ＋オーミックコンタクト用注入領域とゲートの接
近に伴うしきい値電圧のオンシフト（短チャンネル効果
）の程度も上記２方向において異っている。これも２方
向の異方性を示すものである。For example, when manufacturing a FET by implanting ions into a semi-insulating GaAs crystal for an IC, the same implantation and annealing conditions are used regardless of whether the gate direction of the FET is in the <110> direction or the <ITO> direction. However, different characteristics appear,
Furthermore, the degree of on-shift (short channel effect) of the threshold voltage due to the proximity of the n+ ohmic contact implantation region to the gate also differs in the two directions. This also shows anisotropy in two directions.
この原因については様々な説が提示されているが、いず
れも推測の域を出ていない。いずれにしても、高集積度
の電子回路やオプトエレクトロニクス回路を、化合物半
導体基板上に形成する場合には、上記のような異方性を
考慮した設計・作製プロセスが重要であることはいうま
でもない。Various theories have been proposed as to the cause of this, but none of them are beyond speculation. In any case, when forming highly integrated electronic circuits or optoelectronic circuits on compound semiconductor substrates, it goes without saying that a design and manufacturing process that takes into account anisotropy as described above is important. Nor.
そこで、結晶の上記２つの非等価な面を区別することが
必要となるが、前記ＯＦ、ＩＦでは、現在のところどの
面にどちらを割当てるかについて国際的に統一されてお
らず、基板供給企業毎にその方法が異っているのが現状
である。従って、基板利用者はこれら２方向を独自に区
別しなければならない。Therefore, it is necessary to distinguish between the two non-equivalent planes of the crystal, but at present there is no international standardization as to which plane should be assigned to which plane in the OF and IF, and substrate suppliers The current situation is that each method is different. Therefore, the board user must independently distinguish between these two directions.
現在、大刀の利用者が用いている方法は、例えばＧａＡ
ｓ基板でいうと、（１１１）’Ｇａ面および（Ｔ■■）
Ａｓ面の化学エツチング速度が異ることに基く、＜１１
０＞方向と＜ＩＸＯ＞方向とに夫々平行な辺をもつ四角
形のマスクパターンを（００１）面上に作成し、化学エ
ツチングにより“順メサ（台形）”′に平行な方向が＜
１１０＞、“逆メサ”に平行な方向が＜１１０＞と判断
する方法であった。その結果、この方向判別用のウェハ
が別途必要となり、また該ウェハの作製プロセスが余分
に必要となる。Currently, the method used by users of the great sword is, for example, GaA
In terms of s substrate, (111)'Ga plane and (T■■)
<11 based on the different chemical etching rates of the As surface.
A rectangular mask pattern with sides parallel to the 0> direction and the <IXO> direction is created on the (001) plane, and the direction parallel to the "normal mesa (trapezoid)" is made by chemical etching.
110>, and the direction parallel to the "reverse mesa" was determined to be <110>. As a result, a separate wafer for determining the direction is required, and an additional process for manufacturing the wafer is required.
発明が解決しようとする問題点
以上述べたように、従来のＯＦ、ＩＦのみではＳｉウェ
ハなどでは有効であるが、結晶方位や該方位に依存した
異方性を有する化合物半導体などでは無効であり、基板
利用者が独自にその方位を決定するために、例えば上記
のような四角形のパターンを化学エツチングにより形成
し、判別していた。しかしながら、このような方法では
余分のプロセスが必要とされたり、別途ウニ／％が必要
となるなどの不便があった。Problems to be Solved by the Invention As stated above, conventional OF and IF alone are effective for Si wafers, etc., but are ineffective for compound semiconductors that have crystal orientation and anisotropy depending on the orientation. In order for substrate users to independently determine the orientation, for example, a rectangular pattern such as the one described above was formed by chemical etching and used for discrimination. However, this method has some inconveniences, such as the need for extra processes and the need for separate sea urchins/%.
そこで、これら従来法の欠点を解消する新しいアライン
メントマーカーを開発することは、半導体デバイス作製
において極めて意義深いことであり、半導体デバイスの
量産性も著しく向上されることが期待される。そこで本
発明の目的は化合物半導体の方位を識別するためにも有
効なアラインメントマークを有するフォトマスクを提供
することにある。Therefore, developing a new alignment marker that eliminates the drawbacks of these conventional methods is extremely significant in the production of semiconductor devices, and is expected to significantly improve the mass productivity of semiconductor devices. Therefore, an object of the present invention is to provide a photomask having alignment marks that are also effective for identifying the orientation of a compound semiconductor.
問題点を解決するための手段
本発明者等は上記のような目的とするアラインメントマ
ーカーを有する新規なフォトマスクを開発すべく種々検
討した結果、アラインメント用マーカーのパターンを四
回対称とすることが有効であることを見出し、本発明を
完成した。Means for Solving the Problems The inventors of the present invention have conducted various studies to develop a new photomask having an alignment marker for the purpose described above, and have found that it is possible to make the alignment marker pattern four-fold symmetrical. They found that it is effective and completed the present invention.
即ち、本発明のアラインメントマーカーを有するフォト
マスクは、該フォトマスク本体の中心に対して４回対称
位置に設けられたアラインメントマーカーを有すること
を特徴とする。That is, the photomask having alignment markers of the present invention is characterized by having alignment markers provided at four-fold symmetrical positions with respect to the center of the photomask body.
第１図に本発明のアラインメントマーカーを有するフォ
トマスクの構成例を示した。第１図（ａ）はアラインメ
ントマーカーを４つのマーカーで行う場合に用いられる
フォトマスクであり、フォトマスク１と、フォトマスク
中心２を通りそこで直交する二本のライン上に中心２か
ら等距離で設けられた４つのアラインメントマーカー３
とから構成され、各アラインメントマーカーは第り図（
ｂ）に拡大図で示すように、更に同様にマーカー中心４
から対称位置に設けられた複数の（図では９個）微調整
用マーカー５を有している。FIG. 1 shows an example of the structure of a photomask having an alignment marker of the present invention. Figure 1(a) shows a photomask used when alignment markers are used with four markers, and two lines are placed equidistant from center 2 on two lines that pass through photomask 1 and photomask center 2 and intersect there at right angles. Four alignment markers provided 3
and each alignment marker is shown in Fig.
As shown in the enlarged view in b), similarly, the marker center 4
It has a plurality of fine adjustment markers 5 (nine in the figure) provided at symmetrical positions.
本発明の別の態様によれば、第２図（ａ）に示したよう
に、第１図（ａ）の４つのアラインメントマーカー３の
他に、フォトマスク中心２と各マーカー３゜〜３４の中
心を通るライン上に微調整用のアラインメントマーカー
６を設け、更に精度のよいアラインメントを実施し得る
ような構成とすることも可能である。各微調整用アライ
ンメントマーカー６は拡大図（第２図（ｂ））に示す通
りであり、７は微調整用アラインメントマーカー中心で
ある。この態様では十字型としたが、これに制限されず
、その他各種の形状とすることもできる。According to another aspect of the present invention, as shown in FIG. 2(a), in addition to the four alignment markers 3 of FIG. It is also possible to provide a configuration in which an alignment marker 6 for fine adjustment is provided on a line passing through the center to achieve even more accurate alignment. Each alignment marker 6 for fine adjustment is as shown in the enlarged view (FIG. 2(b)), and 7 is the center of the alignment marker for fine adjustment. In this embodiment, the shape is a cross, but the shape is not limited to this, and various other shapes can be used.
第１図および第２図いずれの例においても、各マーカー
は４回対称であり、かつフォトマスクの中心２に対して
も４回対称となっていることが重要である。図には本発
明の一例を示したにすぎず、これ以外にも各種のパター
ンが考えられることはいうまでもない。また、第１図お
よび第２図ともにアラインメントマーカー以外の部分に
は通常のＩＣ形成パターンなどが設けられているが、簡
単化のために省略しである。尚、２．４等の＋マークは
図中で中心を示すために用いたものであり、実際のマス
クには存在しない（以下同様）。In both the examples of FIG. 1 and FIG. 2, it is important that each marker has four-fold symmetry and also has four-fold symmetry with respect to the center 2 of the photomask. The figure shows only one example of the present invention, and it goes without saying that various other patterns are possible. Further, in both FIG. 1 and FIG. 2, normal IC forming patterns and the like are provided in parts other than the alignment markers, but these are omitted for the sake of simplicity. Note that the + mark such as 2.4 is used to indicate the center in the figure, and does not exist on the actual mask (the same applies below).
〕１
月発明のフォトマスクの特徴はアラインメントマーカー
を４回対称としたことにあり、この特徴に基き、まずＩ
Ｃ形成のマスクパターンの中で方位決定でき、その結果
に応じて、例えばＦＥＴの方向を後の工程において任意
に変える（例えば、次工程以後のマスクを９０″回転し
た位置でアラインメントする）ことにより連続したプロ
セスでＩＣを形成することが可能である。従って、従来
の方法においてみられたように方位決定用ウェハが不要
であり、該ウェハの作製のための加工も必要とされない
。] The feature of the photomask invented in January is that the alignment marker is 4-fold symmetrical, and based on this feature,
The orientation can be determined in the C-forming mask pattern, and depending on the result, for example, the direction of the FET can be arbitrarily changed in a subsequent process (for example, by aligning the mask in the next process and subsequent processes at a position rotated by 90''). It is possible to form the IC in a continuous process, so there is no need for an orientation wafer, as is the case with conventional methods, and no machining is required to fabricate the wafer.
本発明のアラインメントマーカーは、フォトマスクの中
心に対し４回対称位置に設けられており、また更に個々
のマーカー自体も４回対称形である。The alignment markers of the present invention are provided at four-fold symmetrical positions with respect to the center of the photomask, and each marker itself is also four-fold symmetrical.
まず前者のようにマーカーを構成したことにより、次工
程のフォトマスクを、ウェハ上に形成したメサマーカー
に対し、主として０°、９０″ と回転させてアライン
メントできるので、例えばＦＥＴのゲート方位を＜１１
０＞または＜ｉ■ｏ＞に、ＩＣ作製プロセス中に決定し
、これに合せて以下の工程を進めることができる。First, by configuring the marker in the former manner, the photomask in the next process can be aligned by rotating it mainly by 0° or 90'' with respect to the mesa marker formed on the wafer.
0> or <i■o> can be determined during the IC manufacturing process, and the following steps can be performed accordingly.
また、マーカー自体を４回対称とすることにより、上記
の如く次工程のフォトマスクにＯｏ、９０゜等の回転を
与えてアラインメントしても、メサエッチを利用した位
置合せができる。従って、第２図のように微調整用アラ
インメントマーカーを設けることにより更に高精度の位
置合せができる。Furthermore, by making the marker itself 4-fold symmetrical, alignment can be achieved using mesa etch even if the photomask in the next process is rotated by 90° or the like as described above. Therefore, by providing alignment markers for fine adjustment as shown in FIG. 2, even more precise positioning can be achieved.
以下、第１図（ａ）のフォトマスクを用いた半導体基板
の方位決定および半導体デバイス作製プロセスを、添付
第３図に従って更に詳しく説明する。Hereinafter, the orientation determination of a semiconductor substrate using the photomask shown in FIG. 1(a) and the semiconductor device manufacturing process will be explained in more detail with reference to the attached FIG. 3.
−例としてＦＥＴを挙げて説明する。第３図（ａ）〜（
ｅ）はレジストを用いた選択エツチングによる位置合せ
用のメサの形成プロセスを模式的にフロー図で示したも
のであり、また（ｆ）は顕微鏡を用いたメサの順・逆の
確認（例えば順メサは上方から観察すると境界線が太く
見える）、並びに方位割当てを示すものである。- Explanation will be given using FET as an example. Figure 3(a)-(
(e) is a flow diagram schematically showing the process of forming mesas for alignment by selective etching using a resist, and (f) is a flow diagram showing the process of forming mesas in the order or reverse using a microscope (for example, Mesas have thick boundaries when viewed from above), as well as azimuth assignments.
まず、半導体ウェハ８上にレジスト１０を塗布し、第１
図（ａ）に示したフォトマスク１を用いて露光しく第３
図（ａ）およびｂ）参照；（ハ）は（ａ）の横断面図で
ある）、現像してレジスト１０上に（Ｃ）に示したよう
なパターンを形成する。次いで、エツチング液で工ツチ
ングしく第３図ω）参照）、レジストの除去後第３図（
ｅ）に示すような段差のあるメサマーク１１を形成する
。かくして得られるメサマークを例えば第３図げ）のよ
うに光学顕微鏡観察することにより方位の割当てが可能
となる。第３図（ｆ）にふいて、（ｒｌ）はメサマーク
の一つを拡大して示したものであり、（ｆ２）は（ＩＴ
Ｏ）面から観察したメサ断面（この場合は順メサ）を示
すものであり、（ｆ３）は（１１０）面から観察したメ
サ断面を示すものである。ここで、９１および９□はＯ
ＦおよびＩＦである。First, a resist 10 is applied onto the semiconductor wafer 8, and a first
Using the photomask 1 shown in Figure (a), the third
(See Figures (a) and b); (C) is a cross-sectional view of (A)), and is developed to form a pattern as shown in (C) on the resist 10. Next, the resist is etched with an etching solution (see Figure 3 ω)), and after the resist is removed, the resist is etched (see Figure 3).
A mesa mark 11 with a step as shown in e) is formed. By observing the mesa mark thus obtained with an optical microscope, for example, as shown in Figure 3, it is possible to assign the orientation. In Figure 3(f), (rl) is an enlarged view of one of the mesa marks, and (f2) is an enlarged view of (IT
(f3) shows a mesa cross section observed from the (110) plane (a normal mesa in this case). Here, 91 and 9□ are O
F and IF.
更に、第４図（ａ）はゲート方位を＜ＩＴＯ＞とした場
合の、例えばＦＥＴのゲート、ドレインおよびソースの
各パッドマーカーパターン（ｇ、ｄ、Ｓ）をアラインメ
ントした模式図を示すものであり、一方ら）は（ａ）か
らフォトマスクを９０°回転して、ゲート方向を＜１１
０＞とした場合のアラインメントの状態を模式的に示す
図である。ここで１２はパッドマスク位置合せ用マーカ
ーである。これはマーカー自身あるいは更にマーカーの
７オトマスク内の配置が４回対称であることに基き可能
上なったものである。Furthermore, FIG. 4(a) shows a schematic diagram of alignment of pad marker patterns (g, d, S) for the gate, drain, and source of an FET, for example, when the gate orientation is <ITO>. , while in (a), the photomask is rotated 90° from (a) to change the gate direction to <11
0> is a diagram schematically showing an alignment state. Here, 12 is a marker for pad mask positioning. This is possible based on the fact that the marker itself or the arrangement of the marker within the 7 otomask is 4-fold symmetrical.
第４図に従って、パッドマスクパターンを例として説明
したが、その他の例えばイオン注入、オーミック電極、
配線等のマスクパターンについても同様である。Although the explanation has been given using a pad mask pattern as an example according to FIG. 4, other methods such as ion implantation, ohmic electrode, etc.
The same applies to mask patterns such as wiring.
実施例
以下、実施例により本発明のアラインメントマーカーを
有するフォトマスクを更に具体的に説明する。ただし、
本発明は以下の実施例により何隻制限されるものではな
い。EXAMPLES Hereinafter, the photomask having an alignment marker of the present invention will be explained in more detail using examples. however,
The present invention is not limited to the following examples.
実施例１
第５図に本発明のフォトマスクの実施例を示した。アラ
インメントマーカーは第２図（ａ）に示したようなもの
とし、該アラインメントマーカー３および６以外の部分
は、第５図に示したような単体ＦＥＴであり、Ｗ９−１
０μｍ５Ｄｓ、＝Ｄ１．＝１μｍ（ただしＤｓｇ：ソー
ス・ゲート間距離；Ｄ、ｄニゲ一ト・ドレイン間距離）
、またり、を３μｍ、２μｍｓ１μｍ、０．５μｍと変
化させた４つのＦＥＴを２００μｍピッチで２Ｘ２個並
べて１つのブロックとし、該ブロックをウェハ全面に敷
きつめた、径２インチの（００１）ＧａＡｓウェハ用フ
ォトマスクを作製した。個々のＦＥＴは第５図（ａ）に
示したようにゲートＧ１ソース＄１ ドレインＤのよう
な構成にある。また、前記１ブロツクは第５図（５）に
示すよう４つのＦＥＴＩ〜ＦＥＴ４からなっている。Example 1 FIG. 5 shows an example of the photomask of the present invention. The alignment marker is as shown in FIG. 2(a), and the parts other than alignment markers 3 and 6 are single FETs as shown in FIG.
0μm5Ds,=D1. = 1μm (Dsg: source-gate distance; D, dgate-drain distance)
For a (001) GaAs wafer with a diameter of 2 inches, four FETs with different widths of 3 μm, 2 μm, 1 μm, and 0.5 μm are arranged in 2×2 blocks at a pitch of 200 μm, and the blocks are spread over the entire surface of the wafer. A photomask was made. Each FET has a gate G1 source $1 drain D configuration as shown in FIG. 5(a). Furthermore, the one block consists of four FETI to FET4 as shown in FIG. 5(5).
本実施例のフォトマスクは（ｉ）メサエッチ（第２図（
ａ）のパターン）、（ｉｉ）活性層注入、（ｉｉｉ）ｎ
”コンタクト層注入、（ｉｖ）オーミックおよび（ｖ）
ショットキーゲートの５枚からなる。ウェハとしては、
液体封止チョクラルスキー法（ＬＥＣ法）により成長さ
せたアンドープの半絶縁性ＧａＡｓ結晶から切出された
（００１）ウェハの隣接した２枚を鏡面研磨したもの（
以下ウェハＡおよびＢとする）を用いた。まず、これら
ウェハＡおよびＢの表面を硫酸系エツチング液を用いて
エツチングし、第３図（ａ）〜（ｅ）に示した手順で、
薄いアンモニア系エツチング液により約５００人の段差
を有するメサマークを形成した。このメサマークを光学
顕微鏡で第３図（ｆ）のようにして観察したところ、Ｏ
Ｆに平行に順メサが走っていることが確認できた。次い
で、ウェハＡではゲートが順メサと平行になるように、
一方つエバＢではゲートが逆メサと平行になるように後
のプロセスを進めて、ＦＥＴを形成した。The photomask of this example was (i) Mesa etch (Fig. 2 (
a) pattern), (ii) active layer implantation, (iii) n
“Contact layer implantation, (iv) ohmic and (v)
It consists of five Schottky gates. As a wafer,
Mirror-polished two adjacent (001) wafers cut from an undoped semi-insulating GaAs crystal grown by the liquid-encapsulated Czochralski method (LEC method).
Wafers (hereinafter referred to as wafers A and B) were used. First, the surfaces of these wafers A and B were etched using a sulfuric acid-based etching solution, and the steps shown in FIGS. 3(a) to 3(e) were performed.
A mesa mark having about 500 steps was formed using a dilute ammonia-based etching solution. When this mesa mark was observed with an optical microscope as shown in Figure 3(f), it was found that O
It was confirmed that a forward mesa runs parallel to F. Next, on wafer A, the gate is parallel to the forward mesa.
On the other hand, in Eva B, the subsequent process was carried out so that the gate was parallel to the reverse mesa, and an FET was formed.
活性層の注入条件は、Ｅ＝６０ＫＶ、φ−２，Ｏｘ１０
１２ｃｍ−２、ｎ＋コンタクト層の注入条件はＥ＝５０
ＫＶ。The implantation conditions for the active layer are E=60KV, φ-2, Ox10
12cm-2, the implantation conditions for the n+ contact layer are E=50
K.V.
φ−２ｘ１０１３ｃｍ−２およびＥ＝ １８０ＫＶ、φ
＝１．０Ｘ１０３ｃ＋＋ｒ２の２重注入とし、活性化ア
ニールはプラズマＣＶＤにより１５００人のＳｉＮ保護
膜を形成し、８２０℃にて２０分間、不活性ガス中で行
なった。Ａｕ−Ｇｅ−Ｎｉでソースおよびドレインのオ
ーミック電極をとり、Ａｕ／Ｔｉでゲートのショットキ
ー電極を形成した。φ-2x1013cm-2 and E=180KV, φ
A double implantation of =1.0x103c++r2 was performed, and activation annealing was performed to form a 1,500-layer SiN protective film by plasma CVD at 820°C for 20 minutes in an inert gas. The source and drain ohmic electrodes were formed using Au-Ge-Ni, and the gate Schottky electrode was formed using Au/Ti.
かくして得た４種のＦＥＴ各々のしきい値電圧Ｖｔｈを
、ソース−ドレイン間飽和電流１ ｄｓｓのゲ−ト電圧
■、依存性より求め（ソース−ドレイン間電圧■ｄｓ−
１，０■）、ウェハ全体で１０００個のＦＥＴに対する
分布を測定した。このような測定をウェハＡおよびＢに
対して実施し、しきい値電圧の平均値およびそのバラツ
キｔｈおよびσＶｔｈのゲート長Ｌ９依存性並びにゲー
ト方位依存性を調べた。得られたデータを第６図に示し
た。Ｌ、＜１μｍで短チャンネル効果が著しく、Ｖ ｔ
ｈが負にシフトし、それと共にσＶｔｈが大きくなって
いることがわかる。＜１１０＞ゲートＦＥＴと〈１■０
〉ゲー）ＦＥＴでは後者の方がより負側にｖｔｈがきて
おり、ＧａＡｓ結晶の異方性が現れている。The threshold voltage Vth of each of the four types of FETs thus obtained was determined from the dependence of the source-drain saturation current 1 dss on the gate voltage (source-drain voltage ■ds-
1,0■), and the distribution for 1000 FETs was measured over the entire wafer. Such measurements were performed on wafers A and B, and the dependence of the average value of the threshold voltage and its variations th and σVth on the gate length L9 and the gate orientation was investigated. The data obtained are shown in FIG. The short channel effect is significant at L, <1 μm, and V t
It can be seen that h shifts negatively and σVth increases accordingly. <110> Gate FET and <1■0
〉Ga) In the FET, vth is more on the negative side in the latter case, and the anisotropy of the GaAs crystal appears.
本実施例ではＧａＡｓについて述べてきたが、本発明の
フォトマスクはその他の化合物半導体全体に対する同様
なデバイス作製プロセスにおいても利用でき、また短チ
ャンネル効果の測定ばかりでなく、他の多用な目的に対
しても有効であることはいうまでもない。Although GaAs has been described in this example, the photomask of the present invention can also be used in similar device fabrication processes for other compound semiconductors, and can be used not only for measuring short channel effects but also for other various purposes. Needless to say, it is effective.
発明の効果
以上詳細に説明したように、本発明のフォトマスクによ
れば、４回対称位置にアラインメントマーカーを設け、
あるいは更にアラインメントマーカー自体をも４回対称
形としたことに基き、結晶方位に異方性を有する化合物
半導体の非等価な方位を、例えばＩＣ作製プロセスを実
施しつつ決定することができ、その際方位の弁別の結果
に基き、非等価の方位のいずれかに任意に合せたＦＥＴ
ゲート方位を始めとするＩＣ形成プロセスを引続き続行
することができる。即ち、化合物半導体の異方性を生じ
たＩＣ作製プロセスにおいて、極めて有効な役割を果し
、従来みられたように方位弁別用のウェハを準備する必
要がなく、そのための加工々程が省略できる。Effects of the Invention As explained in detail above, according to the photomask of the present invention, alignment markers are provided at four-fold symmetrical positions,
Furthermore, based on the fact that the alignment marker itself is 4-fold symmetric, it is possible to determine the non-equivalent orientation of a compound semiconductor having anisotropy in crystal orientation, for example, while performing an IC manufacturing process. FET arbitrarily adjusted to one of non-equivalent orientations based on the result of orientation discrimination
The IC formation process, including gate orientation, can continue. In other words, it plays an extremely effective role in the IC manufacturing process that produces anisotropy in compound semiconductors, and there is no need to prepare a wafer for orientation discrimination, as was the case in the past, and the processing steps for this purpose can be omitted. .
第１図（ａ）、ら）および第２図（ａ）、（ハ）は夫々
本発明のフォトマスクの態様を例示するものであり、（
ａ）はそれらの全体的配列を、また（ｂ）は（ａ）の一
部を拡大して示したものであり、
第３図（ａ）〜（ｆ）は本発明の第１図（ａ）に示した
フォトマスクによる方位決定法を示すものであり、（ｆ
）は（ａ）〜（ｅ）のようにして形成したメサマークを
光学顕微鏡により観察した際のメサ断面を示すものであ
り、
第４図（ａ）および（ｂ）は本発明のフォトマスクをＦ
ＥＴ作製プロセスに応用した際の模式図であり、（ａ）
はゲート方位を＜１１０＞方向に合せた場合に相当し、
（ｂ）は＜ｔｉｏ＞方向に合せた場合に相当し、
第５図（ａ）および（ハ）は本発明の詳細な説明するた
めの図であり、
第６図（ａ）は実施例に従って得たＦＥＴのしきい値電
圧のウェハ面内での平均値のゲート長依存性を示すグラ
フであり、（ｂ）はしきい値電圧のウェハ面内でのバラ
ツキのゲート長依存性を示すグラフである。
（主な参照番号）
■・・フォトマスク、 ２・・マスク中心、３・・ア
ラインメントマーカー、
４・・マーカー中心、
５．６・・微調整用アラインメントマーカー、７・・微
調整アラインメントマーカー中心、８・・ウェハ、 ９
１ ・・○Ｆ１
９２ ・・ＩＦ、 １０・・レジスト、１１・・メサ
マーク、
１２・・パッドマスク位置合せ用マーカー、特許出願人
住友電気工業株式会社代 理 人 弁理士
新居 正彦１１２図
＝ｌＩｎ−
（ｆ）
第４図
３・ ７ラインメノトマーカー
１２・ ・パッド７入り有月冒心り上用マーカー（ｂ）
−一−４００μｍ−−寸
ＦＥＴＩ ＦＥＴ２
○
寸
ＦＥＴ３ ＦＥＴ４
（Δ）ｑ１△
（ΔＬＬＩ）ＬＩ）八９FIGS. 1(a) and 2) and 2(a) and 2(c) respectively illustrate aspects of the photomask of the present invention.
(a) shows their entire arrangement, (b) shows a part of (a) enlarged, and FIGS. 3(a) to (f) show the arrangement shown in FIG. ) shows the orientation determination method using a photomask shown in (f
) shows the mesa cross section when the mesa marks formed as shown in (a) to (e) are observed using an optical microscope.
It is a schematic diagram when applied to the ET production process, (a)
corresponds to the case where the gate direction is adjusted to the <110> direction,
(b) corresponds to the case when aligned in the <tio> direction, Figures 5 (a) and (c) are diagrams for explaining the present invention in detail, and Figure 6 (a) is according to the embodiment. 2 is a graph showing the gate length dependence of the average value of the threshold voltage of the obtained FET within the wafer surface, and (b) is a graph showing the gate length dependence of the variation of the threshold voltage within the wafer surface. It is. (Main reference numbers) ■...Photomask, 2...Mask center, 3...Alignment marker, 4...Marker center, 5.6...Fine adjustment alignment marker, 7...Fine adjustment alignment marker center, 8...wafer, 9
1...○F1 92...IF, 10...Resist, 11...Mesa mark, 12...Pad mask alignment marker, Patent applicant Sumitomo Electric Industries, Ltd. Agent Patent attorney
Masahiko Arai Figure 112 = lIn- (f) Figure 4 3/7 line menot marker 12 - Pad 7 marker for Arizuki Beshinri (b)
-1-400μm--Dimension FETI FET2 ○Dimension FET3 FET4 (Δ)q1△ (ΔLLI)LI)89
Claims (2)
設けられたアラインメントマーカーを有するフォトマス
ク。(1) A photomask having alignment markers provided at four-fold symmetrical positions with respect to the center of the photomask body.
ることを特徴とする特許請求の範囲第１項記載のフォト
マスク。(2) The photomask according to claim 1, wherein the alignment marker itself also has four-fold symmetry.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60008645A JPS61168225A (en) | 1985-01-21 | 1985-01-21 | Photomask with alignment marker having four-fold symmetry |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60008645A JPS61168225A (en) | 1985-01-21 | 1985-01-21 | Photomask with alignment marker having four-fold symmetry |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61168225A true JPS61168225A (en) | 1986-07-29 |
Family
ID=11698682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60008645A Pending JPS61168225A (en) | 1985-01-21 | 1985-01-21 | Photomask with alignment marker having four-fold symmetry |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61168225A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5627083A (en) * | 1993-08-03 | 1997-05-06 | Nec Corporation | Method of fabricating semiconductor device including step of forming superposition error measuring patterns |
| CN111624861A (en) * | 2019-02-28 | 2020-09-04 | 上海微电子装备（集团）股份有限公司 | Mask alignment mark combination, mask alignment system and alignment method and photoetching device |
-
1985
- 1985-01-21 JP JP60008645A patent/JPS61168225A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5627083A (en) * | 1993-08-03 | 1997-05-06 | Nec Corporation | Method of fabricating semiconductor device including step of forming superposition error measuring patterns |
| CN111624861A (en) * | 2019-02-28 | 2020-09-04 | 上海微电子装备（集团）股份有限公司 | Mask alignment mark combination, mask alignment system and alignment method and photoetching device |
| CN111624861B (en) * | 2019-02-28 | 2021-08-27 | 上海微电子装备（集团）股份有限公司 | Mask alignment mark combination, mask alignment system and alignment method and photoetching device |
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