JPH01137622A - Epitaxial wafer - Google Patents
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- JPH01137622A JPH01137622A JP29683287A JP29683287A JPH01137622A JP H01137622 A JPH01137622 A JP H01137622A JP 29683287 A JP29683287 A JP 29683287A JP 29683287 A JP29683287 A JP 29683287A JP H01137622 A JPH01137622 A JP H01137622A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、（１００）シリコンウェハ基板上にＣＶＤ法
によるエピタキシャル成長によりエピタキシャル層を形
成したエピタキシャルウェハの改良に関するものである
。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an improvement of an epitaxial wafer in which an epitaxial layer is formed on a (100) silicon wafer substrate by epitaxial growth using the CVD method.
従来より、シリコンウェハ基板上に高濃度の不純物拡散
層を設けてエピタキシャル成長によってシリコンの成長
を行い、不純物拡散層をシリコンウェハ基板とエピタキ
シャル層の中に埋め込んだエピタキシャルウェハが製造
されている。この不純物拡散層は埋込層と呼ばれ、この
埋込層上には、各種素子製造プロセスにおける位置合わ
せのために、埋込層の位置を表示する段差を持ったマー
ク（以下、第１窪み部と称する。）が設けられている。Conventionally, epitaxial wafers have been manufactured in which a highly concentrated impurity diffusion layer is provided on a silicon wafer substrate, silicon is grown by epitaxial growth, and the impurity diffusion layer is embedded within the silicon wafer substrate and the epitaxial layer. This impurity diffusion layer is called a buried layer, and on this buried layer there is a mark with a step (hereinafter referred to as a first depression) to indicate the position of the buried layer for alignment in various device manufacturing processes. ) is established.
また、エピタキシャル成長後には、エビタキシャル層上
に第１窪み部に対応する段差を持ったマーク（以下、第
２窪み部と称する。）が形成される。Further, after the epitaxial growth, a mark having a step corresponding to the first recess (hereinafter referred to as a second recess) is formed on the epitaxial layer.
ところで、例えばパイＣＭＯ３・ＩＣ等の各種素子製造
プロセスにおいては、エピタキシャル成長後に、第２窪
み部を目印にして、埋込層の周囲のエピタキシャル層に
素子分離層等を形成する。By the way, in various element manufacturing processes such as PI CMO3 IC, for example, after epitaxial growth, an element isolation layer or the like is formed in the epitaxial layer around the buried layer using the second depression as a mark.
したがって、第２窪み部は第１富み部との相対的位置が
ずれることなく、しかも第１窪み部と同一の形状でエピ
タキシャル層上に形成されることが望ましい。しかしな
がら、（１００）シリコンウェハ基板（ここで、この基
板の法線は結晶学的に正確なく１００＞方向と必ずしも
厳密には一致せず、ずれ角すなわちオフセント角αを一
般に有している。）にエピタキシャル成長を行うと、エ
ピタキシャル成長後に、エピタキシャル層上に形成され
る第２窪み部の中心が（１００）シリコンウェハ基板に
設けられた第１富み部の中心よりも横方向にずれてしま
う。かかる不都合を回避するためには、なるべく正確な
（１００）面を持った、すなわらオフセット角αの小さ
いシリコンウェハ基板（以下、（１００）面シリコンウ
ェハ基板と称する。）を使用すれば良いことが開示され
ている（Ｓ、Ｐ、Ｗｅｅｋｓ ５ｏｌｉｄ ５ｔａ
ｔｅ Ｔｅｃｈｎｏ！ｏｇｙ １９８１年１１月号
Ｐ１１１＝１１７．Ｃ，Ｄ、Ｄｒｕｍ ａｎｄＣ１Δ
、Ｃ１ａｒｋ、Ｊ、Ｅｌｅｃｔｒｏｃｈｅｍ Ｓｏｃ
、 １９７０年１１月 Ｐ１４０１〜１４０５）。こ
の場合の（１００）シリコンウェハ基板のオフセット角
αは約０．１６度乃至０゜５度であれば良いとされる。Therefore, it is desirable that the second recess is formed on the epitaxial layer without shifting its position relative to the first rich part and in the same shape as the first recess. However, a (100) silicon wafer substrate (where the normal to this substrate is not crystallographically accurate and does not necessarily exactly coincide with the 100> direction, but generally has a deviation angle, ie, an offset angle α). When epitaxial growth is performed, after epitaxial growth, the center of the second recess formed on the epitaxial layer is laterally shifted from the center of the first rich portion provided on the (100) silicon wafer substrate. In order to avoid such inconveniences, it is advisable to use a silicon wafer substrate with a (100) plane as accurate as possible, that is, with a small offset angle α (hereinafter referred to as a (100) plane silicon wafer substrate). It has been disclosed that (S, P, Weeks 5olid 5ta
Te Techno! ogy November 1981 issue P111=117. C, D, Drum and C1Δ
, C1ark, J. Electrochem Soc.
, November 1970, P1401-1405). In this case, the offset angle α of the (100) silicon wafer substrate is considered to be approximately 0.16 degrees to 0.5 degrees.
上記のオフセット角αを持った（１００）シリコンウェ
ハ基板を使用してエピタキシャル成長を行うと、エピタ
キシャル成長後の埋込層の位置を表示する第２窪み部の
輪郭の一部が不明確になり、ときには隣設された他の第
２窪み部の輪郭との区別がつかなくなることがある。こ
のため、従来の（１００）シリコンウェハ基板を用いて
製造したシリコンウェハでは以下の問題が生じていた。When epitaxial growth is performed using a (100) silicon wafer substrate with the above offset angle α, a part of the outline of the second recess that indicates the position of the buried layer after epitaxial growth becomes unclear, and sometimes It may become difficult to distinguish the contour from the contours of other adjacent second recesses. For this reason, silicon wafers manufactured using conventional (100) silicon wafer substrates have had the following problems.
すなわち、例えばパイＣＭＯ３・ＩＣ等の各種素子を設
計するときには、第２窪み部の変形等を考慮しなければ
ならないので、集積度が悪かった。また、第２窪み部の
輪郭が不明確であったので、エピタキシャル成長後の各
種素子製造プロセスにおいて、正確な位置合わせができ
ず、その結果、設計通りの形状に素子を製造できないた
め、特性が劣化することがあった。That is, when designing various elements such as PI CMO3 and IC, for example, deformation of the second recessed portion and the like must be taken into consideration, resulting in a poor degree of integration. In addition, since the outline of the second depression was unclear, accurate alignment was not possible in various device manufacturing processes after epitaxial growth, and as a result, the device could not be manufactured in the designed shape, resulting in deterioration of characteristics. I had something to do.
本発明は、上記事情に基づいてなされたものであり、（
１００）シリコンウェハ基板上に設けた第１窪み部に対
する変形の少ない第２窪み部を、エピタキシャル層上に
形成したエピタキシャルウェハを提供することを目的と
する。The present invention has been made based on the above circumstances, and (
100) It is an object of the present invention to provide an epitaxial wafer in which a second recessed portion is formed on an epitaxial layer and is less deformed with respect to a first recessed portion provided on a silicon wafer substrate.
上記の目的を達成するための本発明は、位置合わせ用の
第１窪み部を有する（１００）シリコンウェハ基板上に
ＣＶＤ法によるエピタキシャル成長を行い、第１窪み部
に対応する第２窪み部を有するエピタキシャル層を形成
したエピタキシャルウェハにおいて、前記（１００）シ
リコンウェハ基板が、結晶学的に正確な（１００）面上
における直交座標軸の双方の軸から２度乃至８度傾斜し
た（１００）面を持ったものである。To achieve the above object, the present invention performs epitaxial growth by CVD on a (100) silicon wafer substrate having a first recess for positioning, and has a second recess corresponding to the first recess. In the epitaxial wafer on which an epitaxial layer is formed, the (100) silicon wafer substrate has a (100) plane tilted by 2 degrees to 8 degrees from both axes of orthogonal coordinate axes on a crystallographically accurate (100) plane. It is something that
本発明は前記の手段により、前記傾斜した（１００）面
を持った（１００）シリコンウェハ基板上に第１窪み部
を設けてエピタキシャル成長を行っても、エピタキシャ
ル層上に形成される第２窪み部の変形を減少することが
できる。The present invention provides that even if the first recess is provided on the (100) silicon wafer substrate having the inclined (100) plane and epitaxial growth is performed by the above means, the second recess formed on the epitaxial layer is deformation can be reduced.
以下に本発明の１実施例を第１図乃至第５図を参照して
説明する。An embodiment of the present invention will be described below with reference to FIGS. 1 to 5.
第１図は本発明の１実施例であるエピタキシャルウェハ
に用いる（１００）シリコンウェハ基板（以下、α（１
００）シリコンウェハ基板と称する。）の結晶方位を示
す図、第２図はエピタキシャル成長前のα（１００）シ
リコンウェハ基板の概略部分断面図、第３図はエピタキ
シャル成長後のα（＋００）シリコンウェハ基板の概略
部分断面図、第４図はそのエピタキシャル層上に形成さ
れた第２窪み部の平面図である。FIG. 1 shows a (100) silicon wafer substrate (hereinafter α(1
00) It is called a silicon wafer substrate. ), Figure 2 is a schematic partial cross-sectional view of an α (100) silicon wafer substrate before epitaxial growth, Figure 3 is a schematic partial cross-sectional view of an α (+00) silicon wafer substrate after epitaxial growth, and Figure 4 is a schematic partial cross-sectional view of an α (+00) silicon wafer substrate after epitaxial growth. The figure is a plan view of the second depression formed on the epitaxial layer.
第１図乃至第４図において、１はα（１００）シリコン
ウェハ基板、２はα（１００）シリコンウェハ基板１の
表面と同一の平面、３はα（１００）シリコンウェハ基
板１上に設けられた不純物層（埋込層）、４は埋込層３
の位置を明示するための段差を持った方形状の第１窪み
部、５はエピタキシャル成長によりα（１００）シリコ
ンウェハ基板１上に成長したエピタキシャル層、６はエ
ピタキシャル層５に形成された第２窪み部、０は結晶学
的に正確な（１００）面シリコンウェハ基板の中心点、
Ｘは結晶学的に正確な（１００）面上に設けられた直行
座標軸の一方であり、例えば（１００）面シリコンウェ
ハ基板のプライマリフラット面に平行な方向、Ｙはその
直交座標軸の他方である。Ｚは結晶学的に正確なくｉｏ
ｏ＞方向、Ａはα（１００）シリコンウェハ基板の法線
である。In FIGS. 1 to 4, 1 is an α(100) silicon wafer substrate, 2 is on the same plane as the surface of the α(100) silicon wafer substrate 1, and 3 is a silicon wafer provided on the α(100) silicon wafer substrate 1. 4 is the buried layer 3
5 is an epitaxial layer grown on the α (100) silicon wafer substrate 1 by epitaxial growth; 6 is a second depression formed in the epitaxial layer 5; part, 0 is the crystallographically accurate center point of the (100) plane silicon wafer substrate,
X is one of the orthogonal coordinate axes provided on the crystallographically accurate (100) plane, for example, a direction parallel to the primary flat surface of the (100) plane silicon wafer substrate, and Y is the other of the orthogonal coordinate axes. . Z is not crystallographically accurate.io
o> direction, A is the normal to the α(100) silicon wafer substrate.
本発明で使用するα（１００）シリコンウェハ基板ｌは
、第１図に示すように（１００）面シリコンウェハ基板
のプライフリフラット面に平行な方向Ｘから角α、 １
ｌＪｔ斜し、かつシリコンウェハ面内にあってＸに垂直
な方向Ｙから角α２傾斜したものであり、α（１００）
シリコンウェハ基板１のオフセット角αと、角α１ ・
角α２とのあいだには、
ｔ ａ ｎ” α＝ ｔ ａ ｎ” （ＩＦ、 ＋
ｔ ａ ｎ” α。The α (100) silicon wafer substrate l used in the present invention has an angle α, 1 from a direction
lJt and is inclined at an angle α2 from the direction Y perpendicular to X within the plane of the silicon wafer, α(100)
Offset angle α of silicon wafer substrate 1 and angle α1 ・
Between the angle α2, t a n” α= t a n” (IF, +
t a n” α.
の関係式が成立する。The relational expression holds true.
また、法線ＡからＸ’Ｙ’平面上に垂線を下ろしてその
垂線とｘ’ｙ’平面との交点をＢとし、線ＯＢと線ＯＸ
′とのなす角をθとすれば、ｔａｎａ’、 ：１ＩＩｃ
Ｏ３θ−ｔａｎαの関係式が成立する。Also, draw a perpendicular line from the normal A onto the
If the angle formed with ' is θ, then tana', :1IIc
The relational expression O3θ-tanα holds true.
上記のオフセット角αを持ったα（１００）シリコンウ
ェハ基板ｌには、第２図に示すように高濃度の不純物層
（埋込Ｎ）３が設けられ、エピタキシャル成長後にその
埋込Ｎ３の位置を確認するために、不純物層３と特定の
位置関係を持ち、且つ段差４ａを有する第１富み部４が
設けられている。このようなα（１００）シリコンウェ
ハ基板１に、原料ガスに３ｉＣｊ！４やＳｉＨ２Ｃ１ｇ
を用いてＣＶＤ法によりエピタキシャル成長を行う。As shown in FIG. 2, a highly concentrated impurity layer (buried N3) 3 is provided on the α(100) silicon wafer substrate l having the above offset angle α, and the position of the buried N3 is changed after epitaxial growth. In order to confirm this, a first rich portion 4 having a specific positional relationship with the impurity layer 3 and having a step 4a is provided. For such an α(100) silicon wafer substrate 1, 3iCj! for the raw material gas. 4 or SiH2C1g
Epitaxial growth is performed using the CVD method.
エピタキシャル成長後は、第３図に示すように埋込層３
の位置を示す第２窪み部６がエピタキシャル層５０表面
に形成され、エピタキシャル成長後の各種素子製造プロ
セスにおいて、第２窪み部６を目印にして、例えば素子
分離層を埋込層の外側に形成する。After epitaxial growth, a buried layer 3 is formed as shown in FIG.
A second recess 6 indicating the position is formed on the surface of the epitaxial layer 50, and in various device manufacturing processes after epitaxial growth, the second recess 6 is used as a mark to form, for example, an element isolation layer outside the buried layer. .
ところで、オフセット角αが１度以内の従来の（１００
）シリコンウェハ基板を使用して同様のエピタキシャル
成長を行うと、第２窪み部６の輪郭がぼやけて、方形状
の第２窪み部６の段差６ａのうち隣合う２つの段差６ａ
が第３図及び第４図の点線（６ｘ）で示すように変形し
、場合によっては変形段差６ｘの幅が１０ミクロン以上
になることがある。このため、前述のように従来の（１
００）シリコンウェハ基板では、エピタキシャル成長後
に、第２窪み部６を目印にした正確な位置合わせをする
ことが困難である等の問題が生じていた。By the way, the conventional (100
) When similar epitaxial growth is performed using a silicon wafer substrate, the outline of the second recess 6 becomes blurred, and two adjacent steps 6a of the rectangular second recess 6 are separated.
is deformed as shown by the dotted line (6x) in FIGS. 3 and 4, and depending on the case, the width of the deformed step 6x may be 10 microns or more. For this reason, as mentioned above, the conventional (1
00) Silicon wafer substrates have had problems such as difficulty in accurate positioning using the second recess 6 as a mark after epitaxial growth.
本発明者等がＸ線解析技術等を用いて実験した結果、第
２窪み部６左例の変形段差６ｘの原因は、変形段差６ｘ
に結晶学的に正確な（１００）面（以下これを（１００
）ファセットと称する。）が表れることによるものであ
ることが明らかになった。As a result of experiments conducted by the present inventors using X-ray analysis technology, etc., the cause of the deformed step 6x in the left example of the second recessed portion 6 was found to be due to the deformed step 6x.
crystallographically accurate (100) plane (hereinafter referred to as (100)
) is called a facet. ) was found to be due to the appearance of
そこで、本発明者等が縦型のエピタキシャル成長炉を使
用して、ジクロルシランを原料とし、成長温度１０６０
度、成長速度０．５ミクロン／分で種々の実験を行った
結果、エピタキシャル成長後の変形段差６ｘ、すなわち
（１００）ファセットの幅σ（以下、）７セソト幅σと
称する。、）は、エピタキシャル成長における成長速度
、成長温度等のパラメータにも依有するが、膜厚が充分
厚い場合には、オフセット角αとファセット幅σとの関
係は、第５図に示す曲線となり、
σ＝ ｈ ／ ｔａｎ α
の弐が成立することがわかった。ここで、ｈは変形段差
６ｘの高さである。Therefore, the present inventors used a vertical epitaxial growth furnace and used dichlorosilane as a raw material, and the growth temperature was 1060.
As a result of various experiments conducted at a growth rate of 0.5 μm/min, the deformation step 6x after epitaxial growth, that is, the width σ of a (100) facet (hereinafter referred to as )7 sesoto width σ. , ) depends on parameters such as the growth rate and growth temperature during epitaxial growth, but if the film thickness is sufficiently thick, the relationship between the offset angle α and the facet width σ becomes the curve shown in Figure 5, σ It was found that the formula 2 of = h / tan α holds true. Here, h is the height of the deformed step 6x.
つまり、ファセット幅σはα（１００）シリコンウエハ
基板１のオフセント角αの増加と共に減少し、オフセッ
ト角αを２度以上にすれば、ファセット幅σを充分小さ
い値にできることがわかった。このように、ファセット
幅σを少なくするためには、オフセット角αは出来るだ
け大きな値であることが望ましい。しかし、オフセント
角αが大きくなりすぎると、第２窪み部６と第１窪み部
４の中心のずれが大きくなる。また、α（１００）シリ
コンウェハ基板の切り出し時に真円からのずれが大きく
なり、また１本のインゴットから取れるα（１００）シ
リコンウェハ基板１の枚数が減少する等の弊害が生じ、
経済性が悪くなる。In other words, it was found that the facet width σ decreases as the offset angle α of the α(100) silicon wafer substrate 1 increases, and that the facet width σ can be made sufficiently small by setting the offset angle α to 2 degrees or more. Thus, in order to reduce the facet width σ, it is desirable that the offset angle α is as large as possible. However, if the offset angle α becomes too large, the deviation between the centers of the second recess 6 and the first recess 4 becomes large. Further, when cutting out the α (100) silicon wafer substrate, the deviation from the perfect circle becomes large, and the number of α (100) silicon wafer substrates 1 that can be obtained from one ingot decreases.
Economic efficiency deteriorates.
本発明者等の実験によれば、ファセット幅σを低減する
ためのオフセント角αは２度乃至８度であることが望ま
しい。According to experiments conducted by the present inventors, it is desirable that the offset angle α for reducing the facet width σ is between 2 degrees and 8 degrees.
尚、通常埋込層３の位置を示す第１窪み部４は方形状の
ものであり、α（１００）シリコンウェハ基板１に設け
られたプライマリフラット面（−船釣に（１１０）面に
設けられる。）に平行な方向と、これに垂直な方向の各
々に平行な辺（段差４ａ）を有する。したがって、オフ
セット角αは（１００）面シリコンウェハ基板のプライ
マリフラット面に平行な方向Ｘと、それに垂直な方向Ｙ
に対して各々傾ける必要がある。すなわち、オフセット
角αが２度乃至８度ということは、角α。Note that the first recess 4, which normally indicates the position of the buried layer 3, is rectangular and is formed on the primary flat surface provided on the α(100) silicon wafer substrate 1 (-provided on the (110) surface). ) and a side (step 4a) parallel to the direction perpendicular to this. Therefore, the offset angle α is the direction X parallel to the primary flat surface of the (100) plane silicon wafer substrate and the direction Y perpendicular to it.
It is necessary to tilt each one against the other. That is, the offset angle α is 2 degrees to 8 degrees, which means that the offset angle α is 2 degrees to 8 degrees.
と角α２とが各々２度乃至８度であることを意味する。and angle α2 are each from 2 degrees to 8 degrees.
また、第１窪み部は、第６図に示すような十字状の形状
をしたものもあるが、この場合も同様のオフセント角α
を持ったα（１００）シリコンウェハ基板を使用すれば
第２窪み部６の変形を減少することができる。尚、第１
富み部４が対向する２辺のみからなる溝状のものであれ
ば、オフセント角αは角α１と角α２のうち何れか一方
が２度乃至８度であればよい。Further, the first recessed portion may have a cross shape as shown in FIG. 6, but in this case also the same offset angle α
By using an α (100) silicon wafer substrate having an α (100) silicon wafer substrate, deformation of the second recess 6 can be reduced. Furthermore, the first
If the rich portion 4 has a groove shape consisting of only two opposing sides, the off-cent angle α may be between 2 degrees and 8 degrees for either the angle α1 or the angle α2.
上記の実施例によれば、埋込Ｎ３の位置を表示する第１
窪み部４をを設けたα（１００）シリコンウェハ基板１
にエピタキシャル成長によりシリコンの成長を行っても
、第２富み部６の輪郭のぼやけ等の変形を減少すること
ができる。この結果、本実施例であるエビクキシャルウ
エハを用いて、例えばバイポーラ集積回路を製造すれば
、エピタキシャル成長後に行うアイソレーション拡散や
ベース拡散等において、埋込層３の位置を正確に知るこ
とができるので、素子特性の良好なバイポーラ集積回路
を得ることができる。According to the above embodiment, the first
α (100) silicon wafer substrate 1 with recessed portion 4
Even if silicon is grown by epitaxial growth, deformation such as blurring of the outline of the second rich portion 6 can be reduced. As a result, if, for example, a bipolar integrated circuit is manufactured using the evixaxial wafer of this embodiment, the position of the buried layer 3 can be accurately known during isolation diffusion, base diffusion, etc. performed after epitaxial growth. Therefore, a bipolar integrated circuit with good device characteristics can be obtained.
以上説明したように本発明によれば、オフセット角αが
２度乃至８度の（１００）シリコンウェハ基板を用いて
エピタキシャル成長を行うことにより、エピタキシャル
層上に形成される第２窪み部の第１窪み部に対するずれ
や第２窪み部の変形を減少することができるので、エピ
タキシャル成長後も第２窪み部を目印にして正確な位置
合わせを行い、特性の良好なＩＣを製造することができ
るエビクキシャルウエハを提供することができる。As explained above, according to the present invention, by performing epitaxial growth using a (100) silicon wafer substrate with an offset angle α of 2 degrees to 8 degrees, the first recess of the second recess formed on the epitaxial layer is Since it is possible to reduce misalignment with respect to the recess and deformation of the second recess, it is possible to perform accurate positioning using the second recess as a landmark even after epitaxial growth, and to manufacture ICs with good characteristics. wafers can be provided.
第１図はα（１００）シリコンウェハ基板の結晶方位を
示す図、第２図はエピタキシャル成長前のα（１００）
シリコンウェハ基板の概略部分断面図、第３図はエピタ
キシャル成長後のα（１００）シリコンウェハ基板の概
略部分断面図、第４図はそのエピタキシャル層上に形成
された第２窪み部の平面図、第５図はオフセット角αと
ファセット幅σとの関係を示す特性図、第６図は第１窪
み部の変形例を示す図である。
１・・・αシリコンウェハ基板、２・・・α（１００）
シリコンウェハ基板１の表面と同一の平面、３・・・埋
込層、４・・・第１窪み部、５・・・エピタキシャル層
、６・・・第２窪み部、Ｘ・・・ （１００）面シリコ
ンウェハ基板のブライフリフラット面に平行な軸、Ｙ・
・・Ｘに垂直な軸、Ｚ・・・結晶学的に正確なく１００
＞方向、Ａ・・・α（１００）シリコンウェハ基板の法
線。Figure 1 shows the crystal orientation of an α(100) silicon wafer substrate, and Figure 2 shows the α(100) before epitaxial growth.
FIG. 3 is a schematic partial cross-sectional view of a silicon wafer substrate; FIG. 3 is a schematic partial cross-sectional view of an α(100) silicon wafer substrate after epitaxial growth; FIG. FIG. 5 is a characteristic diagram showing the relationship between the offset angle α and the facet width σ, and FIG. 6 is a diagram showing a modification of the first recessed portion. 1...α silicon wafer substrate, 2...α (100)
Same plane as the surface of the silicon wafer substrate 1, 3... Buried layer, 4... First depression, 5... Epitaxial layer, 6... Second depression, X... (100 ) plane parallel to the flat surface of the silicon wafer substrate, Y.
...axis perpendicular to X, Z... crystallographically accurate 100
>Direction, A...normal line of α(100) silicon wafer substrate.
Claims (3)
リコンウェハ基板上にＣＶＤ法によるエピタキシャル成
長を行い、第１窪み部に対応する第２窪み部を有するエ
ピタキシャル層を形成したエピタキシャルウェハにおい
て、前記（１００）シリコンウェハ基板が、結晶学的に
正確な（１００）面上における直交座標軸の双方の軸か
ら２度乃至８度傾斜した（１００）面を持ったものであ
ることを特徴とするエピタキシャルウェハ。(1) In an epitaxial wafer in which epitaxial growth is performed by CVD on a (100) silicon wafer substrate having a first recess for positioning, and an epitaxial layer having a second recess corresponding to the first recess is formed, The (100) silicon wafer substrate is characterized in that it has a (100) plane inclined by 2 to 8 degrees from both axes of orthogonal coordinate axes on a crystallographically accurate (100) plane. epitaxial wafer.
０）面を持ったシリコンウェハ基板のプライマリフラッ
ト面（（１１０）面）に平行な一辺又は前記平行な一辺
に垂直な一辺を含むものである特許請求の範囲第１項記
載のエピタキシャルウェハ。(2) The first recessed portion is at least the inclined (10
2. The epitaxial wafer according to claim 1, wherein the epitaxial wafer includes one side parallel to a primary flat surface ((110) plane) of a silicon wafer substrate having a (110) plane or one side perpendicular to the parallel side.
持ったシリコンウェハ基板に埋め込められた埋込層の位
置を示すものである特許請求の範囲第１項又は第２項記
載のエピタキシャルウェハ。(3) The first recess indicates the position of a buried layer embedded in the silicon wafer substrate having the inclined (100) plane. epitaxial wafer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29683287A JPH01137622A (en) | 1987-11-25 | 1987-11-25 | Epitaxial wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29683287A JPH01137622A (en) | 1987-11-25 | 1987-11-25 | Epitaxial wafer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01137622A true JPH01137622A (en) | 1989-05-30 |
Family
ID=17838734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29683287A Pending JPH01137622A (en) | 1987-11-25 | 1987-11-25 | Epitaxial wafer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01137622A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005056886A (en) * | 2003-08-04 | 2005-03-03 | Shindengen Electric Mfg Co Ltd | Semiconductor device |
-
1987
- 1987-11-25 JP JP29683287A patent/JPH01137622A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005056886A (en) * | 2003-08-04 | 2005-03-03 | Shindengen Electric Mfg Co Ltd | Semiconductor device |
| JP4489384B2 (en) * | 2003-08-04 | 2010-06-23 | 新電元工業株式会社 | Semiconductor device |
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