CN107644836A - 用于三维存储器的晶圆三维集成引线工艺及其结构 - Google Patents
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Abstract
本发明提供一种晶圆三维集成引线工艺及其结构，该工艺可应用于三维存储器晶圆的晶圆三维集成工艺中。通过在第一晶圆11和三维存储器件14之间设置介质层13，并将用于金属互联的接触孔15设置为与该介质层13接触。本发明提出了一种新的引线工艺，使得可以穿过较厚的器件层实现背面引线。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种晶圆三维集成引线工艺及其结构，该工艺可应用于三维存储器晶圆的晶圆三维集成工艺中。
背景技术
半导体集成电路器件的不断缩小使集成度不断提高，目前每平方厘米的芯片面积上能够集成超过10亿个晶体管，而金属互连线的总长度更是达到了几十公里。这不但使得布线变得异常复杂，更重要的是金属互连的延迟、功耗、噪声等都随着特征尺寸的降低而不断增加，特别是全局互连的RC(电阻电容)延迟，严重影响了集成电路的性能。因此，金属互连已经取代晶体管成为决定集成电路性能的主要因素。
芯片***(SoC，System on a Chip)技术希望在单芯片上实现***的全部功能，如数组、模拟、射频、光电以及MEMS(Microelectromechanical Systems，微机电***)，SoC发展中最大的困难是不同的工艺兼容问题，例如实现SoC可能需要标准COMS、RF、Bipolar以及MEMS等工艺，这些制造工艺的衬底材料都不同，几乎不可能将其集成制造在通一个芯片上。即使衬底材料相同的模块，在制造中也要考虑各电路模块的制造可行性。
随着电子设备及存储器朝着小型化和薄型化发展，对芯片的体积和厚度也有了更高的要求。晶圆的三维集成是一种有效减小芯片体积和厚度的方案，这种技术将两个或者多个功能相同或者不同的芯片通过键合集成在一起，即把一个大的平面电路分为若干逻辑上相关的功能模块分布在多个相邻的芯片层上，然后通过穿透衬底的三维垂直互连将多层芯片集成。这种集成在保持芯片体积的同时提高了芯片的性能；同时缩短了功能芯片之间的金属互联，使得发热、功耗、延迟大幅度减少；大幅度提高了功能模块之间的带宽，在保持现有技术节点的同时提高了芯片的性能。三维互连可以集成多层不同工艺或不同衬底材料的集成电路，为异质芯片的SoC提供了良好的解决方案。三维互连都是物理互连，能够解决多芯片异质集成、高带宽通信和互连延迟等问题。
目前，晶圆的三维集成技术在图像传感器首先得到广泛应用。在存储器，***整合等方面也开始逐渐发挥其优势。如图1所示，现有晶圆三维集成中的引线技术主要采用从第一晶圆01背面将正面制作的第一层金属02打开露出，并通过金属引线03连出的方式完成。当将上述晶圆三维集成引线工艺应用于三维存储器技术中时，如图2所示，由于三维存储单元垂直于晶圆表面制作，在第一晶圆01正面表面与正面第一金属层02之间有多达数微米的三维存储器件层04，为将正面第一金属层引出带来极大困难。本发明的目的就是要提供一种新的晶圆三维集成引线工艺及其结构，使得可以穿过较厚的器件层实现背面引线，该工艺可以应用于三维存储器晶圆的晶圆三维集成工艺中，从而解决上述技术问题。
发明内容
本发明的目的是通过以下技术方案实现的。
一种晶圆三维集成引线工艺，包括以下步骤：
提供一第一晶圆，该第一晶圆具有相对设置的正面和背面，该第一晶圆的正面至少部分区域上设置有接触孔区域；
在该接触孔区域中形成介质层，该介质层具有相对设置的顶面和底面，该介质层的厚度的范围在0.1微米至5微米，其中该顶面为朝向该第一晶圆正面的一侧，该底面为朝向该第一晶圆背面的一侧；
在该第一晶圆的正面至少包含介质层的区域上制造半导体器件，该半导体器件包括接触孔，该接触孔的一端与该介质层接触；
将包括该半导体器件的第一晶圆的半导体器件一侧与第二晶圆键合，并将该第一晶圆的背面进行减薄，减薄之后的晶圆衬底厚度在0.5微米至20微米；
在减薄后的该第一晶圆的背面进行开孔处理,露出该介质层的至少一部分表面；
对露出的介质层表面进行刻蚀处理，以露出该半导体器件中的接触孔；
在该第一晶圆的背面沉积引线金属层，并对该引线金属层利用微影和刻蚀工艺定义引线结构，该引线结构与暴露在介质层中的半导体器件的接触孔接触。
优选地，该介质层的底面位于该第一晶圆内部，该介质层的顶面与该第一晶圆的正面齐平。
优选地，该介质层的底面位于该第一晶圆内部，该介质层的顶面高于该第一晶圆的正面。
优选地，该介质层的底面与该第一晶圆的正面水平接触，该介质层的顶面高于该第一晶圆的正面。
优选地，在该接触孔区域中形成介质层的工艺包括微影，刻蚀，沉积，填充和研磨之一或其任意组合。
优选地，该半导体器件为三维存储器，该三维存储器包括顺序远离该第一晶圆正面的三维存储器件层和第一金属层，该接触孔位于该三维存储器件层内，该接触孔的一端与该介质层接触，该接触孔的另一端与该第一金属层接触。
优选地，该接触孔的一端位于该介质层的内部中，或者该接触孔的一端与该介质层的顶面接触，或者该接触孔的一端穿过该介质层并与该介质层的底面接触。
优选地，在减薄后的该第一晶圆的背面进行开孔处理,露出该介质层的至少一部分表面之后，在该第一晶圆的背面制作绝缘层，至少覆盖开孔的侧壁和开孔中露出的介质层的表面。
优选地，在形成引线结构之后，在该第一晶圆的背面沉积保护层，并通过微影和刻蚀工艺形成保护层结构。
优选地，该绝缘层和/或该保护层的材质为氧化物或氮化物或氮氧化物。
优选地，该接触孔中填充金属材料。
优选地，该金属材料包括铜、铝、锡或钨之一或其任意组合。
优选地，该介质层为氧化物介质层或氮化物介质层。
优选地，该第一晶圆和/或该第二晶圆的材质为硅、锗、三五族半导体化合物、碳化硅或绝缘衬底上的硅之一或其任意组合。
本发明还提供一种用于三维存储器的晶圆三维集成引线工艺，该工艺包括上述任意一项晶圆三维集成引线工艺，其中，该半导体器件为三维存储器，该三维存储器包括顺序远离该第一晶圆正面的三维存储器件层和第一金属层，该接触孔位于该三维存储器件层内，该接触孔的一端与该介质层接触，该接触孔的另一端与该第一金属层接触；该三维存储器件层包括多个存储单元重复堆叠而形成。
优选地，该三维存储器件层的厚度在大于等于1微米、小于等于50微米之间。
另外，本发明还提供一种用于三维存储器的晶圆三维集成引线结构，其中，该结构由上述任一项所述的工艺制成。
本发明的优点或有益效果在于：通过本发明提供的上述工艺及其结构，能够将晶圆的三维集成引线工艺应用于三维存储器晶圆的晶圆三维集成工艺中，通过在晶圆和三维存储器件层之间设置介质层，并将用于金属互联的接触孔设置为与该介质层接触，在形成引线连接结构的过程中，可以穿过较厚的器件层实现背面引线，降低了制作成本，提高了产品良率。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1示出了本发明背景技术中晶圆三维集成引线结构示意图；
图2示出了本发明背景技术中将现有的晶圆三维集成引线结构应用于三维存储器引线结构的示意图；
图3-9示出了本发明实施例的用于三维存储器的晶圆三维集成引线工艺的流程结构示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
实施例一
参考图3-9所示，本发明实施例一提供一种晶圆三维集成引线工艺，包括以下步骤：
提供一第一晶圆11，该第一晶圆11具有相对设置的正面和背面，该第一晶圆11的正面至少部分区域上设置有接触孔区域12；
在该接触孔区域12中形成介质层13，该介质层13为氧化物介质层13或氮化物介质层13，该介质层的厚度的范围在0.1微米至5微米之间，在该接触孔区域12中形成介质层13的工艺包括微影，刻蚀，沉积，填充和研磨之一或其任意组合，该介质层具有相对设置的顶面和底面，其中该顶面为朝向该第一晶圆正面的一侧，该底面为朝向该第一晶圆背面的一侧；
在该第一晶圆11的正面至少包含介质层13的区域上制造半导体器件14，该半导体器件14包括接触孔15，该接触孔15的一端与该介质层13接触，该接触孔15中填充金属材料，该金属材料为铜、铝、锡或钨之一或其任意组合；
该半导体器件14为三维存储器，该三维存储器包括顺序远离该第一晶圆11正面的三维存储器件层141和第一金属层18，该接触孔15位于该三维存储器件层141内，该接触孔15的一端与该介质层13接触，该接触孔15的另一端与该第一金属层18接触。
将包括该半导体器件14的第一晶圆11的半导体器件14一侧与第二晶圆16键合，并将该第一晶圆11的背面进行减薄，减薄之后的晶圆衬底厚度为0.5微米至20微米；
在减薄后的该第一晶圆11的背面进行开孔处理,露出该介质层13的至少一部分表面；
对露出的介质层13表面进行刻蚀处理，以露出该半导体器件14中的接触孔15；
在该第一晶圆11的背面沉积引线金属层，并对该引线金属层利用微影和刻蚀工艺定义引线结构17，该引线结构17与暴露在介质层13中的半导体器件14的接触孔15接触，该引线金属层的材料为铜、银、铝、锡或钨之一或其任意组合；
该第一晶圆11和/或该第二晶圆16的材质为硅、锗、三五族半导体化合物、碳化硅或绝缘衬底上的硅之一或其任意组合。
实施例二
在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。
参考图3所示，该介质层13具有相对设置的底面和顶面，该底面为相对于顶面更远离该第一金属层18的一侧。在形成该介质层13的步骤中，首先，通过微影和刻蚀工艺在该第一晶圆11的正面表面的接触孔区域12形成一浅沟槽，再利用沉积和填充工艺在该浅沟槽中形成该介质层13，后续还可以通过研磨工艺对该介质层13进行研磨使其平坦化。经过上述工艺步骤后，形成的该介质层13的底面位于该第一晶圆11内部，该介质层13的顶面与该第一晶圆11的正面齐平。
上述形成介质层的具体工艺步骤为，首先，在第一晶圆的正面上形成硬掩膜层，依次刻蚀所述硬掩膜层和第一晶圆，形成沟槽，硬掩膜层例如是采用化学气相沉积工艺形成的氮化硅层，或者采用高密度等离子体化学气相沉积(High Density Plasma ChemicalVapor Deposition，HDPCVD)工艺形成的氧化硅层。刻蚀所述硬掩膜层和第一晶圆，形成沟槽可以采用本领域技术人员熟知的任何现有技术。
然后，在所述沟槽内以及硬掩膜层上沉积介质层，所述介质层填满沟槽；所述的介质层材料例如氧化硅、氮化硅、氮氧化硅等，填入介质材料的工艺例如采用高密度等离子体化学气相沉积(High Density Plasma Chemical Vapor Deposition，HDPCVD)法。
然后，去除位于硬掩膜层上的介质层；去除硬掩膜层上的介质层的工艺例如通过化学机械抛光(Chemical Mechanical Polishing，CMP)的方法，CMP之后，硬掩膜层表面以上沉积的介质层被完全去除，从而硬掩膜层的上表面全部暴露出来。
然后，进行快速热氧化处理，进行快速热氧化的环境温度为400～800摄氏度，采用本步骤可以消除沟槽的边角在前述工艺中对原子结构造成的损伤，避免在后续的工艺中造成沟槽边角损伤。优选的，沟槽所处的环境温度为500-700摄氏度。在本发明的一个具体实施方式中，在60秒～140秒内将沟槽所处的环境温度线性加热至400～800摄氏度。
具体实施中，沟槽所处的环境温度例如可以选用450摄氏度，480摄氏度，550摄氏度，600摄氏度，660摄氏度，640摄氏度，750摄氏度等。线形加热环境温度的时间例如70秒，75秒，80秒，95秒，103秒，115秒，125秒，130秒。
在所述的快速热氧化工艺中，还包括向沟槽所在的环境通入含氧气体的工艺步骤，所述的含氧气体例如氧气(O2)，臭氧(O3)等具有氧化能力的气体。
在所述的快速热氧化工艺中，所述沟槽中的介质层处于高温氧气环境当中，高温环境下的氧气分子浓度较大且分子活性较高，又由于所述沟槽中介质层边角处原先的分子结构较为疏松，因此所述CMP过程中产生的游离态硅离子在这一过程中将被充分氧化，氧化后生成的氧化物与沟槽中的介质层中原有的氧化物分子在高温下重新结合形成稳定的分子键，使得所述沟槽中的介质层的边角处的氧化物结构由原先的疏松变得稳固、致密，从而所述沟槽中的介质层的边角损伤能够得到有效修复，所述高温氧化的过程通常也被俗称为高温淬火。
最后，去除硬掩膜层。去除所述硬掩膜层的工艺例如采用湿法刻蚀(Wet Etch)，所使用的化学刻蚀试剂根据硬掩膜层材料的不同而不同，为本领域技术人员习知的技术。
实施例三
在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。
该介质层13具有相对设置的底面和顶面，该底面为相对于顶面更远离该第一金属层18的一侧。在形成该介质层13的步骤中，首先，通过微影和刻蚀工艺在该第一晶圆11的正面表面的接触孔区域12形成一浅沟槽，再利用沉积和填充工艺在该浅沟槽中形成该介质层13，后续还可以通过研磨工艺对该介质层13进行研磨使其平坦化。经过上述工艺步骤后，形成的该介质层13的底面位于该第一晶圆11内部，该介质层13的顶面高于该第一晶圆11的正面。
实施例四
在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。
该介质层13具有相对设置的底面和顶面，该底面为相对于顶面更远离该第一金属层18的一侧。在形成该介质层13的步骤中，首先，通过沉积工艺在该第一晶圆11的正面的接触孔区域12表面上形成该介质层13，后续还可以通过研磨工艺对该介质层13进行研磨使其平坦化。经过上述工艺步骤后，形成的该介质层13的底面与该第一晶圆11的正面水平接触，该介质层13的顶面高于该第一晶圆11的正面。
实施例五
在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。
参考图3所示，该接触孔15的一端位于该介质层13的内部中。或者，该接触孔15的一端与该介质层13的顶面接触，或者该接触孔15的一端穿过该介质层13并与该介质层13的底面接触。
实施例六
在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。
参考图6所示，在减薄后的该第一晶圆11的背面进行开孔处理,露出该介质层13的至少一部分表面之后，在该第一晶圆11的背面制作绝缘层19，至少覆盖开孔的侧壁和开孔中露出的介质层13的表面。该绝缘层19的材质为氧化物或氮化物或氮氧化物。
实施例七
在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。
参考图9所示，在形成引线结构17之后，在该第一晶圆11的背面沉积保护层20，并通过微影和刻蚀工艺形成保护层20结构。该保护层20的材质为氧化物或氮化物或氮氧化物。
实施例八
在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。
参考图3-9所示，该实施例提供一种用于三维存储器的晶圆三维集成引线工艺，该工艺包括上述实施例一至七任意一项晶圆三维集成引线工艺，其中，该半导体器件14为三维存储器，该三维存储器包括顺序远离该第一晶圆11正面的三维存储器件层141和第一金属层18，该接触孔15位于该三维存储器件层141内，该接触孔15的一端与该介质层13接触，该接触孔15的另一端与该第一金属层18接触；该三维存储器件层141包括多个存储单元重复堆叠而形成。优选地，该三维存储器件层141的厚度在大于等于1微米、小于等于50微米之间，更优选地，大于等于5微米。
实施例九
在该实施例中，将描述与以上实施例不同的部分，相同部分将不再赘述。参考图9所示，该实施例提供一种用于三维存储器的晶圆三维集成引线结构，其中，该结构由上述实施例一至八任意一项所述的工艺制成。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (17)
1.一种晶圆三维集成引线工艺，其特征在于，包括以下步骤：
提供一第一晶圆，该第一晶圆具有相对设置的正面和背面，该第一晶圆的正面至少部分区域上设置有接触孔区域；
在该接触孔区域中形成介质层，该介质层具有相对设置的顶面和底面，其中该顶面为朝向该第一晶圆正面的一侧，该底面为朝向该第一晶圆背面的一侧；
在该第一晶圆的正面至少包含介质层的区域上制造半导体器件，该半导体器件包括接触孔，该接触孔的一端与该介质层接触；
将包括该半导体器件的第一晶圆的半导体器件一侧与第二晶圆键合，并将该第一晶圆的背面进行减薄；
在减薄后的该第一晶圆的背面进行开孔处理,露出该介质层的至少一部分表面；
对露出的介质层表面进行刻蚀处理，以露出该半导体器件中的接触孔；
在该第一晶圆的背面沉积引线金属层，并对该引线金属层利用微影和刻蚀工艺定义引线结构，该引线结构与暴露在介质层中的半导体器件的接触孔接触。
2.如权利要求1所述的晶圆三维集成引线工艺，其特征在于，该介质层的底面位于该第一晶圆内部，该介质层的顶面与该第一晶圆的正面齐平。
3.如权利要求1所述的晶圆三维集成引线工艺，其特征在于，该介质层的底面位于该第一晶圆内部，该介质层的顶面高于该第一晶圆的正面。
4.如权利要求1所述的晶圆三维集成引线工艺，其特征在于，该介质层的底面与该第一晶圆的正面水平接触，该介质层的顶面高于该第一晶圆的正面。
5.如权利要求1至4任意一项所述的晶圆三维集成引线工艺，其特征在于，在该接触孔区域中形成介质层的工艺包括微影，刻蚀，沉积，填充和研磨之一或其任意组合。
6.如权利要求1至4任意一项所述的晶圆三维集成引线工艺，其特征在于，该半导体器件为三维存储器，该三维存储器包括顺序远离该第一晶圆正面的三维存储器件层和第一金属层，该接触孔位于该三维存储器件层内，该接触孔的一端与该介质层接触，该接触孔的另一端与该第一金属层接触。
7.如权利要求1至4任意一项所述的晶圆三维集成引线工艺，其特征在于，该接触孔的一端位于该介质层的内部中，或者该接触孔的一端与该介质层的顶面接触，或者该接触孔的一端穿过该介质层并与该介质层的底面接触。
8.如权利要求1所述的晶圆三维集成引线工艺，其特征在于，在减薄后的该第一晶圆的背面进行开孔处理,露出该介质层的至少一部分表面之后，在该第一晶圆的背面制作绝缘层，至少覆盖开孔的侧壁和开孔中露出的介质层的表面。
9.如权利要求1所述的晶圆三维集成引线工艺，其特征在于，在形成引线结构之后，在该第一晶圆的背面沉积保护层，并通过微影和刻蚀工艺形成保护层结构。
10.如权利要求8或9任意一项所述的晶圆三维集成引线工艺，其特征在于，该绝缘层和/或该保护层的材质为氧化物或氮化物或氮氧化物。
11.如权利要求1至4任意一项所述的晶圆三维集成引线工艺，其特征在于，该接触孔中填充金属材料。
12.如权利要求11所述的晶圆三维集成引线工艺，其特征在于，该金属材料包括铜、铝、锡或钨之一或其任意组合。
13.如权利要求1至4任意一项所述的晶圆三维集成引线工艺，其特征在于，该介质层为氧化物介质层或氮化物介质层。
14.如权利要求1至4任意一项所述的晶圆三维集成引线工艺，其特征在于，该第一晶圆和/或该第二晶圆的材质为硅、锗、三五族半导体化合物、碳化硅或绝缘衬底上的硅之一或其任意组合。
15.一种用于三维存储器的晶圆三维集成引线工艺，该工艺包括如权利要求1至14任意一项所述的晶圆三维集成引线工艺，其特征在于，该半导体器件为三维存储器，该三维存储器包括顺序远离该第一晶圆正面的三维存储器件层和第一金属层，该接触孔位于该三维存储器件层内，该接触孔的一端与该介质层接触，该接触孔的另一端与该第一金属层接触；该三维存储器件层包括多个存储单元重复堆叠而形成。
16.如权利要求15所述的用于三维存储器的晶圆三维集成引线工艺，其特征在于，该三维存储器件层的厚度在大于等于1微米、小于等于50微米之间。
17.一种用于三维存储器的晶圆三维集成引线结构，其特征在于，该结构由如权利要求1至16任一项所述的工艺制成。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109742081A (zh) * | 2019-01-02 | 2019-05-10 | 长江存储科技有限责任公司 | 存储器及其形成方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6448174B1 (en) * | 1998-03-26 | 2002-09-10 | Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E. V. | Wiring method for producing a vertical, integrated circuit structure and vertical, integrated circuit structure |
| EP1672688A1 (en) * | 2004-12-17 | 2006-06-21 | Interuniversitair Micro-Elektronica Centrum (IMEC) | Formation of deep via airgaps for three dimensional wafer to wafer interconnect |
| US20110089572A1 (en) * | 2008-03-19 | 2011-04-21 | Imec | Method for fabricating through substrate vias |
| CN104428887A (zh) * | 2012-07-09 | 2015-03-18 | 高通股份有限公司 | 从集成电路的晶片背侧层集成穿板通孔 |
| CN104810396A (zh) * | 2014-01-23 | 2015-07-29 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
-
2017
- 2017-08-31 CN CN201710773134.0A patent/CN107644836A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6448174B1 (en) * | 1998-03-26 | 2002-09-10 | Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E. V. | Wiring method for producing a vertical, integrated circuit structure and vertical, integrated circuit structure |
| EP1672688A1 (en) * | 2004-12-17 | 2006-06-21 | Interuniversitair Micro-Elektronica Centrum (IMEC) | Formation of deep via airgaps for three dimensional wafer to wafer interconnect |
| US20110089572A1 (en) * | 2008-03-19 | 2011-04-21 | Imec | Method for fabricating through substrate vias |
| CN104428887A (zh) * | 2012-07-09 | 2015-03-18 | 高通股份有限公司 | 从集成电路的晶片背侧层集成穿板通孔 |
| CN104810396A (zh) * | 2014-01-23 | 2015-07-29 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109742081A (zh) * | 2019-01-02 | 2019-05-10 | 长江存储科技有限责任公司 | 存储器及其形成方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20180130 |