JPH01122163A - イオン注入方法 - Google Patents
イオン注入方法Info
- Publication number
- JPH01122163A JPH01122163A JP62279679A JP27967987A JPH01122163A JP H01122163 A JPH01122163 A JP H01122163A JP 62279679 A JP62279679 A JP 62279679A JP 27967987 A JP27967987 A JP 27967987A JP H01122163 A JPH01122163 A JP H01122163A
- Authority
- JP
- Japan
- Prior art keywords
- ion implantation
- blocking film
- implanted
- ion
- crystal defects
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000005468 ion implantation Methods 0.000 title claims abstract description 37
- 238000000034 method Methods 0.000 title claims abstract description 24
- 230000000903 blocking effect Effects 0.000 claims abstract description 32
- 150000002500 ions Chemical class 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims description 18
- 239000012535 impurity Substances 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 14
- 230000007547 defect Effects 0.000 abstract description 35
- 239000013078 crystal Substances 0.000 abstract description 27
- 238000000137 annealing Methods 0.000 abstract description 8
- 238000010438 heat treatment Methods 0.000 abstract description 8
- 238000009826 distribution Methods 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000002513 implantation Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000002195 synergetic effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
- H01L21/2652—Through-implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- High Energy & Nuclear Physics (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Ceramic Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は物質の中にイオン化された粒子を注入する方法
に関し、特に絶縁ゲート形電界効果半導体装置の製造に
適した半導体基板中への不純物イオン注入方法に関する
ものである。
に関し、特に絶縁ゲート形電界効果半導体装置の製造に
適した半導体基板中への不純物イオン注入方法に関する
ものである。
〈従来の技術〉
半導体集積回路の微細化に伴って、半導体結晶内に一定
の不純物原子を導入するイオン注入法は極めて重要なプ
ロセス技術となり、超LSIを製造する上でなくてはな
らない重要な技術となってきた。V?にゲート酸化膜に
サイドウオールを形成しL DD (lightly
doped drain)構造を形成する工程では必要
不可欠のものであわ、一般に広く用いられている。
の不純物原子を導入するイオン注入法は極めて重要なプ
ロセス技術となり、超LSIを製造する上でなくてはな
らない重要な技術となってきた。V?にゲート酸化膜に
サイドウオールを形成しL DD (lightly
doped drain)構造を形成する工程では必要
不可欠のものであわ、一般に広く用いられている。
第3図(a)〜(h)は一般のLDD構造を備えたMO
Sトランジスタの製造工程を示す要部断面図である。
Sトランジスタの製造工程を示す要部断面図である。
(a)MOS)ランジスタの一般的製造方法を用いてP
型シリコン基板41上に熱酸化てよるゲート酸化膜42
を形成し、更に該ゲート酸化膜42上にゲート電極膜4
3を形成したのちホトレジストを全面塗布し、所定のホ
トリソグラフイ技術によりゲート電極形成用ホトレジス
トパターン44を形成スる。
型シリコン基板41上に熱酸化てよるゲート酸化膜42
を形成し、更に該ゲート酸化膜42上にゲート電極膜4
3を形成したのちホトレジストを全面塗布し、所定のホ
トリソグラフイ技術によりゲート電極形成用ホトレジス
トパターン44を形成スる。
(b) 前記ホトレジストパターン44をマスクとし
てゲート電極膜43及びゲート酸化膜42極45および
ゲート酸化膜42をマスクにしてP型シリコン基板41
KLDD構造の低濃度領域形成のための81p+イオン
(図中にΔ印で表わす)を注入する。
てゲート電極膜43及びゲート酸化膜42極45および
ゲート酸化膜42をマスクにしてP型シリコン基板41
KLDD構造の低濃度領域形成のための81p+イオン
(図中にΔ印で表わす)を注入する。
(d) 全面に絶縁膜46を形成する。
(e) 次に該絶縁膜46に異方性エツチングを行な
ってゲート電極45にサイドウオール47を形成する。
ってゲート電極45にサイドウオール47を形成する。
(f) この状態で高濃度領域形成のための75As
+イオン(図にX印で表わす)注入を行なう。
+イオン(図にX印で表わす)注入を行なう。
(g) 続いて基板41を加熱アニールすることによ
り不純物低濃度領域(n一部48)及び不純物高濃度領
域(n+部49)を形成して、LDD構造をもつデバイ
スを作成することが可能ととなる。
り不純物低濃度領域(n一部48)及び不純物高濃度領
域(n+部49)を形成して、LDD構造をもつデバイ
スを作成することが可能ととなる。
〈発明が°解決しようとする問題点〉
しかし、この従来のイオン注入方法によるLDD構造の
ための不純物領域形成には、第3図(h)に表すように
イオン注入の注入マスクとして用いる阻止膜エッチの下
に欠陥が集中する。即ち、TEMによる断面観察によれ
ば、欠陥が基板内深くに発生した場合その後の熱処理に
よるアニールでも欠陥が回復せず、リーク電流が発生す
るなどの欠点が生じてデバイスとして機能しなくなると
いう問題点がある。
ための不純物領域形成には、第3図(h)に表すように
イオン注入の注入マスクとして用いる阻止膜エッチの下
に欠陥が集中する。即ち、TEMによる断面観察によれ
ば、欠陥が基板内深くに発生した場合その後の熱処理に
よるアニールでも欠陥が回復せず、リーク電流が発生す
るなどの欠点が生じてデバイスとして機能しなくなると
いう問題点がある。
上記のような阻止膜エッヂの下に欠陥の集中が起こる原
因については現在のところ明確な解答は得られていない
が、大きな要因として次の2点が考えられる。
因については現在のところ明確な解答は得られていない
が、大きな要因として次の2点が考えられる。
1つは、LDD構造ではゲート電極の側壁に阻止膜があ
るため、この側壁阻止膜などが持つ応力がソース及びド
レイン側のエッチ部分に集中して欠陥を誘発するのでは
ないかという考えである。
るため、この側壁阻止膜などが持つ応力がソース及びド
レイン側のエッチ部分に集中して欠陥を誘発するのでは
ないかという考えである。
もう1つは、イオン注入により発生する結晶欠陥の分布
がソースとドレイン側のエッチ部分で複合する。つまり
第4図に示すように側壁酸化膜(サイドウオール)をマ
スクとしてイオン注入(図(a)参照)するとその注入
分布はガウス分布に近似できる。図(a)において破線
A−A’は通常のイオン注入部の注入層を選んだもので
あり、その断面部の深さ方向に対する不純物プロファイ
ルのモデルを図(b)に示す。
がソースとドレイン側のエッチ部分で複合する。つまり
第4図に示すように側壁酸化膜(サイドウオール)をマ
スクとしてイオン注入(図(a)参照)するとその注入
分布はガウス分布に近似できる。図(a)において破線
A−A’は通常のイオン注入部の注入層を選んだもので
あり、その断面部の深さ方向に対する不純物プロファイ
ルのモデルを図(b)に示す。
次いで、B−B、’はイオン注入阻止膜エッヂ部分直下
のイオン注入層を選んだものであり、その断面部の深さ
方向に対する不純物プロファイルのモデルを示したのが
図(C)である。
のイオン注入層を選んだものであり、その断面部の深さ
方向に対する不純物プロファイルのモデルを示したのが
図(C)である。
同様にしてc−c’はB−B’よりもイオン注入阻止膜
の内側に入り込んだイオン注入層を選んだものであり、
その断面部の深さ方向に対する不純物プロファイルのモ
デルを図(d)に示した。
の内側に入り込んだイオン注入層を選んだものであり、
その断面部の深さ方向に対する不純物プロファイルのモ
デルを図(d)に示した。
第4図に於てA−A’面の断面を見た不純物プロファイ
ルは図(b)で示すような半導体基板表面から数百又は
数千λ程度のところにそのピークを持ち基板内部に向か
うに従ってなだらかな濃度勾配をもつモデルにて近似出
来るものと考えられる。A−AI市の断面分布を見ると
、図(b)のような分布で半導体基板内に不純物が注入
されたことになる。
ルは図(b)で示すような半導体基板表面から数百又は
数千λ程度のところにそのピークを持ち基板内部に向か
うに従ってなだらかな濃度勾配をもつモデルにて近似出
来るものと考えられる。A−AI市の断面分布を見ると
、図(b)のような分布で半導体基板内に不純物が注入
されたことになる。
図(b)で結晶欠陥■と示したものは、イオン注入では
加速されたイオンが結晶原子や電子との衝突によりエネ
ルギーを失ない静止するのでその付近はもっとも結晶が
みだされた状態になっており、かつ固溶しえない不純物
が多数存在しその後の熱処理によっても非常に回復しに
くいと思われる結晶欠陥が発生する領域である。結晶欠
陥■と示したものは、半導体基板と非晶質の界面近傍で
ありイオン注入時のダメージによってできた半導体基板
のひずみや不整合な部分が核となってその後のアニール
により転位などの大きな結晶欠陥が発生すると考えられ
る領域である。また、この領域はソース・ドレイン形成
のため高濃度のイオノ(10/−以上)を注入した時、
連続的な非晶質層にいたらない点欠陥と島状の非晶質が
共存すると思われる濃度域であり、一般にその後の熱処
理によって回復しにくいといわれる結晶欠陥が発生して
いるものと思われる。
加速されたイオンが結晶原子や電子との衝突によりエネ
ルギーを失ない静止するのでその付近はもっとも結晶が
みだされた状態になっており、かつ固溶しえない不純物
が多数存在しその後の熱処理によっても非常に回復しに
くいと思われる結晶欠陥が発生する領域である。結晶欠
陥■と示したものは、半導体基板と非晶質の界面近傍で
ありイオン注入時のダメージによってできた半導体基板
のひずみや不整合な部分が核となってその後のアニール
により転位などの大きな結晶欠陥が発生すると考えられ
る領域である。また、この領域はソース・ドレイン形成
のため高濃度のイオノ(10/−以上)を注入した時、
連続的な非晶質層にいたらない点欠陥と島状の非晶質が
共存すると思われる濃度域であり、一般にその後の熱処
理によって回復しにくいといわれる結晶欠陥が発生して
いるものと思われる。
これらの結晶欠陥が発生することは、発明者らの実験に
よる断面TEM観察により、イオン注入不純物投影飛程
の位置(結晶欠陥の50)とその約2倍程度の位置(結
晶欠陥■51)に発生することが認められている。(第
3図(h)参照)同図(C)及び(d)は、先に詳しく
説明したように阻止膜エッヂの下のイオン注入分布状態
を考えるためB−8’面のイオン注入分布とc−c’面
のイオン注入分布とを非常に簡単な(実際には、イオン
ビームの形状、ビーム密度、ドーズレート効果、RED
ほか数多くのことを考慮しなければならないがここでは
考えないものとする。)そデルで表わしたものである。
よる断面TEM観察により、イオン注入不純物投影飛程
の位置(結晶欠陥の50)とその約2倍程度の位置(結
晶欠陥■51)に発生することが認められている。(第
3図(h)参照)同図(C)及び(d)は、先に詳しく
説明したように阻止膜エッヂの下のイオン注入分布状態
を考えるためB−8’面のイオン注入分布とc−c’面
のイオン注入分布とを非常に簡単な(実際には、イオン
ビームの形状、ビーム密度、ドーズレート効果、RED
ほか数多くのことを考慮しなければならないがここでは
考えないものとする。)そデルで表わしたものである。
(C)図から判るように阻止膜エッチ下の分布(B−B
’断面での注入分布)で結晶欠陥■と■は(b)図の通
常のイオン注入部の分布(A−A’断面での注入分布)
よりも近接してきており、(d)図(c−c’断面上で
の分布)では重なり合うまでに隣接することが判る。こ
のことから鑑みてイオン注入によって発生する結晶欠陥
が阻止膜のソースあるいはドレイン側のエッチ部分直下
の半導体基板結晶内で複合しているのではないかと考え
られる。
’断面での注入分布)で結晶欠陥■と■は(b)図の通
常のイオン注入部の分布(A−A’断面での注入分布)
よりも近接してきており、(d)図(c−c’断面上で
の分布)では重なり合うまでに隣接することが判る。こ
のことから鑑みてイオン注入によって発生する結晶欠陥
が阻止膜のソースあるいはドレイン側のエッチ部分直下
の半導体基板結晶内で複合しているのではないかと考え
られる。
以上説明した2点がイオン注入阻止膜エッチの下の半導
体基板内にその後の熱処理により回復しえない結晶欠陥
が発生する大きな要因と考えられるが、イオン注入を行
なわない半導体基板にはサイドウオールエッヂの下の部
分に欠陥が発生しない(見いだせない)ことが発明者ら
によって確認されている。
体基板内にその後の熱処理により回復しえない結晶欠陥
が発生する大きな要因と考えられるが、イオン注入を行
なわない半導体基板にはサイドウオールエッヂの下の部
分に欠陥が発生しない(見いだせない)ことが発明者ら
によって確認されている。
かかる事由から鑑みて、イオン注入による注入時損傷、
もしくは該注入損傷と側壁阻止膜応力との相乗作用によ
り阻止膜エッヂの下の部分に欠陥が発生するものと考え
られる。
もしくは該注入損傷と側壁阻止膜応力との相乗作用によ
り阻止膜エッヂの下の部分に欠陥が発生するものと考え
られる。
よって本発明は該阻止膜エッヂの下の部分に結晶欠陥を
発生させる主原因と見られるイオン注入方法の改良にか
かわるものであり、阻止膜エッヂの下の部分に注入損傷
が集中しないイオン注入方法を提供することを目的とす
る。
発生させる主原因と見られるイオン注入方法の改良にか
かわるものであり、阻止膜エッヂの下の部分に注入損傷
が集中しないイオン注入方法を提供することを目的とす
る。
く問題点を解決するための手段〉
本発明は上記問題点を解決するためになされたものであ
り、被イオン注入物体上にイオン注入遮蔽マスクとなる
阻止膜を該阻止膜のエッチ部分がなだらかなテーパ状に
なるよう形成してその上からイオン注入する方法を提供
するものである。
り、被イオン注入物体上にイオン注入遮蔽マスクとなる
阻止膜を該阻止膜のエッチ部分がなだらかなテーパ状に
なるよう形成してその上からイオン注入する方法を提供
するものである。
く作 用〉
上述の如く、エッヂ部分がなだらかなテーパ状になるよ
う形成された阻止膜をマスクとしてイオン注入すること
により、該阻止膜エッヂの下の部分にイオン注入による
損傷が集中することを抑制し、その後のアニール工程に
よっても回復しえない結晶欠陥が発生することを防止で
きるという作用がある。
う形成された阻止膜をマスクとしてイオン注入すること
により、該阻止膜エッヂの下の部分にイオン注入による
損傷が集中することを抑制し、その後のアニール工程に
よっても回復しえない結晶欠陥が発生することを防止で
きるという作用がある。
〈実施例〉
以下、この発明の実施例を第1図(a)〜(h) を参
照しながら説明する。同図(a)〜(h)はNチャネル
型MOSトランジスタのソース及びドレインと形成する
際に本発明を適用した場合の実施例を製造工程にそって
図示したものである。
照しながら説明する。同図(a)〜(h)はNチャネル
型MOSトランジスタのソース及びドレインと形成する
際に本発明を適用した場合の実施例を製造工程にそって
図示したものである。
(a)MOS)ランジスタの一般的製造方法を用いてP
型シリコン基板1にゲート酸化膜2を熱酸化等により形
成しゲート電極8を生成する。次に、ホトレジスト4を
全面塗布し、ホトリソグラフィ技術によりゲート電極形
成パターンをホトレジスト4に転写する。
型シリコン基板1にゲート酸化膜2を熱酸化等により形
成しゲート電極8を生成する。次に、ホトレジスト4を
全面塗布し、ホトリソグラフィ技術によりゲート電極形
成パターンをホトレジスト4に転写する。
(b) 該ホトレジスト4をマスクとしてゲート電極
8とゲート酸化膜2を順次エツチングする。
8とゲート酸化膜2を順次エツチングする。
(C) ホトレジストパターンを除去した後、前記ゲ
ート電極3およびゲート酸化膜2をマスクにしてP型シ
リコン基板IKLDD構造の低濃度領域形成のために
P イオン(図中△印)注入を行なう。
ート電極3およびゲート酸化膜2をマスクにしてP型シ
リコン基板IKLDD構造の低濃度領域形成のために
P イオン(図中△印)注入を行なう。
(d) その後、酸化雰囲気中での熱処理を行なって
5i02膜(I)5を全面に形成する。
5i02膜(I)5を全面に形成する。
(e) 次KLPCVD等によりエツチングレートが
前記5102膜(I)5より大きいS i02膜(rD
6を堆積させる。
前記5102膜(I)5より大きいS i02膜(rD
6を堆積させる。
(f) この状態で異方性の強いS i02エツチン
グを行なうと、S i02 (I) 5に比べて5i0
2([I)6の方のエツチングレートが大きいため、形
成されるサイドウオールのエッヂ部分u S i O2
(I)5が露出し、ゲート電極3にはS i 02 (
I) 5によるサイドウオール7と、5i02([)6
によるサイドウオール8といった二段の比較的なだらか
な形状のサイドウオールが形成される。
グを行なうと、S i02 (I) 5に比べて5i0
2([I)6の方のエツチングレートが大きいため、形
成されるサイドウオールのエッヂ部分u S i O2
(I)5が露出し、ゲート電極3にはS i 02 (
I) 5によるサイドウオール7と、5i02([)6
によるサイドウオール8といった二段の比較的なだらか
な形状のサイドウオールが形成される。
ここマサイドウオールの形状がある程度できればHF液
等の等方性ウェットエツチングを行なってもよく、等方
性エツチングを行なえばサイドウオールの形状はよりな
だらかとなるように形成することが出来る。前記のよう
に形成された5i02阻止膜をマス)又は注入前酸化膜
として高濃度75As+イオン注入を行なう。
等の等方性ウェットエツチングを行なってもよく、等方
性エツチングを行なえばサイドウオールの形状はよりな
だらかとなるように形成することが出来る。前記のよう
に形成された5i02阻止膜をマス)又は注入前酸化膜
として高濃度75As+イオン注入を行なう。
(g) その後、熱処理によるイオン注入層のアニー
ルを行ないLDD構造をもつソース及びドレインを形成
することができる。
ルを行ないLDD構造をもつソース及びドレインを形成
することができる。
上記実施例によれば下記の理由で上記目的を達成できる
。即ち第2図(a)K示すようにエッチ部分がなだらか
なサイドウオール8を阻止膜として用いてイオン注入す
ると上記問題点の項で詳述した各注入層断面A−A’
、 B−B’ 、 C−C’の不純物プロファイルは、
第2図(b)から(d)に示したようなモデルで近似さ
れる。このモデルで阻止膜エッヂの下の部分の不純物プ
ロファイルは、前記サイドウオール8阻止膜の膜厚に依
存して基板表面側へ平行移動する。したがって、問題点
の項で述べた結晶欠陥■と結晶欠陥■が重ならないよう
に注入することができ、後のアニールで回復しないよう
な複雑な結晶欠陥集合体の生成を回避することができる
。また、阻止膜のエッヂ部分をなだらかなテーパ状に形
成することにより、該阻止膜エッヂ部分の応力の集中を
分散させることができる。
。即ち第2図(a)K示すようにエッチ部分がなだらか
なサイドウオール8を阻止膜として用いてイオン注入す
ると上記問題点の項で詳述した各注入層断面A−A’
、 B−B’ 、 C−C’の不純物プロファイルは、
第2図(b)から(d)に示したようなモデルで近似さ
れる。このモデルで阻止膜エッヂの下の部分の不純物プ
ロファイルは、前記サイドウオール8阻止膜の膜厚に依
存して基板表面側へ平行移動する。したがって、問題点
の項で述べた結晶欠陥■と結晶欠陥■が重ならないよう
に注入することができ、後のアニールで回復しないよう
な複雑な結晶欠陥集合体の生成を回避することができる
。また、阻止膜のエッヂ部分をなだらかなテーパ状に形
成することにより、該阻止膜エッヂ部分の応力の集中を
分散させることができる。
第1図(h)は本実施例におけるソース及びドレイン領
域の断面TEM観察結果を図示したものである。観察結
果によりイオン注入阻止膜の下の部分に結晶欠陥発生防
止に効果があることが判った。
域の断面TEM観察結果を図示したものである。観察結
果によりイオン注入阻止膜の下の部分に結晶欠陥発生防
止に効果があることが判った。
以上、本発明を実施例に基づき具体的に説明したが、本
発明は上記実施例に限定されるものではなく、その要旨
を逸脱しない範囲において種々変更可能であることは言
うまでもない。
発明は上記実施例に限定されるものではなく、その要旨
を逸脱しない範囲において種々変更可能であることは言
うまでもない。
〈発明の効果〉
以上詳述したように本発明によればMOS)ランジスタ
のソース及びドレイン形成に対して大幅な工程の増加を
招くことなく、かつイオン注入条件やアニール条件など
の重要なプロセス条件を変更することなしにイオン注入
の阻止膜エッヂ部分の結晶欠陥発生を低減させることが
可能であり、高い信頼性を必要とする半導体デバイスの
製造においてその効果は絶大である。
のソース及びドレイン形成に対して大幅な工程の増加を
招くことなく、かつイオン注入条件やアニール条件など
の重要なプロセス条件を変更することなしにイオン注入
の阻止膜エッヂ部分の結晶欠陥発生を低減させることが
可能であり、高い信頼性を必要とする半導体デバイスの
製造においてその効果は絶大である。
このように本発明は広大な利用分野を有するイオン注入
技術において阻止膜エッチ部の結晶欠陥低減に有効なイ
オン注入方法を提供するものでありその工業的価値は非
常に大である。
技術において阻止膜エッチ部の結晶欠陥低減に有効なイ
オン注入方法を提供するものでありその工業的価値は非
常に大である。
第1図(a)〜(h)は本発明の詳細な説明するための
LDD構造を備えてなる半導体装置の要部断面図、第2
図(a)〜(d)は本発明の詳細な説明するためのイオ
ン注入後の不純物分布概想図、第3図fa)〜(h)は
従来の工程を説明するための要部断面図、第4図(a)
〜(d)は従来のイオン注入後の不純物分布概想図であ
る。 1・・・P型シリコン基板 2・・・ゲート酸化膜8
・・・ゲートを極 4・・・ホトレジスト5・
・・5i02(I) 6・・・5i02
(II)7・・・サイドウオール 8・・・サイド
ウオール9・・・結晶欠陥■ 10・・・結晶
欠陥■代理人 弁理士 杉 山 毅 至(他1名)第1
賎 (h) 第2図 (b) (f)(
C) ())第3図 (b) (C)CC′・ f84図
LDD構造を備えてなる半導体装置の要部断面図、第2
図(a)〜(d)は本発明の詳細な説明するためのイオ
ン注入後の不純物分布概想図、第3図fa)〜(h)は
従来の工程を説明するための要部断面図、第4図(a)
〜(d)は従来のイオン注入後の不純物分布概想図であ
る。 1・・・P型シリコン基板 2・・・ゲート酸化膜8
・・・ゲートを極 4・・・ホトレジスト5・
・・5i02(I) 6・・・5i02
(II)7・・・サイドウオール 8・・・サイド
ウオール9・・・結晶欠陥■ 10・・・結晶
欠陥■代理人 弁理士 杉 山 毅 至(他1名)第1
賎 (h) 第2図 (b) (f)(
C) ())第3図 (b) (C)CC′・ f84図
Claims (1)
- 【特許請求の範囲】 1、物体上にイオン注入遮蔽マスクとなる阻止膜を形成
して前記物体に所望するイオンを選択的に注入するイオ
ン注入方法において、 前記阻止膜のエッヂ部分をなだらかなテーパ状に形成し
てイオン注入することを特徴とするイオン注入方法。 2、第1導電型の半導体基板上にエッヂ部分がなだらか
な阻止膜を形成し、前記半導体基板に対して第2導電型
の不純物を前記阻止膜をマスクとして注入することを特
徴とする特許請求の範囲第1項記載のイオン注入方法。 3、上記イオン注入領域がMOSトランジスタのソース
及びドレインであることを特徴とする特許請求の範囲第
1項記載のイオン注入方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62279679A JPH0626219B2 (ja) | 1987-11-05 | 1987-11-05 | イオン注入方法 |
US07/446,069 US5096841A (en) | 1987-11-05 | 1989-12-05 | Ion-implantation method in solid materials for implanting impurities |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62279679A JPH0626219B2 (ja) | 1987-11-05 | 1987-11-05 | イオン注入方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01122163A true JPH01122163A (ja) | 1989-05-15 |
JPH0626219B2 JPH0626219B2 (ja) | 1994-04-06 |
Family
ID=17614358
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62279679A Expired - Lifetime JPH0626219B2 (ja) | 1987-11-05 | 1987-11-05 | イオン注入方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5096841A (ja) |
JP (1) | JPH0626219B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100248347B1 (ko) * | 1992-10-28 | 2000-03-15 | 김영환 | 반도체소자의 스페이서 형성방법 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07245397A (ja) * | 1994-03-07 | 1995-09-19 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
US5576230A (en) * | 1994-09-02 | 1996-11-19 | Texas Instruments Incorporated | Method of fabrication of a semiconductor device having a tapered implanted region |
US5721443A (en) * | 1995-07-13 | 1998-02-24 | Micron Technology, Inc. | NMOS field effect transistors and methods of forming NMOS field effect transistors |
JP3102550B2 (ja) * | 1996-01-31 | 2000-10-23 | 日本電気株式会社 | イオン注入シミュレーション方法 |
KR100203306B1 (ko) * | 1996-06-29 | 1999-06-15 | 김영환 | 반도체 소자의 제조방법 |
KR102525873B1 (ko) * | 2015-10-16 | 2023-04-27 | 삼성전자주식회사 | 반도체 공정 시뮬레이션 장치 및 그것의 시뮬레이션 방법 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6059777A (ja) * | 1983-09-13 | 1985-04-06 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4566175A (en) * | 1982-08-30 | 1986-01-28 | Texas Instruments Incorporated | Method of making insulated gate field effect transistor with a lightly doped drain using oxide sidewall spacer and double implantations |
US4638551A (en) * | 1982-09-24 | 1987-01-27 | General Instrument Corporation | Schottky barrier device and method of manufacture |
US4755479A (en) * | 1986-02-17 | 1988-07-05 | Fujitsu Limited | Manufacturing method of insulated gate field effect transistor using reflowable sidewall spacers |
US4728617A (en) * | 1986-11-04 | 1988-03-01 | Intel Corporation | Method of fabricating a MOSFET with graded source and drain regions |
US4818714A (en) * | 1987-12-02 | 1989-04-04 | Advanced Micro Devices, Inc. | Method of making a high performance MOS device having LDD regions with graded junctions |
-
1987
- 1987-11-05 JP JP62279679A patent/JPH0626219B2/ja not_active Expired - Lifetime
-
1989
- 1989-12-05 US US07/446,069 patent/US5096841A/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6059777A (ja) * | 1983-09-13 | 1985-04-06 | Nec Corp | 半導体装置の製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100248347B1 (ko) * | 1992-10-28 | 2000-03-15 | 김영환 | 반도체소자의 스페이서 형성방법 |
Also Published As
Publication number | Publication date |
---|---|
JPH0626219B2 (ja) | 1994-04-06 |
US5096841A (en) | 1992-03-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4488351A (en) | Method for manufacturing semiconductor device | |
JPH01122163A (ja) | イオン注入方法 | |
JP2677987B2 (ja) | 半導体集積回路装置の製造方法 | |
US7217625B2 (en) | Method of fabricating a semiconductor device having a shallow source/drain region | |
JPH0133933B2 (ja) | ||
JPS61258475A (ja) | Ldd構造をもつ半導体装置の製造方法 | |
JPH06349856A (ja) | 薄膜トランジスタ及びその製造方法 | |
JP4443654B2 (ja) | 半導体素子の製造方法 | |
JPS6038879A (ja) | 半導体装置の製造方法 | |
JPH0434822B2 (ja) | ||
JPH03148834A (ja) | Mosトランジスタの製造方法 | |
JPS6381866A (ja) | 半導体装置の製造方法 | |
KR0167603B1 (ko) | 모스 트랜지스터 제조방법 | |
KR101130715B1 (ko) | 반도체 소자의 제조방법 | |
JPS61295667A (ja) | GaAs半導体装置の製造方法 | |
JPH02295131A (ja) | Mosトランジスタの製造方法 | |
JPH03181136A (ja) | 半導体装置の製造方法 | |
JPS6347982A (ja) | 半導体装置 | |
JPH03278540A (ja) | 半導体装置の製造方法 | |
JPH01122167A (ja) | 半導体装置の製造方法 | |
JPS5816567A (ja) | 絶縁ゲ−ト型電界効果半導体装置の製造方法 | |
JPH01161873A (ja) | 半導体装置の製造方法 | |
JPH07147398A (ja) | 半導体装置の製造方法 | |
JPS59201415A (ja) | 半導体装置の製造方法 | |
JPH04286123A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080406 Year of fee payment: 14 |