KR0167603B1 - 모스 트랜지스터 제조방법 - Google Patents

모스 트랜지스터 제조방법 Download PDF

Info

Publication number
KR0167603B1
KR0167603B1 KR1019940030959A KR19940030959A KR0167603B1 KR 0167603 B1 KR0167603 B1 KR 0167603B1 KR 1019940030959 A KR1019940030959 A KR 1019940030959A KR 19940030959 A KR19940030959 A KR 19940030959A KR 0167603 B1 KR0167603 B1 KR 0167603B1
Authority
KR
South Korea
Prior art keywords
ion implantation
gate electrode
forming
insulating film
region
Prior art date
Application number
KR1019940030959A
Other languages
English (en)
Other versions
KR960019610A (ko
Inventor
유상호
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019940030959A priority Critical patent/KR0167603B1/ko
Publication of KR960019610A publication Critical patent/KR960019610A/ko
Application granted granted Critical
Publication of KR0167603B1 publication Critical patent/KR0167603B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 스페이서 절연층 형성방법에 관한 것으로, 스페이서 절연층에 의해 양기되는 모서리 부분에서의 응력을 이완시킴과 동시에 소스/드레인 이온주입시 형성되는 비정질층 형상을 반달형으로하여 에피택셜 성장된 실리콘층 형성시 결함을 제거하는 스페이서 절연층 형성방법에 관한 것이다.

Description

모스 트랜지스터 제조방법
제1a도 및 제1b도는 종래기술에 따른 모스 트랜지스터 제조 공정도.
제2a도 및 제2b도는 본 발명의 일 실시예에 따른 모스 트랜지스터 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 21: 게이트 전극
22 : 산화막 23 : 게이트 측벽 스페이서
24 : 소오스/드레인 영역 25 : 포토레지스트 패턴
본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 장치를 구성하는 기본 소자인 모스 트랜지스터 제조방법에 관한 것이다.
첨부된 도면 제1a도 및 제1b도는 종래기술에 따른 모스 트랜지스터 제조 공정을 도시한 것으로, 이를 참조하여 종래의 모스 트랜지스터 제조 공정을 개략적으로 살펴보면 다음과 같다.
먼저, 제1a도를 참조하면, 게이트 산화막(2) 및 게이트 전극(11)이 형성된 실리콘 기판(a) 전체구조 상부에 1500 내지 2000Å 두께의 산화막(12)을 증착한다.
다음으로, 제1b도에 도시된 바와 같이 산화막(12)을 전면(Blanket) 건식 식각하여 게이트 전극(11) 측벽 부분에 게이트 측벽 스페이서(13)을 형성한 다음, 게이트 전극(11) 및 게이트 측벽 스페이서(13)를 이온주입 마스크로 사용하여 소오스/드레인 이온주입을 실시함으로써 소오스/드레인 영역(14)을 형성한다.
그러나, 이러한 종래기술에 따라 형성된 모스 트랜지스터의 게이트 측벽 스페이서(13)와 실리콘 기판(1) 간의 열팽창 계수 차이에 의해 응력(stress)이 발생하는데, 이와 같은 응력은 게이트 전극 스페이서(11)의 두께와 모서리 부분에서의 경사도(slope)에 따라 변화하게 된다. 즉, 경사도가 클수록 응력 집중도가 증가하여 모서리 부위에 큰 응력을 집중시킨다. 또한 이는 소오스/드레인 이온주입시 사영비정(Projected Range) 분포에 의해 형성되는 비정질층이 항아리 형상으로 후속 열처리에 의해 비정질층이 에피택셜-실리콘(Epitaxial-Si)층으로 성장될 때 모서리 부분에서 전위(dislocation) 등의 격자 결합이 발생하여 누설전류가 증가되는 문제점을 안고 있다.
상기와 같은 종래 기술의 문제점을 해결하기 위하여 본 발명은 게이트 전극 스페이서에 의해 야기되는 모서리 부분에서의 응력 집중 현상을 완화시키며, 에피택셜-실리콘층 형성을 위한 후속 열처리시 격자 결함 발생을 방지하는 모스 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 모스 트랜지스터 제조방법은, 게이트 전극이 형성된 반도체 기판 전체구조 상부에 절연막을 형성하는 제1단계; 상기 게이트 전극에 오버랩되는 영역을 제외한 상기 절연막에 불순물 이온주입을 실시하되, 상기 절연막의 표면으로부터 일부 깊이까지만 이온주입 영역이 형성되도록 하는 제2단계; 상기 제2단계의 상기 이온주입 영역의 식각 선택비를 증가시키는 건식 식각제를 사용하여 상기 절연막을 전면 식각하여 그 저부로 갈수록 완만한 프러파일을 가지는 게이트 측벽 스페이서를 형성하는 제3단계; 및 상기 게이트 전극 및 상기 게이트 측벽 스페이서를 이온주입 마스크로 이용하여 소오스/드레인 이온주입을 실시하는 제4단계를 포함한다.
즉, 본 발명은 게이트 측벽 스페이서 형성을 위한 절연막 증착후 게이트 전극에 오버랩 되는 영역을 차폐한 상태에서 절연막의 일부 깊이까지 이온주입을 실시함으로써 완만한 경사도를 나타내는 S자형의 게이트 측벽 스페이서를 구비한 모스 트랜지스터를 구현한다. 이는 이온주입되지 않은 영역보다 이온주입된 영역에서 절연막의 식각 속도가 증가하는 원리를 적용한 것으로, 하기의 일 실시예에 상술한 바와 같이 인(P)을 사용한 2단계 이온주입을 실시할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 소개한다.
첨부된 제2a도 및 제2b도는 본 발명의 일 실시예에 따른 모스 트랜지스터 제조 공정도로서, 이하 그 공정을 설명한다.
우선, 제2a도에 도시된 바와 같이 먼저, 제2a도에 도시된 바와 같이 게이트 산화막(2) 및 게이트 전극(21)이 형성된 실리콘 기판(1) 전체구조 상부에 게이트 측벽 스페이서 형성을 위한 산화막(22)을 1500Å내지 2000Å 두께로 증착하고, 그 상부에 게이트 전극(21)에 오버랩되도록 포토레지스트 패턴(25)을 형성한다. 계속하여, 포토레지스트 패턴(25)을 이온주입 마스크로 이용하여 게이트 전극(21)을 제외한 영역의 산화막(22)에 인(P)을 이온주입한다. 이때, 이온주입은 2단계로 수행되는데, 제1 이온주입은 산화막(22) 표면으로부터 두께의 1/3 정도의 깊이까지, 제2 이온주입은 1/2 정도의 깊이까지 이온주입 영역이 형성되도록하여, 후속 전면 식각 공정시 산화막(22) 저부로 갈수록 이온주입의 영향을 받지 않도록하여 식각 속도가 감소되도록 한다.
다음으로, 제2b도에 도시된 바와 같이 포토레지스트 패턴(25)을 제거한 다음, 산화막(22)을 통상적인 산화막 식각제인 불소계 가스를 사용하여 전면 식각함으로써 게이트 전극(21) 측벽 상부로부터 하부로 갈수록 완만한 경사도를 나타내는 S자 형의 게이트 측벽 스페이서(23)를 형성한다. 일반적으로, 인(P)이 도핑된 산화막은 도핑되지 않은 산화막에 비해 빠른 식각 속도를 나타낸다. 계속하여, 게이트 전극 및 게이트 측벽 스페이서(23)를 이온주입 마스크로 이용하여 소오스/드레인 이온주입을 실시함으로써 반달형의 완만한 프러파일(profile)을 가지는 소오스/드레인 영역(24)을 형성한다.
상기와 같이 이루어지는 본 발명은 접합 영역과 만나는 게이트 측벽 스페이서의 꼬리 부분의 경사를 완만하게 형성함으로써 게이트 측벽 스페이서에 의해 야기되는 스트레스를 완화시키며, 이를 통해 접합 영역의 프러파일을 완만한 반달형으로 형성함으로써 후속 열처리 공정에서 에피택셜-실리콘층을 성장시킬 때 야기되는 격자 결함을 방지하여 누설전류를 크게 감소시킴으로써 반도체 장치의 신뢰도 및 동작 특성을 개선하는 효과가 있다.

Claims (4)

  1. 게이트 전극이 형성된 반도체 기판 전체구조 상부에 절연막을 형성하는 제1단계; 상기 게이트 전극에 오버랩 되는 영역을 제외한 상기 절연막에 불순물 이온주입을 실시하되, 상기 절연막의 표면으로부터 일부 깊이까지만 이온주입 영역이 형성되도록 하는 제2단계; 상기 제2단계의 상기 이온주입 영역의 식각 선택비를 증가시키는 건식 식각제를 사용하여 상기 절연막을 전면 식각하여 그 저부로 갈수록 완만한 프러파일을 가지는 게이트 측벽 스페이서를 형성하는 제3단계; 및 상기 게이트 전극 및 상기 게이트 측벽 스페이서를 이온주입 마스크로 이용하여 소오스/드레인 이온주입을 실시하는 제4단계를 포함하는 모스 트랜지스터 제조방법.
  2. 제1항에 있어서, 상기 제3단계가, 실질적으로 상기 절연막 두께의 1/3 깊이까지 상기 이온주입 영역이 형성되도록 제1인(P) 이온주입을 실시하는 제5단계와, 실질적으로 상기 절연막 두께의 1/2 깊이까지 상기 이온주입 영역이 형성되도록 제2인(P) 이온주입을 실시하는 제6단계를 포함하는 모스 트랜지스터 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 절연막이 산화막인 모스 트랜지스터 제조방법.
  4. 제3항에 있어서, 상기 산화막의 상기 건식 식각제가 불소계 가스를 포함하는 모스 트랜지스터 제조방법.
KR1019940030959A 1994-11-23 1994-11-23 모스 트랜지스터 제조방법 KR0167603B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940030959A KR0167603B1 (ko) 1994-11-23 1994-11-23 모스 트랜지스터 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940030959A KR0167603B1 (ko) 1994-11-23 1994-11-23 모스 트랜지스터 제조방법

Publications (2)

Publication Number Publication Date
KR960019610A KR960019610A (ko) 1996-06-17
KR0167603B1 true KR0167603B1 (ko) 1999-02-01

Family

ID=19398796

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940030959A KR0167603B1 (ko) 1994-11-23 1994-11-23 모스 트랜지스터 제조방법

Country Status (1)

Country Link
KR (1) KR0167603B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100712486B1 (ko) * 2000-09-09 2007-04-30 삼성전자주식회사 이온 주입을 이용한 식각 선택비 조절방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100712486B1 (ko) * 2000-09-09 2007-04-30 삼성전자주식회사 이온 주입을 이용한 식각 선택비 조절방법

Also Published As

Publication number Publication date
KR960019610A (ko) 1996-06-17

Similar Documents

Publication Publication Date Title
JPH09106984A (ja) 半導体素子の素子分離絶縁膜形成方法
KR0166850B1 (ko) 트랜지스터 제조방법
KR0137815B1 (ko) 반도체 mosfet 제조방법
US5576230A (en) Method of fabrication of a semiconductor device having a tapered implanted region
KR0167603B1 (ko) 모스 트랜지스터 제조방법
KR100244413B1 (ko) 반도체소자의소오스/드레인형성방법
KR100265824B1 (ko) 엘디디 구조의 트랜지스터 제조방법
KR100448087B1 (ko) 트랜지스터의스페이서제조방법
KR100214069B1 (ko) 반도체 장치의 전계효과트랜지스터 제조방법
KR0137538B1 (ko) 반도체 소자의 트랜지스터 형성방법
KR100448166B1 (ko) Mos 소자의 게이트 산화막 제조 방법
KR100359162B1 (ko) 트랜지스터의 제조 방법
KR100241540B1 (ko) 반도체 소자의 트랜지스터 형성방법
KR100197120B1 (ko) 반도체 소자의 얕은 접합 형성 방법
KR0146275B1 (ko) 모스펫 제조방법
KR0125296B1 (ko) 모스펫(mosfet) 제조방법
KR0161859B1 (ko) 반도체소자의 격리방법
KR100329748B1 (ko) 드레인접합누설방지를위한엘디디(ldd)구조의모스펫(mosfet)
KR100235943B1 (ko) 반도체소자의 트랜지스터 제조방법
KR0168119B1 (ko) 반도체 소자 제조방법
KR19980056177A (ko) 반도체 소자의 제조 방법
EP0851469A2 (en) Semiconductor device having a tapered implanted region and method of fabrication using spin-on glass
KR0166501B1 (ko) 반도체 소자의 소자분리 산화막 제조방법
KR930001565B1 (ko) 씨 모스 트랜지스터 제조방법
JPH06188257A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080820

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee