JPH03181136A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03181136A JPH03181136A JP32230089A JP32230089A JPH03181136A JP H03181136 A JPH03181136 A JP H03181136A JP 32230089 A JP32230089 A JP 32230089A JP 32230089 A JP32230089 A JP 32230089A JP H03181136 A JPH03181136 A JP H03181136A
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Landscapes
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特に電界効果
トランジスタのナローチャネル効果とバンチスルー現象
を抑えた微細加工トランジスタの製造方法に関するもの
である。
トランジスタのナローチャネル効果とバンチスルー現象
を抑えた微細加工トランジスタの製造方法に関するもの
である。
従来の電界効果トランジスタの製造工程は、ウェル形成
工程、素子分離工程、チャネルドープ工程、ゲート形成
工程、ソース／ドレイン形成工程。
工程、素子分離工程、チャネルドープ工程、ゲート形成
工程、ソース／ドレイン形成工程。
コンタクト工程、及びアルミ配線工程等からなっている
が、近年では素子の微細化の方向の中でチャネル長、チ
ャネル幅の小さいトランジスタが要求され、中でも特に
ウェル形成工程、素子分離工程、チャネルドープ工程な
どで種々の工夫がなされている。
が、近年では素子の微細化の方向の中でチャネル長、チ
ャネル幅の小さいトランジスタが要求され、中でも特に
ウェル形成工程、素子分離工程、チャネルドープ工程な
どで種々の工夫がなされている。
一般にチャネル長が短くなると、ソース・ドレイン間で
空乏層が結合し、ソース・ドレインがゲート電位に関係
なく導通ずるというパンチスルー現象が顕著になり、ま
たチャネル幅が狭くなると素子分離領域直下のチャネル
ストップの不純物がトランジスタ領域に侵入し、トラン
ジスタのしきい値を上げるというナローチャネル効果が
顕著になり、これらは微細化トランジスタを作る上で大
きな障害となっている。
空乏層が結合し、ソース・ドレインがゲート電位に関係
なく導通ずるというパンチスルー現象が顕著になり、ま
たチャネル幅が狭くなると素子分離領域直下のチャネル
ストップの不純物がトランジスタ領域に侵入し、トラン
ジスタのしきい値を上げるというナローチャネル効果が
顕著になり、これらは微細化トランジスタを作る上で大
きな障害となっている。
第２図は従来法によるＮＭＯ３Ｉ−ランジスタ製造工程
を示している。
を示している。
本製造工程について説明すると、まず第２図（ａｌに示
すように、最初にシリコン基板１に薄い酸化膜２を形成
し、次に第２図（ｂ）に示すようにウェルを形成するた
めのボロン注入を行い、シリコン基板１にボロン注入Ｎ
３を形成する。次に第２図（Ｃ１に示すようにドライブ
を行い、注入したボロンを深く拡散させてウェル３′を
形成する。次に第２図（ｄ）にあるように酸化膜２を除
去後、第２図（ｅ）に示すように薄い酸化膜４と窒化膜
５を続けて堆積する。次に第２図（ｆｌに示すように活
性領域にすべきところにレジストが残るようにレジスト
６をパターニングする。次にフィールド酸化膜下のボロ
ン濃度を上げるためにチャネルストッパのボロン注入を
行い注入層７を形成する。次に第２図（ｇｌに示すよう
に、レジスト６を除去後、酸化雰囲気でシリコン基板１
を加熱してフィールド酸化膜４′を形成し、窒化膜５の
除去後、チャネルドープを行いイオン注入層８を形成す
る。次に第２図（ｈ）にあるように酸化膜４を除去し、
次に第２図（１１にあるようにイオン注入層８上にゲー
ト酸化膜９を形成する。続けて第２図（ｊ）にあるよう
にゲート導電層１０を堆積する。次に第２図（ｋ）に示
すように、ゲート導電層１０をパターニングしてゲート
電極１０°を形成し、これをマスクとして第２図（１）
に示すようにヒ素を注入し、ソース、ドレイン領域１１
を形成する。
すように、最初にシリコン基板１に薄い酸化膜２を形成
し、次に第２図（ｂ）に示すようにウェルを形成するた
めのボロン注入を行い、シリコン基板１にボロン注入Ｎ
３を形成する。次に第２図（Ｃ１に示すようにドライブ
を行い、注入したボロンを深く拡散させてウェル３′を
形成する。次に第２図（ｄ）にあるように酸化膜２を除
去後、第２図（ｅ）に示すように薄い酸化膜４と窒化膜
５を続けて堆積する。次に第２図（ｆｌに示すように活
性領域にすべきところにレジストが残るようにレジスト
６をパターニングする。次にフィールド酸化膜下のボロ
ン濃度を上げるためにチャネルストッパのボロン注入を
行い注入層７を形成する。次に第２図（ｇｌに示すよう
に、レジスト６を除去後、酸化雰囲気でシリコン基板１
を加熱してフィールド酸化膜４′を形成し、窒化膜５の
除去後、チャネルドープを行いイオン注入層８を形成す
る。次に第２図（ｈ）にあるように酸化膜４を除去し、
次に第２図（１１にあるようにイオン注入層８上にゲー
ト酸化膜９を形成する。続けて第２図（ｊ）にあるよう
にゲート導電層１０を堆積する。次に第２図（ｋ）に示
すように、ゲート導電層１０をパターニングしてゲート
電極１０°を形成し、これをマスクとして第２図（１）
に示すようにヒ素を注入し、ソース、ドレイン領域１１
を形成する。
従来の電界効果トランジスタの製造方法は以上のように
構成されていたので、チャネルストッパ７′がフィール
ド酸化の熱処理でチャネル領域に侵入し、ナローチャネ
ル効果を引き起し、またチャネル長が短くなった場合、
ウェル３の濃度を上げるなどの工夫が必要であり、ウェ
ル濃度上昇によるチャネル領域の移動度低下を免れるこ
とはできなかった。また、フィールド酸化膜４′のバー
ズビークにより半導体素子が形成される活性領域の面積
の縮小も防ぐことができなかった。
構成されていたので、チャネルストッパ７′がフィール
ド酸化の熱処理でチャネル領域に侵入し、ナローチャネ
ル効果を引き起し、またチャネル長が短くなった場合、
ウェル３の濃度を上げるなどの工夫が必要であり、ウェ
ル濃度上昇によるチャネル領域の移動度低下を免れるこ
とはできなかった。また、フィールド酸化膜４′のバー
ズビークにより半導体素子が形成される活性領域の面積
の縮小も防ぐことができなかった。
この発明は上記のような問題点を解消するためになされ
たもので、ナローチャネル効果をなくせるとともに、チ
ャネル領域のウェル濃度を上げることなくパンチスルー
現象を抑制でき、しかもバーズビークによる活性領域の
減少をも低減できる半導体装置の製造方法を提供するこ
とを目的とする。
たもので、ナローチャネル効果をなくせるとともに、チ
ャネル領域のウェル濃度を上げることなくパンチスルー
現象を抑制でき、しかもバーズビークによる活性領域の
減少をも低減できる半導体装置の製造方法を提供するこ
とを目的とする。
この発明に係る半導体装置の製造方法は、シリコン基板
上の素子分離領域に絶縁膜を堆積する工程、シリコン基
板上の素子形成領域にゲート酸化膜を形成するとともに
ゲート酸化膜上に上記絶縁膜よりも薄いゲート電極とな
る導電層を堆積する工程、上記絶縁膜直下に濃度ピーク
を持つように基板全面に１００ｋｅＶ以上の高エネルギ
ーでイオン注入を行ない、チャネルストッパ領域を形成
すると同時に、素子形成領域の基板内にウェル領域を形
成する工程を含むよう構成したものである。
上の素子分離領域に絶縁膜を堆積する工程、シリコン基
板上の素子形成領域にゲート酸化膜を形成するとともに
ゲート酸化膜上に上記絶縁膜よりも薄いゲート電極とな
る導電層を堆積する工程、上記絶縁膜直下に濃度ピーク
を持つように基板全面に１００ｋｅＶ以上の高エネルギ
ーでイオン注入を行ない、チャネルストッパ領域を形成
すると同時に、素子形成領域の基板内にウェル領域を形
成する工程を含むよう構成したものである。
この発明においては、フィールド酸化膜の代わりにパタ
ーニングした堆積絶縁膜を用いたので、バーズビークが
なく、微細な素子分離が可能となり、また、堆積絶縁膜
よりも薄いゲート電極をパターニングした後に、堆積絶
縁膜直下に濃度ピークを持つように高エネルギー注入し
たので、チャネルストッパ領域を形成できると同時にゲ
ート電極直下のチャネル領域では低濃度、チャネル領域
よりも深いところで高濃度のウェルを形成でき、ゲート
のキャリア移動度の低下とバンチスルーの抑制が図れる
とともに、さらに熱処理工程を含まないのでナローチャ
ネル効果を防止できる。
ーニングした堆積絶縁膜を用いたので、バーズビークが
なく、微細な素子分離が可能となり、また、堆積絶縁膜
よりも薄いゲート電極をパターニングした後に、堆積絶
縁膜直下に濃度ピークを持つように高エネルギー注入し
たので、チャネルストッパ領域を形成できると同時にゲ
ート電極直下のチャネル領域では低濃度、チャネル領域
よりも深いところで高濃度のウェルを形成でき、ゲート
のキャリア移動度の低下とバンチスルーの抑制が図れる
とともに、さらに熱処理工程を含まないのでナローチャ
ネル効果を防止できる。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体装置の製造方法
を示す図であり、図において、１はシリコン基板、３は
ウェル、４は酸化膜、６はレジスト、８はチャネルドー
プ層、９はゲート酸化膜、１０はゲート導電層、１０′
はゲート、１１はソース・ドレイン領域、１２は酸化
膜である。
を示す図であり、図において、１はシリコン基板、３は
ウェル、４は酸化膜、６はレジスト、８はチャネルドー
プ層、９はゲート酸化膜、１０はゲート導電層、１０′
はゲート、１１はソース・ドレイン領域、１２は酸化
膜である。
次に製造方法について説明する。
まず、第１図（ａ）に示すように、シリコン基板１に酸
化膜４を３０００〜６０００人程度堆積させる除 去に第１図（ｂ）にあるように酸化膜４上にレジストを
塗布して非活性領域にレジストが残るようにレジスト６
をパターニングし、このレジスト６をマスクとして酸化
膜４をパターニングする。
化膜４を３０００〜６０００人程度堆積させる除 去に第１図（ｂ）にあるように酸化膜４上にレジストを
塗布して非活性領域にレジストが残るようにレジスト６
をパターニングし、このレジスト６をマスクとして酸化
膜４をパターニングする。
次に第１図（Ｃ）にあるようにレジスト６を除去した後
、第１図（ｄｌに示すように基板全面に酸化膜１２を１
０００〜３０００人程度堆積する。
、第１図（ｄｌに示すように基板全面に酸化膜１２を１
０００〜３０００人程度堆積する。
除去、第１図（ｅｌｌにあるように異方性エツチングに
より酸化膜１２をエツチングし、酸化膜４の側壁にゆる
やかなスペーサ１２を形成し、続いてチャネルドープの
ためのボロンイオンの注入を１０〜８０ｋｅＶ 、
５ Ｘ １０”〜Ｉ Ｘ １０”１ｏｎｓ／ｃｍ２の条
件で行ない、チャネルドープ層を形成する。
より酸化膜１２をエツチングし、酸化膜４の側壁にゆる
やかなスペーサ１２を形成し、続いてチャネルドープの
ためのボロンイオンの注入を１０〜８０ｋｅＶ 、
５ Ｘ １０”〜Ｉ Ｘ １０”１ｏｎｓ／ｃｍ２の条
件で行ない、チャネルドープ層を形成する。
次に第１図ｉｆ）にあるようにチャネルドープ層８上に
ゲート酸化膜９を形成する。
ゲート酸化膜９を形成する。
続いて第１図（ｇ）にあるように基板全面にゲート導電
層１０を２０００〜５０００人程度堆積し、第除去（ｈ
ｌにあるようにパターニングによりゲート電極１０’
を形成する。このときスペーサ１２があるためゲート電
極１０°のエツチング残渣でゲートがショートすること
はない。
層１０を２０００〜５０００人程度堆積し、第除去（ｈ
ｌにあるようにパターニングによりゲート電極１０’
を形成する。このときスペーサ１２があるためゲート電
極１０°のエツチング残渣でゲートがショートすること
はない。
続いて２００ｋｅＶ程度の高エネルギーで酸化膜４とシ
リコン基板１との境界に濃度ピークを持つようにチャネ
ルストッパを形成する目的でボロンイオンを５×１Ｏ１
１〜５×１ＯＩｚｉｏｎｓ／ｃＩ１１２程度注入する。
リコン基板１との境界に濃度ピークを持つようにチャネ
ルストッパを形成する目的でボロンイオンを５×１Ｏ１
１〜５×１ＯＩｚｉｏｎｓ／ｃＩ１１２程度注入する。
この時ゲート電極１０°は酸化膜４より薄く形成してい
るので、酸化膜４直下にピークをもつように注入しても
ゲート電極１０直下のチャネル領域では濃度が上がらず
、チャネルでのキャリアの移動度は低下しない。しかも
、同時に、チャネルより１０００〜５０００人程度での
パンチ除去−がおきる領域は高濃度に形成されるのでパ
ンチスルーを抑えることが可能である。また、フィール
ド酸化の熱処理工程を含まないのでチャネルストッパの
しみ出しがなく、ナローチャネル効果が起きる心配がな
い。
るので、酸化膜４直下にピークをもつように注入しても
ゲート電極１０直下のチャネル領域では濃度が上がらず
、チャネルでのキャリアの移動度は低下しない。しかも
、同時に、チャネルより１０００〜５０００人程度での
パンチ除去−がおきる領域は高濃度に形成されるのでパ
ンチスルーを抑えることが可能である。また、フィール
ド酸化の熱処理工程を含まないのでチャネルストッパの
しみ出しがなく、ナローチャネル効果が起きる心配がな
い。
次に第１図＋１１にあるようにヒ素注入を行うことによ
りソース・ドレイン領域１１を形成する。
りソース・ドレイン領域１１を形成する。
なお、上記実施例ではＮＭＯ３Ｉ−ランジスタの製造方
法について説明したが、これは注入イオンを変えること
によりＰＭＯ３）ランジスタとしてもよく、この場合に
おいても上記実施例と同様の効果を奏する。
法について説明したが、これは注入イオンを変えること
によりＰＭＯ３）ランジスタとしてもよく、この場合に
おいても上記実施例と同様の効果を奏する。
以上の工程を簡単にまとめると以下のようになる。
なお、
上記実施例では絶縁膜４の側壁にスペーサ１２を設ける
ようにしたが、これは第１図（ｇｌの工程でゲート導電
層１０をゲート電極形成部分のみに残すよう加工でき、
エツチング残渣でゲートがショートするような心配がな
ければ必ずしも必要なものではなく、省略してもよい。
ようにしたが、これは第１図（ｇｌの工程でゲート導電
層１０をゲート電極形成部分のみに残すよう加工でき、
エツチング残渣でゲートがショートするような心配がな
ければ必ずしも必要なものではなく、省略してもよい。
また、上記実施例では第１図（ｅ）の工程でチャネルド
ープ層形成のためのイオン注入を行うようにしたが、該
工程は必ずしも必要なものではなく、特に、ゲート長が
長い場合には省略してもよいものである。
ープ層形成のためのイオン注入を行うようにしたが、該
工程は必ずしも必要なものではなく、特に、ゲート長が
長い場合には省略してもよいものである。
なお、上記実施例の第１図（ｈ）ではウェル注入を１回
だけで行ったが、これは２回以上の段階に分けて注入し
てもよい。この場合、例えば上記表に示した条件のもと
では、２回目のウェル形成の条件を、ＮＭＯ３，ＰＭＯ
３それぞれ３００〜１０００ｋｅＶ 、６００〜２００
０ｋｅＶ程度のエネルギーでともに１×１０ ”〜Ｉ
Ｘ １０ ”ｔｏｎｓ／ｃｍ”程度の注入量とするとよ
い。この場合、さらに深く基板内にウェルが形成される
こととなり、例えば、ＮＭＯ３とＰＭＯ８が同一基板上
に存在するＣＭＯ３構造ではうソチアップ現象を抑制で
きる効果がある。
だけで行ったが、これは２回以上の段階に分けて注入し
てもよい。この場合、例えば上記表に示した条件のもと
では、２回目のウェル形成の条件を、ＮＭＯ３，ＰＭＯ
３それぞれ３００〜１０００ｋｅＶ 、６００〜２００
０ｋｅＶ程度のエネルギーでともに１×１０ ”〜Ｉ
Ｘ １０ ”ｔｏｎｓ／ｃｍ”程度の注入量とするとよ
い。この場合、さらに深く基板内にウェルが形成される
こととなり、例えば、ＮＭＯ３とＰＭＯ８が同一基板上
に存在するＣＭＯ３構造ではうソチアップ現象を抑制で
きる効果がある。
また、以上の実施例では特にＮＭＯＳ、他にはＰＭＯ３
，あるいはＣＭＯ３構造のトランジスタについて説明し
たが、本発明はこれらの構造のトランジスタに限定され
るものではなく、本発明の製造方法が適用できるもので
あれば他の構造のものでもよい。
，あるいはＣＭＯ３構造のトランジスタについて説明し
たが、本発明はこれらの構造のトランジスタに限定され
るものではなく、本発明の製造方法が適用できるもので
あれば他の構造のものでもよい。
以上のようにこの発明によれば、フィールド酸化膜の代
わりにバターニングした堆積酸化膜を使用するようにし
たので、バーズビークによるチャネル活性領域の面積の
減少が生じる恐れがなく、微細分離を高精度にでき、さ
らに堆積絶縁膜よりも薄いゲート電極を設けてから、基
板全面に１゜０ｋｅＶ以上の高エネルギーで堆積絶縁膜
直下の基板内に濃度ピークを持つように不純物を注入す
るようにしたので、素子形成領域にウェルを形成できる
と同時に素子分離のチャネルストッパ領域を形成でき、
しかもウェル内の濃度をチャネル領域で低く、チャネル
領域よりも深いところで高く形成できるので、チャネル
でのキャリアの移動度の低下を防止できるとともに、パ
ンチスルーを抑制でき、さらにはフィールド酸化の熱処
理工程を含まないようにしたので、ナローチャネル効果
を生じる心配がなく、高精度に微細化された素子を形成
でき、半導体装置も高密度に集積化できる効果がある。
わりにバターニングした堆積酸化膜を使用するようにし
たので、バーズビークによるチャネル活性領域の面積の
減少が生じる恐れがなく、微細分離を高精度にでき、さ
らに堆積絶縁膜よりも薄いゲート電極を設けてから、基
板全面に１゜０ｋｅＶ以上の高エネルギーで堆積絶縁膜
直下の基板内に濃度ピークを持つように不純物を注入す
るようにしたので、素子形成領域にウェルを形成できる
と同時に素子分離のチャネルストッパ領域を形成でき、
しかもウェル内の濃度をチャネル領域で低く、チャネル
領域よりも深いところで高く形成できるので、チャネル
でのキャリアの移動度の低下を防止できるとともに、パ
ンチスルーを抑制でき、さらにはフィールド酸化の熱処
理工程を含まないようにしたので、ナローチャネル効果
を生じる心配がなく、高精度に微細化された素子を形成
でき、半導体装置も高密度に集積化できる効果がある。
第１図は本発明の一実施例による半導体装置の製造方法
を示す断面図、第２図は従来の半導体装置の製造方法を
示す断面図である。 図において、１はシリコン基板、３はウェル、４は絶縁
膜、６はレジスト、８はチャネルドープ層、９はゲート
酸化膜、１０はゲート導電層、ＩＯ゛はゲート電極、１
１はソース・ドレイン領域、１２は酸化膜である。 なお図中同一符号は同−又は相当部分を示す。
を示す断面図、第２図は従来の半導体装置の製造方法を
示す断面図である。 図において、１はシリコン基板、３はウェル、４は絶縁
膜、６はレジスト、８はチャネルドープ層、９はゲート
酸化膜、１０はゲート導電層、ＩＯ゛はゲート電極、１
１はソース・ドレイン領域、１２は酸化膜である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）シリコン基板上の素子分離領域に絶縁膜を堆積す
る工程と、 上記シリコン基板上の素子形成領域にゲート酸化膜を形
成するとともに、該ゲート酸化膜上に上記絶縁膜の膜厚
より薄い膜厚を有するゲート電極を堆積する工程と、 上記絶縁膜の直下に濃度ピークを持つように上記基板全
面に１００ｋｅＶ以上の高エネルギーでイオン注入を行
ない、上記絶縁膜直下にチャネルストッパ領域を形成す
ると同時に、上記素子形成領域の基板内にウェル領域を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1322300A JP2706162B2 (ja) | 1989-12-11 | 1989-12-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1322300A JP2706162B2 (ja) | 1989-12-11 | 1989-12-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03181136A true JPH03181136A (ja) | 1991-08-07 |
| JP2706162B2 JP2706162B2 (ja) | 1998-01-28 |
Family
ID=18142093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1322300A Expired - Fee Related JP2706162B2 (ja) | 1989-12-11 | 1989-12-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2706162B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102014016928A1 (de) | 2013-12-25 | 2015-06-25 | Sumitomo Heavy Industries, Ltd. | Planetengetriebevorrichtung und Verfahren zur Herstellung eines innen verzahnten Zahnrads derselben |
| DE102015116145A1 (de) | 2014-10-03 | 2016-04-07 | Sumitomo Heavy Industries, Ltd. | Untersetzungsgetriebe vom exzentrisch schwingenden Typ |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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1989
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|---|---|
| JP2706162B2 (ja) | 1998-01-28 |
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