JPS6143345A

JPS6143345A - メモリ装置

Info

Publication number: JPS6143345A
Application number: JP59165272A
Authority: JP
Inventors: Mitsuo Ouchi; 大内　光郎
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1984-08-07
Filing date: 1984-08-07
Publication date: 1986-03-01
Also published as: US4864491A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野）本発明は、タータ駆動屋のプロセッサに接続されるメモ
リ装置に関する。

（従来技術）従来、データ駆動型プロセッサとメモリ装置間のメモリ
・アクセスは次のようにして行なわれていた。

データ駆動型プロセッサはメ七り□アクセスのためのア
ドレス、データと共にリード命令あるいはライト命令を
表わす命令コードを含めたデータ（以下「トークン」と
いう。）を、一度にメモリ装置に転送し、メモリ装置は
受けとったトーク／の命令コードをデコードして、リー
ド命令ならば、トークン中のアドレスをリード・アドレ
スとしてメモリを読み出し、ライト命令ならば、トーク
ン中のアドレスをライト・アドレスとしトークン中のデ
ータをライト・データとしてメ七すに書き込むというも
のであった。

この方式では、メモリ装置側の動作が単純で構成も容易
であるが、プロセッサとメモリ装置間のデータ線数が非
常に多いものとなりていた。これは、プロセッサを１チ
ツプＬＳＩで実現する場合等に特に問題となる。すなわ
ち、ピン数の増大によってＬＳＩパッケージのコスト高
と、ボード上の専有面積が大きくなるという欠点を有し
ていた。

また、近年のマルチプロセッサ化の傾向に鑑み、複数の
プロセッサから共通のメモリをスムーズにアクセスでき
ることが要求されている。

（発明の目的）本発明の目的は、上記欠点を除去することによｐ、プロ
セッサとメモリ装置間データ線数が大幅に減らされ、且
つ複数のプロセッサからの非同期のメモリ・アクセス要
求に対しても誤動作なく処理できるメモリ装置を提供す
ることにある。

（発明の構成）本発明のメモリ装置は、データ内に少くとも処理命令と
数値データを有し該データの到着により処理が開始され
るように構成されたデータ駆動型のメモリ装置において
、ライト・データ（又はライト・アドレス）を保持する
第１のレジスタと拡張アドレスを保持する第２のレジス
タを少くとも１組備え、前記処理命令として２イ）−デ
ータ（又は２イト・アドレス）セット命令、拡張アドレ
ス・セット命令、メモリ・リード命令及びメそす・ライ
ト命令を少くともｌｌｉ類ずつ有し、前記ライト・デー
タ（又はライト・アドレス）セット命令を含むデータが
到着したときに該データ内の前記数値データを前記第１
のレジスタヘセットし、前記拡張アドレス・セット命令
を含むデータが到着したときに該データ内の前記数値デ
ータを前記第２のレジスタヘセットし、前記メモリ・リ
ード命令を含むデータが到着したときに該データ内の前
記数値データと前記第２のレジスタの内容を組み合せて
メモリ・アドレスとして読み出し、前記メモリ・ライト
命令を含むデータが到着したときに該データ内の前記数
値データと前記第２のレジスタの内容を組み合せてメモ
リ・アドレスとし前記第１のレジスタの内容（又は前記
データ内の前記数値データ）を書き込みデータとして書
き込む制御手段を含むことから構成される。

又、本発明のメモリ装置は、前記データ内にさ力するこ
とを含んで構成される。

（実施例）以下、本発明の実施例について図面を参照して説明する
。

第１図は入カドークンの種類とフォーマットを示した図
、第２図は本発明の一実施例を示すブロック図、第３図
は実施例を含むシステムの構成図である。

本実施例は、第１図に示す４種類の入カドークンを入力
し、拡張アドレス１６ビツトを加えて３２ビツトのアド
レス空間を有し、１６ビツト・データをリード／ライト
するものである。また、入カドークンのビット長は２０
ビツトでおる。

リード、ライト、拡張アドレス・セット　ライト・デー
タ・セツ、トの４ｓ類のトークンは、トークン中の命令
コード（２ビツト）で識別される。

又、それぞれのトークンはレジスタ番号（１ビツト）と
行先情報（１ビツト）及びデータ＠（１６ビット）を含
んでいる。レジスタ番号は実行時にセットあるいは参照
されるレジスタを選択するために用い、行先情報はリー
ド動作の後、読み出したデータに付加して出方する。デ
ータ部はトークンによってアドレス・データやライト・
データとして使い分けられる。

第２図によると本発明の一実施例であるメモリ装置２１
は、データ内に処理命令と数値データを有し該データの
到着により処理が開始されるように構成されたデータ駆
動型のメモリ装置において、ライト・データを保持する
第１のレジスタしてのライト・データ・レジスタ（ＷＤ
Ｒ）１５．１６と、拡張”！　）”レスを保持する第２
のレジスタ番号ての拡張アドレス・レジスタ（ＥＡＲ）
１７．１８を２組備え、前記処理命令としてライ）−デ
ータセット命令、拡張アドレスｅセット命令、メモリ・
・リード命令及びメモリ・ライト命令を１種類ずつ有し
、前記ライト・データセット命令を含むデータが到着し
たときに該データ内の前記数値データをライト・データ
・レジスタ１５．１６へセットし、前記拡張アドレス・
セット命令を含むデータが到着したときに該データ内の
前記数値データを拡張アドレス・レジスタ１７．１８ヘ
セツトし、前記メ％　ＩＪ・リード命令を含むデータが
到着したときに該データ内の前記数値データと拡張アド
レス−レジスタ１７．１８の内容を組み合せてメモリ・
アドレスとして読み出し、前記メモリ・ライト命令を含
むデータが到着したときに該データ内の前記数値データ
と拡張アドレス・レジスタ１７゜１８の内容を組み合せ
てメモリ・アドレスとしライト・データ・レジスタ１５
．１６の内容を書色から構成される。なお、１１は入力
制御部、１４は出力制御部、１００〜１１２はデータバ
ス、２００〜２１１は各種の制御用の信号でおる。

次に、本実施例の動作について説明する。

本実施例において、入力されるトークンは第１図の４１
！類のいずれかである。トークンはバス１００を介して
入力されるが、入力のタイミン・グは入力要求信号２０
０と入力応答信号２０１のハンドシェークによって定ま
る。入力されたトークンの命令コード及びレジスタ番号
はバス１０１ｅ介してデコーダ２へ入力される。デコー
ダ１２はこれらの情報から第１図に示した各種の動作を
行なうための信号を発生する。

まず命令；−ドが＠１０′　の場合、レジスタ番号が″
０ｍならばラッチ信号２０Ｂ、’ｌ’ならばラッチ信号
２０９がアクティブになシ、拡張アドレス・レジスタ１
７あるいは１８のいずれかがバス１０２を介して入力さ
れるトークンのデータ部をラッチする。

命令コードが１１１ｍのとき、レジスタ番号が１０ｍな
らばラッチ信号２０６．’″１”ならばラッチ信号２０
７がアクティブになりライト−データ・レジスタ１５あ
るいは１６のいずれかがトークンのデータ部をラッチす
る。

以上の動作はラッチだけであシ、実際にメモリをアクセ
スしないため高速に行なわれる。

次ＩＣ１命令コードが１００＃の場合、トークンのデー
タ部とレジスタ番号によりて選択された拡張アドレス・
レジスタの内容をリード・アドレスとしてメモリを読み
出す。デコーダ１２からはレジスタ番号がそのｔｔ選択
信号２０５となりてマルチプレクサ２０に入力され、拡
張アドレス・レジスタ１７及び１８の出力バス１０５及
び１０６のいずれかがバス１０８へ出力される。すなわ
ち、レジスタ番号が＠０″のときは拡張アドレス・レジ
スタ１７．−１’のときは拡張アドレス・レジスタ１８
の内容がバス１０８に出力される。そこで、トークンの
データ部と結合してバス１０９を介してメモリ部１３へ
３２ビツトのアドレスを入力するわけである。

一方、デコーダ１２からはリード要求信号２０２がメモ
リ部１３と出力制御部１４に入力゛され、メ七り部１３
はリード動作を行ないリード・データをバス１１０に出
力する。出力制御部１４はリード要求信号２０２を入力
してから一定時間（メモリのアクセス・タイム）経過後
、出力要求信号２１０と出力応答信号２１１のハンドシ
ェークにより定マルタイミングで、出力要求信号２１０
をアクティブにする。なお、リード・データにバス１１
１を介しての行先情報が付加されて、バス１１２を介し
て出力される。

命令コードが−ｏ１”の場合、レジスタ番号によって選
択された拡張アドレス・レジスタの内容ト、）−り７Ｑ
：）データ部が結合してメ七す部１３へのアドレス情報
となるのは、前述したリード動作と同じである。異なる
のは次の２点でおる。第１はデコーダ１２からはライト
要求信号２０３がアクティブとなりてメモリ部１３へ大
刀されることである。第２はライト・データに関する。

ライト龜データ・レジスタも拡張アドレス・レジスタと
同様にトークンのレジスタ番号によって選択され、その
内容がマルチプレクサ１９を介してバス１０７へ出力さ
れる。つまり、レジスタ番号が１０＃のときは、ライト
・データ・レジスタ１５、＠１ｍのときはライトｅデー
ターレジスタ１６の内容が、そレソレハス１０３．１０
４１−介してマルチプレクサ１９１Ｃ入力され、選択信
号２０４によって一方がバス１０７へ出力されるのであ
る。

以上のように、リードのためＶｃ２トークィ、ライトの
ために３トークンｔメモリ装置に転送することになる。

さて、プロセッサとメモリ装置間のデータ線数を減少さ
せるためだけならば、ライト・データ会レジスタと拡張
アドレス・レジスタがそれぞれ１個あれば十分である。

両レジスタを２組設けた理由を第３図を用いて説明する
。第３図において、２１は本実施例のメモリ装置、２２
と２３はデータフロー用のプロセッサ、２４は入カドー
クン制御部、２５は出カドークン制御部である。バス１
００゜１１２及び制御用の信号２００，２０１，２１０
゜２１１を用いて行なわれるトークンの入出力は前述し
たとおりである。

プロセッサ２２．２３はそれぞれ非同期に動作しており
、メ七す装［２１をアクセスするタイミングも非同期で
ある。従って、例えば、プロセッサ２２が拡張アドレス
参セット拳トーク／を出力した直後に、プロセッサ２３
が別の値の拡張アドレス争セット・トークンを出力した
とすると、次にプロセッサ２２が出力するり−ド・トー
クンは誤まったアドレスからデータを読み出すことにな
る。これを防ぐためには、それぞれのプロセッサ専用の
拡張アドレス・レジスタを設けて、常に自分自身に割シ
当てられたレジスタをセットあるいは参照すればよい。

同じことが２イト・レジスタについてもいえる。

又、メモリ装置から出力されるトークンはリード・デー
タの他に行先情報を含んでいるが、これは、出カドーク
ン制御部２５において、プロセッサ２２あるいは２３の
いずれに出力すればよ−かを選択するために用いる。こ
の情報によってリード要求元のプロセッサに正しくリー
ド龜データを返却することができる。

以上で説明したように、本実施例によると、拡張アドレ
ス−レジスタ及びライト・データ・レジスタを参照する
ことによシ、データ駆動屋のプロセッサとメモリ装置間
のデータ線数を大幅に減少させることができる。又、複
数のプロセッサがらの非同期のメモリ・アクセス要求に
対しても、各プロセッサに対応した複数の拡張アドレス
・レジスタ及びライト・データ・レジスタを設けること
によって、誤動作なく処理することができる。さらに、
リード動作の際、絖み出したデータの行先情報をリード
要求トークンに含めておくことによって、読み出したデ
ータをリード要求元のプロセッサに正しく返却すること
ができる。

又、リードのために２トークン、ライトのために３トー
クンを要求すると述べたが、通常の応用では拡張アドレ
スを変更する頻度は非常に少なく、実質上リードのため
に１トークン、ライトのために２トークンで済ますこと
ができる。これは拡張アドレス・セット・トークンが拡
張アドレスを変更しない場合に不要だからである。

さらに、ライト時に不可欠なライト・データ・セットも
ラッチ動作だけなので高速に行なえ、ライト動作に要す
る時間は従来に比べてほとんど増大しない。

なお、本実施例におけるライト動作の基本は、拡張アド
レス−・レジスタ及びライト・データ・レジスタをセッ
トしてから、さらに基本アドレスを含むトークンを入力
することによって実行されたが、ライト・データ・レジ
スタのかわりに基本アドレス・レジスタを備え、ライト
・データ・トークンが入力されるとライト動作を行なう
ようにしてもよい。

又、拡張アドレスをさらに上位、下位にわけるなどして
さらに大きなメモリ空間を扱うことも容易でおる。

（発明の効果）以上、詳細説明したとおり、本発明によれば、上記の構
成により、プロセッサとメモリ装置間のデータ線数が大
幅に減らされ、且つ複数のプロセッサからの非同期のメ
モリ・アクセス要求に対しても誤動作なく処理できるメ
モリ装置が得られる。

従って本発明のメモリ装置は、従来、プロセッサを１チ
ツプＬＳＩを実現する場合問題となっていたピン数の増
大の問題が無くその効果は大きい。

【図面の簡単な説明】

第１図は入カドークン種類と７オーマツ＋を示す図、第
２図は本発明の一実施例を示すブロック図、第３図は実
施例を含むシステムの構成図である。１１・・・・・・入力制御部、１２・・・・・・デコー
ダ、１３・・・・・・メモリ部、１４・・・・・・出力
制御部、１５．１６・・・・−ライト・データ・レジス
タ（ＷＤＲ）、１７゜１８・・・・・・拡張アドレス拳
レジスタ（ＥＡＲ）、１９゜２０・−・・・・マルチプ
レクサ（ＭＰＸ）、２１・・・・−・メモリ装置、２２
．２３・・・・・・プロセッサ、２４・・・−・入カド
ークン制御部、２５・・・・−出力トークン制御部、１
００〜１１１・・・−・バス、２００〜２１１・・・・
・・信号。峯ｚ２Ｆ峯″：１１２１

Claims

【特許請求の範囲】

（１）データ内に少くとも処理命令と数値データを有し
該データの到着により処理が開始されるように構成され
たデータ駆動型のメモリ装置において、ライト・データ
（又はライト・アドレス）を保持する第１のレジスタと
拡張アドレスを保持する第２のレジスタを少くとも１組
備え、前記処理命令としてライト・データ（又はライト
・アドレス）セット命令、拡張アドレス・セット命令、
メモリ・リード命令及びメモリ・ライト命令を少くとも
１種類ずつ有し、前記ライト・データ（又はライト・ア
ドレス）セット命令を含むデータが到着したときに該デ
ータ内の前記数値データを前記第１のレジスタへセット
し、前記拡張アドレス・セット命令を含むデータが到着
したときに該データ内の前記数値データを前記第２のレ
ジスタへセットし、前記メモリ・リード命令を含むデー
タが到着したときに該データ内の前記数値データと前記
第２のレジスタの内容を組み合せてメモリ・アドレスと
して読み出し、前記メモリ・ライト命令を含むデータが
到着したときに該データ内の前記数値データと前記第２
のレジスタの内容を組み合せてメモリ・アドレスとし前
記第１のレジスタの内容（又は前記データ内の前記数値
データ）を書き込みデータとして書き込む制御手段を含
むことを特徴とするメモリ装置。
（２）データ内に処理命令と数値データと行先情報を有
し、メモリを読み出した結果得られたリード・データに
前記行先情報を付加して出力するようにした特許請求の
範囲第（１）項記載のメモリ装置。