JPH0786917A - インバータ回路 - Google Patents
インバータ回路Info
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- JPH0786917A JPH0786917A JP5228938A JP22893893A JPH0786917A JP H0786917 A JPH0786917 A JP H0786917A JP 5228938 A JP5228938 A JP 5228938A JP 22893893 A JP22893893 A JP 22893893A JP H0786917 A JPH0786917 A JP H0786917A
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- JP
- Japan
- Prior art keywords
- voltage
- mos transistor
- inverter circuit
- substrate
- control means
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 低電圧デバイスへの応用に適した、低リーク
電流のインバータ回路を提供する。 【構成】 インバータ回路を構成するＮチャンネル型Ｍ
ＯＳトランジスタＱ２の基板に接続する電圧制御手段
（１）を設け、入力端子ＩＮに印加される入力電圧が低
下し、該ＭＯＳトランジスタＱ２がオフするように変化
したときに、かかる基板に対して、負の基板電圧ＶSUB
を印加し、しきい値電圧Ｖｔを上昇させる。これによ
り、弱反転領域のソースドレイン間電流を低減できる。
電流のインバータ回路を提供する。 【構成】 インバータ回路を構成するＮチャンネル型Ｍ
ＯＳトランジスタＱ２の基板に接続する電圧制御手段
（１）を設け、入力端子ＩＮに印加される入力電圧が低
下し、該ＭＯＳトランジスタＱ２がオフするように変化
したときに、かかる基板に対して、負の基板電圧ＶSUB
を印加し、しきい値電圧Ｖｔを上昇させる。これによ
り、弱反転領域のソースドレイン間電流を低減できる。
Description
【０００１】
【産業上の利用分野】本発明は、インバータ回路に関
し、特に低電圧デバイスへの応用に適したインバータ回
路に関するものである。
し、特に低電圧デバイスへの応用に適したインバータ回
路に関するものである。
【０００２】
【従来の技術】近年のメガビット級の大容量ＤＲＡＭで
は、１個の乾電池動作を可能とするととともに、ＭＯＳ
トランジスタの微細化および信頼性確保の観点から、電
源電圧を１．５Ｖ前後に低減することが検討されてい
る。かかる低電圧デバイスでは、スケーリング則に従っ
てＭＯＳトランジスタのしきい値電圧（以下、Ｖｔとい
う。）が低く設定されるため、ＭＯＳトランジスタの弱
反転領域でのソースドレイン間リーク電流を低減するこ
とが技術的課題となる。
は、１個の乾電池動作を可能とするととともに、ＭＯＳ
トランジスタの微細化および信頼性確保の観点から、電
源電圧を１．５Ｖ前後に低減することが検討されてい
る。かかる低電圧デバイスでは、スケーリング則に従っ
てＭＯＳトランジスタのしきい値電圧（以下、Ｖｔとい
う。）が低く設定されるため、ＭＯＳトランジスタの弱
反転領域でのソースドレイン間リーク電流を低減するこ
とが技術的課題となる。
【０００３】図６に、低電圧デバイスに適用されるタイ
プのインバータ回路の例を示す。このインバータ回路で
は、Ｎチャンネル型ＭＯＳトランジスタＱ２と接地電圧
Ｖｓｓの間にスイッチＳと抵抗Ｒｓとが並列に挿入され
ており、Ｎチャンネル型ＭＯＳトランジスタＱ２の基板
は接地電圧Ｖｓｓに接続されている。そして、このよう
な構成を採用することにより、スタンバイ時（Ｎチャン
ネル型ＭＯＳトランジスタＱ２はオフ状態）に、スイッ
チＳを開放すると、ソースドレイン間リーク電流ＩLに
よって、Ｎチャンネル型ＭＯＳトランジスタＱ２のソー
ス電圧ＶSLが上昇する（ＶSL＝ＩL・Ｒｓ）。すると、
基板バイアス効果によりＶｔが上昇し、ソースドレイン
間リーク電流ＩLを低減することができる。一方、動作
時にはスイッチＳを閉じ、スイッチＳを介してソース電
圧ＶSをＶｓｓにバイアスすることにより、抵抗Ｒｓの
影響を除去し高速化を図っている。
プのインバータ回路の例を示す。このインバータ回路で
は、Ｎチャンネル型ＭＯＳトランジスタＱ２と接地電圧
Ｖｓｓの間にスイッチＳと抵抗Ｒｓとが並列に挿入され
ており、Ｎチャンネル型ＭＯＳトランジスタＱ２の基板
は接地電圧Ｖｓｓに接続されている。そして、このよう
な構成を採用することにより、スタンバイ時（Ｎチャン
ネル型ＭＯＳトランジスタＱ２はオフ状態）に、スイッ
チＳを開放すると、ソースドレイン間リーク電流ＩLに
よって、Ｎチャンネル型ＭＯＳトランジスタＱ２のソー
ス電圧ＶSLが上昇する（ＶSL＝ＩL・Ｒｓ）。すると、
基板バイアス効果によりＶｔが上昇し、ソースドレイン
間リーク電流ＩLを低減することができる。一方、動作
時にはスイッチＳを閉じ、スイッチＳを介してソース電
圧ＶSをＶｓｓにバイアスすることにより、抵抗Ｒｓの
影響を除去し高速化を図っている。
【０００４】なお、斯上した技術は、１９９３年ＶＬＳ
Ｉ回路シンポジウム技術論文ダイジェスト（1993 SYMPO
SIUM ON VLSI CIRCUITS／DIGEST OF TECHNICAL PAPERS)
の第４７頁〜第４８頁に記載されているものである。
Ｉ回路シンポジウム技術論文ダイジェスト（1993 SYMPO
SIUM ON VLSI CIRCUITS／DIGEST OF TECHNICAL PAPERS)
の第４７頁〜第４８頁に記載されているものである。
【０００５】
【発明が解決しようとする課題】しかしながら、図６に
示すインバータ回路では、スタンバイ状態を検出しスイ
ッチＳの開閉を制御するクロックを必要とするため、回
路構成が複雑である問題点がある。また、当該インバー
タ回路では、スタンバイ時に抵抗Ｒｓを介してＮチャン
ネル型ＭＯＳトランジスタＱ２に基板電圧を印加してい
るが、基板電圧（ＶSL＝ＩL・Ｒｓ）を大きくしようと
すると、リーク電流ＩLが増加し、逆にリーク電流ＩLを
抑えようとすると、基板電圧がかからないという矛盾が
あり、このため十分リーク電流ＩLを低減できない問題
点がある。さらに、動作時にはスイッチＳを閉じるので
あるが、このときスイッチＳの抵抗（ＭＯＳトランジス
タのオン抵抗）がＮチャンネル型ＭＯＳトランジスタＱ
２のソース抵抗に付加され、回路の動作速度が低下する
という問題点もある。
示すインバータ回路では、スタンバイ状態を検出しスイ
ッチＳの開閉を制御するクロックを必要とするため、回
路構成が複雑である問題点がある。また、当該インバー
タ回路では、スタンバイ時に抵抗Ｒｓを介してＮチャン
ネル型ＭＯＳトランジスタＱ２に基板電圧を印加してい
るが、基板電圧（ＶSL＝ＩL・Ｒｓ）を大きくしようと
すると、リーク電流ＩLが増加し、逆にリーク電流ＩLを
抑えようとすると、基板電圧がかからないという矛盾が
あり、このため十分リーク電流ＩLを低減できない問題
点がある。さらに、動作時にはスイッチＳを閉じるので
あるが、このときスイッチＳの抵抗（ＭＯＳトランジス
タのオン抵抗）がＮチャンネル型ＭＯＳトランジスタＱ
２のソース抵抗に付加され、回路の動作速度が低下する
という問題点もある。
【０００６】
【課題を解決するための手段】本発明は、斯上した従来
の問題点に鑑みてなされたものであり、図１に示すよう
に、インバータ回路を構成するＮチャンネル型ＭＯＳト
ランジスタＱ２の基板（バックゲート）と入力端子ＩＮ
の間に、例えば図３に示すような電圧制御手段（１）を
設け、かかる電圧制御手段（１）によって、入力端子Ｉ
Ｎに印加される入力電圧が低下し、Ｎチャンネル型ＭＯ
ＳトランジスタＱ２がオフするように変化したときに、
かかる基板に対して負の基板電圧ＶSUBを印加し、しき
い値電圧ＶｔNを上昇させるものである。
の問題点に鑑みてなされたものであり、図１に示すよう
に、インバータ回路を構成するＮチャンネル型ＭＯＳト
ランジスタＱ２の基板（バックゲート）と入力端子ＩＮ
の間に、例えば図３に示すような電圧制御手段（１）を
設け、かかる電圧制御手段（１）によって、入力端子Ｉ
Ｎに印加される入力電圧が低下し、Ｎチャンネル型ＭＯ
ＳトランジスタＱ２がオフするように変化したときに、
かかる基板に対して負の基板電圧ＶSUBを印加し、しき
い値電圧ＶｔNを上昇させるものである。
【０００７】また、図２に示すように、上記の電圧制御
手段（１）と同様の第１電圧制御手段（１Ａ）を設け、
さらに、Ｐチャンネル型ＭＯＳトランジスタＱ１の基板
と入力端子ＩＮの間に第２電圧制御手段（２）を設けて
もよい。この場合、第２電圧制御手段（２）は、入力端
子ＩＮに印加される入力電圧が上昇し、Ｐチャンネル型
ＭＯＳトランジスタＱ１がオフするように変化したとき
に、かかる基板に対して正の基板電圧ＶSUB1を印加し、
そのしきい値電圧ＶtPを上昇させるものであり、上記の
電圧制御手段（１）とは逆導電型の構成となる。
手段（１）と同様の第１電圧制御手段（１Ａ）を設け、
さらに、Ｐチャンネル型ＭＯＳトランジスタＱ１の基板
と入力端子ＩＮの間に第２電圧制御手段（２）を設けて
もよい。この場合、第２電圧制御手段（２）は、入力端
子ＩＮに印加される入力電圧が上昇し、Ｐチャンネル型
ＭＯＳトランジスタＱ１がオフするように変化したとき
に、かかる基板に対して正の基板電圧ＶSUB1を印加し、
そのしきい値電圧ＶtPを上昇させるものであり、上記の
電圧制御手段（１）とは逆導電型の構成となる。
【０００８】さらに、図２において、第１電圧制御手段
（１Ａ）を削除し、Ｐチャンネル型ＭＯＳトランジスタ
Ｑ１についてのみ、同様の電圧制御手段を設ける構成と
することもできる。
（１Ａ）を削除し、Ｐチャンネル型ＭＯＳトランジスタ
Ｑ１についてのみ、同様の電圧制御手段を設ける構成と
することもできる。
【０００９】
【作用】本発明によれば、電圧制御手段（１）によって
インバータ回路の入力電圧の状態を検出し、これに基づ
いてＮチャンネル型ＭＯＳトランジスタＱ２に基板電圧
を供給するという構成を採用しているので、従来のよう
にスタンバイ状態を検出するクロックを必要としない。
インバータ回路の入力電圧の状態を検出し、これに基づ
いてＮチャンネル型ＭＯＳトランジスタＱ２に基板電圧
を供給するという構成を採用しているので、従来のよう
にスタンバイ状態を検出するクロックを必要としない。
【００１０】また、従来のようにソースに抵抗Ｒｓを挿
入するという構成をとらず、直接Ｎチャンネル型ＭＯＳ
トランジスタＱ２に基板電圧SUBを供給するという構成
を採用しているので、しきい値電圧ＶｔNを上昇させ、
リーク電流を低減するという目的を確実に達成できる。
さらに、従来のように、Ｎチャンネル型ＭＯＳトランジ
スタＱ２のソースにスイッチＳの抵抗が付加されること
がないので、インバータ回路の動作を高速化できる利点
もある。
入するという構成をとらず、直接Ｎチャンネル型ＭＯＳ
トランジスタＱ２に基板電圧SUBを供給するという構成
を採用しているので、しきい値電圧ＶｔNを上昇させ、
リーク電流を低減するという目的を確実に達成できる。
さらに、従来のように、Ｎチャンネル型ＭＯＳトランジ
スタＱ２のソースにスイッチＳの抵抗が付加されること
がないので、インバータ回路の動作を高速化できる利点
もある。
【００１１】
【実施例】次に、本発明の一実施例を図３乃至図５に基
づいて説明する。本実施例にかかるインバータ回路の構
成は、図３に示すように、Ｐチャンネル型ＭＯＳトラン
ジスタＱ１およびＮチャンネル型ＭＯＳトランジスタＱ
２で構成されるインバータに対し、破線で囲まれた部分
の電圧制御手段（１）を設けたものである。そして、そ
の電圧制御手段（１）は、２つのＮチャンネル型ＭＯＳ
トランジスタＱ３およびＱ４によって構成され、ＭＯＳ
トランジスタＱ３のゲートは入力端子ＩＮに接続され、
ソースは接地電圧Ｖｓｓに接続され、ＭＯＳトランジス
タＱ４のゲートは出力端子ＯＵＴに接続され、ソースは
負の電圧源Ｖｓに接続されている。さらに、ＭＯＳトラ
ンジスタＱ３およびＱ４の共通接続点Ｎが、Ｎチャンネ
ル型ＭＯＳトランジスタＱ２の基板に接続されている。
づいて説明する。本実施例にかかるインバータ回路の構
成は、図３に示すように、Ｐチャンネル型ＭＯＳトラン
ジスタＱ１およびＮチャンネル型ＭＯＳトランジスタＱ
２で構成されるインバータに対し、破線で囲まれた部分
の電圧制御手段（１）を設けたものである。そして、そ
の電圧制御手段（１）は、２つのＮチャンネル型ＭＯＳ
トランジスタＱ３およびＱ４によって構成され、ＭＯＳ
トランジスタＱ３のゲートは入力端子ＩＮに接続され、
ソースは接地電圧Ｖｓｓに接続され、ＭＯＳトランジス
タＱ４のゲートは出力端子ＯＵＴに接続され、ソースは
負の電圧源Ｖｓに接続されている。さらに、ＭＯＳトラ
ンジスタＱ３およびＱ４の共通接続点Ｎが、Ｎチャンネ
ル型ＭＯＳトランジスタＱ２の基板に接続されている。
【００１２】なお、上記のインバ−タ回路を製造するに
は、Ｎ型Ｓｉ基板を使用したＣＭＯＳ製造プロセスを適
用できる。この場合、Ｎチャンネル型ＭＯＳトランジス
タＱ２の基板は、Ｐウエルで形成される。Ｎ型Ｓｉ基板
上に複数のインバ−タ回路を形成するときには、相互に
絶縁する必要があるため、インバ−タ回路ごとに別個の
Ｐウエルを形成する。
は、Ｎ型Ｓｉ基板を使用したＣＭＯＳ製造プロセスを適
用できる。この場合、Ｎチャンネル型ＭＯＳトランジス
タＱ２の基板は、Ｐウエルで形成される。Ｎ型Ｓｉ基板
上に複数のインバ−タ回路を形成するときには、相互に
絶縁する必要があるため、インバ−タ回路ごとに別個の
Ｐウエルを形成する。
【００１３】次に、図３に示すインバータ回路の動作を
図４および図５に基づいて説明する。ここに、電源電圧
Ｖｃｃは１．５Ｖ、電圧源Ｖｓは−１．０Ｖ、また各Ｍ
ＯＳトランジスタのしきい値電圧Ｖｔは、以下のような
値であると仮定して説明するが、勿論これは本発明の範
囲を限定するものではない。なお、Ｖｂｓは、ソース基
板間電圧を表している。 Ｑ１： −０．６Ｖ（Ｖｂｓ＝０Ｖ） Ｑ２： ＋０．１Ｖ（Ｖｂｓ＝０Ｖ），＋０．５Ｖ（Ｖ
ｂｓ＝−１Ｖ） Ｑ３： ＋１．５Ｖ（Ｖｂｓ＝０Ｖ） Ｑ４： ＋２．０Ｖ（Ｖｂｓ＝０Ｖ） 今、入力電圧ＶＩＮが１．５Ｖのとき、出力電圧ＶＯＵ
Ｔは０Ｖであるので、これを受けてＭＯＳトランジスタ
Ｑ３はオン状態、ＭＯＳトランジスタＱ４はオフ状態と
なる。従ってＭＯＳトランジスタＱ２には基板電圧ＶSU
Bとして０Ｖが供給され、ＭＯＳトランジスタＱ２のＶ
ｔは０．１Ｖという低い値をとっている。なお、ＭＯＳ
トランジスタＱ３の基板は、共通接続点Ｎに接続されて
いるために、仮に該基板電圧が０Ｖ以上に上昇した場合
でも、ＰＮ接合の順方向電流が流れ、該基板電圧は０Ｖ
に抑えられる。
図４および図５に基づいて説明する。ここに、電源電圧
Ｖｃｃは１．５Ｖ、電圧源Ｖｓは−１．０Ｖ、また各Ｍ
ＯＳトランジスタのしきい値電圧Ｖｔは、以下のような
値であると仮定して説明するが、勿論これは本発明の範
囲を限定するものではない。なお、Ｖｂｓは、ソース基
板間電圧を表している。 Ｑ１： −０．６Ｖ（Ｖｂｓ＝０Ｖ） Ｑ２： ＋０．１Ｖ（Ｖｂｓ＝０Ｖ），＋０．５Ｖ（Ｖ
ｂｓ＝−１Ｖ） Ｑ３： ＋１．５Ｖ（Ｖｂｓ＝０Ｖ） Ｑ４： ＋２．０Ｖ（Ｖｂｓ＝０Ｖ） 今、入力電圧ＶＩＮが１．５Ｖのとき、出力電圧ＶＯＵ
Ｔは０Ｖであるので、これを受けてＭＯＳトランジスタ
Ｑ３はオン状態、ＭＯＳトランジスタＱ４はオフ状態と
なる。従ってＭＯＳトランジスタＱ２には基板電圧ＶSU
Bとして０Ｖが供給され、ＭＯＳトランジスタＱ２のＶ
ｔは０．１Ｖという低い値をとっている。なお、ＭＯＳ
トランジスタＱ３の基板は、共通接続点Ｎに接続されて
いるために、仮に該基板電圧が０Ｖ以上に上昇した場合
でも、ＰＮ接合の順方向電流が流れ、該基板電圧は０Ｖ
に抑えられる。
【００１４】次に、入力電圧ＶＩＮが低下していくと
（すなわち、ＭＯＳトランジスタＱ２がオフするように
変化すると）、これを受けてＭＯＳトランジスタＱ３の
ゲート電圧は下がり、ＭＯＳトランジスタＱ４のゲート
電圧は上がるので、基板電圧ＶSUBは負の方向ヘ除々に
下がっていき、これによりＶｔは０．１Ｖから高くなる
方向へ変化する。そして、入力電圧ＶＩＮが０Ｖになる
と、ＭＯＳトランジスタＱ３はオフ状態、ＭＯＳトラン
ジスタＱ４はオン状態となるので、基板電圧ＶSUBとし
ては、ＭＯＳトランジスタＱ４を介してＶｓ、すなわち
−１．０Ｖが供給され、Ｖｔは０．５Ｖという高い値に
変化する。これにより、スタンバイ時におけるＭＯＳト
ランジスタＱ２の弱反転領域でのソースドレイン間リー
ク電流が低減される。
（すなわち、ＭＯＳトランジスタＱ２がオフするように
変化すると）、これを受けてＭＯＳトランジスタＱ３の
ゲート電圧は下がり、ＭＯＳトランジスタＱ４のゲート
電圧は上がるので、基板電圧ＶSUBは負の方向ヘ除々に
下がっていき、これによりＶｔは０．１Ｖから高くなる
方向へ変化する。そして、入力電圧ＶＩＮが０Ｖになる
と、ＭＯＳトランジスタＱ３はオフ状態、ＭＯＳトラン
ジスタＱ４はオン状態となるので、基板電圧ＶSUBとし
ては、ＭＯＳトランジスタＱ４を介してＶｓ、すなわち
−１．０Ｖが供給され、Ｖｔは０．５Ｖという高い値に
変化する。これにより、スタンバイ時におけるＭＯＳト
ランジスタＱ２の弱反転領域でのソースドレイン間リー
ク電流が低減される。
【００１５】このように、本発明によれば、インバータ
の入力状態に応じて、電圧制御手段（１）により、直接
ＭＯＳトランジスタＱ２に基板電圧ＶSUB2を供給すると
いう構成を採用しているので、従来のようにスタンバイ
状態を検出するクロックを必要とせず、かつ確実にリー
ク電流を低減できる。また、図１から明らかなように、
入力電圧ＶＩＮの変化と同じ方向に基板電圧ＶSUBが変
化するので、ＭＯＳトランジスタＱ２のゲート容量の充
放電電流が減少する利点もある。
の入力状態に応じて、電圧制御手段（１）により、直接
ＭＯＳトランジスタＱ２に基板電圧ＶSUB2を供給すると
いう構成を採用しているので、従来のようにスタンバイ
状態を検出するクロックを必要とせず、かつ確実にリー
ク電流を低減できる。また、図１から明らかなように、
入力電圧ＶＩＮの変化と同じ方向に基板電圧ＶSUBが変
化するので、ＭＯＳトランジスタＱ２のゲート容量の充
放電電流が減少する利点もある。
【００１６】図５に、Ｎチャンネル型ＭＯＳトランジス
タＱ２のlog Ｉds 対Ｖｇｓ特性を示す。ここで、Ｖｇ
ｓは、ゲートドレイン間電圧であり、入力電圧ＶＩＮと
等価である。この図からも明らかなように、本発明によ
るlog Ｉds 対Ｖｇｓ特性曲線（実線で示す。）は、Ｖ
ｇｓ（ＶＩＮ）が低い側で、Ｖｂｓ＝−１Ｖの場合の曲
線に漸近している。一方、Ｖｇｓ（ＶＩＮ）が高い側で
は、Ｖｂｓ＝０Ｖの曲線に漸近している。従って、本発
明によれば、弱反転領域でのソースドレイン間リーク電
流が低減されるとともに、強反転領域での電流駆動能力
が向上することがわかる。
タＱ２のlog Ｉds 対Ｖｇｓ特性を示す。ここで、Ｖｇ
ｓは、ゲートドレイン間電圧であり、入力電圧ＶＩＮと
等価である。この図からも明らかなように、本発明によ
るlog Ｉds 対Ｖｇｓ特性曲線（実線で示す。）は、Ｖ
ｇｓ（ＶＩＮ）が低い側で、Ｖｂｓ＝−１Ｖの場合の曲
線に漸近している。一方、Ｖｇｓ（ＶＩＮ）が高い側で
は、Ｖｂｓ＝０Ｖの曲線に漸近している。従って、本発
明によれば、弱反転領域でのソースドレイン間リーク電
流が低減されるとともに、強反転領域での電流駆動能力
が向上することがわかる。
【００１７】以上で、本発明のＣＭＯＳ型のインバータ
への適用について説明したが、本発明は、ＮＭＯＳ型イ
ンバータやＰＭＯＳ型インバータに対しても同様に適用
できることは明らかである。さらに、ＣＭＯＳ型のイン
バータについて、図３に示す電圧制御手段（１）と同様
の回路手段をＰチャンネル型ＭＯＳトランジスタＱ１に
ついて設けることもできる。つまり、この場合ＭＯＳト
ランジスタＱ３およびＱ４をＰチャンネル型とし、かつ
電圧源Ｖｓを正極性とすればよい。
への適用について説明したが、本発明は、ＮＭＯＳ型イ
ンバータやＰＭＯＳ型インバータに対しても同様に適用
できることは明らかである。さらに、ＣＭＯＳ型のイン
バータについて、図３に示す電圧制御手段（１）と同様
の回路手段をＰチャンネル型ＭＯＳトランジスタＱ１に
ついて設けることもできる。つまり、この場合ＭＯＳト
ランジスタＱ３およびＱ４をＰチャンネル型とし、かつ
電圧源Ｖｓを正極性とすればよい。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
電圧制御手段（１）によってインバータ回路の入力電圧
の状態を検出し、これに基づいてＮチャンネル型ＭＯＳ
トランジスタＱ２に基板電圧を供給するという構成を採
用しているので、従来のようにスタンバイ状態を検出す
るクロックを必要とせず、回路構成が簡便である利点が
ある。
電圧制御手段（１）によってインバータ回路の入力電圧
の状態を検出し、これに基づいてＮチャンネル型ＭＯＳ
トランジスタＱ２に基板電圧を供給するという構成を採
用しているので、従来のようにスタンバイ状態を検出す
るクロックを必要とせず、回路構成が簡便である利点が
ある。
【００１９】また、従来のようにソースに抵抗Ｒｓを挿
入するという構成をとらず、直接Ｎチャンネル型ＭＯＳ
トランジスタＱ２に基板電圧ＶSUBを供給するという構
成を採用しているので、しきい値電圧ＶｔNを上昇さ
せ、リーク電流を低減するという所期の目的を確実に達
成できる。さらに、従来のように、Ｎチャンネル型ＭＯ
ＳトランジスタＱ２のソースにスイッチＳの抵抗が付加
されることがないので、インバータ回路の動作を高速化
できる利点もある。
入するという構成をとらず、直接Ｎチャンネル型ＭＯＳ
トランジスタＱ２に基板電圧ＶSUBを供給するという構
成を採用しているので、しきい値電圧ＶｔNを上昇さ
せ、リーク電流を低減するという所期の目的を確実に達
成できる。さらに、従来のように、Ｎチャンネル型ＭＯ
ＳトランジスタＱ２のソースにスイッチＳの抵抗が付加
されることがないので、インバータ回路の動作を高速化
できる利点もある。
【図１】本発明のインバータ回路を示す回路図である。
【図２】本発明のインバータ回路を示す回路図である。
【図３】本発明のインバータ回路を示す回路図である。
【図４】本発明のインバータ回路の特性を示す図であ
る。
る。
【図５】本発明のインバータ回路のＭＯＳトランジスタ
Ｑ２の特性を示す図である。
Ｑ２の特性を示す図である。
【図６】従来のインバータ回路を示す回路図である。
１ 電圧制御手段 １Ａ 第１電圧制御手段 ２ 第２電圧制御手段 Ｑ１ Ｐチャンネル型ＭＯＳトランジスタ Ｑ２，Ｑ３，Ｑ４ Ｎチャンネル型ＭＯＳトランジスタ ＩＮ 入力端子 ＯＵＴ 出力端子
Claims (4)
- 【請求項１】 入力端子および出力端子とを有し、少な
くとも一導電型ＭＯＳトランジスタを含むインバータ回
路において、 前記ＭＯＳトランジスタの基板に接続する電圧制御手段
を設け、該電圧制御手段は、前記入力端子に印加される
入力電圧が前記ＭＯＳトランジスタをオフするように変
化したことに基づいて、前記ＭＯＳトランジスタの基板
に対し、しきい値電圧を上げるような極性の基板電圧を
直接供給することを特徴とするインバータ回路。 - 【請求項２】 前記インバータ回路が、ＣＭＯＳ型イン
バータ回路であることを特徴とする請求項１記載のイン
バータ回路。 - 【請求項３】 前記インバータ回路がＣＭＯＳ型インバ
ータ回路であって、前記電圧制御回路をＰチャンネル型
ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジス
タのうち一方のみに設けたことを特徴とする請求項２記
載のインバータ回路。 - 【請求項４】 前記インバータ回路がＣＭＯＳ型インバ
ータ回路であって、前記電圧制御回路をＰチャンネル型
ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジス
タの両方に設けたことを特徴とする請求項２記載のイン
バータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5228938A JPH0786917A (ja) | 1993-09-14 | 1993-09-14 | インバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5228938A JPH0786917A (ja) | 1993-09-14 | 1993-09-14 | インバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786917A true JPH0786917A (ja) | 1995-03-31 |
Family
ID=16884212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5228938A Pending JPH0786917A (ja) | 1993-09-14 | 1993-09-14 | インバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786917A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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