JPH0786917A - インバータ回路 - Google Patents
インバータ回路Info
- Publication number
- JPH0786917A JPH0786917A JP5228938A JP22893893A JPH0786917A JP H0786917 A JPH0786917 A JP H0786917A JP 5228938 A JP5228938 A JP 5228938A JP 22893893 A JP22893893 A JP 22893893A JP H0786917 A JPH0786917 A JP H0786917A
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- JP
- Japan
- Prior art keywords
- voltage
- mos transistor
- inverter circuit
- substrate
- control means
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 低電圧デバイスへの応用に適した、低リーク
電流のインバータ回路を提供する。 【構成】 インバータ回路を構成するNチャンネル型M
OSトランジスタQ2の基板に接続する電圧制御手段
(1)を設け、入力端子INに印加される入力電圧が低
下し、該MOSトランジスタQ2がオフするように変化
したときに、かかる基板に対して、負の基板電圧VSUB
を印加し、しきい値電圧Vtを上昇させる。これによ
り、弱反転領域のソースドレイン間電流を低減できる。
電流のインバータ回路を提供する。 【構成】 インバータ回路を構成するNチャンネル型M
OSトランジスタQ2の基板に接続する電圧制御手段
(1)を設け、入力端子INに印加される入力電圧が低
下し、該MOSトランジスタQ2がオフするように変化
したときに、かかる基板に対して、負の基板電圧VSUB
を印加し、しきい値電圧Vtを上昇させる。これによ
り、弱反転領域のソースドレイン間電流を低減できる。
Description
【0001】
【産業上の利用分野】本発明は、インバータ回路に関
し、特に低電圧デバイスへの応用に適したインバータ回
路に関するものである。
し、特に低電圧デバイスへの応用に適したインバータ回
路に関するものである。
【0002】
【従来の技術】近年のメガビット級の大容量DRAMで
は、1個の乾電池動作を可能とするととともに、MOS
トランジスタの微細化および信頼性確保の観点から、電
源電圧を1.5V前後に低減することが検討されてい
る。かかる低電圧デバイスでは、スケーリング則に従っ
てMOSトランジスタのしきい値電圧(以下、Vtとい
う。)が低く設定されるため、MOSトランジスタの弱
反転領域でのソースドレイン間リーク電流を低減するこ
とが技術的課題となる。
は、1個の乾電池動作を可能とするととともに、MOS
トランジスタの微細化および信頼性確保の観点から、電
源電圧を1.5V前後に低減することが検討されてい
る。かかる低電圧デバイスでは、スケーリング則に従っ
てMOSトランジスタのしきい値電圧(以下、Vtとい
う。)が低く設定されるため、MOSトランジスタの弱
反転領域でのソースドレイン間リーク電流を低減するこ
とが技術的課題となる。
【0003】図6に、低電圧デバイスに適用されるタイ
プのインバータ回路の例を示す。このインバータ回路で
は、Nチャンネル型MOSトランジスタQ2と接地電圧
Vssの間にスイッチSと抵抗Rsとが並列に挿入され
ており、Nチャンネル型MOSトランジスタQ2の基板
は接地電圧Vssに接続されている。そして、このよう
な構成を採用することにより、スタンバイ時(Nチャン
ネル型MOSトランジスタQ2はオフ状態)に、スイッ
チSを開放すると、ソースドレイン間リーク電流ILに
よって、Nチャンネル型MOSトランジスタQ2のソー
ス電圧VSLが上昇する(VSL=IL・Rs)。すると、
基板バイアス効果によりVtが上昇し、ソースドレイン
間リーク電流ILを低減することができる。一方、動作
時にはスイッチSを閉じ、スイッチSを介してソース電
圧VSをVssにバイアスすることにより、抵抗Rsの
影響を除去し高速化を図っている。
プのインバータ回路の例を示す。このインバータ回路で
は、Nチャンネル型MOSトランジスタQ2と接地電圧
Vssの間にスイッチSと抵抗Rsとが並列に挿入され
ており、Nチャンネル型MOSトランジスタQ2の基板
は接地電圧Vssに接続されている。そして、このよう
な構成を採用することにより、スタンバイ時(Nチャン
ネル型MOSトランジスタQ2はオフ状態)に、スイッ
チSを開放すると、ソースドレイン間リーク電流ILに
よって、Nチャンネル型MOSトランジスタQ2のソー
ス電圧VSLが上昇する(VSL=IL・Rs)。すると、
基板バイアス効果によりVtが上昇し、ソースドレイン
間リーク電流ILを低減することができる。一方、動作
時にはスイッチSを閉じ、スイッチSを介してソース電
圧VSをVssにバイアスすることにより、抵抗Rsの
影響を除去し高速化を図っている。
【0004】なお、斯上した技術は、1993年VLS
I回路シンポジウム技術論文ダイジェスト(1993 SYMPO
SIUM ON VLSI CIRCUITS/DIGEST OF TECHNICAL PAPERS)
の第47頁〜第48頁に記載されているものである。
I回路シンポジウム技術論文ダイジェスト(1993 SYMPO
SIUM ON VLSI CIRCUITS/DIGEST OF TECHNICAL PAPERS)
の第47頁〜第48頁に記載されているものである。
【0005】
【発明が解決しようとする課題】しかしながら、図6に
示すインバータ回路では、スタンバイ状態を検出しスイ
ッチSの開閉を制御するクロックを必要とするため、回
路構成が複雑である問題点がある。また、当該インバー
タ回路では、スタンバイ時に抵抗Rsを介してNチャン
ネル型MOSトランジスタQ2に基板電圧を印加してい
るが、基板電圧(VSL=IL・Rs)を大きくしようと
すると、リーク電流ILが増加し、逆にリーク電流ILを
抑えようとすると、基板電圧がかからないという矛盾が
あり、このため十分リーク電流ILを低減できない問題
点がある。さらに、動作時にはスイッチSを閉じるので
あるが、このときスイッチSの抵抗(MOSトランジス
タのオン抵抗)がNチャンネル型MOSトランジスタQ
2のソース抵抗に付加され、回路の動作速度が低下する
という問題点もある。
示すインバータ回路では、スタンバイ状態を検出しスイ
ッチSの開閉を制御するクロックを必要とするため、回
路構成が複雑である問題点がある。また、当該インバー
タ回路では、スタンバイ時に抵抗Rsを介してNチャン
ネル型MOSトランジスタQ2に基板電圧を印加してい
るが、基板電圧(VSL=IL・Rs)を大きくしようと
すると、リーク電流ILが増加し、逆にリーク電流ILを
抑えようとすると、基板電圧がかからないという矛盾が
あり、このため十分リーク電流ILを低減できない問題
点がある。さらに、動作時にはスイッチSを閉じるので
あるが、このときスイッチSの抵抗(MOSトランジス
タのオン抵抗)がNチャンネル型MOSトランジスタQ
2のソース抵抗に付加され、回路の動作速度が低下する
という問題点もある。
【0006】
【課題を解決するための手段】本発明は、斯上した従来
の問題点に鑑みてなされたものであり、図1に示すよう
に、インバータ回路を構成するNチャンネル型MOSト
ランジスタQ2の基板(バックゲート)と入力端子IN
の間に、例えば図3に示すような電圧制御手段(1)を
設け、かかる電圧制御手段(1)によって、入力端子I
Nに印加される入力電圧が低下し、Nチャンネル型MO
SトランジスタQ2がオフするように変化したときに、
かかる基板に対して負の基板電圧VSUBを印加し、しき
い値電圧VtNを上昇させるものである。
の問題点に鑑みてなされたものであり、図1に示すよう
に、インバータ回路を構成するNチャンネル型MOSト
ランジスタQ2の基板(バックゲート)と入力端子IN
の間に、例えば図3に示すような電圧制御手段(1)を
設け、かかる電圧制御手段(1)によって、入力端子I
Nに印加される入力電圧が低下し、Nチャンネル型MO
SトランジスタQ2がオフするように変化したときに、
かかる基板に対して負の基板電圧VSUBを印加し、しき
い値電圧VtNを上昇させるものである。
【0007】また、図2に示すように、上記の電圧制御
手段(1)と同様の第1電圧制御手段(1A)を設け、
さらに、Pチャンネル型MOSトランジスタQ1の基板
と入力端子INの間に第2電圧制御手段(2)を設けて
もよい。この場合、第2電圧制御手段(2)は、入力端
子INに印加される入力電圧が上昇し、Pチャンネル型
MOSトランジスタQ1がオフするように変化したとき
に、かかる基板に対して正の基板電圧VSUB1を印加し、
そのしきい値電圧VtPを上昇させるものであり、上記の
電圧制御手段(1)とは逆導電型の構成となる。
手段(1)と同様の第1電圧制御手段(1A)を設け、
さらに、Pチャンネル型MOSトランジスタQ1の基板
と入力端子INの間に第2電圧制御手段(2)を設けて
もよい。この場合、第2電圧制御手段(2)は、入力端
子INに印加される入力電圧が上昇し、Pチャンネル型
MOSトランジスタQ1がオフするように変化したとき
に、かかる基板に対して正の基板電圧VSUB1を印加し、
そのしきい値電圧VtPを上昇させるものであり、上記の
電圧制御手段(1)とは逆導電型の構成となる。
【0008】さらに、図2において、第1電圧制御手段
(1A)を削除し、Pチャンネル型MOSトランジスタ
Q1についてのみ、同様の電圧制御手段を設ける構成と
することもできる。
(1A)を削除し、Pチャンネル型MOSトランジスタ
Q1についてのみ、同様の電圧制御手段を設ける構成と
することもできる。
【0009】
【作用】本発明によれば、電圧制御手段(1)によって
インバータ回路の入力電圧の状態を検出し、これに基づ
いてNチャンネル型MOSトランジスタQ2に基板電圧
を供給するという構成を採用しているので、従来のよう
にスタンバイ状態を検出するクロックを必要としない。
インバータ回路の入力電圧の状態を検出し、これに基づ
いてNチャンネル型MOSトランジスタQ2に基板電圧
を供給するという構成を採用しているので、従来のよう
にスタンバイ状態を検出するクロックを必要としない。
【0010】また、従来のようにソースに抵抗Rsを挿
入するという構成をとらず、直接Nチャンネル型MOS
トランジスタQ2に基板電圧SUBを供給するという構成
を採用しているので、しきい値電圧VtNを上昇させ、
リーク電流を低減するという目的を確実に達成できる。
さらに、従来のように、Nチャンネル型MOSトランジ
スタQ2のソースにスイッチSの抵抗が付加されること
がないので、インバータ回路の動作を高速化できる利点
もある。
入するという構成をとらず、直接Nチャンネル型MOS
トランジスタQ2に基板電圧SUBを供給するという構成
を採用しているので、しきい値電圧VtNを上昇させ、
リーク電流を低減するという目的を確実に達成できる。
さらに、従来のように、Nチャンネル型MOSトランジ
スタQ2のソースにスイッチSの抵抗が付加されること
がないので、インバータ回路の動作を高速化できる利点
もある。
【0011】
【実施例】次に、本発明の一実施例を図3乃至図5に基
づいて説明する。本実施例にかかるインバータ回路の構
成は、図3に示すように、Pチャンネル型MOSトラン
ジスタQ1およびNチャンネル型MOSトランジスタQ
2で構成されるインバータに対し、破線で囲まれた部分
の電圧制御手段(1)を設けたものである。そして、そ
の電圧制御手段(1)は、2つのNチャンネル型MOS
トランジスタQ3およびQ4によって構成され、MOS
トランジスタQ3のゲートは入力端子INに接続され、
ソースは接地電圧Vssに接続され、MOSトランジス
タQ4のゲートは出力端子OUTに接続され、ソースは
負の電圧源Vsに接続されている。さらに、MOSトラ
ンジスタQ3およびQ4の共通接続点Nが、Nチャンネ
ル型MOSトランジスタQ2の基板に接続されている。
づいて説明する。本実施例にかかるインバータ回路の構
成は、図3に示すように、Pチャンネル型MOSトラン
ジスタQ1およびNチャンネル型MOSトランジスタQ
2で構成されるインバータに対し、破線で囲まれた部分
の電圧制御手段(1)を設けたものである。そして、そ
の電圧制御手段(1)は、2つのNチャンネル型MOS
トランジスタQ3およびQ4によって構成され、MOS
トランジスタQ3のゲートは入力端子INに接続され、
ソースは接地電圧Vssに接続され、MOSトランジス
タQ4のゲートは出力端子OUTに接続され、ソースは
負の電圧源Vsに接続されている。さらに、MOSトラ
ンジスタQ3およびQ4の共通接続点Nが、Nチャンネ
ル型MOSトランジスタQ2の基板に接続されている。
【0012】なお、上記のインバ−タ回路を製造するに
は、N型Si基板を使用したCMOS製造プロセスを適
用できる。この場合、Nチャンネル型MOSトランジス
タQ2の基板は、Pウエルで形成される。N型Si基板
上に複数のインバ−タ回路を形成するときには、相互に
絶縁する必要があるため、インバ−タ回路ごとに別個の
Pウエルを形成する。
は、N型Si基板を使用したCMOS製造プロセスを適
用できる。この場合、Nチャンネル型MOSトランジス
タQ2の基板は、Pウエルで形成される。N型Si基板
上に複数のインバ−タ回路を形成するときには、相互に
絶縁する必要があるため、インバ−タ回路ごとに別個の
Pウエルを形成する。
【0013】次に、図3に示すインバータ回路の動作を
図4および図5に基づいて説明する。ここに、電源電圧
Vccは1.5V、電圧源Vsは−1.0V、また各M
OSトランジスタのしきい値電圧Vtは、以下のような
値であると仮定して説明するが、勿論これは本発明の範
囲を限定するものではない。なお、Vbsは、ソース基
板間電圧を表している。 Q1: −0.6V(Vbs=0V) Q2: +0.1V(Vbs=0V),+0.5V(V
bs=−1V) Q3: +1.5V(Vbs=0V) Q4: +2.0V(Vbs=0V) 今、入力電圧VINが1.5Vのとき、出力電圧VOU
Tは0Vであるので、これを受けてMOSトランジスタ
Q3はオン状態、MOSトランジスタQ4はオフ状態と
なる。従ってMOSトランジスタQ2には基板電圧VSU
Bとして0Vが供給され、MOSトランジスタQ2のV
tは0.1Vという低い値をとっている。なお、MOS
トランジスタQ3の基板は、共通接続点Nに接続されて
いるために、仮に該基板電圧が0V以上に上昇した場合
でも、PN接合の順方向電流が流れ、該基板電圧は0V
に抑えられる。
図4および図5に基づいて説明する。ここに、電源電圧
Vccは1.5V、電圧源Vsは−1.0V、また各M
OSトランジスタのしきい値電圧Vtは、以下のような
値であると仮定して説明するが、勿論これは本発明の範
囲を限定するものではない。なお、Vbsは、ソース基
板間電圧を表している。 Q1: −0.6V(Vbs=0V) Q2: +0.1V(Vbs=0V),+0.5V(V
bs=−1V) Q3: +1.5V(Vbs=0V) Q4: +2.0V(Vbs=0V) 今、入力電圧VINが1.5Vのとき、出力電圧VOU
Tは0Vであるので、これを受けてMOSトランジスタ
Q3はオン状態、MOSトランジスタQ4はオフ状態と
なる。従ってMOSトランジスタQ2には基板電圧VSU
Bとして0Vが供給され、MOSトランジスタQ2のV
tは0.1Vという低い値をとっている。なお、MOS
トランジスタQ3の基板は、共通接続点Nに接続されて
いるために、仮に該基板電圧が0V以上に上昇した場合
でも、PN接合の順方向電流が流れ、該基板電圧は0V
に抑えられる。
【0014】次に、入力電圧VINが低下していくと
(すなわち、MOSトランジスタQ2がオフするように
変化すると)、これを受けてMOSトランジスタQ3の
ゲート電圧は下がり、MOSトランジスタQ4のゲート
電圧は上がるので、基板電圧VSUBは負の方向ヘ除々に
下がっていき、これによりVtは0.1Vから高くなる
方向へ変化する。そして、入力電圧VINが0Vになる
と、MOSトランジスタQ3はオフ状態、MOSトラン
ジスタQ4はオン状態となるので、基板電圧VSUBとし
ては、MOSトランジスタQ4を介してVs、すなわち
−1.0Vが供給され、Vtは0.5Vという高い値に
変化する。これにより、スタンバイ時におけるMOSト
ランジスタQ2の弱反転領域でのソースドレイン間リー
ク電流が低減される。
(すなわち、MOSトランジスタQ2がオフするように
変化すると)、これを受けてMOSトランジスタQ3の
ゲート電圧は下がり、MOSトランジスタQ4のゲート
電圧は上がるので、基板電圧VSUBは負の方向ヘ除々に
下がっていき、これによりVtは0.1Vから高くなる
方向へ変化する。そして、入力電圧VINが0Vになる
と、MOSトランジスタQ3はオフ状態、MOSトラン
ジスタQ4はオン状態となるので、基板電圧VSUBとし
ては、MOSトランジスタQ4を介してVs、すなわち
−1.0Vが供給され、Vtは0.5Vという高い値に
変化する。これにより、スタンバイ時におけるMOSト
ランジスタQ2の弱反転領域でのソースドレイン間リー
ク電流が低減される。
【0015】このように、本発明によれば、インバータ
の入力状態に応じて、電圧制御手段(1)により、直接
MOSトランジスタQ2に基板電圧VSUB2を供給すると
いう構成を採用しているので、従来のようにスタンバイ
状態を検出するクロックを必要とせず、かつ確実にリー
ク電流を低減できる。また、図1から明らかなように、
入力電圧VINの変化と同じ方向に基板電圧VSUBが変
化するので、MOSトランジスタQ2のゲート容量の充
放電電流が減少する利点もある。
の入力状態に応じて、電圧制御手段(1)により、直接
MOSトランジスタQ2に基板電圧VSUB2を供給すると
いう構成を採用しているので、従来のようにスタンバイ
状態を検出するクロックを必要とせず、かつ確実にリー
ク電流を低減できる。また、図1から明らかなように、
入力電圧VINの変化と同じ方向に基板電圧VSUBが変
化するので、MOSトランジスタQ2のゲート容量の充
放電電流が減少する利点もある。
【0016】図5に、Nチャンネル型MOSトランジス
タQ2のlog Ids 対Vgs特性を示す。ここで、Vg
sは、ゲートドレイン間電圧であり、入力電圧VINと
等価である。この図からも明らかなように、本発明によ
るlog Ids 対Vgs特性曲線(実線で示す。)は、V
gs(VIN)が低い側で、Vbs=−1Vの場合の曲
線に漸近している。一方、Vgs(VIN)が高い側で
は、Vbs=0Vの曲線に漸近している。従って、本発
明によれば、弱反転領域でのソースドレイン間リーク電
流が低減されるとともに、強反転領域での電流駆動能力
が向上することがわかる。
タQ2のlog Ids 対Vgs特性を示す。ここで、Vg
sは、ゲートドレイン間電圧であり、入力電圧VINと
等価である。この図からも明らかなように、本発明によ
るlog Ids 対Vgs特性曲線(実線で示す。)は、V
gs(VIN)が低い側で、Vbs=−1Vの場合の曲
線に漸近している。一方、Vgs(VIN)が高い側で
は、Vbs=0Vの曲線に漸近している。従って、本発
明によれば、弱反転領域でのソースドレイン間リーク電
流が低減されるとともに、強反転領域での電流駆動能力
が向上することがわかる。
【0017】以上で、本発明のCMOS型のインバータ
への適用について説明したが、本発明は、NMOS型イ
ンバータやPMOS型インバータに対しても同様に適用
できることは明らかである。さらに、CMOS型のイン
バータについて、図3に示す電圧制御手段(1)と同様
の回路手段をPチャンネル型MOSトランジスタQ1に
ついて設けることもできる。つまり、この場合MOSト
ランジスタQ3およびQ4をPチャンネル型とし、かつ
電圧源Vsを正極性とすればよい。
への適用について説明したが、本発明は、NMOS型イ
ンバータやPMOS型インバータに対しても同様に適用
できることは明らかである。さらに、CMOS型のイン
バータについて、図3に示す電圧制御手段(1)と同様
の回路手段をPチャンネル型MOSトランジスタQ1に
ついて設けることもできる。つまり、この場合MOSト
ランジスタQ3およびQ4をPチャンネル型とし、かつ
電圧源Vsを正極性とすればよい。
【0018】
【発明の効果】以上説明したように、本発明によれば、
電圧制御手段(1)によってインバータ回路の入力電圧
の状態を検出し、これに基づいてNチャンネル型MOS
トランジスタQ2に基板電圧を供給するという構成を採
用しているので、従来のようにスタンバイ状態を検出す
るクロックを必要とせず、回路構成が簡便である利点が
ある。
電圧制御手段(1)によってインバータ回路の入力電圧
の状態を検出し、これに基づいてNチャンネル型MOS
トランジスタQ2に基板電圧を供給するという構成を採
用しているので、従来のようにスタンバイ状態を検出す
るクロックを必要とせず、回路構成が簡便である利点が
ある。
【0019】また、従来のようにソースに抵抗Rsを挿
入するという構成をとらず、直接Nチャンネル型MOS
トランジスタQ2に基板電圧VSUBを供給するという構
成を採用しているので、しきい値電圧VtNを上昇さ
せ、リーク電流を低減するという所期の目的を確実に達
成できる。さらに、従来のように、Nチャンネル型MO
SトランジスタQ2のソースにスイッチSの抵抗が付加
されることがないので、インバータ回路の動作を高速化
できる利点もある。
入するという構成をとらず、直接Nチャンネル型MOS
トランジスタQ2に基板電圧VSUBを供給するという構
成を採用しているので、しきい値電圧VtNを上昇さ
せ、リーク電流を低減するという所期の目的を確実に達
成できる。さらに、従来のように、Nチャンネル型MO
SトランジスタQ2のソースにスイッチSの抵抗が付加
されることがないので、インバータ回路の動作を高速化
できる利点もある。
【図1】本発明のインバータ回路を示す回路図である。
【図2】本発明のインバータ回路を示す回路図である。
【図3】本発明のインバータ回路を示す回路図である。
【図4】本発明のインバータ回路の特性を示す図であ
る。
る。
【図5】本発明のインバータ回路のMOSトランジスタ
Q2の特性を示す図である。
Q2の特性を示す図である。
【図6】従来のインバータ回路を示す回路図である。
1 電圧制御手段 1A 第1電圧制御手段 2 第2電圧制御手段 Q1 Pチャンネル型MOSトランジスタ Q2,Q3,Q4 Nチャンネル型MOSトランジスタ IN 入力端子 OUT 出力端子
Claims (4)
- 【請求項1】 入力端子および出力端子とを有し、少な
くとも一導電型MOSトランジスタを含むインバータ回
路において、 前記MOSトランジスタの基板に接続する電圧制御手段
を設け、該電圧制御手段は、前記入力端子に印加される
入力電圧が前記MOSトランジスタをオフするように変
化したことに基づいて、前記MOSトランジスタの基板
に対し、しきい値電圧を上げるような極性の基板電圧を
直接供給することを特徴とするインバータ回路。 - 【請求項2】 前記インバータ回路が、CMOS型イン
バータ回路であることを特徴とする請求項1記載のイン
バータ回路。 - 【請求項3】 前記インバータ回路がCMOS型インバ
ータ回路であって、前記電圧制御回路をPチャンネル型
MOSトランジスタとNチャンネル型MOSトランジス
タのうち一方のみに設けたことを特徴とする請求項2記
載のインバータ回路。 - 【請求項4】 前記インバータ回路がCMOS型インバ
ータ回路であって、前記電圧制御回路をPチャンネル型
MOSトランジスタとNチャンネル型MOSトランジス
タの両方に設けたことを特徴とする請求項2記載のイン
バータ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5228938A JPH0786917A (ja) | 1993-09-14 | 1993-09-14 | インバータ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5228938A JPH0786917A (ja) | 1993-09-14 | 1993-09-14 | インバータ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0786917A true JPH0786917A (ja) | 1995-03-31 |
Family
ID=16884212
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5228938A Pending JPH0786917A (ja) | 1993-09-14 | 1993-09-14 | インバータ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0786917A (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5892382A (en) * | 1997-03-25 | 1999-04-06 | Mitsubishi Denki Kabushiki Kaisha | Current mode logic circuit, source follower circuit and flip flop circuit |
US6100563A (en) * | 1996-05-30 | 2000-08-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device formed on SOI substrate |
WO2000077785A1 (fr) * | 1999-06-15 | 2000-12-21 | Hitachi, Ltd. | Systeme de reproduction et circuit integre |
KR100283839B1 (ko) * | 1995-06-06 | 2001-04-02 | 니시무로 타이죠 | 반도체집적회로장치 |
US6225846B1 (en) | 1997-01-23 | 2001-05-01 | Mitsubishi Denki Kabushiki Kaisha | Body voltage controlled semiconductor integrated circuit |
US6469568B2 (en) | 1999-12-24 | 2002-10-22 | Sharp Kabushiki Kaisha | Metal oxide semiconductor transistor circuit and semiconductor integrated circuit using the same |
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