JPS61265869A - 電気的に変更可能な不揮発性フローティングゲートデバイス及び集積回路メモリデバイス - Google Patents
電気的に変更可能な不揮発性フローティングゲートデバイス及び集積回路メモリデバイスInfo
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- JPS61265869A JPS61265869A JP61110462A JP11046286A JPS61265869A JP S61265869 A JPS61265869 A JP S61265869A JP 61110462 A JP61110462 A JP 61110462A JP 11046286 A JP11046286 A JP 11046286A JP S61265869 A JPS61265869 A JP S61265869A
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- 239000000758 substrate Substances 0.000 claims description 217
- 239000004065 semiconductor Substances 0.000 claims description 173
- 238000007667 floating Methods 0.000 claims description 96
- 238000003860 storage Methods 0.000 claims description 33
- 238000005513 bias potential Methods 0.000 claims description 29
- 230000008878 coupling Effects 0.000 claims description 18
- 238000010168 coupling process Methods 0.000 claims description 18
- 238000005859 coupling reaction Methods 0.000 claims description 18
- 238000001514 detection method Methods 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 229920005591 polysilicon Polymers 0.000 claims description 15
- 230000006870 function Effects 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims 2
- 230000005641 tunneling Effects 0.000 description 13
- 230000008901 benefit Effects 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000008030 elimination Effects 0.000 description 2
- 238000003379 elimination reaction Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 238000004513 sizing Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は概略的には集積回路のプログラム可能な不揮
発性記憶素子に、更に詳細にはそのような記憶素子にお
ける不揮発性メモリセルの密度を増大するための改良形
不揮発性メモリセルに関係している。
発性記憶素子に、更に詳細にはそのような記憶素子にお
ける不揮発性メモリセルの密度を増大するための改良形
不揮発性メモリセルに関係している。
従来技術においては、印加電力の欠如の際に不定期間の
間データを記憶し且つ又記憶されたデータを選択的に変
更又はプログラミングする能力を持った集積回路記憶素
子が開発されてきた。ここで特に関係があるのは不揮発
性素子としてフローティングゲートを利用した不揮発性
メモリセルである、例えば、四ポリシリコン層フローテ
イングゲート不揮発性メモリセルを開示している米国特
許第4314265号、及び基板結合のある三ポリシリ
コン層フローテイングゲート不揮発性メモリセルを開示
している米国特許第4274012号を見よ。これらの
不揮発性メモリセルはいずれも、技術上知られているよ
うに、不揮発性ランダムアクセスメモリ(持久等速呼出
記憶装置)(NOVRAM)及び電気的に消去可能なプ
ログラム可能読取り専用(固定)記憶装置(EEPRO
M)を構成するように配列することができる。例えば、
NOVRAMデバイスを開示している米国特許第430
0212号、及びEEPROMデバイスを開示している
米国特許第4486769号を見よ。
間データを記憶し且つ又記憶されたデータを選択的に変
更又はプログラミングする能力を持った集積回路記憶素
子が開発されてきた。ここで特に関係があるのは不揮発
性素子としてフローティングゲートを利用した不揮発性
メモリセルである、例えば、四ポリシリコン層フローテ
イングゲート不揮発性メモリセルを開示している米国特
許第4314265号、及び基板結合のある三ポリシリ
コン層フローテイングゲート不揮発性メモリセルを開示
している米国特許第4274012号を見よ。これらの
不揮発性メモリセルはいずれも、技術上知られているよ
うに、不揮発性ランダムアクセスメモリ(持久等速呼出
記憶装置)(NOVRAM)及び電気的に消去可能なプ
ログラム可能読取り専用(固定)記憶装置(EEPRO
M)を構成するように配列することができる。例えば、
NOVRAMデバイスを開示している米国特許第430
0212号、及びEEPROMデバイスを開示している
米国特許第4486769号を見よ。
もちろん、この発明の原理はフローティングゲート技術
を利用した他のデバイスに適用することができる。
を利用した他のデバイスに適用することができる。
例えば、米国特許第4274012号においては、開示
された不揮発性メモリセルには三つのポリシリコンの層
があって、この各層が一般に基板から且つ互いに電気的
に分離されている。第1ポリシリコン層はプログラミン
グ電極である。第2ポリシリコン層はフローティングゲ
ートである。
された不揮発性メモリセルには三つのポリシリコンの層
があって、この各層が一般に基板から且つ互いに電気的
に分離されている。第1ポリシリコン層はプログラミン
グ電極である。第2ポリシリコン層はフローティングゲ
ートである。
このフローティングゲートにはプログラミング電極に容
量結合された部分があってこれがプログラミングトンネ
ル領域を形成しており、この領域では電子がプログラミ
ング電極からフローティングゲートへ通り抜ける。フロ
ーティングゲートの別の部分はp形基板におけるn注入
領域に容量結合されている。n注入領域はバイアス電極
である。
量結合された部分があってこれがプログラミングトンネ
ル領域を形成しており、この領域では電子がプログラミ
ング電極からフローティングゲートへ通り抜ける。フロ
ーティングゲートの別の部分はp形基板におけるn注入
領域に容量結合されている。n注入領域はバイアス電極
である。
第3ポリシリコン層は消去/記憶電極であって、フロー
ティングゲートの一部分に容量結合されていて消去トン
ネル領域を形成しており、この領域では電子がフローテ
ィングゲートから消去/記憶電極へ通り抜ける。消去/
記憶電極の別の部分は基板にあるバイアス電極に容量結
合されている。
ティングゲートの一部分に容量結合されていて消去トン
ネル領域を形成しており、この領域では電子がフローテ
ィングゲートから消去/記憶電極へ通り抜ける。消去/
記憶電極の別の部分は基板にあるバイアス電極に容量結
合されている。
トンネル作用を開始させるために、高電位、例えば25
Vが消去/記憶電極に加えられ且つプログラミング電極
が低電位、例えば接地に保持される。基板バイアス電極
は、それぞれ、電子がフローティングゲートから通り抜
けることができるか又はこれへ通り抜けることができる
かに応じてプログラミング電極の低電位に保持されるか
又は消去/記憶電極の高電位に保持されるかする。バイ
アス電極が高電位に保持されている場合には、バイアス
電極が強く容量結合されているフローティングゲートは
高電位に高められる。それゆえ、プログラミング電極と
フローティングゲートとの間のプログラミングトンネル
領域には高電位が存在して、電子はフローティングゲー
トへと通り抜ける。逆に、バイアス電極が低電位に保持
されている場合には、フローティングゲートも又バイア
ス電極との強い容量結合のために低電位になる。それゆ
え、フローティングゲートと消去/記憶電極との間の消
去トンネル領域には高電位が存在する。
Vが消去/記憶電極に加えられ且つプログラミング電極
が低電位、例えば接地に保持される。基板バイアス電極
は、それぞれ、電子がフローティングゲートから通り抜
けることができるか又はこれへ通り抜けることができる
かに応じてプログラミング電極の低電位に保持されるか
又は消去/記憶電極の高電位に保持されるかする。バイ
アス電極が高電位に保持されている場合には、バイアス
電極が強く容量結合されているフローティングゲートは
高電位に高められる。それゆえ、プログラミング電極と
フローティングゲートとの間のプログラミングトンネル
領域には高電位が存在して、電子はフローティングゲー
トへと通り抜ける。逆に、バイアス電極が低電位に保持
されている場合には、フローティングゲートも又バイア
ス電極との強い容量結合のために低電位になる。それゆ
え、フローティングゲートと消去/記憶電極との間の消
去トンネル領域には高電位が存在する。
そこで電子はフローティングゲートから消去/記憶電極
へ通り抜ける。
へ通り抜ける。
前述の不揮発性メモリセルは、一つの有用な適用例とし
て、米国特許第4300212号に開示されたNOVR
AMメモリセルの不揮発性部分を形成している。NOV
RAMメモリセルの不揮発性部分はMOSフリップフロ
ップ形メ子メモリセルいて既知の方法でアドレスされ、
読み取られ、又書き込まれる。NOVRAMメモリセル
の不揮発性部分はこのメモリセルの揮発性部分のデータ
及び反転データ接続点に結合されている。バイアス電極
はソースが接地されたエンハンスメント形トランジスタ
のドレインに接続されている。
て、米国特許第4300212号に開示されたNOVR
AMメモリセルの不揮発性部分を形成している。NOV
RAMメモリセルの不揮発性部分はMOSフリップフロ
ップ形メ子メモリセルいて既知の方法でアドレスされ、
読み取られ、又書き込まれる。NOVRAMメモリセル
の不揮発性部分はこのメモリセルの揮発性部分のデータ
及び反転データ接続点に結合されている。バイアス電極
はソースが接地されたエンハンスメント形トランジスタ
のドレインに接続されている。
NOVRAMメ七リセルの揮発性部分のデータ接続点は
このトランジスタのゲートに接続されている。データ接
続点が一方の二進状態を表わす零ポルトであるときには
、トランジスタはオフにされてバイアス電極をフローテ
ィング電位にすることができる。バイアス電極は更に消
去/記憶電極に容量結合されている。高電圧記憶パルス
を消去/記憶電極に加えると、バイアス電極の電位が高
電位に高められる。そこで前述のように電子がプログラ
ミング電極からフローティングゲートへ通り抜けてこれ
に正味負の電荷を与える。逆に、データ接続点が他方の
二進状態を表わす5ボルトであるときには、トランジス
タがオンにされて、これによりバイアス電極が零ボルト
に結合される。高電圧パルスを消去/記憶電極に加える
と、前述のように、電子がトンネル作用たよってフロー
ティングゲートから消去/記憶電極へと除去されて、こ
れに正味正の電荷が残る。それゆえ、フローティングゲ
ートの電荷は、消去/記憶電極に高電圧パルスが加えら
れたときにNOVRAMセルの揮発性部分のデータ接続
点の状態を記憶する。
このトランジスタのゲートに接続されている。データ接
続点が一方の二進状態を表わす零ポルトであるときには
、トランジスタはオフにされてバイアス電極をフローテ
ィング電位にすることができる。バイアス電極は更に消
去/記憶電極に容量結合されている。高電圧記憶パルス
を消去/記憶電極に加えると、バイアス電極の電位が高
電位に高められる。そこで前述のように電子がプログラ
ミング電極からフローティングゲートへ通り抜けてこれ
に正味負の電荷を与える。逆に、データ接続点が他方の
二進状態を表わす5ボルトであるときには、トランジス
タがオンにされて、これによりバイアス電極が零ボルト
に結合される。高電圧パルスを消去/記憶電極に加える
と、前述のように、電子がトンネル作用たよってフロー
ティングゲートから消去/記憶電極へと除去されて、こ
れに正味正の電荷が残る。それゆえ、フローティングゲ
ートの電荷は、消去/記憶電極に高電圧パルスが加えら
れたときにNOVRAMセルの揮発性部分のデータ接続
点の状態を記憶する。
フローティングゲートにおける電荷を検出するために、
フローティングゲートを形成している。
フローティングゲートを形成している。
この検出トランジスタのドレインはNOVRAMメモリ
セルの揮発性部分の反転データ接続点に結合されている
。検出トランジスタは、フローティングゲートが正味正
の電荷を持っているときにはオンにされ、又、フローテ
ィングゲートが正味負の電荷を持っているときにはオフ
にされる。それゆえ、フローティングゲートに記憶され
る電荷は、検出トランジスタのオン又はオフの状態、及
びNOVRAMデバイスのパワーアップ時にそれから設
定された反転データ接続点の電位から決定することがで
きる。
セルの揮発性部分の反転データ接続点に結合されている
。検出トランジスタは、フローティングゲートが正味正
の電荷を持っているときにはオンにされ、又、フローテ
ィングゲートが正味負の電荷を持っているときにはオフ
にされる。それゆえ、フローティングゲートに記憶され
る電荷は、検出トランジスタのオン又はオフの状態、及
びNOVRAMデバイスのパワーアップ時にそれから設
定された反転データ接続点の電位から決定することがで
きる。
米国特許第4274012号に記載された不揮発性メモ
リセルは、別の有用な適用例において、米国特許第44
86769号に開示されたよ5なEEFROMデバイス
のセルの配列体における各メモリセルの構成に使用され
ている。この特許に開示された配列体においては、消去
/記憶電極が1列の各セルに共通であり、且つプログラ
ミング電極が1行の各セルに共通である。更に、1行に
沿った各セルにおけるバイアス電極は互いに電気的に接
続されている。配列体における一つのセルを選択するた
めには、選択セルが配置されている行におけるプログラ
ミング電位が0ボルトのような低電位に保持され且つ選
択セルが配置されている列の消去/記憶電極が36ボル
トのような高電位に上げられる。他のすべての行におけ
るプログラミング電極は26ボルトのような中間電位に
上げられ且つ他のすべての列における消去/記憶電極は
Oボルトのような低電位に保持される。選択セルの行に
おける各セルに対するバイアス電極は、それぞれ、選択
セルのフローティングゲートがプログラムされるべきか
消去されるべきかに応じて、中間電位か又は低電位に駆
動される。他のすべての行におけるセルに対するバイア
ス電極は中間電位に駆動される。1769特許に記載さ
れたように、低電位と高電位との間の全電位差はバイア
ス電極電位の関数として選択セルにおけるプログラミン
グトンネル素子又は消去トンネル素子に存在することに
なる。そして電子は選択トンネル素子を通り抜゛ける。
リセルは、別の有用な適用例において、米国特許第44
86769号に開示されたよ5なEEFROMデバイス
のセルの配列体における各メモリセルの構成に使用され
ている。この特許に開示された配列体においては、消去
/記憶電極が1列の各セルに共通であり、且つプログラ
ミング電極が1行の各セルに共通である。更に、1行に
沿った各セルにおけるバイアス電極は互いに電気的に接
続されている。配列体における一つのセルを選択するた
めには、選択セルが配置されている行におけるプログラ
ミング電位が0ボルトのような低電位に保持され且つ選
択セルが配置されている列の消去/記憶電極が36ボル
トのような高電位に上げられる。他のすべての行におけ
るプログラミング電極は26ボルトのような中間電位に
上げられ且つ他のすべての列における消去/記憶電極は
Oボルトのような低電位に保持される。選択セルの行に
おける各セルに対するバイアス電極は、それぞれ、選択
セルのフローティングゲートがプログラムされるべきか
消去されるべきかに応じて、中間電位か又は低電位に駆
動される。他のすべての行におけるセルに対するバイア
ス電極は中間電位に駆動される。1769特許に記載さ
れたように、低電位と高電位との間の全電位差はバイア
ス電極電位の関数として選択セルにおけるプログラミン
グトンネル素子又は消去トンネル素子に存在することに
なる。そして電子は選択トンネル素子を通り抜゛ける。
この従来技術のEEFROMデバイスにおける選択セル
の行に沿った他のすべてのセルにおいては、それのプロ
グラミング電極とフローティングゲートとの間のトンネ
ル素子に電位差が存在する。
の行に沿った他のすべてのセルにおいては、それのプロ
グラミング電極とフローティングゲートとの間のトンネ
ル素子に電位差が存在する。
非選択セルのバイアス電極に加えられた中間電圧はフロ
ーティングゲートに部分的に結合され且つプログラミン
グ電極は低電位に保持される。非選択セルの消去/記憶
電極も又零ボルトに保持されているので、消去/記憶電
極とフローティングゲートとの容量結合はフローティン
グゲートがバイアス電極と同じ電圧を持つことを阻止す
る。従って、容量関係が1769特許に記載されたよう
に選択されたときには、選択セルの行における各セルの
フローティングゲートは電子のフローティングゲートへ
の通り抜けを開始させるのに十分な電位を持たない。
ーティングゲートに部分的に結合され且つプログラミン
グ電極は低電位に保持される。非選択セルの消去/記憶
電極も又零ボルトに保持されているので、消去/記憶電
極とフローティングゲートとの容量結合はフローティン
グゲートがバイアス電極と同じ電圧を持つことを阻止す
る。従って、容量関係が1769特許に記載されたよう
に選択されたときには、選択セルの行における各セルの
フローティングゲートは電子のフローティングゲートへ
の通り抜けを開始させるのに十分な電位を持たない。
同様に、選択セルの列における他のすべてのセルの消去
/記憶電極とフローティングゲートとの間のトンネル領
域には電位差が存在する。この列におけるすべての非選
択セルのバイアス電極及びプログラミング電極は中間電
位にあるので、それらのフローティングゲートも又中間
電位の近くの電位を持つことになる。この列におけるこ
れらの選択セルの消去/記憶電極は高電位にある。それ
ゆえ、消去トンネル領域における合成電位差は電子をフ
ローティングゲートから通り抜けさせるのに不十分であ
る。
/記憶電極とフローティングゲートとの間のトンネル領
域には電位差が存在する。この列におけるすべての非選
択セルのバイアス電極及びプログラミング電極は中間電
位にあるので、それらのフローティングゲートも又中間
電位の近くの電位を持つことになる。この列におけるこ
れらの選択セルの消去/記憶電極は高電位にある。それ
ゆえ、消去トンネル領域における合成電位差は電子をフ
ローティングゲートから通り抜けさせるのに不十分であ
る。
このEEPROMの各セルにおいては、一対のトランジ
スタがフローティングゲートに近接した基板のチャネル
領域に結合されている。これらの各トランジスタのゲー
トは消去/記憶電極で形成されている。データ電位は一
方のトランジスタを通してチャネル領域に結合され、又
バイアス電位は他方のトランジスタを通してチャネル領
域に結合されている。フローティングゲートを消去する
ためには、データ電位及びバイアス電極電位は両方とも
低電位にある。フローティングゲートをプログラムする
ためには、データ電位及びバイアス電極電位は両方とも
低電位にある。
スタがフローティングゲートに近接した基板のチャネル
領域に結合されている。これらの各トランジスタのゲー
トは消去/記憶電極で形成されている。データ電位は一
方のトランジスタを通してチャネル領域に結合され、又
バイアス電位は他方のトランジスタを通してチャネル領
域に結合されている。フローティングゲートを消去する
ためには、データ電位及びバイアス電極電位は両方とも
低電位にある。フローティングゲートをプログラムする
ためには、データ電位及びバイアス電極電位は両方とも
低電位にある。
上記の方策には幾つかの制限がある。まず、書込み動作
中における非選択セルのデータ妨害を避けるために多く
のキャパシタンス相互関係及びトンネル転圧要件が維持
されなければならない。更に、配列セルの論理的要件は
、単一サイクルの書込み動作を実施困難にすることがあ
る。従って、実際の動作では、フローティングゲートが
プログラムされる前に、各EEFROMがまず消去され
る。すなわち、メモリセルに対する各書込みサイクルの
前に無条件の消去サイクルが行われるので、不必要な書
込み時間及びセルの損耗が生じる。
中における非選択セルのデータ妨害を避けるために多く
のキャパシタンス相互関係及びトンネル転圧要件が維持
されなければならない。更に、配列セルの論理的要件は
、単一サイクルの書込み動作を実施困難にすることがあ
る。従って、実際の動作では、フローティングゲートが
プログラムされる前に、各EEFROMがまず消去され
る。すなわち、メモリセルに対する各書込みサイクルの
前に無条件の消去サイクルが行われるので、不必要な書
込み時間及びセルの損耗が生じる。
単一のウェハから製造される記憶素子の数を増大して1
ウェハ当りのチップ生産高を増大し、これにより各チッ
プの生産量を低減することが望ましい。これに関連して
、記憶素子内の各メそリセルの寸法は減小させなければ
ならない。しかしながら、そのような寸法の減小は現存
するメモリセルの単純な小形化を許さない。例えば、マ
スクレベル間の許容差は維持するのが困難であろうし、
又小形心設計のものは現存の技術には適合しない最小チ
ャネル幅を必要とするであろう。前述の不揮発性メモリ
セルの小形心は演算記憶素子用に維持されるべき必要な
容量の値及び関係を許さない。
ウェハ当りのチップ生産高を増大し、これにより各チッ
プの生産量を低減することが望ましい。これに関連して
、記憶素子内の各メそリセルの寸法は減小させなければ
ならない。しかしながら、そのような寸法の減小は現存
するメモリセルの単純な小形化を許さない。例えば、マ
スクレベル間の許容差は維持するのが困難であろうし、
又小形心設計のものは現存の技術には適合しない最小チ
ャネル幅を必要とするであろう。前述の不揮発性メモリ
セルの小形心は演算記憶素子用に維持されるべき必要な
容量の値及び関係を許さない。
例えば、′769特許に記載されたEEPROMデバイ
スにおける所要の容量関係が維持されていないとすれば
、選択セルの行及び列における非選択セルのトンネル領
域に発生するとして説明された電圧は非選択セルのデー
タ妨害又は偶然のトンネル作用を引き起こすのに十分で
あるかもしれない。
スにおける所要の容量関係が維持されていないとすれば
、選択セルの行及び列における非選択セルのトンネル領
域に発生するとして説明された電圧は非選択セルのデー
タ妨害又は偶然のトンネル作用を引き起こすのに十分で
あるかもしれない。
更に、分離した別個の書込み動作用バイアス電極領域及
び読取り動作用フローティングゲートチャネル領域の一
般要件、並びに妨害状態を阻止するのに必要とされる前
述の固有の許容差要件は非常に高密度の装置のための現
在のメモリセルの縮小を実行不能なものにする。
び読取り動作用フローティングゲートチャネル領域の一
般要件、並びに妨害状態を阻止するのに必要とされる前
述の固有の許容差要件は非常に高密度の装置のための現
在のメモリセルの縮小を実行不能なものにする。
NOVRAMデバイスにおける前述の容量結合の一つ以
上を除去することも又望ましい。そのような容量結合は
ポリシリコン層間の電子のトンネル作用を誘発するのに
必要な電圧関係を得ることの失敗を導入する。それゆえ
、そのようなキャパシタンスを除去すればデバイスの動
作が改善されるであろう。更に、このようなキャパシタ
ンスの除去は、これを形成するのに必要とされる大量の
チップ部分に対する必要性が除去されることになろうか
ら、より高度の小形化を可能にする。
上を除去することも又望ましい。そのような容量結合は
ポリシリコン層間の電子のトンネル作用を誘発するのに
必要な電圧関係を得ることの失敗を導入する。それゆえ
、そのようなキャパシタンスを除去すればデバイスの動
作が改善されるであろう。更に、このようなキャパシタ
ンスの除去は、これを形成するのに必要とされる大量の
チップ部分に対する必要性が除去されることになろうか
ら、より高度の小形化を可能にする。
更に、デバイス動作及びセル寸法は、各メモリセルにお
ける構成部分の総数を減少し且つ書込み動作に必要とさ
れるサイクルの数を減少させることによって最適化させ
るであろう。例えば、EEFROMデバイスにおいては
、(フローティングゲートをプログラムする)書込みサ
イクルは、各書込みサイクルに先立っての無条件の消去
に対する必要性をなくして単一サイクルで行われること
が望ましい。
ける構成部分の総数を減少し且つ書込み動作に必要とさ
れるサイクルの数を減少させることによって最適化させ
るであろう。例えば、EEFROMデバイスにおいては
、(フローティングゲートをプログラムする)書込みサ
イクルは、各書込みサイクルに先立っての無条件の消去
に対する必要性をなくして単一サイクルで行われること
が望ましい。
発明の要約
それゆえ、既知の不揮発性メモリセルよりも小さい不揮
発性メモリセルを提供することがこの発明の目的である
。
発性メモリセルを提供することがこの発明の目的である
。
既知のメモリセルよりも少ない構成部分を使用した不揮
発性メモリセルな提供することがこの発明の重要な目的
である。
発性メモリセルな提供することがこの発明の重要な目的
である。
幾つかの容量関係を除去した不揮発性メモリセルを提供
して、これにより、メモリセルの各層間の重なり部分が
小さくて済むので、メモリセルを形成するために必要と
されるテップ部分を最小限にすることがこの発明の更な
る目的である。
して、これにより、メモリセルの各層間の重なり部分が
小さくて済むので、メモリセルを形成するために必要と
されるテップ部分を最小限にすることがこの発明の更な
る目的である。
フローティングゲートはプログラムするのに先立っての
無条件消去サイクルの要件を不必要にした不揮発性メモ
リセルを提供することがこの発明の別の目的である。
無条件消去サイクルの要件を不必要にした不揮発性メモ
リセルを提供することがこの発明の別の目的である。
一つ以上の選択セルへの書込み時における非選択セルに
おけるデータ妨害状態を実質上なくした高密度集積回路
不揮発性メモリデバイスを提供することがこの発明の更
に別の目的である。
おけるデータ妨害状態を実質上なくした高密度集積回路
不揮発性メモリデバイスを提供することがこの発明の更
に別の目的である。
この発明の不揮発性メモリセルは、概して上に説明され
たように、三つの電気的に分離された半導体層を備えて
いる。すなわち、第1層はプログラミング電極を形成し
、第2層はフローティングゲートを形成し、且つ第3層
は消去/記憶電極を形成している。
たように、三つの電気的に分離された半導体層を備えて
いる。すなわち、第1層はプログラミング電極を形成し
、第2層はフローティングゲートを形成し、且つ第3層
は消去/記憶電極を形成している。
この発明に従って、第2層の第1部分は第1層に容量結
合されてそれらの間に第1トンネル領域を形成しており
、又第2層の第2部分は基板とは反対の導電性の基板領
域に容量結合されている。
合されてそれらの間に第1トンネル領域を形成しており
、又第2層の第2部分は基板とは反対の導電性の基板領
域に容量結合されている。
第6半導体層は第2層に結合されて第2トンネル領域を
形成している。動作の際には、基準電位が第1層に加え
られる。第2層上の電荷によって記憶されるべきデータ
状態を表わす電圧が基板とは反対の導電形式の別の基板
領域に加えられる。第6層は各基板領域間にエンハンス
メント形トランジスタのゲートを形成している。第3層
に選択電位を加えると、トランジスタがオンになって、
各基板領域間に導電路が生じる。データ状態電圧が第6
層に加えられた電位に類似している場合には、電子が第
1層から第2層に通り抜けて第2層に正味負の電荷が残
される。逆に、データ状態電圧が第6層に加えられた電
位の電圧よりも相当に小さい場合には、電子が第2層か
ら第6層に通り抜けて第2層に正味正の電荷が残される
。
形成している。動作の際には、基準電位が第1層に加え
られる。第2層上の電荷によって記憶されるべきデータ
状態を表わす電圧が基板とは反対の導電形式の別の基板
領域に加えられる。第6層は各基板領域間にエンハンス
メント形トランジスタのゲートを形成している。第3層
に選択電位を加えると、トランジスタがオンになって、
各基板領域間に導電路が生じる。データ状態電圧が第6
層に加えられた電位に類似している場合には、電子が第
1層から第2層に通り抜けて第2層に正味負の電荷が残
される。逆に、データ状態電圧が第6層に加えられた電
位の電圧よりも相当に小さい場合には、電子が第2層か
ら第6層に通り抜けて第2層に正味正の電荷が残される
。
従って、前述の従来技術のデバイスに対するこの発明の
利点が見られる。この発明は、NOVRAMデバイスに
関して上に説明されたような、第3半導体層、消去/記
憶電極、及びバイアス電極間の容量結合の必要性をなく
する。前に説明されたように、容量結合はバイアス電極
が消去/記憶電極の電位にフロートすることを可能にし
た。NOVRAMデバイスの不揮発性セルにおけるバイ
アス電極の電位を制御するのに必要とされたトランジス
タスイッチも又除去される。
利点が見られる。この発明は、NOVRAMデバイスに
関して上に説明されたような、第3半導体層、消去/記
憶電極、及びバイアス電極間の容量結合の必要性をなく
する。前に説明されたように、容量結合はバイアス電極
が消去/記憶電極の電位にフロートすることを可能にし
た。NOVRAMデバイスの不揮発性セルにおけるバイ
アス電極の電位を制御するのに必要とされたトランジス
タスイッチも又除去される。
この発明においては、第2層に容量結合された基板領域
、すなわち従来技術において説明されたバイアス電極に
類似した領域の電位はデータ状態電位によって決定され
る。第6層は第1及び第2の基板領域間の導電性を制御
するトランジスタゲートを形成しており、これによって
、バイアス電極電位を制御するための別個のトランジス
タスイッチに対する必要性をなくしている。
、すなわち従来技術において説明されたバイアス電極に
類似した領域の電位はデータ状態電位によって決定され
る。第6層は第1及び第2の基板領域間の導電性を制御
するトランジスタゲートを形成しており、これによって
、バイアス電極電位を制御するための別個のトランジス
タスイッチに対する必要性をなくしている。
更に、基板とは反対の導電性を持ち且つ第2層に容量結
合された基板領域は全く除去することができる。この発
明の第2実施例においては、第1及び第2の層間又は第
2及び第6の層間にトンネル作用を 発するのに必要と
される容量関係は第2層と基板自体との間に固有のキャ
パシタンスによって制御される。第1基板領域を全く除
去することによって、そのようなキャパシタンスを形成
する層の重なり部分が除去されるので、不揮発性セルは
上に説明された従来技術の不揮発性セルよりも相当に小
さい全寸法を持つことができる。この発明の第2実施例
の更なる利点は、やはり基板電極のない従来技術のセル
である、米国特許第43i4265号に開示されたメモ
リセルに比べて一つのより小さい半導体層を必要とする
ことである。
合された基板領域は全く除去することができる。この発
明の第2実施例においては、第1及び第2の層間又は第
2及び第6の層間にトンネル作用を 発するのに必要と
される容量関係は第2層と基板自体との間に固有のキャ
パシタンスによって制御される。第1基板領域を全く除
去することによって、そのようなキャパシタンスを形成
する層の重なり部分が除去されるので、不揮発性セルは
上に説明された従来技術の不揮発性セルよりも相当に小
さい全寸法を持つことができる。この発明の第2実施例
の更なる利点は、やはり基板電極のない従来技術のセル
である、米国特許第43i4265号に開示されたメモ
リセルに比べて一つのより小さい半導体層を必要とする
ことである。
この発明のこれら及びその他の目的及び利点は添付の図
面及び特許請求の範囲の欄に記載の各項に関連して次の
説明を読めば一層明らかになるであろう。
面及び特許請求の範囲の欄に記載の各項に関連して次の
説明を読めば一層明らかになるであろう。
採択実施例の説明
今度は第1図ないし第3図について述べると、この発明
に従って構成された不揮発性メモリ(持久記憶装置)セ
ル10が示されている。メそリセル10は第1導電形式
の基板12、第1の電気的に分離された半導体層14、
第2の電気的に分離された半導体層16、及び第6の電
気的に分離された半導体層18からなっている。基板1
2には第1基板領域20、第2基板領域22、及び表面
23がある。各基板領域20及び22は表面23に配置
されており、基板の第1導電形式とは反対の第2導電形
式のものである。
に従って構成された不揮発性メモリ(持久記憶装置)セ
ル10が示されている。メそリセル10は第1導電形式
の基板12、第1の電気的に分離された半導体層14、
第2の電気的に分離された半導体層16、及び第6の電
気的に分離された半導体層18からなっている。基板1
2には第1基板領域20、第2基板領域22、及び表面
23がある。各基板領域20及び22は表面23に配置
されており、基板の第1導電形式とは反対の第2導電形
式のものである。
第2半導体層16には第2基板領域22に容量的に結合
された第1部分24と、第1半導体層14に容量的に結
合された第2部分26とがある。
された第1部分24と、第1半導体層14に容量的に結
合された第2部分26とがある。
第2層16の第1部分24と第2基板領域22との間の
容量結合は第6図においてキャパシタンスC8として最
もよ(示されている。第2層16の第2部分26と第1
層14との間の容量結合は第3図においてトンネル領域
28とし℃最もよ(示されている。
容量結合は第6図においてキャパシタンスC8として最
もよ(示されている。第2層16の第2部分26と第1
層14との間の容量結合は第3図においてトンネル領域
28とし℃最もよ(示されている。
第3半導体層18には第1基板領域20と第2基板領域
22との間に延びていて表面23から隔てられている第
1部分30と、第2層16に容量的に結合された第2部
分32とがある。第2層16に対する第2部分32の容
量結合は第6図においてトンネル領域34として最もよ
(示されている。
22との間に延びていて表面23から隔てられている第
1部分30と、第2層16に容量的に結合された第2部
分32とがある。第2層16に対する第2部分32の容
量結合は第6図においてトンネル領域34として最もよ
(示されている。
基板12には更に第2導電形式の第6基板領域36があ
る。第1半導体層14と第6基板領域36は互いに概し
て平行に延びている。第1半導体層14と第6基板領域
36は以下に説明されるメモリアレイの各セル10に共
通である。これらの画素子間の平行関係はメモリアレイ
の製造工程及び操作を簡単にすると共に、ここで説明さ
れるような第1半導体層14と第6基板領域36との間
の電気的関係を満足させる。
る。第1半導体層14と第6基板領域36は互いに概し
て平行に延びている。第1半導体層14と第6基板領域
36は以下に説明されるメモリアレイの各セル10に共
通である。これらの画素子間の平行関係はメモリアレイ
の製造工程及び操作を簡単にすると共に、ここで説明さ
れるような第1半導体層14と第6基板領域36との間
の電気的関係を満足させる。
第6図に最もよ(見られるように、第3半導体層18の
第1部分30は、第1基板領域20と第2基板領域22
との間にチャネル40が配置されているエンハンスメン
ト形トランジスタ38のゲートを形成している。これら
の基板領域20.22はそれぞれトランジスタ38のド
レイン(ドレーン)及びソースを形成している。第2半
導体層16の第6部分42は、ここではフローティング
ゲートトランジスタとも呼ばれる絶縁ゲートトランジス
タ44のゲートを形成している。トランジスタ44はこ
の実施例ではエンハンスメント形トランジスタであるが
、性能調整が必要とされる場合にはデプレーション形の
ものでもよいであろう。
第1部分30は、第1基板領域20と第2基板領域22
との間にチャネル40が配置されているエンハンスメン
ト形トランジスタ38のゲートを形成している。これら
の基板領域20.22はそれぞれトランジスタ38のド
レイン(ドレーン)及びソースを形成している。第2半
導体層16の第6部分42は、ここではフローティング
ゲートトランジスタとも呼ばれる絶縁ゲートトランジス
タ44のゲートを形成している。トランジスタ44はこ
の実施例ではエンハンスメント形トランジスタであるが
、性能調整が必要とされる場合にはデプレーション形の
ものでもよいであろう。
第2基板領域22はトランジスタ44のドレインを形成
している。第2半導体層16の第6部分42はトランジ
スタ44のチャネル46の上にある。第1半導体層14
はエンハンスメント形トランジスタ48のゲートを形成
している。トランジスタ48も又、性能調整が必要とさ
れる場合にはデプレーション形トランジスタでもよいで
あろう。
している。第2半導体層16の第6部分42はトランジ
スタ44のチャネル46の上にある。第1半導体層14
はエンハンスメント形トランジスタ48のゲートを形成
している。トランジスタ48も又、性能調整が必要とさ
れる場合にはデプレーション形トランジスタでもよいで
あろう。
第6基板領域36はトランジスタ4Bのソースを形成し
ている。第1半導体層14はトランジスタ48のチャネ
ル50の上にある。トランジスタ44及び48はそれぞ
れこれらのトランジスタのチャネル46とチャネル50
との間の領域52によって互いに接続されている。領域
52は仮想接合部として最もよく説明され得る。トラン
ジスタ44及び48は二つの近接したゲートを持った単
一ノエンハンスメント(又は、テプレーション)形トラ
ンジスタと等価であって、第2半導体層16の第3部分
42が一方のゲートを形成し且つ第1半導体層14がそ
の第1ゲートに近接した第2ゲートを形成している。
ている。第1半導体層14はトランジスタ48のチャネ
ル50の上にある。トランジスタ44及び48はそれぞ
れこれらのトランジスタのチャネル46とチャネル50
との間の領域52によって互いに接続されている。領域
52は仮想接合部として最もよく説明され得る。トラン
ジスタ44及び48は二つの近接したゲートを持った単
一ノエンハンスメント(又は、テプレーション)形トラ
ンジスタと等価であって、第2半導体層16の第3部分
42が一方のゲートを形成し且つ第1半導体層14がそ
の第1ゲートに近接した第2ゲートを形成している。
不揮発性メモリセル10の構成を上に説明したので、以
下ではこの不揮発性メモリセル10の動作について説明
する。トンネル領域28及び34において電子のトンネ
ル作用についての機構は技術上周知である。例えば、米
国特許第4274012号(’012特許)はポリシリ
コン層を分離している酸化物層を通してのそのようなト
ンネル作用を記載している。もちろん、今の場合の第1
図は不揮発性セルを線図で図解していることが理解され
る。
下ではこの不揮発性メモリセル10の動作について説明
する。トンネル領域28及び34において電子のトンネ
ル作用についての機構は技術上周知である。例えば、米
国特許第4274012号(’012特許)はポリシリ
コン層を分離している酸化物層を通してのそのようなト
ンネル作用を記載している。もちろん、今の場合の第1
図は不揮発性セルを線図で図解していることが理解され
る。
素子上に付着される次の層の半導体物質からの電気的分
離のためにセル10の製造中に基板上及び各半導体上に
成長又は付着させられた酸化物又はその他の誘電体層は
示されていない。半導体層14.16及び18間の酸化
物層の厚さに対する要件は′012特許に記載されてい
る。それ−ゆえ、酸化物層を通しての電子のトンネル作
用、並びに酸化物分離用半導体層の厚さに関する要件及
びトンネル作用を可能にするのに必要な容量的関係を説
明しており且つこの発明の開示事項と矛盾していない1
012特許の部分は、この明細書に援用する。
離のためにセル10の製造中に基板上及び各半導体上に
成長又は付着させられた酸化物又はその他の誘電体層は
示されていない。半導体層14.16及び18間の酸化
物層の厚さに対する要件は′012特許に記載されてい
る。それ−ゆえ、酸化物層を通しての電子のトンネル作
用、並びに酸化物分離用半導体層の厚さに関する要件及
びトンネル作用を可能にするのに必要な容量的関係を説
明しており且つこの発明の開示事項と矛盾していない1
012特許の部分は、この明細書に援用する。
バイアス電位vRは第1半導体層14に加えられ、且つ
基準電位■。は第6基板領域36に加えられる。トンネ
ル領域28又はトンネル領域34における電子のトンネ
ル作用期間中の高電圧電力要件に関しては、トランジス
タ48のゲートを形成している第1半導体層14のバイ
アス電位及びトランジスタ48のソースを形成している
第3基板領域36の基準電位は、(トランジスタ48の
ドレインとトランジスタ44のソースとの間の電気的接
続部に相当する)仮想接合部52かも第6基板領域36
へのチャネル50においていずれの方向にも電流が発生
されないように選択されている。従って、VRVGによ
って与えられたトランジスタ48のゲート−ソース電圧
はこの発明の採択実施例においてはトンネル作用の期間
中平常負にバイアスされており、そのためにトランジス
タ48は仮想接合部52におけるドレイン電圧に関係な
く「遮断」状態にとどまる。
基準電位■。は第6基板領域36に加えられる。トンネ
ル領域28又はトンネル領域34における電子のトンネ
ル作用期間中の高電圧電力要件に関しては、トランジス
タ48のゲートを形成している第1半導体層14のバイ
アス電位及びトランジスタ48のソースを形成している
第3基板領域36の基準電位は、(トランジスタ48の
ドレインとトランジスタ44のソースとの間の電気的接
続部に相当する)仮想接合部52かも第6基板領域36
へのチャネル50においていずれの方向にも電流が発生
されないように選択されている。従って、VRVGによ
って与えられたトランジスタ48のゲート−ソース電圧
はこの発明の採択実施例においてはトンネル作用の期間
中平常負にバイアスされており、そのためにトランジス
タ48は仮想接合部52におけるドレイン電圧に関係な
く「遮断」状態にとどまる。
データ電位VDは第1基板領域20に加えられており、
これのレベルは第2半導体層16に記憶されるべきデー
タ状態を表わしている。例えば、第1の二進状態は低電
位で表わすことができ且つ他方の二進状態は高電位で表
わすことができる。
これのレベルは第2半導体層16に記憶されるべきデー
タ状態を表わしている。例えば、第1の二進状態は低電
位で表わすことができ且つ他方の二進状態は高電位で表
わすことができる。
第1基板領域20にデータ電位VDを加えるのと同時に
、第3半導体層18に制御電位vHが加えられる。制御
電位vHは、チャネル40の導電性を反転して第1基板
領域20に加えられた全データ電位VDをオンになった
トランジスタ38を通して第2基板領域22に十分に導
くように選択されている。制御電位vH及びデータ電位
VDは、vDが高データ電位状態にあるときには、トン
ネル領域28に十分な電位差が存在して電子が第2半導
体層16へ通り抜けることが確保されるように選択され
ている。制御電位vHを今説明されたばかりのレベルに
設定した場合、データ電位V1)は、VDが低データ電
位状態にあるときには、トンネル領域34に十分な電位
差が存在して電子が第2半導体層16から第3半導体層
18に通り抜けるように選択されている。第2半導体層
16は不揮発性メモリセル10のフローティングゲート
を形成しており、以下においてはフローティングゲート
16とも呼ばれる。
、第3半導体層18に制御電位vHが加えられる。制御
電位vHは、チャネル40の導電性を反転して第1基板
領域20に加えられた全データ電位VDをオンになった
トランジスタ38を通して第2基板領域22に十分に導
くように選択されている。制御電位vH及びデータ電位
VDは、vDが高データ電位状態にあるときには、トン
ネル領域28に十分な電位差が存在して電子が第2半導
体層16へ通り抜けることが確保されるように選択され
ている。制御電位vHを今説明されたばかりのレベルに
設定した場合、データ電位V1)は、VDが低データ電
位状態にあるときには、トンネル領域34に十分な電位
差が存在して電子が第2半導体層16から第3半導体層
18に通り抜けるように選択されている。第2半導体層
16は不揮発性メモリセル10のフローティングゲート
を形成しており、以下においてはフローティングゲート
16とも呼ばれる。
例えば、第1基板領域20に加えられたデータ電位VD
が高く且つ十分に高い制御電位vHが第6半導体層18
に加えられると、データ電位VDが第2基板領域22に
結合されて、基板領域22も又高電位にされるので、第
3半導体層18と第2基板領域22との間にはほとんど
電位差が存在しない。フローティングゲート16も又キ
ャパシタンスC8の容量結合並びにトンネル素子34及
びチャネル46の容量効果のために高電位に達しようと
する。フローティングゲート16の電位が高くなると、
トンネル領域34にほとんど電位差が存在しなくなって
、トンネル領域28に大きい電位差が存在するようにな
る。従って、電子が第1半導体層14からフローティン
グゲート16へ通り抜ける。
が高く且つ十分に高い制御電位vHが第6半導体層18
に加えられると、データ電位VDが第2基板領域22に
結合されて、基板領域22も又高電位にされるので、第
3半導体層18と第2基板領域22との間にはほとんど
電位差が存在しない。フローティングゲート16も又キ
ャパシタンスC8の容量結合並びにトンネル素子34及
びチャネル46の容量効果のために高電位に達しようと
する。フローティングゲート16の電位が高くなると、
トンネル領域34にほとんど電位差が存在しなくなって
、トンネル領域28に大きい電位差が存在するようにな
る。従って、電子が第1半導体層14からフローティン
グゲート16へ通り抜ける。
逆に、データ電圧VDが低い場合には、第2基板領域2
2の電位も又低い。フローティングゲート16の第1部
分24と第2基板領域22との間のキャパシタンスC3
並びにトンネル素子28及びチャネル領域46の容量効
果は、制御電位vHの第3半導体層18への印加時にフ
ローティングゲート16を低く容量的に保持しようとす
る。それゆえ、トンネル領域28における電位差は小さ
く、且つトンネル領域34における電位差は大きい。そ
の結果、電子はフローティングゲート16から第3半導
体層16へ通り抜ける。
2の電位も又低い。フローティングゲート16の第1部
分24と第2基板領域22との間のキャパシタンスC3
並びにトンネル素子28及びチャネル領域46の容量効
果は、制御電位vHの第3半導体層18への印加時にフ
ローティングゲート16を低く容量的に保持しようとす
る。それゆえ、トンネル領域28における電位差は小さ
く、且つトンネル領域34における電位差は大きい。そ
の結果、電子はフローティングゲート16から第3半導
体層16へ通り抜ける。
前述の諸特許に開示されたメモリセルに比べてのこの発
明の利点は、第1基板領域20及び第2基板領域22の
n注入領域がそれらの諸特許に示されたバイアス電極よ
りもかなり小さくてよいことである。′212特許に記
載されたNOVRAMデバイスと対照的に、第3半導体
層18と基板におけるバイアス電極との間には容量結合
が必要とされない。このNOVRAMデバイスにおいて
は、バイアス電極を制御電圧の電位に浮かせてフローテ
ィングゲートをバイアスしているのがこの容量結合であ
った。この発明においてはそのような容量結合が必要と
されないので、容量を許容するために必要な寸法を維持
することを必要とせず、従って第6半導体層をより小さ
くすることができる。
明の利点は、第1基板領域20及び第2基板領域22の
n注入領域がそれらの諸特許に示されたバイアス電極よ
りもかなり小さくてよいことである。′212特許に記
載されたNOVRAMデバイスと対照的に、第3半導体
層18と基板におけるバイアス電極との間には容量結合
が必要とされない。このNOVRAMデバイスにおいて
は、バイアス電極を制御電圧の電位に浮かせてフローテ
ィングゲートをバイアスしているのがこの容量結合であ
った。この発明においてはそのような容量結合が必要と
されないので、容量を許容するために必要な寸法を維持
することを必要とせず、従って第6半導体層をより小さ
くすることができる。
以下で説明されるのは、書き込まれていないEEPRO
Mメモリセルにおけるデータ妨害問題をなくすることに
関しての従来技術のものに対するこの発明の利点である
。
Mメモリセルにおけるデータ妨害問題をなくすることに
関しての従来技術のものに対するこの発明の利点である
。
ディジタル方式においては、二進状態電圧レベルは通常
0ボルト及び+5ボルトである。この発明の不揮発性メ
モリセル10を利用した集積回路記憶素子はこれらの電
圧で動作できることが望ましい。外部印加式5ボルト源
から25〜35ボルトの高電位を得るためにこの集積回
路素子にチャージポンプを含めてもよい。そのようなチ
ャージポンプは米国特許第4326134号に記載され
ている。チャージポンプの制御及び不揮発性メモリセル
への高電位のスイッチングについて説明したこの米国特
許の部分はこの出願に援用する。熱論、到来二進データ
が一方のデータ状態を持っているときに制御電圧vHに
ほぼ等しいデータ電圧VDを与えること、及び到来二進
データが他方のデータ状態を持っているときに零ボルト
のVDを与えることは通常の技能の範囲内にある。
0ボルト及び+5ボルトである。この発明の不揮発性メ
モリセル10を利用した集積回路記憶素子はこれらの電
圧で動作できることが望ましい。外部印加式5ボルト源
から25〜35ボルトの高電位を得るためにこの集積回
路素子にチャージポンプを含めてもよい。そのようなチ
ャージポンプは米国特許第4326134号に記載され
ている。チャージポンプの制御及び不揮発性メモリセル
への高電位のスイッチングについて説明したこの米国特
許の部分はこの出願に援用する。熱論、到来二進データ
が一方のデータ状態を持っているときに制御電圧vHに
ほぼ等しいデータ電圧VDを与えること、及び到来二進
データが他方のデータ状態を持っているときに零ボルト
のVDを与えることは通常の技能の範囲内にある。
この発明による不揮発性メモリセル10は、この種の記
憶素子において一般に知られている復号化装置及びバッ
ファ装置を付加された電気的に変更可能な読取り専用メ
モリアレイのようなメモリアレイを形成するのに使用す
ることができる。
憶素子において一般に知られている復号化装置及びバッ
ファ装置を付加された電気的に変更可能な読取り専用メ
モリアレイのようなメモリアレイを形成するのに使用す
ることができる。
今度は第4図について述べると、メモリセル10に関し
て上に説明されたように構成された複数の不揮発性メモ
リセルからなるメモリアレイ58が示されている。第6
基板領域36は第4図に最もよ(見られるように各セル
10に共通のバルク注入領域である。バイアス電位が加
えられる第1半導体層14も又各セル10に共通であっ
て、バルク半導体層でよい。各第6半導体層18は、こ
の発明の採択実施例においては、1行の不揮発性メモリ
セル10に共通なワード線Yi を形成している。例え
ば、第1ワード線Y、はメモリアレイ50における不揮
発性メモリセル10の第1行60を接続している。すな
わち、ワード線Y、は行60における各不揮発性セル1
0の第3層18を形成しているバルク半導体層である。
て上に説明されたように構成された複数の不揮発性メモ
リセルからなるメモリアレイ58が示されている。第6
基板領域36は第4図に最もよ(見られるように各セル
10に共通のバルク注入領域である。バイアス電位が加
えられる第1半導体層14も又各セル10に共通であっ
て、バルク半導体層でよい。各第6半導体層18は、こ
の発明の採択実施例においては、1行の不揮発性メモリ
セル10に共通なワード線Yi を形成している。例え
ば、第1ワード線Y、はメモリアレイ50における不揮
発性メモリセル10の第1行60を接続している。すな
わち、ワード線Y、は行60における各不揮発性セル1
0の第3層18を形成しているバルク半導体層である。
不揮発性メモリセル10の各列における第1基板領域2
0はピット線Xjに接続されている。例えば、不揮発性
メモリセル10の第1列62においてはピット線62が
各セルの第1基板領域20に結合されている。列62に
おける各基板領域20は酸化物上に付着された金属化層
によってピット線X、に接続されている。もちろん、メ
モリアレイに行及び列の復号器を設けることは通常の技
能の範囲内にある。
0はピット線Xjに接続されている。例えば、不揮発性
メモリセル10の第1列62においてはピット線62が
各セルの第1基板領域20に結合されている。列62に
おける各基板領域20は酸化物上に付着された金属化層
によってピット線X、に接続されている。もちろん、メ
モリアレイに行及び列の復号器を設けることは通常の技
能の範囲内にある。
上述のアレイ58は、EEPROMデバイスとして構成
されたときには、非選択メモリセルにおけるデータ妨害
問題に関して米国特許第4486746号に開示された
EEFROMデバイスに比べて幾つかの利点を持ってい
る。その一つの利点は、非選択セルにおいてトンネル素
子28又はトンネル素子34に現われる部分トンネル電
圧の除去である。トランジスタ38はすべての非選択セ
ルにおいて遮断状態で動作させられるので、任意の行の
データ線Xjに沿って非選択セルの第1基板領域20に
高データ電位VDを加えることによってそのような非選
択セルにおけるフローティングゲート16に部分電圧が
結合されることはあり得ない。
されたときには、非選択メモリセルにおけるデータ妨害
問題に関して米国特許第4486746号に開示された
EEFROMデバイスに比べて幾つかの利点を持ってい
る。その一つの利点は、非選択セルにおいてトンネル素
子28又はトンネル素子34に現われる部分トンネル電
圧の除去である。トランジスタ38はすべての非選択セ
ルにおいて遮断状態で動作させられるので、任意の行の
データ線Xjに沿って非選択セルの第1基板領域20に
高データ電位VDを加えることによってそのような非選
択セルにおけるフローティングゲート16に部分電圧が
結合されることはあり得ない。
更に、 ′769特許に記載されたような単一セルの選
択とは対照的に、プレイ58のデバイスは第3ポリシリ
コン層18によって形成された共通のワード線Yiを持
った行によるすべてのセルを選択する。アレイ58のこ
のワード選択能力は非選択セルにおけるトンネル素子の
一方側への高電圧の印加を除去する。
択とは対照的に、プレイ58のデバイスは第3ポリシリ
コン層18によって形成された共通のワード線Yiを持
った行によるすべてのセルを選択する。アレイ58のこ
のワード選択能力は非選択セルにおけるトンネル素子の
一方側への高電圧の印加を除去する。
今度は第5図ないし第7図について述べると、前述の不
揮発性メモリセル10に比べて更なる小形化を可能にす
る不揮発性メモリセル10ツの別の実施例が示されてい
る。第1図ないし第3図を参照して不揮発性メモリセル
10に関連して上に説明された同一の構成部分を識別す
るために第5図ないし第7図においては同一の符号数字
が使用されている。不揮発性メモリセル10′における
製造上の差異は、フローティングゲート16の下にある
第2基板領域22の除去、従ってキャパシタンスCsの
除去である。このキャパシタンスの除去は、フローティ
ングゲート16がキャパシタンスCsの一方の極板とし
て機能する必要がないので、このフローティングゲート
の寸法の減小を可能にする。又、第2基板領域22の除
去は、第2半導体層16及び第6半導体層18をより小
さくして、臨界的寸法、特に重なり部分がトンネル領域
34を形成するためのそれらの間の容量結合に関しての
み選択されるようにすることを可能にする。第2半導体
層16におけるその他の残り構成は、第1半導体層14
に対するそれの重なり部分が第1トンネル領域28を形
成するために必要な容量結合を達成するのに十分でなげ
ればならないことである。
揮発性メモリセル10に比べて更なる小形化を可能にす
る不揮発性メモリセル10ツの別の実施例が示されてい
る。第1図ないし第3図を参照して不揮発性メモリセル
10に関連して上に説明された同一の構成部分を識別す
るために第5図ないし第7図においては同一の符号数字
が使用されている。不揮発性メモリセル10′における
製造上の差異は、フローティングゲート16の下にある
第2基板領域22の除去、従ってキャパシタンスCsの
除去である。このキャパシタンスの除去は、フローティ
ングゲート16がキャパシタンスCsの一方の極板とし
て機能する必要がないので、このフローティングゲート
の寸法の減小を可能にする。又、第2基板領域22の除
去は、第2半導体層16及び第6半導体層18をより小
さくして、臨界的寸法、特に重なり部分がトンネル領域
34を形成するためのそれらの間の容量結合に関しての
み選択されるようにすることを可能にする。第2半導体
層16におけるその他の残り構成は、第1半導体層14
に対するそれの重なり部分が第1トンネル領域28を形
成するために必要な容量結合を達成するのに十分でなげ
ればならないことである。
更に、別の実施例10′によれば、第2基板領域22に
トランジスタ38と44との間の導通路を形成させる代
わりに、仮想接合部66がそれらの間に形成されて、ト
ランジスタ38のチャネル領域40及びトランジスタ4
4のチャネル領域46を接続している。それゆえ、第7
図の回路においてはトランジスタ44及びトランジスタ
48は三ゲートエンハンスメント形トランジスタに等価
である。その他の点では、不揮発性メモリセル10′の
構成は前述の不揮発性メモリセル10と同じである。更
に、不揮発性メモリセル10′は第4図を参照して説明
されたメモリセルに使用することができる。
トランジスタ38と44との間の導通路を形成させる代
わりに、仮想接合部66がそれらの間に形成されて、ト
ランジスタ38のチャネル領域40及びトランジスタ4
4のチャネル領域46を接続している。それゆえ、第7
図の回路においてはトランジスタ44及びトランジスタ
48は三ゲートエンハンスメント形トランジスタに等価
である。その他の点では、不揮発性メモリセル10′の
構成は前述の不揮発性メモリセル10と同じである。更
に、不揮発性メモリセル10′は第4図を参照して説明
されたメモリセルに使用することができる。
第2基板領域22を除去することに関しての別の利点は
、整列許容範囲、臨界的寸法制御又は電気的制約によっ
て課せられる基板領域分離要件の除去によるメモリセル
10′の寸法の減小である。
、整列許容範囲、臨界的寸法制御又は電気的制約によっ
て課せられる基板領域分離要件の除去によるメモリセル
10′の寸法の減小である。
例えば、第2基板領域22及びフローティングゲート1
6の第1部分24の寸法は、フローティングゲートトラ
ンジスタ44の適当な寸法のチャネル46とキャパシタ
ンスCsのための十分な寸法の極板とを確保するために
且つ又チャネル40がトランジスタ38に対して適当な
長さのものであることを確保するために必要とされる整
列及び電気的要件によって決定される。第2基板領域2
2に対する第3ポリシリコン層18の重なり要件も又領
域220寸法決めの際に考慮されなければならない。重
なり部分がなげれば、トランジスタ38のチャネル40
と第2基板領域22との間に不連続が生じることがある
。不揮発性メモリセル10′においては、この重なり要
件が除去されるので、マスリ層間の許容範囲制約がなく
なる。
6の第1部分24の寸法は、フローティングゲートトラ
ンジスタ44の適当な寸法のチャネル46とキャパシタ
ンスCsのための十分な寸法の極板とを確保するために
且つ又チャネル40がトランジスタ38に対して適当な
長さのものであることを確保するために必要とされる整
列及び電気的要件によって決定される。第2基板領域2
2に対する第3ポリシリコン層18の重なり要件も又領
域220寸法決めの際に考慮されなければならない。重
なり部分がなげれば、トランジスタ38のチャネル40
と第2基板領域22との間に不連続が生じることがある
。不揮発性メモリセル10′においては、この重なり要
件が除去されるので、マスリ層間の許容範囲制約がなく
なる。
今度は第1図ないし第6図の不揮発性メモリセル10の
動作特性について一層詳細に述べると、トンネル領域は
、vXより小さい電圧に対しては零の導通を呈し且つ又
vXに等しいか又はこれより大きい電圧に対しては非常
に高い導通な呈する電圧動作形スイッチとみなすことが
できる。次の例では、バイアス電位vRは零ボルトに設
定されている。制御電位VHが電位VX02倍より小さ
く且つデータ電位VDが制御電位VHに等しいときには
、フローティングゲート16のプログラミングの期間中
フローティングゲート16の71gが電位vXを越えよ
うとするときに、フローティングゲート16の電位■慴
がvXにクランプされた状態になって、C9をトンネル
素子28のキャパシタンスとし且つCeをトンネル素子
34のキャパシタンスとした場合、方程式 %式%))(1) によってほぼ与えられるプログラミング後のフローティ
ングゲート電位が生じることになる。
動作特性について一層詳細に述べると、トンネル領域は
、vXより小さい電圧に対しては零の導通を呈し且つ又
vXに等しいか又はこれより大きい電圧に対しては非常
に高い導通な呈する電圧動作形スイッチとみなすことが
できる。次の例では、バイアス電位vRは零ボルトに設
定されている。制御電位VHが電位VX02倍より小さ
く且つデータ電位VDが制御電位VHに等しいときには
、フローティングゲート16のプログラミングの期間中
フローティングゲート16の71gが電位vXを越えよ
うとするときに、フローティングゲート16の電位■慴
がvXにクランプされた状態になって、C9をトンネル
素子28のキャパシタンスとし且つCeをトンネル素子
34のキャパシタンスとした場合、方程式 %式%))(1) によってほぼ与えられるプログラミング後のフローティ
ングゲート電位が生じることになる。
例えば、■xが12ボルトであり、vHが20ボルトで
あり、C8がC9に等しく、且つC8が3Ce にほぼ
等しい場合には、プログラミング後のフローティングゲ
ート電位vfgは約−4ボルトになる。
あり、C8がC9に等しく、且つC8が3Ce にほぼ
等しい場合には、プログラミング後のフローティングゲ
ート電位vfgは約−4ボルトになる。
第5図の不揮発性メモリセル10′において図解された
ように、基板領域22、従ってキャパシタンスC8を除
去して、それの機能をフローティングゲートトランジス
タ44のチャネル46に持たせることによって、メモリ
セルの動作、及びフロ−ティングゲートの最終プログラ
ミング電圧レベルは次のように変化する。VDの全高電
圧を支えることのできる基板領域22とは異なり、不揮
発性メモリセル10′におけるトランジスタ38のチャ
ネル領域40は、Vtをトランジスタ38のしきい値電
圧としてvfg−Vtに相当する表面電位をせいぜい支
えることができるにすぎない。この値を越えると、チャ
ネルは完全になくなり、そのキャパシタンス寄与は実質
上消失する。それゆえ、上の方程式に基づくプログラミ
ング後のフローティングゲート電圧は、やはりC9をト
ンネル素子28のキャパシタンスとし且つCeをトンネ
ル素子34のキャパシタンスとして、 Vfg−v、 −VH(C8/(C,+ C,))
(2)によって近似されるであろう。
ように、基板領域22、従ってキャパシタンスC8を除
去して、それの機能をフローティングゲートトランジス
タ44のチャネル46に持たせることによって、メモリ
セルの動作、及びフロ−ティングゲートの最終プログラ
ミング電圧レベルは次のように変化する。VDの全高電
圧を支えることのできる基板領域22とは異なり、不揮
発性メモリセル10′におけるトランジスタ38のチャ
ネル領域40は、Vtをトランジスタ38のしきい値電
圧としてvfg−Vtに相当する表面電位をせいぜい支
えることができるにすぎない。この値を越えると、チャ
ネルは完全になくなり、そのキャパシタンス寄与は実質
上消失する。それゆえ、上の方程式に基づくプログラミ
ング後のフローティングゲート電圧は、やはりC9をト
ンネル素子28のキャパシタンスとし且つCeをトンネ
ル素子34のキャパシタンスとして、 Vfg−v、 −VH(C8/(C,+ C,))
(2)によって近似されるであろう。
例として上に与えられたのと同じ電圧レベルを用いると
、プログラミング後のフローティングゲート電圧は+2
ボルトになり、不揮発性メモリセル10に比べてプログ
ラミングマージンにおける6ボルトの損失となる。
、プログラミング後のフローティングゲート電圧は+2
ボルトになり、不揮発性メモリセル10に比べてプログ
ラミングマージンにおける6ボルトの損失となる。
フローティングゲートを消去する、すなわち電子をフロ
ーティングゲート16から第6ポリシリコン層18に通
り抜けさせるときには、不揮発性メモリセル10の実施
例をメモリセル101の実施例との間には機能上の差が
ほとんどない。消去は第1基板領域20がデータ電位V
Dによって零ボルトに維持されるときに発生する。セル
10’においては、完全反転下での、すなわち基板が導
電性を変える所でのチャネル460表面電位は不揮発性
メモリセル10における第2基板領域22の電位と同じ
機能を与える。
ーティングゲート16から第6ポリシリコン層18に通
り抜けさせるときには、不揮発性メモリセル10の実施
例をメモリセル101の実施例との間には機能上の差が
ほとんどない。消去は第1基板領域20がデータ電位V
Dによって零ボルトに維持されるときに発生する。セル
10’においては、完全反転下での、すなわち基板が導
電性を変える所でのチャネル460表面電位は不揮発性
メモリセル10における第2基板領域22の電位と同じ
機能を与える。
不揮発性メモリセル10においても又は不揮発性メモリ
セル10′においても、フローティングゲート16の状
態は、チャネル50の導電形式を反転させるのに十分な
電位を第1半導体層14に加えて第6基板領域36の電
位がチャネル46に結合されるようにすることによって
検出させる。やはりチャネル40の導電形式を反転させ
て不揮発性メモリセル10の第2基板領域22の又は不
揮発性メモリセル10′の仮想接合部66を第1基板領
域20に結合するのに十分な別の電位が制御電位線vH
に沿って第6半導体層18に加えられる。
セル10′においても、フローティングゲート16の状
態は、チャネル50の導電形式を反転させるのに十分な
電位を第1半導体層14に加えて第6基板領域36の電
位がチャネル46に結合されるようにすることによって
検出させる。やはりチャネル40の導電形式を反転させ
て不揮発性メモリセル10の第2基板領域22の又は不
揮発性メモリセル10′の仮想接合部66を第1基板領
域20に結合するのに十分な別の電位が制御電位線vH
に沿って第6半導体層18に加えられる。
第1基板領域20によって表されたデータ接続点に検出
電位を加えることによって、一方の二進状態を表す。各
データ接続点におけるトランジスタ44の導通によって
決まる値の検出電流が発生される。フローティングゲー
トが十分にプログラムされている、すなわち十分に負の
電位を持っている場合には、チャネル46の導電形式は
反転されず、従ってトランジスタ44はオフのままであ
るので、第1基板領域20と第3基板領域36との間に
は電流が可能化されない。しかしながら、フローティン
グゲート16が消去された、すなわちそれが正電位を持
っている場合には、チャネル46の導電性が反転される
のでトランジスタ44がオンになり、このために第1基
板領域20と第6基板領域36との間には電流が発生さ
れる。検出電流の状態はそれぞれプログラムされ、消去
された二つの二進状態を表している。
電位を加えることによって、一方の二進状態を表す。各
データ接続点におけるトランジスタ44の導通によって
決まる値の検出電流が発生される。フローティングゲー
トが十分にプログラムされている、すなわち十分に負の
電位を持っている場合には、チャネル46の導電形式は
反転されず、従ってトランジスタ44はオフのままであ
るので、第1基板領域20と第3基板領域36との間に
は電流が可能化されない。しかしながら、フローティン
グゲート16が消去された、すなわちそれが正電位を持
っている場合には、チャネル46の導電性が反転される
のでトランジスタ44がオンになり、このために第1基
板領域20と第6基板領域36との間には電流が発生さ
れる。検出電流の状態はそれぞれプログラムされ、消去
された二つの二進状態を表している。
メモリセル10′の場合には、フローティングゲートト
ランジスタ44の遮断特性がフローティングゲート16
のプログラム状態に対して不揮発性メモリセル10にお
けるフローティングゲートトランジスタ44のもののよ
うに十分には確立されないので、この状態を確実に検出
するために多くの方策を使用することができる。一つの
方策は通常の差分検出法と組み合わせて中間基準電流を
使用することにより高い方の導通レベルである消去状態
ト低いレベルであるプログラム状態とを識別することで
あろう。第2の方策はフローティングケートトランジス
タ44のしきい値を上方へ調整することによりこのトラ
ンジスタのターンオン特性を遅らせてフローティングゲ
ート16が消去状態に比べてより小さい正の電位を持っ
たプログラム状態にあるとともにフローティングゲート
トランジスタ44が遮断されるようにすることであろう
。第6の方策はvH9■R及びVDのそれぞれとvGと
の間の電位差を小さくすることである。例えば、vHの
読取り電圧の大きさを低くしてもよく又は電位vGを高
くしてもよい。更に別の方策が方程式(2)によって示
唆されている。すなわちCe に対してC2を十分に減
小させると、vfgが一層負になって全遮断が生じるこ
とになる。メモリアレイに上のような検出装置を設げる
ことは通常の技能の範囲内にある。
ランジスタ44の遮断特性がフローティングゲート16
のプログラム状態に対して不揮発性メモリセル10にお
けるフローティングゲートトランジスタ44のもののよ
うに十分には確立されないので、この状態を確実に検出
するために多くの方策を使用することができる。一つの
方策は通常の差分検出法と組み合わせて中間基準電流を
使用することにより高い方の導通レベルである消去状態
ト低いレベルであるプログラム状態とを識別することで
あろう。第2の方策はフローティングケートトランジス
タ44のしきい値を上方へ調整することによりこのトラ
ンジスタのターンオン特性を遅らせてフローティングゲ
ート16が消去状態に比べてより小さい正の電位を持っ
たプログラム状態にあるとともにフローティングゲート
トランジスタ44が遮断されるようにすることであろう
。第6の方策はvH9■R及びVDのそれぞれとvGと
の間の電位差を小さくすることである。例えば、vHの
読取り電圧の大きさを低くしてもよく又は電位vGを高
くしてもよい。更に別の方策が方程式(2)によって示
唆されている。すなわちCe に対してC2を十分に減
小させると、vfgが一層負になって全遮断が生じるこ
とになる。メモリアレイに上のような検出装置を設げる
ことは通常の技能の範囲内にある。
この発明はnチャネル技術を用いて説明されてきた。p
チャネル技術を使用することは通常の技能の範囲内にあ
る。この場合には、上述の電位は極性が反対になるであ
ろう。各半導体層14.16及び工8は付着ポリシリコ
ン層を選択的に食刻することによって構成するとよい。
チャネル技術を使用することは通常の技能の範囲内にあ
る。この場合には、上述の電位は極性が反対になるであ
ろう。各半導体層14.16及び工8は付着ポリシリコ
ン層を選択的に食刻することによって構成するとよい。
ここに記載された発明概念から外れることなくこの発明
に対して他の種々の変形及び変更が行われ得ることは察
知されるであろう。従って、この発明は特許請求の範囲
の欄の各項に記載の範囲によってのみ限定されるべきで
ある。
に対して他の種々の変形及び変更が行われ得ることは察
知されるであろう。従って、この発明は特許請求の範囲
の欄の各項に記載の範囲によってのみ限定されるべきで
ある。
第1図はこの発明に従って構成された不揮発性メモリセ
ルの概略的断面図である。 第2図は第1図のメモリセルの平面図である。 第6図は第1図に図示された不揮発性メモリセルの電気
的等価回路である。 第4図はこの発明による集積回路不揮発性メモリデバイ
スの形式を図解するのに有効な、この発明の原理に従っ
て構成されたメモリセルの配列体の電気的に等価な概略
的構成図である。 第5図はこの発明による不揮発性メモリセルの別の実施
例の概略的断面図である。 第6図は第5図のメモリセルの平面図である。 第7図は第5図のメモリセルの電気的等価回路である。 これらの図面において、10は不揮発性メモリセル、1
2は基板、14は第1半導体層、16は第2半導体層(
フローティングゲート)、18は第6半導体層、20は
第1基板領域、22は第2基板領域、23は表面(第4
面)、24は第2半導体層16の第1部分、26はそれ
の第2部分、28はトンネル領域、30は第3半導体層
18の第1部分、32はそれの第2部分、34はトンネ
ル領域、36は第6基板領域、38はトランジスタ、4
0はチャネル、42は第2半導体層16の第3部分、4
4は絶縁ゲートトランジスタ、46しまトランジスタ4
4のチャネル、48はトランジスタ、50はトランジス
タ48のチャネル、52は仮想接合部、10’は不揮発
性メモリセル、66は仮想接合部、Csはキャパシタン
ス、V、はバイアス電位、vGは基準電位、VI)はデ
ータ電位、vHは制御電位を示す。 (外5名)
ルの概略的断面図である。 第2図は第1図のメモリセルの平面図である。 第6図は第1図に図示された不揮発性メモリセルの電気
的等価回路である。 第4図はこの発明による集積回路不揮発性メモリデバイ
スの形式を図解するのに有効な、この発明の原理に従っ
て構成されたメモリセルの配列体の電気的に等価な概略
的構成図である。 第5図はこの発明による不揮発性メモリセルの別の実施
例の概略的断面図である。 第6図は第5図のメモリセルの平面図である。 第7図は第5図のメモリセルの電気的等価回路である。 これらの図面において、10は不揮発性メモリセル、1
2は基板、14は第1半導体層、16は第2半導体層(
フローティングゲート)、18は第6半導体層、20は
第1基板領域、22は第2基板領域、23は表面(第4
面)、24は第2半導体層16の第1部分、26はそれ
の第2部分、28はトンネル領域、30は第3半導体層
18の第1部分、32はそれの第2部分、34はトンネ
ル領域、36は第6基板領域、38はトランジスタ、4
0はチャネル、42は第2半導体層16の第3部分、4
4は絶縁ゲートトランジスタ、46しまトランジスタ4
4のチャネル、48はトランジスタ、50はトランジス
タ48のチャネル、52は仮想接合部、10’は不揮発
性メモリセル、66は仮想接合部、Csはキャパシタン
ス、V、はバイアス電位、vGは基準電位、VI)はデ
ータ電位、vHは制御電位を示す。 (外5名)
Claims (1)
- 【特許請求の範囲】 1、第1面、第1基板領域及び第2基板領域を備えた第
1導電形式の基板であつて、前記の各基板領域が前記の
第1面に配置されており且つ前記の第1導電形式とは反
対の第2導電形式のものである前記の基板、前記の第1
基板領域に第1データ電位及び第2データ電位の一つを
選択的に加えるためのものであつて、後記のデバイスに
記憶されるべきデータが一方の二進状態を持つていると
きに前記の第1データ電位を加え且つ又後記のデバイス
に記憶されるべきデータが他方の二進状態を持つている
ときに前記の第2データ電位を加えることのできる第1
装置、前記の第1面から隔置された第1の電気的に絶縁
された半導体層、前記の第1半導体層に第1バイアス電
位を加えるための第2装置、前記の第2基板領域に容量
結合された第1部分及び前記の第1半導体層に容量結合
された第2部分を備えた第2の電気的に絶縁された半導
体層、前記の第1基板領域と前記の第2基板領域との間
に延びていて前記の第1面から隔置されている第1部分
及び前記の第2半導体層に容量結合された第2部分を備
えた第3の電気的に絶縁された半導体層、前記の第3半
導体層に第1制御電位を選択的に加えるための第3装置
であつて、前記の第1制御信号が前記の各基板領域間に
おける前記の基板の導電形式を前記の第2導電形式に反
転させて前記の第1基板領域の電位を前記の第2基板領
域に電気的に結合させるように選択されており、且つ前
記の制御電位、前記のデータ電位及び前記のバイアス電
位が適当に選択されていて前記の一方の二進状態を記憶
するために前記の第1データ電位を前記の第1基板領域
に加え且つ前記の制御電位を前記の第3半導体層に加え
たときに前記の第1半導体層から前記の第2半導体層へ
電子が導入され且つ又前記の他方の二進状態を記憶する
ために前記の第2データ電位を前記の第1基板領域に加
え且つ前記の制御電位を前記の第3半導体層に加えたと
きに前記の第2半導体層から電子が取り去られるように
なつている前記の第3装置、並びにフローティングゲー
トの電位を検出するための装置、を備えている不揮発性
フローティングゲートデバイス。 2、前記の第1面に配置された前記の第2導電形式の第
3基板領域、前記の第3基板領域に基準電位を加えるた
めの第4装置であつて、前記の基準電位及び前記のバイ
アス電位が前記の第2基板領域と前記の第3基板領域と
の間の電流の流れを阻止するように選択されている前記
の第4装置、を更に備えている、特許請求の範囲第1項
に記載のデバイス。 3、前記の検出装置が、前記の第1面に配置された前記
の第2導電形式の第3基板領域、前記の第3基板領域に
基準電位を加えるための第4装置、前記の第1面から隔
置された前記の第2半導体層の第3部分を備えていて、
前記の第2半導体層の前記の第3部分及び前記の第1半
導体層が前記の第2基板領域と前記の第3基板領域との
間に近接して配置されており、前記の第2装置が更に前
記の第1半導体層に第2バイアス電位を加えることがで
きて、前記の第2バイアス電位が前記の第1半導体層に
近接した前記の基板の導電性を前記の第2導電形式に反
転させて前記の第2基板領域及び前記の第3基板領域の
一方の電位を前記の第2半導体層の前記の第3部分に近
接した前記の基板の部分に電気的に結合するように選択
されており、前記の第2基板領域及び前記の第3基板領
域の他方が前記の基板の前記の部分に電気的に近接して
いて前記の第2基板領域及び前記の第3基板領域の他方
と前記の第1半導体層に近接した前記の基板との間にチ
ャネル領域を形成しており、前記の第1装置が更に前記
の第1基板領域に検出電位を加えることができ、前記の
第3装置が更に前記の第3半導体層に第2制御電位を加
えることができて、前記の第2制御電位が前記の第1基
板領域と前記の第2基板領域との間における前記の基板
の導電形式を反転させて前記の第1基板領域に加えられ
た前記の検出電位を前記の第2基板領域に電気的に結合
するように選択されており、前記の検出電位及び前記の
基準電位が前記の第2半導体層の前記の第3部分に近接
した前記の基板の前記の部分に電位差を発生するように
選択されており、前記の基板の前記の部分の導電性が前
記の第2半導体層の記憶二進状態の関数であり、前記の
電位差が前記の基板の前記の部分の導電性の関数として
前記の第1基板領域と前記の第3基板領域との間に検出
電流を発生し、従つて前記の検出電流が前記の記憶二進
状態の関数としての大きさを持つており、且つ前記の検
出装置が前記の検出電流の大きさを検出するための装置
を備えている、特許請求の範囲第1項に記載のデバイス
。 4、前記の第2半導体層の前記の第3部分が前記の第2
基板領域と前記の第1半導体層との中間に配置されてい
て、前記の第1半導体層が前記の第2半導体層の前記第
3部分と前記の第3基板領域との中間に配置されている
、特許請求の範囲第3項に記載のデバイス。 5、前記の第2半導体層の前記の第3部分が絶縁ゲート
トランジスタの第1ゲートを形成し且つ前記の第1半導
体層が前記の第1ゲートに近接した前記のトランジスタ
の第2ゲートを形成していて、前記の第2基板領域が前
記のトランジスタのソース及びドレインの一方を形成し
、且つ前記の第3基板領域が前記のソース及び前記のド
レインの他方を形成している、特許請求の範囲第4項に
記載のデバイス。 6、前記の第2半導体層の前記の第3部分に近接した前
記の基板の前記の部分の導電性が、前記の第2半導体層
へ電子が導入されているときには前記の第1形式であり
且つ又前記の第2半導体層から電子が取り去られている
ときには前記の第2形式である、特許請求の範囲第3項
に記載のデバイス。 7、前記の第3半導体層が絶縁ゲートトランジスタのゲ
ートを形成し、前記の第1基板領域が前記のトランジス
タのソースを形成し、且つ前記の第2基板領域が前記の
トランジスタのドレインを形成している、特許請求の範
囲第1項に記載のデバイス。 8、前記の基板がp形単結晶シリコンである、特許請求
の範囲第1項に記載のデバイス。 9、前記の各半導体層がポリシリコンである、特許請求
の範囲第1項に記載のデバイス。 10、第1面を備えた第1導電形式の基板、前記の第1
面から隔置されている第1の電気的に絶縁された半導体
層、前記の第1半導体層にバイアス電位を加えるための
第1装置、第1部分及び第2部分を備えていてこの第1
部分が前記の第1半導体層に容量結合されている電気的
に絶縁された半導体フローティングゲート、ゲート、ソ
ース及びドレインを備えていて前記のフローティングゲ
ートの前記の第2部分が前記のソース及び前記のドレイ
ンの一方に容量結合されている第1トランジスタ、前記
のソース及び前記のドレインの他方に第1データ電位及
び第2データ電位の一つを選択的に加えるためのもので
あつて、後記のデバイスに記憶されるべきデータが一方
の二進状態を持つているときに前記の第1電位を加え且
つ又後記のデバイスに加えられるべきデータが他方の二
進状態を持つているときに前記の第2電位を加えること
のできる第2装置、前記のゲートに第1制御電位を選択
的に加えるための第3装置であつて、前記の制御電位が
前記の第1トランジスタをオンにするように選択されて
おり、且つ前記の各電位が適当に選択されていて前記の
トランジスタが前記の制御電位によつてオンにされたと
きに前記の第1電位を前記のソース及び前記のドレイン
の前記の他方に加えると前記の第1層から前記のフロー
テイングゲートへ電子が導入され且つ又前記のトランジ
スタがオンにされたときに前記の第2電位を前記のソー
ス及び前記のドレインの前記の他方に加えると電子が前
記のフローティングゲートから前記の第1トランジスタ
の前記のゲートへと取り去られるようになつている前記
の第3装置、並びに前記のフローティングゲートの電位
を検出するための装置、を備えている不揮発性フローテ
ィングゲートデバイス。 11、ソース及びドレインを備えており且つ前記の第1
半導体層によつてゲートが形成されている第2トランジ
スタ、並びに前記の第2トランジスタの前記のソース及
び前記のドレインの一方に基準電位を選択的に加えるた
めの第4装置であつて、前記の基準電位及び前記のバイ
アス電位が前記の第2トランジスタをオフにするように
選択されている前記の第4装置、を更に備えている、特
許請求の範囲第10項に記載のデバイス。 12、前記の検出装置がソース及びドレインを持つた第
2トランジスタを備えていて、前記の第1半導体層が前
記の第2トランジスタのゲートを形成しており、前記の
検出装置が前記の第2トランジスタの前記のソース及び
前記のドレインの一方に基準電位を選択的に加えるため
の第4装置を備えていて、前記の第1装置が更に前記の
第1半導体層に第2バイアス電位を加えることができ、
前記の基準電位及び前記の第2バイアス電位が前記の第
2トランジスタをオンにするように選択されており、前
記の第3装置が更に前記の第1トランジスタの前記のゲ
ートに第2制御電位を加えて前記の第1制御電位が前記
の第1トランジスタの前記のゲートに加えられたときよ
りも小さい導電性で前記のトランジスタをオンにするこ
とができ、前記の第2装置が更に前記の第1トランジス
タの前記のソース及び前記のドレインの前記の他方に検
出電位を加えることができ、前記の検出装置が前記のフ
ローティングゲートによつて形成されたゲート、ソース
及びドレインを持つたフローティングゲートトランジス
タを備えていて、前記のフローティングゲートトランジ
スタの前記のソース及び前記のドレインの一方が前記の
第1トランジスタの前記のソース及び前記のドレインの
前記の一方に結合されており、前記のフローティングゲ
ートトランジスタの前記のソース及び前記のドレインの
他方が前記の第2トランジスタの前記のソース及び前記
のドレインの他方に結合されており、前記のフローティ
ングゲートトランジスタの導電性が前記のフローティン
グゲートによつて記憶されたデータ状態の関数であり、
前記の検出電位及び前記の基準電位が前記の検出電位の
加えられる前記の第1トランジスタの前記のソース及び
前記のドレインの前記の他方と前記の基準電位の加えら
れる前記の第2トランジスタの前記のソース及び前記の
ドレインの前記の一方との間に検出電流を発生するよう
に選択されており、前記の検出電流が前記のフローティ
ングゲートトランジスタの導電性の関数としての大きさ
を持つており、且つ前記の検出装置が前記の検出電流の
大きさを検出するための装置を備えている、特許請求の
範囲第10項に記載のデバイス。 13、前記の検出装置がソース及びドレインを持つた第
2トランジスタを備えていて、前記の第1半導体層が前
記のトランジスタの第1ゲートを形成しており、前記の
フローティングゲートが前記の第1ゲートに近接した前
記のトランジスタの第2ゲートを形成しており、前記の
検出装置が前記の第2トランジスタの前記のソース及び
前記のドレインの一方に基準電位を選択的に加えるため
の第4装置を備えていて、前記の第2トランジスタの前
記のソース及び前記のドレインの他方が前記の第1トラ
ンジスタの前記のソース及び前記のドレインの前記の一
方によつて形成され、前記の第1装置が更に前記の第1
半導体層に第2バイアス電位を加えることができ、前記
の基準電位及び前記の第2バイアス電位が前記の第1ゲ
ートに近接した前記の基板の導電性を反転させるように
選択されており、前記の第3装置が更に前記の第1トラ
ンジスタの前記のゲートに第2制御電位を加えて前記の
第1制御電位が前記の第1トランジスタの前記のゲート
に加えられたときよりも小さい導電性で前記のトランジ
スタをオンにすることができ、前記の第1装置が更に前
記の第1トランジスタの前記のソース及び前記のドレイ
ンの前記の他方に検出電位を加えることができ、前記の
第2トランジスタの導電性が前記のフローティングゲー
トによつて記憶されたデータ状態の関数であり、前記の
検出電位及び前記の基準電位が前記の第1トランジスタ
の前記のソース及び前記のドレインの前記の一方と前記
の第2トランジスタの前記のソース及び前記のドレイン
の前記の一方との間に検出電流を発生するように選択さ
れており、前記の検出電流が前記の第2トランジスタの
導電性の関数としての大きさを持つており、且つ前記の
検出装置が前記の検出電流の前記の大きさを検出するた
めの装置を備えている、特許請求の範囲第10項に記載
のデバイス。 14、前記の各データ電位が前記の第1トランジスタの
前記のドレインに加えられ、前記の第1トランジスタの
前記のソースが前記の第2トランジスタの前記のドレイ
ンに結合され、前記の基準電位が前記の第2トランジス
タの前記のソースに加えられている、特許請求の範囲第
13項に記載のデバイス。 15、前記の第2トランジスタの前記の第1ゲート及び
前記のソースに前記の第2バイアス電位及び前記の基準
電位が加えられている場合において前記のフローティン
グゲートから電子が取り去られたときには前記の第2ト
ランジスタがオンにされ、且つ又前記のフローテイング
ゲートへ電子が導入されたときには前記の第2トランジ
スタがオフにされる、特許請求の範囲第14項に記載の
デバイス。 16、第1面及びこの第1面に配置された第1基板領域
を備えた第1導電形式の基板であつて、前記の第1基板
領域が前記の第1導電形式とは反対の第2導電形式のも
のである前記の基板、前記の第1基板領域に第1データ
電位及び第2データ電位の一つを選択的に加えるための
ものであつて、後記のデバイスに記憶されるべきデータ
が一方の二進状態を持つているときには前記の第1電位
を加え且つ又後記のデバイスに記憶されるべきデータが
他方の二進状態を持つているときには前記の第2電位を
加えるようにする第1装置、第1の電気的に絶縁された
半導体層、前記の第1半導体層にバイアス電位を加える
ための第2装置、前記の第1層に容量結合された第1部
分及び前記 の第1面に容量結合された第2部分を備えた第2の電気
的に絶縁された半導体層、前記の第2半導体層の前記の
第2部分に容量結合された第1部分及び前記の第1面に
容量結合され且つ前記の第1基板領域の端に近接してい
る第2部分を備えていてこの第2部分が前記の第1基板
領域と前記の第2層の前記の第2部分とのほぼ中間に配
置されている第3の電気的に絶縁された半導体層、前記
の第3半導体層に制御電位を選択的に加えるための第3
装置であつて、前記の制御電位が前記の第3層の前記の
第2部分に容量結合された前記の第1面の導電形式を前
記の第2導電形式に反転させて前記の第1領域の電位を
前記の第2半導体層の前記の第2部分に容量結合された
前記の基板の前記の面の一部分に電気的に結合するよう
に選択されており、前記の各電位が適当に選択されてい
て前記の領域に第1電位を加え且つ前記の第6層に前記
の第3電位を加えると前記の第1層から前記の第2層へ
電子が導入され且つ又前記の第2領域に前記の第2電位
を加え且つ前記の第3層に前記の第3電位を加えると電
子が前記の第2層から前記の第3層へと取り去られるよ
うになつている前記の第3装置、前記のフローティング
ゲートの電位を検出するための装置、を備えている不揮
発性フローティングゲートデバイス。 17、前記の第1面に配置された前記の第2導電形式の
第2基板領域、前記の第2基板領域に基準電位を加える
ための第4装置であつて、前記の基準電位及び前記のバ
イアス電位が前記の第2基板領域と前記の第3基板領域
との間の電流を阻止するように選択されている前記の第
4装置、を更に備えている、特許請求の範囲第16項に
記載のデバイス。 18、前記の検出装置が、前記の第1面に配置された前
記の第2導電形式の第2基板領域を備え且つこの第2基
板領域に基準電位を加えるための第4装置を備えていて
、前記の第2装置が更に前記の第1半導体層に第2バイ
アス電位を加えることができて、前記の第2バイアス電
位が前記の第1半導体層に近接した前記の基板の導電性
を前記の第2導電形式に反転させて前記の第2基板領域
の電位を前記の第2半導体層の前記の第2部分に近接し
た前記の基板の部分に電気的に結合するように選択され
ており、前記の第1装置が更に前記の第1基板領域に検
出電位を加えることができ、前記の第3装置が更に前記
の第3半導体層に第2制御電位を加えることでできて、
前記の第2制御電位が前記の第3層の前記の第2部分に
容量結合された前記の基板の導電形式を反転させて前記
の第1基板領域に加えられた前記の検出電位を前記の第
2半導体層の前記の第2部分に近接した前記の基板の前
記の部分に電気的に結合するように選択されており、前
記の検出電位及び前記の基準電位が前記の第2半導体層
の前記の第2部分に近接した前記の基板の前記の部分に
電位差を発生するように選択されており、前記の基板の
前記の部分の導電性が前記の第2半導体層の記憶二進状
態の関数であり、前記の電位差が前記の基板の前記の部
分の関数として前記の第1基板領域と前記の第2基板領
域との間に検出電流を発生し、従つてこの検出電流が前
記の記憶二進状態の関数としての大きさを持つており、
且つ前記の検出装置が前記の検出電流の大きさを検出す
るための装置を備えている、特許請求の範囲第16項に
記載のデバイス。 19、前記の第2半導体層の前記の第2部分が前記の第
3半導体層の前記の第2部分と前記の第1半導体層との
中間に配置されており、前記の第1半導体層が前記の第
2半導体層の前記の第2部分と前記の第2基板領域との
中間に配置されている、特許請求の範囲第18項に記載
のデバイス。 20、前記の第1半導体層が絶縁ゲートトランジスタや
第1ゲートを形成し、前記の第2半導体層の前記の第2
部分が前記の第1ゲートに近接した前記のトランジスタ
の第2ゲートを形成し、且つ前記の第3半導体層の前記
の第2部分が前記の第2ゲートに近接した前記のトラン
ジスタの第3ゲートを形成していて、前記の第1基板領
域が前記のトランジスタのソース及びドレインの一方を
形成し、前記の第2基板領域が前記のソース及び前記の
ドレインの他方を形成している、特許請求の範囲第19
項に記載のデバイス。 21、前記の第2半導体層の前記の第2部分に近接した
前記の基板の前記の部分の導電性が、前記の第2半導体
層へ電子が導入されたときには前記の第1形式であり且
つ又前記の第2半導体層から電子が取り去られたときに
は前記の第2形式である、特許請求の範囲第18項に記
載のデバイス。 22、前記の基板がp形単結晶シリコンである、特許請
求の範囲第16項に記載のデバイス。 23、前記の各半導体層がポリシリコンである、特許請
求の範囲第16項に記載のデバイス。 24、第4面を備えた第1導電形式の基板、前記の第1
面から隔置された第1の電気的に絶縁された半導体層、
前記の第1半導体層に第1バイアス電位を加えるための
第1装置、前記の第1半導体層に容量結合された第1部
分及び前記の第1面から隔置されよ第2部分を備えた第
2の電気的に絶縁された半導体層、前記の第2半導体層
に容量結合された第1部分及び前記の第1面から隔置さ
れた第2部分を備えた第3の電気的に絶縁された半導体
層、ソース及びドレインを備えており且つ第1ゲートが
前記の第1半導体層によつて形成され且つ第2ゲートが
前記の第2半導体層の前記の第2部分によつて形成され
且つ第3ゲートが前記の第3半導体層の前記の第2部分
によつて形成されているトランジスタ、前記のソース及
び前記のドレインの一方に前記の第1データ電位及び第
2データ電位の一方を選択的に加えるためのものであつ
て後記のデバイスに記憶されるべきデータが一方の二進
状態を持つているときには前記の第1データ電位を加え
且つ又後記のデバイスに記憶されるべきデータが他方の
二進状態を持つているときには前記の第2データ電位を
加えるようにする第2装置、前記のソース及び前記のド
レインの他方に基準電位を加えるための第3装置であつ
て前記の第1電位及び前記の第1バイアス電位が前記の
トランジスタをオフに維持するように選択されている前
記の第3装置、前記の第3ゲートに制御電位を選択的に
加えるための第4装置であって、前記制御電位が前記の
第3ゲートに近接した前記の基板の導電形式を反転させ
て前記のソース及び前記のドレインの前記の一方の電位
を前記の第2ゲートに近接した前記の基板の部分に結合
するように選択されており、前記の各電位が、前記の第
3ゲートに前記の第3電位が加えられている場合に前記
のソース及び前記のドレインの前記の一方に前記の第1
電位を加えると電子が前記の第1半導体層から前記の第
2半導体層へ導入され且つ又前記の第3ゲートに前記の
第3電位が加えられている場合に前記のソース及び前記
のドレインの前記の一方に前記の第2電位を加えると電
子が前記の半導体層から前記の第3半導体層へと取り去
られるように選択されている前記の第4装置、並びに前
記の第2半導体層の電位を検出するための装置、を備え
ている不揮発性フローティングゲートデバイス。 25、前記の第1装置が更に前記のトランジスタの前記
の第1ゲートに第2バイアス電位を加えることができて
、前記の第2バイアス電位が前記の第1ゲートに近接し
た前記の基板の導電形式を反転させるように選択されて
いること、前記の第4装置が更に前記の第3ゲートに第
2制御電位を加えることができて、前記の第2制御電位
が前記の第3ゲートに近接した前記の基板の導電形式を
反転させるように選択されていること、前記の第2装置
が更に前記のソース及び前記のドレインの前記の一方に
検出電位を加えることができて、前記の第2ゲートに近
接した前記の基板の導電性が前記の第2半導体層によつ
て記憶されたデータ状態の関数であり、前記の検出電位
及び前記の基準電位が前記のトランジスタの前記のソー
スと前記のドレインとの間に検出電流を発生するように
選択されており、前記の検出電流が前記の第2半導体層
の前記の第2部分に近接した前記の基板の導電性の関数
としての大きさを持つていること、並びに前記の検出電
流の前記の大きさを検出するための装置が設けられてい
ること、によつて前記の検出装置が構成されている、特
許請求の範囲第24項に記載のデバイス。 26、前記の各データは電位が前記のトランジスタの前
記のドレインに加えられ、前記の基準電位が前記のトラ
ンジスタの前記のソースに加えられている、特許請求の
範囲第25項に記載のデバイス。 27、前記のトランジスタの前記の第1ゲート及び前記
のソースに前記の第2バイアス電位及び前記の基準電位
が加えられている場合において電子が前記の第2半導体
層から取り去られたときには前記のトランジスタがオン
にされ且つ又電子が前記の第2半導体層へ導入されたと
きには前記のトランジスタがオフにされる、特許請求の
範囲第26項に記載のデバイス。 28、複数の行及び複数の列を持つた配列体を形成する
ように相互接続された複数の不揮発性メモリセルを備え
た集積回路メモリデバイスであつて、前記のメモリセル
が配置されている第1面、複数の第1基板領域、複数の
第2基板領域及び第3基板領域を備えた第1導電形式の
半導体基板が設けられていて、前記の基板領域のそれぞ
れが前記の第1導電形式とは反対の第2導電形式のもの
であり、前記の第1基板領域のそれぞれが前記の列の関
連の一つに沿つて前記のセルの一部分内に配置されてお
り、前記の第2基板領域のそれぞれが前記のメモリセル
の関連の一つに配置されており、前記の第3基板領域が
前記のセルのすべてのものの一部分内に配置されている
こと、前記の第3基板領域に基準電位を加えるための第
1装置が設けられていること、前記の第1基板領域の選
択されたものに第1二進データ状態を表す第1データ電
位及び第2二進データ状態を表す第2データ電位の一つ
を選択的に加えるための第2装置が設けられていること
、前記の第1面から隔置され且つ前記の各セルの前記の
第1面における第1チャネル領域を形成している前記の
各セルの一部分に重なり合つている第1の電気的に絶縁
された半導体層が設けられていて、前記の第1チャネル
領域が前記のセルの関連の一つ内における前記の第3基
板領域の一部分に近接していること、前記の第1半導体
層に第1バイアス電位を加えるための第3装置が設けら
れていて、前記のバイアス電位及び前記の基準電位が前
記の各セルにおける前記の第1チャネル領域を前記の第
3基板領域から電気的に分離するように選択されている
こと、複数の第2の電気的に絶縁された半導体層が設け
られていて、前記の各第2半導体層が前記のセルの一つ
と関連しており且つ前記のセルの前記の関連の一つ内に
おける前記の第1半導体層の一部分に容量結合された第
1部分及び前記のセルの前記の関連の一つにおける前記
の第2基板領域に容量結合された第2部分を備えている
こと、前記の第1面から隔置された複数の第3の電気的
に絶縁された半導体層が設けられていて、前記の第3層
のそれぞれが前記の行の一つと関連しており且つ前記の
行の関連の一つにおける前記の各行の一部分に重なり合
つており且つ複数の第1部分及び複数の第2部分を備え
ており、前記の第3層の前記の第1部分のそれぞれが前
記の第2半導体層の関連の一つに容量結合されており、
前記の第3層の前記の第2部分のそれぞれが前記のセル
の関連の一つにおける前記の基板の一部分に重なり合つ
ていてこれが前記の各セルにおける第2チャネル領域を
形成しており、前記の各セルにおける前記の第2チャネ
ル領域が前記のセルの前記の一つと関連した前記の第1
基板領域の一つの一部分と前記のセルの前記の一つにお
ける前記の第2基板領域との中間にあること、前記の第
3半導体層の選択された一つに第1制御電位を選択的に
加えるための第4装置が設けられていて、前記の制御電
位が前記の第2チャネル領域の導電形式を前記の第2導
電形式に反転させて前記の選択された行における前記の
各セルと関連した前記の第1基板領域の一つの電位を前
記の選択された行における前記の各セルの前記の第2基
板領域に電気的に結合するように選択されており、前記
の各電位が、前記の第1基板領域の前記の関連した一つ
に前記の第1データ電位が加えられたときには電子が前
記の第1半導体層から前記の選択された行に沿つた前記
の各セルにおける前記の第2半導体層へ導入され且つ又
前記の第2データ電位が前記の第1基板領域の前記の関
連した一つに加えられたときには電子が前記の第2半導
体層から前記のセルの前記の一つと関連した前記の第3
半導体層の一つへと取り去られるように選択されている
こと、並びに前記の第2半導体層のそれぞれの電位を検
出するための装置が設けられていること、によつて構成
されている前記の集積回路メモリデバイス。 29、複数の行及び複数の列を持つた配列体を形成する
ように相互接続された複数の不揮発性メモリセルを備え
た集積回路メモリデバイスであつて、前記のメモリセル
が配置されている第1面、複数の第1基板領域、及び第
2基板領域を備えた第4導電形式の半導体基板が設けら
れていて、前記の基板領域のそれぞれが前記の第1導電
形式とは反対の第2導電形式のものであり、前記の第1
基板領域のそれぞれが前記の列の関連した一つに沿つた
前記のセルの一部分内に配置されており、前記の第2基
板領域が前記のセルのすべてのものの一部分内に配置さ
れていること、前記の第2基板領域に基準電位を加える
ための第1装置が設けられていること、前記の第1基板
領域の選択されたものに第1二進データ状態を表す第1
データ電位及び第2二進データ状態を表す第2データ電
位の一つを選択的に加えるための第2装置が設けられて
いること、前記の第1面から隔置されており且つ前記の
各セルにおける前記の第1面において第1チャネル領域
を形成している前記の各セルの一部分に重なり合つてい
る第1の電気的に絶縁された半導体層が設けられていて
、前記の第1チャネルのそれぞれが前記のセルの関連の
一つ内の前記の第3基板領域の一部分に近接しているこ
と、前記の第1半導体層に第1バイアス電位を加えるた
めの第3装置が設けられていて、前記のバイアス電位及
び前記の基準電位が前記の各セルにおける前記の第1チ
ャネル領域を前記の第3基板領域から電気的に分離する
ように選択されていること、複数の第2の電気的に絶縁
された半導体層が設けられていて、前記の第2半導体層
のそれぞれが前記のセルの一つに関連しており且つ前記
のセルの前記の関連した一つにおける前記の第1半導体
層の一部分に容量結合された第1部分及び前記の各セル
における第2チャネル領域を形成している前記のセルの
前記の関連した一つにおける前記の基板の一部分に重な
り合つた第2部分を備えていること、前記の第1層から
隔置された複数の第3の電気的に絶縁された半導体層が
設けられていて、前記の第3層のそれぞれが前記の行の
一つと関連しており且つ前記の行の前記の関連した一つ
における前記の各セルの一部分に重なり合つており且つ
複数の第1部分及び複数の第2部分を備えており、前記
の第3層の前記の第1部分のそれぞれが前記の第2半導
体層の関連した一つに容量結合されており、前記の第3
層の前記の第2部分のそれぞれが前記の各セルにおける
第3チャネル領域を形成している前記のセルの前記の関
連した一つにおける前記の基板の一部分に重なり合つて
おり、前記の各セルにおける第3チャネル領域が前記の
各セルと関連した前記の第1基板領域の一つの一部分と
前記の各セルにおける前記の第2チャネル領域との中間
にあること、前記の第3基板領域の選択された一つに第
1制御電位を選択的に加えるための第4装置が設けられ
ていて、前記の制御電位が前記の第3チャネル領域の導
電形式を前記の第2導電形式に反転させて前記の選択さ
れた行における前記の各セルと関連した前記の第1基板
領域の一つの電位を前記の選択された行における前記の
各セルの前記の第2チャネル領域に電気的に結合するよ
うに選択されており、前記の各電位が、前記の第1基板
領域の前記の関連した一つに前記の第1データ電位が加
えられたときには電子が前記の第1半導体層から前記の
選択された行に沿つた前記の各セルにおける前記の第2
半導体層へ導入され且つ又前記の第2データ電位が前記
の第1基板領域の前記の関連した一つに加えられたとき
には電子が前記の第2半導体層から前記のセルの前記の
一つと関連した前記の第3半導体層の一つへと取り去ら
れるように選択されていること、並びに前記の第2半導
体層のそれぞれの電位を検出するための装置が設けられ
ていること、によつて構成されている前記の集積回路メ
モリデバイス。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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US06/734,478 US4599706A (en) | 1985-05-14 | 1985-05-14 | Nonvolatile electrically alterable memory |
US734478 | 1991-07-23 |
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JPS61265869A true JPS61265869A (ja) | 1986-11-25 |
JPH0581071B2 JPH0581071B2 (ja) | 1993-11-11 |
Family
ID=24951858
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP61110462A Granted JPS61265869A (ja) | 1985-05-14 | 1986-05-14 | 電気的に変更可能な不揮発性フローティングゲートデバイス及び集積回路メモリデバイス |
Country Status (4)
Country | Link |
---|---|
US (1) | US4599706A (ja) |
EP (1) | EP0202785B1 (ja) |
JP (1) | JPS61265869A (ja) |
DE (1) | DE3684359D1 (ja) |
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JPS6129075B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
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|
LAPS | Cancellation because of no payment of annual fees |