JP7504057B2 - イメージセンサー - Google Patents

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Description

本発明はイメージセンサーに関り、より詳細にはＣＭＯＳイメージセンサーに関する。
イメージセンサーは光学映像を電気信号に変換させる。最近になって、コンピュータ産業と通信産業の発達につれてデジタルカメラ、ビデオカメラ、ＰＣＳ（Ｐｅｒｓｏｎａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍ）、ゲーム機器、警備用カメラ、医療用マイクロカメラ等の様々な分野で性能が向上されたイメージセンサーの需要が増大している。
イメージセンサーとしては電荷結合素子（ＣＣＤ：Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）及びＣＭＯＳイメージセンサーがある。この中で、ＣＭＯＳイメージセンサーは駆動方式が簡単で、信号処理回路を単一チップに集積することができるので、製品の小型化が可能である。ＣＭＯＳイメージセンサーは電力消耗もまた非常に低いので、バッテリー容量が制限的である製品に適用が容易である。また、ＣＭＯＳイメージセンサーはＣＭＯＳ工程技術を互換して使用することができるので、製造単価を下げることができる。したがって、ＣＭＯＳイメージセンサーは技術開発と共に高解像度が具現化可能になることによってその使用が急激に増えている。
米国特許公開第８，９６４，０８１号公報 米国特許公開第９，０５４，００７号公報
本発明が解決しようとする課題はより信頼性が向上されたイメージセンサーを提供することにある。
本発明の概念にしたがうイメージセンサーは、互いに対向する第１面及び第２面を有する基板であって、光電変換領域を有する単位画素領域を含む基板；前記基板の前記単位画素領域を定義し、前記基板の第１トレンチ内に配置される半導体パターンであって、第１半導体パターン及び前記第１半導体パターン上に提供される第２半導体パターンを含む半導体パターン；及び前記基板の前記第２面を覆う背面絶縁膜；を含み、前記第１半導体パターンは前記第１トレンチの内側壁に沿って延長される側面部及び前記側面部と連結され、前記側面部より前記基板の前記第２面と隣接するように配置される底部を含み、前記第２半導体パターンは前記基板の前記第２面に向かって延長されて、前記第１半導体パターンの前記底部を介して前記背面絶縁膜と離隔されて配置されることができる。
本発明の他の概念にしたがうイメージセンサーは、互いに対向する第１面及び第２面を有する基板であって、光電変換領域を有する単位画素領域を含む基板；前記基板の第１面と隣接するように配置される素子分離パターンと、前記基板の前記単位画素領域を定義する画素分離パターンであって、前記画素分離パターンは前記素子分離パターンを貫通し、前記基板の第１トレンチの内部を満たす、素子分離パターン及び画素分離パターン；及び前記基板の前記第２面を覆う背面絶縁膜；を含み、前記画素分離パターンは前記第１トレンチの内壁を覆う第１絶縁膜、第１半導体パターン、及び前記第１半導体パターンを貫通して前記背面絶縁膜と接触する第２半導体パターンを含み、前記第１半導体パターン及び第２半導体パターンは不純物を含む多結晶シリコンを含み、前記第１半導体パターンの前記第２面からの高さは前記第２半導体パターンの前記第２面からの高さより大きくなることができる。
本発明の他の概念にしたがうイメージセンサーは、互いに対向する第１面及び第２面を有する基板であって、前記基板は画素アレイ領域、光学ブラック領域、及びパッド領域を含み、前記画素アレイ領域は光電変換領域を有する単位画素領域を含む、基板；前記基板内に提供される画素分離パターン及び素子分離パターンであって、前記画素分離パターンは第１絶縁膜、第１半導体パターン、第２半導体パターン、及びキャッピングパターンを含む、画素分離パターン及び素子分離パターン；前記基板の前記第１面上に提供される配線層であって、前記基板の前記第１面を覆う絶縁膜及び前記絶縁膜内に提供される配線を含む配線層；前記基板の前記第１面上に提供されるトランジスタ；前記基板の前記第２面及び前記画素分離パターンの下面を覆う背面絶縁膜；前記下部絶縁膜上に提供されるカラーフィルター及びマイクロレンズ；前記光学ブラック領域で、前記基板の前記第２面上に提供される遮光パターン及び前記第１半導体パターンと連結される第１パッド端子；及び前記パッド領域に提供される第２パッド端子；を含み、前記第２半導体パターンは前記第１半導体パターンをして前記背面絶縁膜と離隔されて配置されることができる。
本発明に係るイメージセンサーは、第１半導体パターン及び第２半導体パターンを含む画素分離パターンを含むことができる。したがって、基板のトレンチの内部にボイド（ｖｏｉｄ）が除去されて、イメージセンサーの性能及び信頼性が向上されることができる。
本発明の実施形態に係るイメージセンサーの回路図である。 実施形態に係るイメージセンサーを示した平面図である。 図２のＩ－Ｉ’線に沿って切断した断面である。 図２のＡ領域を拡大示した図面である。 図４のＩＩ－ＩＩ’線に沿って切断した断面である。 図５のＢ領域を拡大示した図面である。 実施形態にしたがうイメージセンサーの画素アレイ領域を示した断面図であって、図４のＩＩ－ＩＩ’線に沿って切断した断面に対応する。 図７のＣ領域を拡大示した図面である。 実施形態に係るイメージセンサーの画素アレイ領域を示した断面図であって、図４のＩＩ－ＩＩ’線に沿って切断した断面に対応する。 図９のＤ領域を拡大示した図面である。 実施形態に係るイメージセンサーの画素アレイ領域を示した断面図であって、図４のＩＩ－ＩＩ’線に沿って切断した断面に対応する。 図１１のＥ領域を拡大示した図面である。 本発明の実施形態に係るイメージセンサーの製造方法を説明するための図面であって、図４のＩＩ－ＩＩ’線に沿って切断した断面に対応する図面である。 本発明の実施形態に係るイメージセンサーの製造方法を説明するための図面であって、図４のＩＩ－ＩＩ’線に沿って切断した断面に対応する図面である。 本発明の実施形態に係るイメージセンサーの製造方法を説明するための図面であって、図４のＩＩ－ＩＩ’線に沿って切断した断面に対応する図面である。 本発明の実施形態に係るイメージセンサーの製造方法を説明するための図面であって、図４のＩＩ－ＩＩ’線に沿って切断した断面に対応する図面である。 本発明の実施形態に係るイメージセンサーの製造方法を説明するための図面であって、図４のＩＩ－ＩＩ’線に沿って切断した断面に対応する図面である。 本発明の実施形態に係るイメージセンサーの製造方法を説明するための図面であって、図４のＩＩ－ＩＩ’線に沿って切断した断面に対応する図面である。 本発明の実施形態に係るイメージセンサーの製造方法を説明するための図面であって、図４のＩＩ－ＩＩ’線に沿って切断した断面に対応する図面である。 本発明の実施形態に係るイメージセンサーの製造方法を説明するための図面であって、図４のＩＩ－ＩＩ’線に沿って切断した断面に対応する図面である。 本発明の実施形態に係るイメージセンサーの製造方法を説明するための図面であって、図４のＩＩ－ＩＩ’線に沿って切断した断面に対応する図面である。
本明細書で、全体に亘って同一の参照符号は同一の構成要素を指称することができる。本発明の実施形態に係るイメージセンサーを説明する。
図１は実施形態に係るイメージセンサーの回路図である。
図１を参照すれば、イメージセンサーの単位画素領域ＰＸの各々は光電変換領域ＰＤ、伝送トランジスタＴＸ、ソースフォロワートランジスタＳＸ、リセットトランジスタＲＸ、及び選択トランジスタＡＸを含むことができる。トランスファートランジスタＴＸ、ソースフォロワートランジスタＳＸ、リセットトランジスタＲＸ、及び選択トランジスタＡＸは各々トランスファーゲートＴＧ、ソースフォロワーゲートＳＧ、リセットゲートＲＧ、及び選択ゲートＡＧを含むことができる。
光電変換領域ＰＤはｎ型不純物領域とｐ型不純物領域を含むフォトダイオードである。フローティング拡散領域ＦＤはトランスファートランジスタＴＸのドレーンとして機能することができる。フローティング拡散領域ＦＤはリセットトランジスタＲＸ（ｒｅｓｅｔ ｔｒａｎｓｉｓｔｏｒ）のソースとして機能することができる。フローティング拡散領域ＦＤは前記ソースフォロワートランジスタＳＸ（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｔｒａｎｓｉｓｔｏｒ）のソースフォロワーゲートＳＧと電気的に連結されることができる。ソースフォロワートランジスタＳＸは選択トランジスタＡＸ（ｓｅｌｅｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）に連結される。
イメージセンサーの動作を図１を参照して説明すれば、次の通りである。先ず、光が遮断された状態で前記リセットトランジスタＲＸのドレーンと前記ソースフォロワートランジスタＳＸのドレーンに電源電圧ＶＤＤを印加し、前記リセットトランジスタＲＸをターンオン（ｔｕｒｎ－ｏｎ）させてフローティング拡散領域ＦＤに残留する電荷を放出させる。その後、リセットトランジスタＲＸをオフ（ＯＦＦ）にさせ、外部からの光を光電変換領域ＰＤに入射させれば、光電変換領域ＰＤで電子－正孔対が生成される。正孔は光電変換領域ＰＤのｐ型不純物領域として、電子はｎ型不純物領域に移動して蓄積される。トランスファートランジスタＴＸをオン（ＯＮ）にさせれば、このような電子及び正孔のような電荷はフローティング拡散領域ＦＤに伝達されて蓄積される。蓄積された電荷量に比例して前記ソースフォロワートランジスタＳＸのゲートバイアスが変わって、ソースフォロワートランジスタＳＸのソース電位の変化をもたらすことになる。この時、選択トランジスタＡＸをオン（ＯＮ）にさせれば、カラムラインに電荷による信号が読み出される。
配線ラインが伝送ゲートＴＧ、ソースフォロワーゲートＳＧ、リセットゲートＲＧ、及び選択ゲートＡＧの中の少なくとも１つと電気的に連結されることができる。配線ラインはリセットトランジスタＲＸのドレーン又はソースフォロワートランジスタＳＸのドレーンに電源電圧ＶＤＤを印加するように構成されることができる。配線ラインは選択トランジスタＡＸと連結されたカラムラインを含むことができる。配線ラインは後述する配線である。
図１で１つの光電変換領域ＰＤと４つのトランジスタＴＸ、ＲＸ、ＡＸ、ＳＸを具備するピクセルを例示しているが、本発明に係る実施形態がこれに限定されることではない。例えば、ピクセルは複数提供され、リセットトランジスタＲＸ、ソースフォロワートランジスタＳＸ、又は選択トランジスタＡＸは隣接するピクセルによって互いに共有されることができる。したがって、イメージセンサーの集積度が向上されることができる。
図２は実施形態に係るイメージセンサーを示した平面図である。図３は図２のＩ－Ｉ’線に沿って切断した断面である。
図２及び図３を参照すれば、イメージセンサーはセンサーチップ１０００及びロジックチップ２０００を含むことができる。センサーチップ１０００は光電変換層１０、第１配線層２０、及び光透過層３０を含むことができる。光電変換層１０は第１基板１００、画素分離パターン１５０、素子分離パターン１０３、及び第１基板１００内に提供された光電変換領域１１０を含むことができる。外部から入射された光は光電変換領域１１０で電気的信号に変換されることができる。
第１基板１００は平面の観点で画素アレイ領域ＡＲ、光学ブラック領域ＯＢ、及びパッド領域ＰＡＤを含むことができる。画素アレイ領域ＡＲは平面の観点で第１基板１００のセンター部分に配置されることができる。画素アレイ領域ＡＲは複数の単位画素領域ＰＸを含むことができる。単位画素領域ＰＸは入射光（ｉｎｃｉｄｅｎｔ ｌｉｇｈｔ）から光電信号を出力することができる。単位画素領域ＰＸは列及び行をなし、２次元的に配列されることができる。列は第１の方向Ｄ１と平行であることができる。行は第２方向Ｄ２と平行であることができる。本明細書で、第１の方向Ｄ１は第１基板１００の第１面１００ａと平行にすることができる。第２方向Ｄ２は第１基板１００の第１面１００ａと平行であり、第１の方向Ｄ１と異なることができる。例えば、第２方向Ｄ２は第１の方向Ｄ１と実質的に垂直であることができる。第３方向Ｄ３は第１基板１００の第１面１００ａと実質的に垂直であることができる。
パッド領域ＰＡＤは第１基板１００のエッジ部分に提供され、平面の観点で画素アレイ領域ＡＲを囲むことができる。第２パッド端子８３がパッド領域ＰＡＤ上に提供されることができる。第２パッド端子８３は単位画素領域ＰＸで発生した電気的信号を外部に出力することができる。又は外部の電気的信号又は電圧は第２パッド端子８３を通じて単位画素領域ＰＸに伝達されることができる。パッド領域ＰＡＤが第１基板１００のエッジ部分に配置されるので、第２パッド端子８３が外部と容易に接続することができる。
オプティカルブラック領域ＯＢは第１基板１００の画素アレイ領域ＡＲ及びパッド領域ＰＡＤの間に配置されることができる。オプティカルブラック領域ＯＢは画素アレイ領域ＡＲを平面の観点で囲むことができる。オプティカルブラック領域ＯＢは複数のダミー領域１１１を含むことができる。ダミー領域１１１で発生された信号は以後の工程ノイズを除去する情報として使用されることができる。以下、図４乃至図６を参照して、イメージセンサーの画素アレイ領域ＡＲに対してより詳細に説明する。
図４は図２のＡ領域を拡大示した図面である。図５は図４のＩＩ－ＩＩ’線に沿って切断した断面である。図６は図５のＢ領域を拡大示した図面である。
図４乃至図６を参照すれば、本発明の実施形態に係るイメージセンサーは光電変換層１０、ゲート電極ＴＧ、ＲＧ、ＳＧ、ＡＧ、第１配線層２０、及び光透過層３０を含むことができる。光電変換層１０は第１基板１００、画素分離パターン１５０、及び素子分離パターン１０３を含むことができる。
第１基板１００は互いに対向する第１面１００ａ（又は前面）及び第２面１００ｂ（又は後面）を有することができる。光は第１基板１００の第２面１００ｂへ入射されることができる。第１配線層２０は第１基板１００の第１面１００ａ上に配置されることができ、光透過層３０は第１基板１００の第２面１００ｂ上に配置されることができる。基板１００は半導体基板又はＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板である。半導体基板は、例えばシリコン基板、ゲルマニウム基板、又はシリコン－ゲルマニウム基板を含むことができる。第１基板１００は第１導電型の不純物を含むことができる。例えば、第１導電型の不純物はアルミニウム（Ａｌ）、ホウ素（Ｂ）、インジウム（Ｉｎ）、及び／又はガリウム（Ｇａ）のようなｐ型不純物を含むことができる。
第１基板１００は画素分離パターン１５０によって定義された複数の単位画素領域ＰＸを含むことができる。複数の単位画素領域ＰＸは、互いに交差する第１の方向Ｄ１及び第２方向Ｄ２に沿ってマトリックス形状に配列されることができる。第１基板１００は光電変換領域１１０を含むことができる。光電変換領域１１０が第１基板１００内で前記単位画素領域ＰＸ内に各々提供されることができる。光電変換領域１１０は図１の光電変換領域ＰＤと同一の機能及び役割を遂行することができる。光電変換領域１１０は第１基板１００内に第２導電型の不純物でドーピングされた領域である。第２導電型の不純物は第１導電型の不純物と反対である導電型を有することができる。第２導電型の不純物はリン、ヒ素、ビスマス、及び／又はアンチモンのようなｎ型不純物を含むことができる。光電変換領域１１０は第１基板１００の第１面１００ａと隣接することができる。より具体的に、光電変換領域１１０は第２面１００ｂより第１面１００ａにさらに近く配置されることができる。一例として、各々の光電変換領域１１０は、第１面１００ａに隣接する第１領域と第２面１００ｂに隣接する第２領域を含むことができる。光電変換領域１１０の前記第１領域と前記第２領域との間に不純物濃度の差を有することができる。したがって、光電変換領域１１０は第１基板１００の第１面１００ａと第２面１００ｂとの間でポテンシャル勾配を有することができる。他の例として、光電変換領域１１０は第１基板１００の第１面１００ａと第２面１００ｂとの間でポテンシャル勾配を有しないこともあり得る。
第１基板１００と光電変換領域１１０はフォトダイオードを構成することができる。即ち、第１導電型の第１基板１００と第２導電型の光電変換領域１１０のｐ－ｎ接合（ｐ－ｎ ｊｕｎｃｔｉｏｎ）によってフォトダイオードが構成されることができる。フォトダイオードを構成する光電変換領域１１０は、入射光の強さに比例して光電荷を生成及び蓄積することができる。
図５のように、画素分離パターン１５０が第１基板１００内に提供され、単位画素領域ＰＸを定義することができる。例えば、画素分離パターン１５０は第１基板１００の単位画素領域ＰＸの間に提供されることができる。平面の観点で、画素分離パターン１５０は格子構造を有することができる。平面の観点で、画素分離パターン１５０は単位画素領域ＰＸの各々を完全に囲むことができる。画素分離パターン１５０は第１トレンチＴＲ１内に提供されることができ、第１トレンチＴＲ１は第１基板１００の第１面１００ａからリセス（recessed）されることができる。画素分離パターン１５０は第１基板１００の第１面１００ａから第２面１００ｂに向かって延長されることができる。画素分離パターン１５０は深い素子分離（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）膜である。画素分離パターン１５０は第１基板１００を貫通することができる。画素分離パターン１５０の垂直高さは第１基板１００の垂直厚さと実質的に同一であることができる。一例として、画素分離パターン１５０の幅は第１基板１００の第１面１００ａから第２面１００ｂへ行くほど、だんだん減少することができる。画素分離パターン１５０のより具体的な説明は後述する。
素子分離パターン１０３が第１基板１００内に提供されることができる。例えば、素子分離パターン１０３は第２トレンチＴＲ２内に提供されることができ、第２トレンチＴＲ２は第１基板１００の第１面１００ａからリセスされることができる。素子分離パターン１０３は浅い素子分離ＳＴＩ膜である。素子分離パターン１０３は第１活性パターンＡＣＴ１、第２活性パターンＡＣＴ２及び第３活性パターンＡＣＴ３を定義することができる。素子分離パターン１０３の下面は第１基板１００内に提供されることができる。素子分離パターン１０３の下面のレベルは第１レベルｌｖ１である。素子分離パターン１０３の幅は第１基板１００の第１面１００ａから第２面１００ｂへ行くほど、だんだん減少することができる。素子分離パターン１０３の下面は光電変換領域１１０と垂直に離隔されることができる。画素分離パターン１５０は素子分離パターン１０３の一部と重畳されることができる。素子分離パターン１０３の少なくとも一部は画素分離パターン１５０の上部側壁上に配置され、画素分離パターン１５０の上部側壁と連結されることができる。素子分離パターン１０３の側壁と下面及び画素分離パターン１５０の側壁は階段型構造を有することができる。素子分離パターン１０３の深さは画素分離パターン１５０の深さより小さくすることができる。素子絶縁パターン１０３は、例えばシリコン酸化物、シリコン窒化物、及び／又はシリコン酸窒化物を含むことができる。
各々の単位画素領域ＰＸは、素子分離パターン１０３によって定義される第１活性パターンＡＣＴ１を含むことができる。第１活性パターンＡＣＴ１は‘Ｌ’字形状の平面形状を有することができる。各々の単位画素領域ＰＸは第２活性パターンＡＣＴ２又は第３活性パターンＡＣＴ３を含むことができる。第２活性パターンＡＣＴ２及び第３活性パターンＡＣＴ３は素子分離パターン１０３によって定義されることができる。平面の観点で、第２及び第３活性パターンＡＣＴ２、ＡＣＴ３の各々は各々の単位画素領域ＰＸの縁領域に配置されることができる。各々の第２及び第３活性パターンＡＣＴ２、ＡＣＴ３は第２方向Ｄ２に延長されるライン形状を有することができる。しかし、第１乃至第３活性パターンＡＣＴ１、ＡＣＴ２、ＡＣＴ３の平面形状が図４に示した形状に限定されることはなく、多様に変更されることができる。
先に図１を参照して説明した伝送トランジスタＴＸ、ソースフォロワートランジスタＳＸ、リセットトランジスタＲＸ、及び選択トランジスタＡＸが第１基板１００の第１面１００ａ上に提供されることができる。伝送トランジスタＴＸが単位画素領域ＰＸの各々の第１活性パターンＡＣＴ１上に提供されることができる。伝送トランジスタＴＸは光電変換領域１１０と電気的に連結されることができる。伝送トランジスタＴＸは、第１活性パターンＡＣＴ１上の伝送ゲートＴＧ及びフローティング拡散領域ＦＤを含むことができる。伝送ゲートＴＧは第１基板１００内に挿入された下部部分と、前記下部部分と連結され、第１基板１００の第１面１００ａ上に突出される上部部分を含むことができる。伝送ゲートＴＧと第１基板１００との間にゲート誘電膜ＧＩが介在されることができる。フローティング拡散領域ＦＤは伝送ゲートＴＧの一側の第１活性パターンＡＣＴ１内に位置することができる。フローティング拡散領域ＦＤは第１基板１００と反対である第２導電型（例えば、ｎ型）を有することができる。
ゲート電極ＴＧ、ＡＧ、ＳＧ、ＲＧが第１基板１００の第１面１００ａ上に提供されることができる。ゲート電極ＴＧ、ＡＧ、ＳＧ、ＲＧは伝送ゲートＴＧ、選択ゲートＡＧ、ソースフォロワーゲートＳＧ、及びリセットゲートＲＧを含むことができる。ソースフォロワートランジスタＳＸ及び選択トランジスタＡＸが単位画素領域ＰＸの第２活性パターンＡＣＴ２上に提供されることができる。ソースフォロワートランジスタＳＸは第２活性パターンＡＣＴ２上のソースフォロワーゲートＳＧを含むことができ、選択トランジスタＡＸは選択ゲートＡＧを含むことができる。単位画素領域ＰＸの第３活性パターンＡＣＴ３上にリセットトランジスタＲＸが提供されることができる。リセットトランジスタＲＸは第３活性パターンＡＣＴ３上のリセットゲートＲＧを含むことができる。図示されなかったが、一実施形態によれば、第３活性パターンＡＣＴ３上にデュアルコンバージョントランジスタがさらに提供されることができる。デュアルコンバージョントランジスタはデュアルコンバージョンゲートを含むことができる。伝送ゲートＴＧ、選択ゲートＡＧ、ソースフォロワーゲートＳＧ、及びリセットゲートＲＧの各々と第１基板１００との間にゲート誘電膜ＧＩが介在されることができる。
第１配線層２０は配線絶縁層２２１、２２２、配線２１２、２１３、及びビア２１５を含むことができる。配線絶縁層２２１、２２２は第１配線絶縁層２２１及び第２配線絶縁層２２２を含むことができる。第１配線絶縁層２２１は第１基板１００の第１面１００ａを覆うことができる。第１配線絶縁層２２１は配線２１２、２１３及び第１基板１００の第１面１００ａの間に提供されて、ゲート電極ＴＧ、ＡＧ、ＳＧ、ＲＧを覆うことができる。第２配線絶縁層２２２は第１配線絶縁層２２１上に積層されることができる。第１及び第２配線絶縁層２１２、２２２は非導電性物質を含むことができる。例えば、第１及び第２配線絶縁層２１２、２２２はシリコン酸化物、シリコン窒化物、及び／又はシリコン酸化窒化物のようなシリコン系絶縁材料を含むことができる。
配線２１２、２１３が第１配線絶縁層２２１上に提供されることができる。より具体的に配線２１２、２１３は第１基板１００の第１面１００ａ上に積層された第２配線絶縁層２２２内に配置されることができる。配線２１２、２１３はビア２１５を通じて伝送トランジスタＴＸ、ソースフォロワートランジスタＳＸ、リセットトランジスタＲＸ、及び選択トランジスタＡＸと垂直に連結されることができる。光電変換領域１１０で変換された電気的信号は第１配線層２０で信号処理されることができる。本発明の実施形態で、配線２１２、２１３の配列は光電変換領域１１０の配列と関わらず、配置されることができる。即ち、配線２１２、２１３は光電変換領域１１０の上部を横切ることができる。配線２１２、２１３は第１配線２１２及び第２配線２１３を含むことができる。第１乃至第２配線２１２、２１３及びビア２１５は金属物質、銅（Ｃｕ）又はタングステン（Ｗ）を含むことができる。
光透過層３０はカラーフィルター３０３及びマイクロレンズ３０７を含むことができる。光透過層３０は外部から入射される光を集光及びフィルタリングして、光を光電変換層１０に提供することができる。
具体的に、第１基板１００の第２面１００ｂ上にカラーフィルター３０３及びマイクロレンズ３０７が提供されることができる。カラーフィルター３０３が単位画素領域ＰＸ上に各々配置されることができる。マイクロレンズ３０７がカラーフィルター３０３上に各々配置されることができる。第１基板１００の第２面１００ｂとカラーフィルター３０３との間に背面絶縁膜１３２及び第１補助絶縁膜１３４、１３６が配置されることができる。背面絶縁膜１３２は第１基板１００の第２面１００ｂを覆うことができる。背面絶縁膜１３２は第１基板１００の第２面１００ｂと接触することができる。背面絶縁膜１３２は一例として、下部反射防止（ｂｏｔｔｏｍ ａｎｔｉｒｅｆｌｅｃｔｉｖｅ ｃｏａｔｉｎｇ、以下、ＢＡＲＣ）層、固定電荷層、接着層、及び保護層の中の少なくとも１つを含むことができる。背面絶縁膜１３２が下部反射防止層として機能する場合、第１基板１００の第２面１００ｂへ入射される光が光電変換領域１１０に円滑に到達できるように光の反射を防止することができる。背面絶縁膜１３２及び第１補助絶縁膜１３４、１３６は金属酸化物（例えば、アルミニウム酸化物又はハフニウム酸化物）又はシリコン系絶縁物質（例えば、シリコン酸化物又はシリコン窒化物）を含むことができる。カラーフィルター３０３とマイクロレンズ３０７との間に第２補助絶縁膜３０５が配置されることができる。
カラーフィルター３０３は原色カラーフィルター（Ｐｒｉｍａｒｙ Ｃｏｌｏｒ Ｆｉｌｔｅｒ）を含むことができる。カラーフィルター３０３は互いに異なる色を有する第１乃至第３カラーフィルターを含むことができる。一例として、第１乃至第３カラーフィルターは各々緑色、赤色及び青色のカラーフィルターを含むことができる。第１乃至第３カラーフィルターはベイヤーパターン（ｂａｙｅｒ ｐａｔｔｅｒｎ）方式に配列されることができる。他の例として、第１乃至第３カラーフィルターはシアン（ｃｙａｎ）、マゼンタ（ｍａｇｅｎｔａ）又は黄色（ｙｅｌｌｏｗ）等のような他のカラーを含んでもよい。グリッドパターンＧＲａがカラーフィルターＣＦの間に介在されることができる。
マイクロレンズ３０７はカラーフィルター３０３の下面上に各々配置されることができる。マイクロレンズ３０７は光電変換領域１１０と各々垂直にオーバーラップされることができる。マイクロレンズ３０７は図示されたものと異なりに、互いに連結されることができる。マイクロレンズ３０７は透明で、光を透過させることができる。マイクロレンズ３０７は単位画素領域ＰＸに入射される光を集光させるように膨らんでいる形状を有することができる。マイクロレンズ３０７は有機物質を含むことができる。例えば、マイクロレンズ３０７はフォトレジスト物質又は熱硬化性樹脂を含むことができる。
イメージセンサーは保護膜１３７をさらに含むことができる。保護膜１３７は第１補助絶縁膜１３６とカラーフィルター３０３との間及びグリットパターンＧＲａとカラーフィルター３０３との間に介在されることができる。保護膜１３７は高誘電物質のような絶縁材料を含むことができる。例えば、保護膜１３７はアルミニウム酸化物又はハフニウム酸化物を含むことができる。
以下、図５及び図６を参照して、画素分離パターン１５０に関してより詳細に説明する。
図５及び図６を参照すれば、第１基板１００は単位画素領域ＰＸを定義する第１トレンチＴＲ１を有することができる。平面の観点で、第１トレンチＴＲ１は格子構造を有することができる。画素分離パターン１５０が第１トレンチＴＲ１の内部に提供されて第１トレンチＴＲ１の内部を満たすことができる。画素分離パターン１５０は素子分離パターン１０３を貫通することができる。
画素分離パターン１５０は第１絶縁膜１５１、半導体パターンＣＰ、及びキャッピングパターン１５７を含むことができる。半導体パターンＣＰは第１半導体パターン１５３及び第２半導体パターン１５５を含むことができる。第１絶縁膜１５１は第１トレンチＴＲ１の内側壁を覆うことができる。半導体パターンＣＰ及びキャッピングパターン１５７が第１トレンチＴＲ１を満たすことができる。例えば、キャッピングパターン１５７が第１トレンチＴＲ１の上部を満たすことができる。半導体パターンＣＰが第１トレンチＴＲ１の前記上部を除いた残りの部分を満たすことができる。
第１絶縁膜１５１が第１トレンチＴＲ１の内壁上に提供されることができる。第１絶縁膜１５１は第１トレンチＴＲ１の内壁をコンフォーマルに覆うことができる。第１絶縁膜１５１の第２方向Ｄ２への厚さは実質的に一定である。例えば、前記厚さは３０Å（オングストローム）以上３５０Å以下である。第１絶縁膜１５１は断面の観点で互いに対向する内側面を有することができる。前記内側面は第１トレンチＴＲ１の内側壁と平行であることができる。第１絶縁膜１５１は第１基板１００の第１面１００ａから第２面１００ｂに延長されることができる。第１絶縁膜１５１は、平面の観点で、光電変換領域１１０の各々を囲むことができる。第１絶縁膜１５１は半導体パターンＣＰと第１基板１００との間及びキャッピングパターン１５７と第１基板１００との間に介在されることができる。図示されなかったが、第１絶縁膜１５１上に複数の酸化膜がさらに提供されることができる。第１絶縁膜１５１によって半導体パターンＣＰが第１基板１００から離隔されることができる。第１絶縁膜１５１によって半導体パターンＣＰが第１基板１００から絶縁されることができる。第１絶縁膜１５１は非導電性物質を含むことができる。一例として、第１絶縁膜１５１はシリコン酸化膜、シリコン酸化窒化膜、又はシリコン窒化膜を含むことができる。
半導体パターンＣＰは第１半導体パターン１５３及び第２半導体パターン１５５を含むことができる。第１半導体パターン１５３が第１絶縁膜１５１上に提供されることができる。第１半導体パターン１５３は第１絶縁膜１５１の一部分をコンフォーマルに覆うことができる。第１半導体パターン１５３は第１絶縁膜１５１の上部を覆わなくともよい。したがって、第１絶縁膜１５１の上部が第１半導体パターン１５３によって第２半導体パターン１５５及びキャッピングパターン１５７に露出されることができる。第１半導体パターン１５３及び第２半導体パターン１５５は多結晶シリコンを含むことができる。一例として、第１半導体パターン１５３及び第２半導体パターン１５５は不純物を含む多結晶シリコンを含むことができる。第１半導体パターン１５３はｎ型又はｐ型の不純物でドーピングされた多結晶シリコンを含むことができる。他の例として、第１半導体パターン１５３及び第２半導体パターン１５５は不純物を含まない多結晶シリコンを含むことができる。その他の例として、第１半導体パターン１５３は不純物を含む多結晶シリコンであり、第２半導体パターン１５５は不純物を含まない多結晶シリコンである。
図６のように、第１半導体パターン１５３が第１トレンチＴＲ１内の第１絶縁膜１５１上に提供されることができる。第１半導体パターン１５３は第２半導体パターン１５５及び第１絶縁膜１５１の間に介在されることができる。第１半導体パターン１５３は第１絶縁膜１５１によって第１基板１００と離隔されることができる。したがって、イメージセンサー動作の時、第１半導体パターン１５３が第１基板１００と電気的に分離されることができる。第１半導体パターン１５３は結晶質半導体物質、不純物でドーピングされた多結晶シリコンである。前記不純物はｎ型又はｐ型不純物を含み、例えば、ボロン（Ｂ）を含むことができる。他の例として、第１半導体パターン１５３はドーピングされない（ｕｎ－ｄｏｐｅｄ）多結晶シリコンを含むことができる。“ドーピングされない”の用語は意図的なドーピング工程を遂行しないことを意味することができる。第１半導体パターン１５３は側面部１５３Ｌ、１５３Ｒ及び底部１５３Ｕを含むことができる。側面部１５３Ｌ、１５３Ｒは底部１５３Ｕ上に提供され底部１５３Ｕと連結されることができる。側面部１５３Ｌ、１５３Ｒは底部１５３Ｕより第１基板１００の第１面１００ａに隣接するように配置されることができる。断面の観点で、側面部１５３Ｌ、１５３Ｒは互いに対向する第１側面部１５３Ｌ及び第２側面部１５３Ｒを含むことができる。第１側面部１５３Ｌ及び第２側面部１５３Ｒは互いに対向し、対称である。第１側面部１５３Ｌの第２方向Ｄ２への厚さｗ３及び第２側面部１５３Ｒの第２方向Ｄ２への厚さｗ３は第１面１００ａと近くなるほど、減少することができる。基板１００の第１面１００ａと隣接する第１側面部１５３Ｌの厚さｗ３は基板１００の第２面１００ｂに隣接する第１側面部１５３Ｒの厚さｗ３より小さくすることができる。例えば、前記厚さｗ３は１０Å以上５００Å以下である。第１側面部１５３Ｌの第１内側面１５３ａ及び第２側面部１５３Ｒの第２内側面１５３ｃは第２半導体パターン１５５と接触することができる。第１内側面１５３ａ及び第２内側面１５３ｃは第１絶縁膜１５１の内側面と平行でなくともよい。第１内側面１５３ａと第２内側面１５３ｃの第２方向Ｄ２への離隔距離ｗ２は第１基板１００の第２面１００ｂと隣接するほど、小さくなることができる。即ち、第１側面部１５３Ｌ及び第２側面部１５３Ｒの間の第２方向Ｄ２への離隔距離が第１基板１００の第２面１００ｂと隣接するほど、小さくなることができる。
第１半導体パターン１５３の底部１５３Ｕが背面絶縁膜１３２及び第１絶縁膜１５１上に提供されることができる。第１半導体パターン１５３の底部１５３Ｕは第１側面部１５３Ｌ、１５３Ｒと連結されてその境界が区分されない。底部１５３Ｕは側面部１５３Ｌ、１５３Ｒより第２面１００ｂに隣接するように配置されることができる。底部１５３Ｕは第１トレンチＴＲ１の内で第２面１００ｂと隣接する部分を満たすことができる。底部１５３Ｕの下面１５３ｂは第１半導体パターン１５３の下面１５３ｂである。底部１５３Ｕの下面１５３ｂは第１基板１００の第２面１００ｂと同一レベルに提供されることができる。
実施形態によれば、第１半導体パターン１５３の最上部のレベルは第３レベルｌｖ３である。第１半導体パターン１５３の高さＨ１は第１基板１００の第２面１００ｂから前記第３レベルｌｖ３までの第３方向Ｄ３への離隔距離である。第３レベルｌｖ３は第２半導体パターン１５５の上面より低いレベルに提供されることができる。第１半導体パターン１５３の底部１５３Ｕの第１基板１００の第２面１００ｂからの高さＨ２は第２半導体パターン１５３の第１基板１００の第２面１００ｂからの離隔距離Ｈ２と同一であることができる。底部１５３Ｕの高さＨ２は０．１ｕｍ（マイクロメートル）以上２．５ｕｍ以下である。第１半導体パターン１５３の高さＨ１に対する底部１５３Ｕの高さＨ２の比は０．１以上０．５以下である。
第２半導体パターン１５５が第１トレンチＴＲ１内で、第１半導体パターン１５３及び第１絶縁膜１５１上に提供されることができる。第２半導体パターン１５５は第１絶縁膜１５１を介して第１基板１００と離隔されて配置されることができる。第２半導体パターン１５５は第１半導体パターン１５３の底部１５３Ｕを介して背面絶縁膜１３２と垂直に離隔されて配置されることができる。したがって、第２半導体パターン１５５は背面絶縁膜と接触しないことがあり得る。第２半導体パターン１５５は第１半導体パターン１５３の内側面１５３ａ、１５３ｃと第１半導体パターン１５３によって露出された第１絶縁膜１５１の上部を覆うことができる。第２半導体パターン１５５はｎ型又はｐ型の不純物を含む多結晶シリコン及び不純物を含まない多結晶シリコンの中のいずれか１つを含むことができる。第２半導体パターン１５５は第１部分１５５Ｔ及び第２部分１５５Ｕを含むことができる。第１部分１５５Ｔは第２半導体パターン１５５の上部であり、第２部分１５５Ｕは第２半導体パターン１５５の下部である。第１部分１５５Ｔは第２部分１５５Ｕより第１基板１００の第１面１００ａと隣接することができる。第１部分１５５Ｔは第１半導体パターン１５３の側面部１５３Ｌ、１５３Ｒより高いレベルに配置されることができる。第１部分１５５Ｔの上面はキャッピングパターン１５７と接触することができる。第１部分１５５Ｔの上面のレベルは第２レベルｌｖ２である。第１部分１５５Ｔの第２方向Ｄ２への幅ｗ１は第２部分１５５Ｕの第２方向Ｄ２への幅より大きくすることができる。
第２部分１５５Ｕは第１半導体パターン１５３の第１内側面１５３ａ及び第２内側面１５３ｃの間に介在されて、第１基板１００の第２面１００ｂに向かって延長されることができる。第２部分１５５Ｕは第１部分１５５Ｔと連結されて境界が区分されない。第２部分１５５Ｕは第１半導体パターン１５３の側面部１５３Ｌ、１５３Ｒを介して第１絶縁膜１５１と離隔されることができる。第２部分１５５Ｕは第１半導体パターン１５３の側面部で囲まれることがきる。第２部分１５５Ｕは第１半導体パターン１５３の第１内側面１５３ａ及び第２内側面１５３ｃと接触することができる。第２部分１５５Ｕは前記第１内側面１５３ａ及び第２内側面１５３ｃの間を満たすことができる。第２部分１５５Ｕの第２方向Ｄ２への幅ｗ２は第１基板１００の第２面１００ｂと隣接するほど、小さくなることができる。第２部分１５５Ｕの第２方向Ｄ２への幅ｗ２は第１半導体パターン１５３の第１内側面１５３ａと第２内側面１５３ｃの第２方向Ｄ２への離隔距離ｗ２と同一であることができる。第２部分１５５Ｕの最下部は第２半導体パターン１５５の最下部である。第２部分１５５Ｕの最下部は第１基板１００の第２面１００ｂより高いレベルに提供されることができる。第２部分１５５Ｕの最下部のレベルは第４レベルｌｖ４である。
キャッピングパターン１５７が第１半導体パターン１５３及び第２半導体パターン１５５上に提供されることができる。キャッピングパターン１５７は第２半導体パターン１５５と接触し、第１半導体パターン１５３と接触しない。キャッピングパターン１５７は第１基板１００の第１面１００ａに隣接するように配置されることができる。キャッピングパターン１５７の上面は第１基板１００の第１面１００ａと共面（ｃｏｐｌａｎａｒ）をなすことができる。キャッピングパターン１５７の下面は第２半導体パターン１５３の上面と実質的に同一であることができる。キャッピングパターン１５７は非導電性物質を含むことができる。一例として、キャッピングパターン１５７はシリコン系絶縁物質（例えば、シリコン窒化物、シリコン酸化物、及び／又はシリコン酸化窒化物）及び／又は高誘電物質（例えば、ハフニウム酸化物及び／又はアルミニウム酸化物）を含むことができる。したがって、画素分離パターン１５０は単位画素領域ＰＸの各々に入射される入射光によって生成された光電荷がランダムドリフト（ｒａｎｄｏｍ ｄｒｉｆｔ）によって隣接する単位画素領域ＰＸに入射されることを防止することができる。即ち、画素分離パターン１５０は単位画素領域ＰＸの間のクロストーク（ｃｒｏｓｓｔａｌｋ）現象を防止することができる。
図７は実施形態に係るイメージセンサーの画素アレイ領域を示した断面図であって、図４のＩＩ－ＩＩ’線に沿って切断した断面に対応する。図８は図７のＣ領域を拡大示した図面である。以下、先に説明した内容と重複される範囲で説明を省略し、相違点に対してより詳細に述べる。
図７及び図８を参照すれば、実施形態に係るイメージセンサーは光電変換層１０、ゲート電極ＴＧ、ＲＧ、ＳＧ、ＡＧ、第１配線層２０、及び光透過層３０を含むことができる。光電変換層１０は第１基板１００、画素分離パターン１５０、及び素子分離パターン１０３を含むことができる。第１基板１００、素子分離パターン１０３、ゲート電極ＴＧ、ＲＧ、ＳＧ、ＡＧ、第１配線層２０、及び光透過層３０は図２乃至図６で説明した内容と実質的に同一であることができる。
画素分離パターン１５０が第１トレンチＴＲ１内に提供されることができる。画素分離パターン１５０は第１絶縁膜１５１、半導体パターンＣＰ、及びキャッピングパターン１５７を含むことができる。半導体パターンＣＰは第１半導体パターン１５３及び第２半導体パターン１５５を含むことができる。第１絶縁膜１５１は図５及び図６で述べた内容と実質的に同一であることができる。
第１半導体パターン１５３が第１トレンチＴＲ１内の第１絶縁膜１５１上に提供されることができる。第１半導体パターン１５３は側面部１５３Ｌ、１５３Ｒ及び底部１５３Ｕを含むことができる。側面部１５３Ｌ、１５３Ｒは底部１５３Ｕ上に提供され、底部１５３Ｕと連結されることができる。側面部１５３Ｌ、１５３Ｒは底部１５３Ｕより第１基板１００の第１面１００ａに隣接するように配置されることができる。断面の観点で、側面部１５３Ｌ、１５３Ｒは互いに対向する第１側面部１５３Ｌ及び第２側面部１５３Ｒを含むことができる。第１側面部１５３Ｌ及び第２側面部１５３Ｒは互いに対向し、対称である。第１半導体パターン１５３の最上部のレベルは第３レベルｌｖ３である。素子分離パターン１０３の下面のレベルは第１レベルｌｖ１である。第２半導体パターン１５５の上面１５５ａのレベルは第２レベルｌｖ２である。前記第３レベルｌｖ３は第１レベルｌｖ１より高い。第２レベルｌｖ２は第１レベルｌｖ１及び第３レベルｌｖ３の間に提供されることができる。より具体的に、第１半導体パターン１５３の側面部１５３Ｌ、１５３Ｒが第１基板１００の第１面１００ａに向かって延長されて、第１半導体パターン１５３の最上部が素子分離パターン１０３の下面より高いレベルに提供されることができる。図示されなかったが、前記第３レベルｌｖ３は第１レベルｌｖ１及び第２レベルｌｖ２の間に提供されることができる。
第２半導体パターン１５５が第１半導体パターン１５３の第１内側面１５３ａ及び第２内側面１５３ｃの間を満たすことができる。第２半導体パターン１５５の上面１５５ａが前記第３レベルｌｖ３より低いレベルに提供されることができる。第２半導体パターン１５５の第２方向Ｄ２への幅ｗ２は第１基板１００の第２面１００ｂと隣接するほど、小さくなることができる。したがって、断面の観点で第２半導体パターン１５５は下に鋭い逆三角形の形状である。第２半導体パターン１５５の最下部のレベルｌｖ４は第１基板１００の第２面１００ｂより高いレベルに提供されることができる。第２半導体パターン１５５は第１半導体パターン１５５の底部１５５Ｕを介して背面絶縁膜１３２と離隔されて配置されることができる。したがって、第２半導体パターン１５５は背面絶縁膜と接触しない。
キャッピングパターン１５７が第１半導体パターン１５３及び第２半導体パターン１５５上に提供されることができる。キャッピングパターン１５７が第１半導体パターン１５３の第１内側面１５３ａ及び第２内側面１５３ｃの間に延長されて第２半導体パターン１５５の上面１５５ａと接触することができる。キャッピングパターン１５７は第２半導体パターン１５５の上面１５５ａを超えて延長された第１半導体パターン１５３の第１内側面１５３ａの一部及び第２内側面１５３ｃの一部と接触することができる。キャッピングパターン１５７の上面１５７ａは第１基板１００の第１面１００ａと共面をなすことができる。キャッピングパターン１５７は非導電性物質を含むことができる。一例として、キャッピングパターン１５７はシリコン系絶縁物質（例えば、シリコン窒化物、シリコン酸化物、及び／又はシリコン酸化窒化物）及び／又は高誘電物質（例えば、ハフニウム酸化物及び／又はアルミニウム酸化物）を含むことができる。
図９は実施形態に係るイメージセンサーの画素アレイ領域を示した断面図であって、図４のＩＩ－ＩＩ’線に沿って切断した断面に対応する。図１０は図９のＤ領域を拡大示した図面である。以下、先に説明した内容と重複される範囲で説明を省略し、相違点に対してより詳細に述べる。
図９及び図１０を参照すれば、実施形態に係るイメージセンサーは光電変換層１０、ゲート電極ＴＧ、ＲＧ、ＳＧ、ＡＧ、第１配線層２０、及び光透過層３０を含むことができる。光電変換層１０は第１基板１００、画素分離パターン１５０、及び素子分離パターン１０３を含むことができる。第１基板１００、素子分離パターン１０３、ゲート電極ＴＧ、ＲＧ、ＳＧ、ＡＧ、第１配線層２０、及び光透過層３０は図２乃至図６で説明した内容と実質的に同一であることができる。
画素分離パターン１５０が第１トレンチＴＲ１内に提供されることができる。画素分離パターン１５０は第１絶縁膜１５１、半導体パターンＣＰ、及びキャッピングパターン１５７を含むことができる。半導体パターンＣＰは第１半導体パターン１５３及び第２半導体パターン１５５を含むことができる。第１絶縁膜１５１は図５及び図６で述べた内容と実質的に同一であることができる。
第１半導体パターン１５３が第１トレンチＴＲ１内の第１絶縁膜１５１上に提供されることができる。実施形態によれば、第１半導体パターン１５３は底部を含まないことがあり得る。したがって、第１半導体パターン１５３は平面の観点で、光電変換領域１１０を囲む形態である断面の観点で第１半導体パターン１５３は互いに離隔された第１側面部１５３Ｌ、及び第２側面部１５３Ｒを含むことができる。第１側面部１５３Ｌの第１内側面１５３ａと第２側面部１５３Ｒの第２内側面１５３ｃとの間の第２方向Ｄ２への離隔距離ｗ２は第１基板１００の第２面１００ｂと隣接するほど、小さくなることができる。第１側面部１５３Ｌ、及び第２側面部１５３Ｒは互いに対称の形状である。第１側面部１５３Ｌの第２方向Ｄ２への厚さｗ３は第１基板１００の第１面１００ａと隣接するほど、小さくなることができる。例えば、基板１００の第１面１００ａと隣接する第１側面部１５３Ｌの厚さｗ３は基板１００の第２面１００ｂに隣接する第１側面部１５３Ｒの厚さｗ３より小さくすることができる。第１半導体パターン１５３は不純物を含む多結晶シリコンである。例えば、前記不純物はｎ型又はｐ型不純物を含み、例えば、ボロン（Ｂ）を含むことができる。
第２半導体パターン１５５が第１トレンチＴＲ１内で、第１半導体パターン１５３及び第１絶縁膜１５１上に提供されることができる。第２半導体パターン１５５はｎ型又はｐ型の不純物を含む多結晶シリコン及び不純物を含まない多結晶シリコンの中のいずれか１つを含むことができる。第２半導体パターン１５５は第１絶縁膜１５１を介して第１基板１００と離隔されて配置されることができる。第２半導体パターン１５５が第１半導体パターン１５３の第１内側面１５３ａ、及び第２内側面１５３ｃの間に延長されて背面絶縁膜１３２と接触することができる。第２半導体パターン１５５は第１部分１５５Ｔ及び第２部分１５５Ｕを含むことができる。第１部分１５５Ｔの第２方向Ｄ２への幅ｗ１は第２部分１５５Ｕの第２方向Ｄ２への幅より大きくすることができる。第１部分１５５Ｔは第２半導体パターン１５５の上部であり、第２部分１５５Ｕは第２半導体パターン１５５の下部である。第１部分１５５Ｔは第２部分１５５Ｕより第１基板１００の第１面１００ａと隣接することができる。第１部分１５５Ｔは第１半導体パターン１５３の側面部１５３Ｌ、１５３Ｒより高いレベルに配置されることができる。第１部分１５５Ｔの上面はキャッピングパターン１５７と接触することができる。
実施形態によれば、第１半導体パターン１５３の最上部のレベルは第３レベルｌｖ３である。第２半導体パターン１５５の上面１５５ａのレベルは第２レベルｌｖ２である。前記第３レベルｌｖ３は第２レベルｌｖ２より低いレベルに提供されることができる。第１半導体パターン１５３の高さＨ１は第２半導体パターン１５５の高さＨ４より小さくすることができる。第１半導体パターン１５３の下面１５３ｂ、第２半導体パターンの下面１５５ｂ、及び第１基板１００の第２面１００ｂは共面をなすことができる。
キャッピングパターン１５７が第２半導体パターン１５５上に提供されることができる。キャッピングパターン１５７は第２半導体パターン１５５と接触し、第１半導体パターン１５３と接触しない。キャッピングパターン１５７は第１基板１００の第１面１００ａに隣接するように配置されることができる。キャッピングパターン１５７の上面は第１基板１００の第１面１００ａと共面（ｃｏｐｌａｎａｒ）をなすことができる。キャッピングパターン１５７の下面は第２半導体パターン１５３の上面と実質的に同一であることができる。キャッピングパターン１５７は非導電性物質を含むことができる。一例として、キャッピングパターン１５７はシリコン系絶縁物質（例えば、シリコン窒化物、シリコン酸化物、及び／又はシリコン酸化窒化物）及び／又は高誘電物質（例えば、ハフニウム酸化物及び／又はアルミニウム酸化物）を含むことができる。
図１１は実施形態に係るイメージセンサーの画素アレイ領域を示した断面図であって、図４のＩＩ－ＩＩ’線に沿って切断した断面に対応する。図１２は図１１のＥ領域を拡大示した図面である。以下、先に説明した内容と重複される範囲で説明を省略し、相違点に対してより詳細に述べる。
図１１及び図１２を参照すれば、光電変換層１０は第１基板１００、画素分離パターン１５０、及び素子分離パターン１０３を含むことができる。第１基板１００、素子分離パターン１０３、ゲート電極ＴＧ、ＲＧ、ＳＧ、ＡＧ、第１配線層２０、及び光透過層３０は図２乃至図６で説明した内容と実質的に同一であることができる。
画素分離パターン１５０が第１トレンチＴＲ１内に提供されることができる。画素分離パターン１５０は第１絶縁膜１５１、半導体パターンＣＰ、及びキャッピングパターン１５７を含むことができる。半導体パターンＣＰは第１半導体パターン１５３及び第２半導体パターン１５５を含むことができる。第１絶縁膜１５１は図５及び図６で述べた内容と実質的に同一であることができる。
第１半導体パターン１５３が第１トレンチＴＲ１内の第１絶縁膜１５１上に提供されることができる。実施形態によれば、第１半導体パターン１５３は底部を含まない。したがって、第１半導体パターン１５３は平面の観点で、光電変換領域１１０を囲む形状である。断面の観点で第１半導体パターン１５３は互いに離隔された第１側面部１５３Ｌ、及び第２側面部１５３Ｒを含むことができる。第１側面部１５３Ｌの第１内側面１５３ａと第２側面部１５３Ｒの第２内側面１５３ｃとの間の第２方向Ｄ２への離隔距離ｗ２は第１基板１００の第２面１００ｂと隣接するほど、小さくなることができる。第１側面部１５３Ｌ、及び第２側面部１５３Ｒは互いに対称の形状である。第１側面部１５３Ｌの第２方向Ｄ２への厚さｗ３は第１基板１００の第１面１００ａと隣接するほど、小さくなることができる。例えば、基板１００の第１面１００ａと隣接する第１側面部１５３Ｌの厚さｗ３は基板１００の第２面１００ｂに隣接する第１側面部１５３Ｒの厚さｗ３より小さくすることができる。第１半導体パターン１５３は不純物を含む多結晶シリコンである。例えば、前記不純物はｎ型又はｐ型不純物を含み、例えば、ボロン（Ｂ）を含むことができる。
実施形態によれば、第１半導体パターン１５３の最上部のレベルは第３レベルｌｖ３である。素子分離パターン１０３の下面のレベルは第１レベルｌｖ１である。第２半導体パターン１５５の上面１５５ａのレベルは第２レベルｌｖ２である。前記第３レベルｌｖ３は第１レベルｌｖ１及び第２レベルｌｖ２より高い。前記第３レベルｌｖ３は第１基板１００の第１面１００ａ及び素子分離パターン１０３の下面１０３ｂの間に提供されることができる。第２レベルｌｖ２は第１レベルｌｖ１及び第３レベルｌｖ３の間に提供されることができる。より具体的に、第１半導体パターン１５３の側面部１５３Ｌ、１５３Ｒが第１基板１００の第１面１００ａに向かって延長されて、第１半導体パターン１５３の最上部のレベルがｌｖ３素子分離パターン１０３の下面１０３ｂより高いレベルに提供されることができる。キャッピングパターン１３７の高さに対する第２半導体パターンの上面１５５ａから第１半導体パターンの最上部のレベルｌｖ３までの距離の比は０．１以上０．６以下である。図示されなかったが、前記第３レベルｌｖ３は第１レベルｌｖ１及び第２レベルｌｖ２の間に提供されることができる。したがって、第１半導体パターン１５３の高さＨ１は第２半導体パターン１５５の高さＨ４より大きくすることができる。第１半導体パターン１５３の下面１５３ｂ、第２半導体パターンの下面１５５ｂ、及び第１基板１００の第２面１００ｂは共面をなすことができる。
キャッピングパターン１５７が第１半導体パターン１５３及び第２半導体パターン１５５上に提供されることができる。キャッピングパターン１５７が第１半導体パターン１５３の第１内側面１５３ａ及び第２内側面１５３ｃの間に延長されて第２半導体パターン１５５の上面１５５ａと接触することができる。キャッピングパターン１５７は第２半導体パターン１５５の上面１５５ａを超えて延長された第１半導体パターン１５３の第１内側面１５３ａの一部及び第２内側面１５３ｃの一部と接触することができる。キャッピングパターン１５７の上面１５７ａは第１基板１００の第１面１００ａと共面をなすことができる。キャッピングパターン１５７は非導電性物質を含むことができる。一例として、キャッピングパターン１５７はシリコン系絶縁物質（例えば、シリコン窒化物、シリコン酸化物、及び／又はシリコン酸化窒化物）及び／又は高誘電物質（例えば、ハフニウム酸化物及び／又はアルミニウム酸化物）を含むことができる。
図１３乃至図２１は本発明の実施形態に係るイメージセンサーの製造方法を説明するための図面であって、図４のＩＩ－ＩＩ’線に沿って切断した断面に対応する図面である。
図１３を図３と共に参照すれば、互いに対向する第１面１００ａ及び第２面１００ｂを有する第１基板１００が準備されることができる。第１基板１００は画素アレイ領域ＡＲ、光学ブラック領域ＯＢ、及びパッド領域ＰＲを含むことができる。第１基板１００は第１導電型（例えば、ｐ型）の不純物を含むことができる。一例として、第１基板１００は第１導電型バルク（ｂｕｌｋ）シリコン基板上に第１導電型エピタキシャル層が形成された基板である。他の例として、第１基板１００は第１導電型のウェルを含むバルク基板である。
第１基板１００の第１面１００ａ上に第２トレンチＴＲ２を形成することができる。第２トレンチＴＲ２を形成することは第１基板１００の第１面１００ａ上にマスクパターンＭＫを形成すること及びマスクパターンＭＫを利用して第１面１００ａ上に蝕刻（etching）工程を遂行することを含むことができる。
図１４を参照すれば、第１基板１００の第１面１００ａ上に第１トレンチＴＲ１が形成されることができる。第１トレンチＴＲ１を形成する前に半導体第１基板１００の第１面１００ａ上に予備素子分離パターン層１０３ｐが形成されることができる。予備素子分離パターン層１０３ｐは第１基板１００の第１面１００ａ上に蒸着工程を遂行して形成されることができる。予備素子分離パターン層１０３ｐは第２トレンチＴＲ２を完全に満たすことができ、マスクパターンＭＫを覆うことができる。予備素子分離パターン層１０３ｐの上面は第１基板１００の第１面１００ａに比べて高いレベルに形成されることができる。予備素子分離パターン層１０３ｐ上にマスク（図示せず）を形成し、予備素子分離パターン層１０３ｐ及び第１基板１００を異方性蝕刻して第１トレンチＴＲ１を形成することができる。第１トレンチＴＲ１の底面ＴＲ１ｂは第１基板１００の第２面１００ｂより高いレベルに位置することができる。予備素子分離パターン層１０３ｐは、例えばシリコン酸化物、シリコン窒化物、及び／又はシリコン酸窒化物を含むことができる。
図１５を参照すれば、第１トレンチＴＲ１を形成した後、第１トレンチＴＲ１の内側壁をコンフォーマルに覆う第１予備絶縁膜１５１ｐが形成されることができる。第１予備絶縁膜１５１ｐは第１トレンチＴＲ１の内壁及び予備素子分離パターン層１０３ｐの上面を覆うことができる。第１予備絶縁膜１５１ｐは第１トレンチＴＲ１が形成された第１基板１００上に絶縁材料を蒸着して形成されることができる。第１予備絶縁膜１５１ｐは例えば、シリコン酸化物、シリコン窒化物、及び／又はシリコン酸窒化物を含むことができる。
図１６及び図１７を共に参照すれば、第１蒸着工程を遂行して、第１予備半導体パターン層１５３ｐが第１予備絶縁膜１５１ｐ上に形成することができる。第１予備半導体パターン層１５３ｐは第１予備絶縁膜１５１ｐが形成された第１基板１００上に蒸着されることができる。実施形態によれば、前記第１蒸着工程は第１半導体パターン１５３にドーピングする不純物を含むソースガスを使用して遂行されることができる。より具体的に、第１基板１００が第１チャンバー（図示せず）内に準備され、前記ソースガスが第１チャンバー内に注入されることができる。前記ソースガスはシラン（ｓｉｌａｎｅ）系化合物を含む第１ガス及び前記不純物、例えば、ボロン（Ｂ）を含む化合物を含む第２ガスを含むことができる。第２ガスはＢＣｌ３又はＢ２Ｈ６を含むことができる。前記第１ガス及び第２ガスが化学的に反応して、第１予備半導体パターン層１５３ｐが形成されることができる。
実施形態によれば、第１予備半導体パターン層１５３ｐは位置に関わらず、均一な不純物濃度を有することができる。より具体的に、第１基板１００の第２面１００ｂと隣接する第１予備半導体パターン層１５３ｐの不純物濃度は第１基板１００の第１面１００ａと隣接する第１予備半導体パターン層１５３ｐの不純物濃度と実質的に同一であることができる。したがって、後述する第１蝕刻工程によって第１予備半導体パターン層１５３ｐの上部が除去されて第１半導体パターン１５３が形成される場合、第１半導体パターン１５３も位置に関わらず、均一な不純物濃度を有することができる。より詳細には、第１基板１００の第２面１００ｂと隣接する第１半導体パターン１５３の不純物濃度は第１基板１００の第１面１００ａと隣接する第１半導体パターン１５３の不純物濃度と実質的に同一であることができる。
他の実施形態によれば、第１基板１００の第２面１００ｂと隣接する第１予備半導体パターン層１５３ｐの不純物濃度は第１基板１００の第１面１００ａと隣接する第１予備半導体パターン層１５３ｐの不純物濃度より大きくなることができる。したがって、後述する第１蝕刻工程によって第１予備半導体パターン層１５３ｐの上部が除去されて第１半導体パターン１５３が形成される場合、第１半導体パターン１５３の上部及び下部の不純物濃度が異なることができる。より詳細には、第１基板１００の第２面１００ｂと隣接する第１半導体パターン１５３の不純物濃度は第１基板１００の第１面１００ａと隣接する第１半導体パターン１５３の不純物濃度より小さくなることができる。
第１ガス及び第２ガスを含むソースガスを使用して蒸着工程を遂行するのため、別の不純物ドーピング工程が必要としないことがあり得る。したがって、工程段階が短縮されて費用を削減し、工程効率が向上されることができる。第１予備半導体パターン層１５３ｐは第１トレンチＴＲ１の内側壁上の第１予備絶縁膜１５１ｐを覆うことができ、予備素子分離パターン層１０３ｐの上面を覆うことができる。第１予備半導体パターン層１５３ｐは不純物を含む多結晶シリコン又は非晶質シリコンを含むことができる。一方、図示されなかったが、第１蒸着工程が第１トレンチＴＲ１の内部を満たす時まで遂行されることができる。したがって、第１予備半導体パターン層１５３ｐが第１トレンチＴＲ１の内部を全部満たすことができる。
図１７を参照すれば、第１蝕刻工程を遂行して第１半導体パターン１５３を形成することができる。第１蝕刻工程は前記第１チャンバー内にエッチャントガスを注入して遂行することができる。即ち、第１蝕刻工程は前記第１蒸着工程と同一のチャンバー内で遂行されることができる（ｉｎ－ｓｉｔｕｅｔｃｈｉｎｇ）。したがって、工程速度が向上されて、生産効率が増加することができる。前記エッチャントガスは、塩素を含むことができる。したがって、第１予備半導体パターン層１５３ｐの上部が除去されて第１予備絶縁膜１５１ｐの一部が外部に露出されることができる。前記第１蝕刻工程の工程条件を異ならせて、第１半導体パターン１５３の高さを調節することができる。一例として、前記第１蝕刻工程は第１半導体パターン１５３が予備素子分離パターン層１０３ｐの下面より低いレベルに配置される時まで遂行されることができる（図６）。他の例として、前記第１蝕刻工程は第１半導体パターン１５３の最上部が予備素子分離パターン層１０３ｐの下面より高いレベルに配置される時まで遂行されることができる（図８）。第１蒸着工程及び第１蝕刻工程を複数回路進行して第１半導体パターン１５３の形状を調節することができる。一例として、第１蒸着工程及び第１蝕刻工程を複数回路進行して、図６で第１半導体パターン１５３の底部１５３Ｕのような形状を作ることができる。イメージセンサーで、第１基板１００の第２面１００ｂと近くなるほどボイド（ｖｏｉｄ）発生頻度が高い。ボイド（ｖｏｉｄ）はイメージセンサー動作の時、第１半導体パターン１５３に陰の電圧が等しく印加されることを妨害することができる。したがって、本発明の実施形態のように前記底部１５３Ｕを形成する場合、ボイド（ｖｏｉｄ）が形成されることを防止してイメージセンサーの性能及び信頼性が向上されることができる。一方、他の例として第１蒸着工程及び第１蝕刻工程は前記述べた内容に制限されなく、各々異なるチャンバーで遂行されてもよい。図示されなかったが、第１蒸着工程が第１トレンチＴＲ１の内部を満たすまで遂行される場合、第１蝕刻工程で第１予備半導体パターン層１５３ｐの上部のみを除去されることができる。したがって、第１トレンチＴＲ１の内部を満たす第１半導体パターン１５３を形成することができる。この場合、後述する図１８での第２半導体パターン１５５の形成過程が省略され、第１半導体パターン１５３の上に図１９及び図２０での形成方法によって第１半導体パターン１５３の上面上にキャッピングパターン１５７を形成することができる。
他の実施形態によれば、前記第１蒸着工程で不純物を含む第２ガスを省略し、別のドーピング工程を遂行することができる。例えば、不純物を含まない第１予備半導体パターン層１５３ｐを蒸着することができる。第１予備半導体パターン層１５３ｐは不純物を含まない多結晶シリコン又は非晶質シリコンを含むことができる。第１予備半導体パターン層１５３ｐ上に第１蝕刻工程を遂行して第１半導体パターン１５３を形成することができる。第１蝕刻工程は図１６及び図１７で先に述べた内容と実質的に同一であることができる。第１蝕刻工程を遂行した後、第１半導体パターン１５３上にドーピング工程を遂行することができる。
前記ドーピング工程は、ビームラインイオン注入（Ｂｅａｍ ｌｉｎｄ Ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）工程、プラズマドーピング工程（ＰＬＡＤ）、又は気相ドーピング（ＧＰＤ；Ｇａｓ Ｐｈａｓｅ Ｄｏｐｉｎｇ）工程である。プラズマドーピング工程の場合、ソース物質が気体状態に工程チャンバー内に供給されることができる。前記ソース物質をプラズマイオン化した後、基板１００がローディングされる静電チャック（図示せず）に高電圧のバイアスを印加して、イオン化されたソース物質が第１半導体パターン１５３の中に注入されることができる。プラズマドーピング工程によってドーピング工程を遂行する場合、第１半導体パターン１５３は不純物濃度が垂直深さに応じて異なることができる。例えば、第１半導体パターン１５３の上部の不純物濃度が第１半導体パターン１５３の下部の不純物濃度より大きくなることができる。より具体的に、第１基板の第１面１００ａと隣接する第１半導体パターン１５３の不純物濃度は第１基板１００の第２面１００ｂと隣接する第１半導体パターン１５３の不純物濃度より大きくなることができる。プラズマドーフィングはビームラインイオン注入工程に比べて相対的に深い位置にも均一なドーピングを具現化することができ、ドーピング処理速度を向上させることができる。
ビームラインイオン注入工程の場合、第１トレンチＴＲ１の幅が相対的に深く、狭いので、第１半導体パターン１５３上に垂直深さに応じて均一にドーピングすることが難しくなる。したがって、ビームラインイオン注入工程によってドーピング工程を遂行する場合、第１半導体パターン１５３は不純物濃度が垂直深さに応じて異なることができる。例えば、第１半導体パターン１５３の上部の不純物濃度が第１半導体パターン１５３の下部の不純物濃度より大きくなることができる。より具体的に、第１基板の第１面１００ａと隣接する第１半導体パターン１５３の不純物濃度は第１基板１００の第２面１００ｂと隣接する第１半導体パターン１５３の不純物濃度より大きくなることができる。
気相ドーピング工程は不純物を含む物質をガス形態にチャンバー内に注入して遂行されることができる。例えば、前記ガスはＢＣｌ３又はＢ２Ｈ６を含むことができる。気相ドーピング工程の場合、ビームラインイオン注入工程及びプラズマドーピング工程に比べて均一に不純物をドーピングすることができる。例えば、気相ドーピング工程を遂行する場合、第１基板１００の第２面１００ｂと隣接する第１半導体パターン１５３の不純物濃度は第１基板の第１面１００ａと隣接する第１半導体パターン１５３の不純物濃度と実質的に同一であることができる。その後、熱処理工程が遂行されて、第１半導体パターン１５３内の不純物が第２半導体パターン１５５に拡散されることができる。したがって、第１半導体パターン１５３の不純物濃度が第２半導体パターン１５５の不純物濃度より大きくなることができる。
図１８を参照すれば、第２予備半導体パターン層１５５ｐが第１予備絶縁膜１５１ｐ及び第１半導体パターン１５３上に形成されることができる。第２予備半導体パターン層１５５ｐは第１半導体パターン１５３及び第１予備絶縁膜１５１ｐを覆うことができる。第２予備半導体パターン層１５５ｐは第１半導体パターン１５３及び第１予備絶縁膜１５１ｐ上に第２蒸着工程を遂行して形成されることができる。第２予備半導体パターン層１５５ｐは第１トレンチＴＲ１の残りの部分を全部満たすことができる。第２予備半導体パターン層１５５ｐは多結晶シリコン又は非晶質シリコンを含むことができる。
図１９を参照すれば、第２予備半導体パターン層１５５ｐ上に第２蝕刻工程が遂行されて第２半導体パターン１５５が形成されることができる。第２蝕刻工程は、異方性蝕刻工程又は等方性蝕刻工程である。等方性蝕刻工程の場合、湿式蝕刻液を利用して遂行されることができる。例えば、第２予備半導体パターン層１５５ｐが多結晶シリコンを含む場合、フッ酸（ＨＦ）、硝酸（ＨＮＯ３）、及び、酢酸（ＣＨ３ＣＯＯＨ）の混合溶液を利用して第２予備導電半導体パターン１５５ｐを蝕刻することができる。第１基板１００の前面を覆い、第１トレンチＴＲ１の上部を満たす予備キャッピングパターン１５７ｐが形成されることができる。予備キャッピングパターン１５７ｐを形成することは第１基板１００の第１面１００ａ上に蒸着工程を遂行することを含むことができる。予備キャッピングパターン１５７ｐはシリコン酸化物、シリコン窒化物、及び／又はシリコン酸窒化物を含むことができる。
図２０を参照すれば、キャッピングパターン１５７及び素子分離パターン１０３が形成されることができる。キャッピングパターン１５７及び素子分離パターン１０３を形成することは第１基板１００の第１面１００ａ上に平坦化工程を遂行することを含むことができる。一例によれば、マスクパターンＭＫは平坦化工程の後に、除去されることができ、したがって第１基板１００の第１面１００ａの損傷が防止されることができる。
図２１を参照すれば、単位画素領域ＰＸ内に不純物をドーピングして、光電変換領域１１０が各々形成されることができる。光電変換領域１１０は、前記第１導電型（例えば、ｐ型）と異なる第２導電型（例えば、ｎ型）を有することができる。第１基板１００の一部を除去する薄膜化工程を遂行して、第１基板１００の垂直厚さを減少させることができる。薄膜化工程は第１基板１００の第２面１００ｂをグラインディング（ｇｒｉｎｄｉｎｇ）又は研磨（ｐｏｌｉｓｈｉｎｇ）すること及び異方性又は等方性蝕刻することを含むことができる。第１基板１００を薄膜化するために第１基板１００の上下が反転されることができる。グラインディング（ｇｒｉｎｄｉｎｇ）又は研磨（ｐｏｌｉｓｈｉｎｇ）工程によって第１基板１００の一部が除去されることができ、続いて、異方性又は等方性蝕刻工程を遂行して残留する第１基板１００の表面欠陥が除去されることができる。
第１基板１００の第２面１００ｂに対する薄膜化工程を遂行することに応じて第１半導体パターン１５３の下面１５３ｂが露出されることができる。第１半導体パターン１５３の下面１５３ｂは第１基板１００の第２面１００ｂと実質的に同一のレベルに位置することができる。
続いて、単位画素領域ＰＸの各々の第１活性パターンＡＣＴ１上に伝送トランジスタＴＸが形成されることができ、第２活性パターンＡＣＴ２上にソースフォロワートランジスタＳＸ及び選択トランジスタＡＸが形成されることができ、第３活性パターンＡＣＴ３上にリセットトランジスタＲＸが形成されることができる。
具体的に伝送トランジスタＴＸを形成することは、第１活性パターンＡＣＴ１に不純物をドーピングしてフローティング拡散領域ＦＤを形成すること、及び第１活性パターンＡＣＴ１上に伝送ゲートＴＧを形成することを含むことができる。ソースフォロワートランジスタＳＸ及び選択トランジスタＡＸを形成することは、第２活性パターンＡＣＴ２に不純物をドーピングして不純物領域を形成すること、及び第２活性パターンＡＣＴ２上にソースフォロワーゲートＳＧ及び選択ゲートＡＧを形成することを含むことができる。リセットトランジスタＲＸを形成することは、第３活性パターンＡＣＴ３に不純物をドーピングして不純物領域を形成すること、及び第３活性パターンＡＣＴ３上にリセットゲートＲＧを形成することを含むことができる。
図２１を続いて参照すれば、第１基板１００の第１面１００ａ上に第１配線絶縁層２２１が形成されることができる。第１配線絶縁層２２１は基板１００の第１面１００ａ上に形成されたトランジスタＴＸ、ＲＸ、ＳＸ、ＡＸを覆うように形成されることができる。
第１配線絶縁層２２１上に第２配線絶縁層２２２が順次的に形成されることができる。第２配線絶縁層２２２内に各々第１及び第２配線２１２、２１３が形成されることができる。
再び図５を参照すれば、基板１００の第２面１００ｂ上に背面絶縁膜１３２、第１補助絶縁膜１３４、１３６が順次的に形成されることができる。単位画素領域ＰＸ上にカラーフィルター３０３が各々形成されることができる。カラーフィルター３０３上にマイクロレンズ３０７が各々形成されることができる。したがって、図５で説明したイメージセンサーが完成されることができる。
以上、添付された図面を参照して本発明の実施形態態を説明したが、本発明はその技術的思想や必須の特徴を変形しなくとも他の具体的な形態に実施されることもできる。したがって、以上で記述した実施形態はすべての面で例示的なことであり、限定的ではないことと理解しなければならない。
１０ 光電変換層
２０ 第１配線層
３０ 光透過層
１００ 第１基板
１０３ 素子分離パターン
１１０ 光電変換領域
１５０ 画素分離パターン
１０００ センサーチップ
２０００ ロジックチップ
ＡＲ 画素アレイ領域
ＯＢ 光学ブラック領域
ＰＡＤ パッド領域
ＰＸ 単位画素領域

Claims (9)

  1. 互いに対向する第１面及び第２面を有する基板であって、光電変換領域を有する単位画素領域を含む基板と、
    前記基板の前記単位画素領域を定義し、前記基板の第１トレンチ内に配置される半導体パターンであって、第１半導体パターン及び前記第１半導体パターン上に提供される第２半導体パターンを含む半導体パターンと、
    前記基板の前記第２面を覆う背面絶縁膜と、を含み、
    前記第１半導体パターンは、
    前記第１トレンチの内側壁に沿って延長される側面部、及び
    前記側面部と連結され、前記側面部より前記基板の前記第２面と隣接するように配置される底部を含み、
    前記第２半導体パターンは、前記基板の前記第２面に向かって延長されて、前記第１半導体パターンの前記底部を介して前記背面絶縁膜と離隔されて配置され、
    前記第１半導体パターン及び前記第２半導体パターンは、不純物を含む多結晶シリコンを含み、
    前記第１半導体パターンの前記不純物の濃度は、前記第２半導体パターンの前記不純物の濃度より大きい、イメージセンサー。
  2. 互いに対向する第１面及び第２面を有する基板であって、光電変換領域を有する単位画素領域を含む基板と、
    前記基板の前記単位画素領域を定義し、前記基板の第１トレンチ内に配置される半導体パターンであって、第１半導体パターン及び前記第１半導体パターン上に提供される第２半導体パターンを含む半導体パターンと、
    前記基板の前記第２面を覆う背面絶縁膜と、を含み、
    前記第１半導体パターンは、
    前記第１トレンチの内側壁に沿って延長される側面部、及び
    前記側面部と連結され、前記側面部より前記基板の前記第２面と隣接するように配置される底部を含み、
    前記第２半導体パターンは、前記基板の前記第２面に向かって延長されて、前記第１半導体パターンの前記底部を介して前記背面絶縁膜と離隔されて配置され、
    前記第１半導体パターンは、不純物を含む多結晶シリコンを含み、
    第１基板の前記第２面と隣接する前記第１半導体パターンの前記不純物の濃度は、前記第１基板の前記第１面と隣接する前記第１半導体パターンの前記不純物の濃度と実質的に同一である、イメージセンサー。
  3. 前記底部の下面は、前記基板の前記第２面と同一レベルに提供される、請求項１又は２に記載のイメージセンサー。
  4. 前記基板の第２トレンチを満たし、前記第１面と隣接する素子分離パターンをさらに含み、
    前記素子分離パターンの下面は、前記第１半導体パターンの最上部と前記基板の前記第１面との間のレベルに配置される、請求項１又は２に記載のイメージセンサー。
  5. 前記基板の第２トレンチを満たし、前記第１面と隣接する素子分離パターンをさらに含み、
    前記第１半導体パターンの最上部は、前記素子分離パターンの下面と前記基板の前記第１面との間のレベルに配置される、請求項１又は２に記載のイメージセンサー。
  6. 前記第２半導体パターンが前記基板の前記第２面からの離隔距離は、０．１ｕｍ（マイクロメートル）以上２．５ｕｍ以下である、請求項１又は２に記載のイメージセンサー。
  7. 前記第２半導体パターンは、第１部分及び第２部分を含み、
    前記第２部分は、前記第１半導体パターンの前記側面部で囲まれ、前記基板の前記第２面に向かって延長され、
    前記第１部分は、前記第２部分上に提供されて、前記第２部分と連結され、
    前記第２部分の最下端は、前記基板の前記第２面より高いレベルに提供される、請求項１又は２に記載のイメージセンサー。
  8. 前記第２半導体パターンの前記第１部分の幅は、前記第２半導体パターンの前記第２部分の幅より大きい、請求項７に記載のイメージセンサー。
  9. 前記第１半導体パターンの側面部は、互いに対向する第１内側面及び第２内側面を有し、
    前記第１内側面及び前記第２内側面の間の離隔距離は、前記基板の前記第２面に隣接するほど、小さくなる、請求項１又は２に記載のイメージセンサー。
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