JP7449466B2 - 画像表示装置 - Google Patents

Description

本発明の実施形態は、画像表示装置に関する。

高輝度、高視野角、高コントラストで低消費電力の薄型の画像表示装置の実現が望まれている。このような市場要求に対応するように、自発光素子を利用した表示装置の開発が進められている。

表示装置用の自発光素子として、有機ＥＬ（エレクトロルミネッセンス、ＯＬＥＤ）を用いたディスプレイが有望視され実用化が進められているが、発光寿命や高輝度での焼き付きといった問題点が指摘されている。

マイクロＬＥＤは、ＩＩＩ－Ｖ族系等の無機半導体材料を用いた微細発光素子を表示装置用の自発光素子として開発され、上述のＯＬＥＤの問題点を解決するものとして期待されている。

表示装置にマイクロＬＥＤを応用して、ＯＬＥＤの問題点を解決するには、画素となるマイクロＬＥＤを広いダイナミックレンジで駆動することが望まれている。

特開２０００－５６７２７号公報

実施形態は、発光素子を広いダイナミックレンジで駆動する画像表示装置を提供する。

実施形態に係る画像表示装置は、直流電圧が印加される第１電源線と前記第１電源線よりも低電位に設定される第２電源線との間でマトリクス状に配列された複数の画素回路を備える。前記複数の画素回路のそれぞれは、発光素子と、前記発光素子に接続され、三角波信号を含む第１信号と所定の期間で設定された第１直流電圧とを比較した結果にもとづいて、前記発光素子へ電流を供給する時間幅を設定する第１回路と、を含む。前記複数の画素回路の少なくとも一部は、前記第１回路と直列に接続され、前記所定の期間とは異なる期間で設定された第２直流電圧にもとづいて、前記第１回路に供給する電流値を制御する第２回路を含む。

本実施形態では、発光素子を広いダイナミックレンジで駆動する画像表示装置が実現される。

第１の実施形態に係る画像表示装置を例示するブロック図である。 第１の実施形態の画像表示装置の一部を例示するブロック図である。 第１の実施形態の画像表示装置の一部を例示する回路図である。 第１の実施形態の画像表示装置の動作を説明するためのタイミングチャートの例である。 第１の実施形態の画像表示装置の動作を説明するためのタイミングチャートの例である。 第１の実施形態の画像表示装置の動作を説明するための概念図である。 図７（ａ）～図７（ｃ）は、発光素子の特性例を示すグラフである。 図８（ａ）は、第１の実施形態の変形例を例示するブロック図である。図８（ｂ）は、第１の実施形態の変形例を例示する回路図である。 第２の実施形態に係る画像表示装置の一部を例示するブロック図である。 第３の実施形態に係る画像表示装置の一部を例示する回路図である。 第４の実施形態に係る画像表示装置の一部を例示する回路図である。 第５の実施形態に係る画像表示装置の一部を例示する回路図である。 第６の実施形態に係る画像表示装置を例示するブロック図である。 第６の実施形態の画像表示装置の一部を例示する回路図である。 第６の実施形態に係る画像表示装置の動作を説明するためのタイミングチャートの例である。 第６の実施形態に係る画像表示装置の動作を説明するためのタイミングチャートの例である。 発光素子の特性を例示するグラフである。 第６の実施形態の変形例に係る画像表示装置の一部を例示する回路図である。

以下、図面を参照しつつ、本発明の実施形態について説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して詳細な説明を適宜省略する。

（第１の実施形態）
図１は、実施形態に係る画像表示装置を例示するブロック図である。
図１に示すように、実施形態の画像表示装置１は、基板２と、複数の画素回路１０を備える。複数の画素回路１０は、基板２上に設けられている。基板２は、ほぼ方形の板材である。基板２は、たとえばポリイミド等の合成樹脂材料等やガラス等の無機材料により形成されている。

ほぼ方形の基板２の１つの辺に平行なＸ軸と、Ｘ軸に直交するＹ軸を有するＸＹ座標において、画素回路１０は、Ｘ軸方向に沿って配列されている。また、Ｘ軸方向に配列された画素回路１０は、さらにＹ軸方向に配列されている。つまり、画像表示装置１では、複数の画素回路１０は、格子状（マトリクス状）に配置されている。以下では、Ｘ軸方向を行方向と呼び、Ｙ軸方向を列方向と呼ぶことがある。

画素回路１０は、画像表示装置１の画面解像度に応じて、必要な個数が配列される。

マトリクス状に配列された画素回路１０によって形成される画面に１フレーム分の画像データを表示する期間を垂直走査期間といい、垂直走査期間を画面の行数で除した期間を水平走査期間と呼ぶことがある。たとえば、水平走査期間では、行方向（Ｘ軸方向、第１方向）に配列された画素回路１０の電源制御のための電圧値を設定し、アナログ画像データのための電圧値を設定する。また、垂直走査期間では、画素回路１０を走査する走査回路５０を列方向（Ｙ軸方向、第２方向）に順次シフトさせる。

なお、各画素回路１０について、電源制御信号によって電圧値を設定すること、および、アナログ画像信号によって電圧値を設定することを、以下では画素回路１０に「電圧値を書き込む」のようにいうことがある。

マトリクス状に配置された画素回路１０の最上位行のさらに上位行には、電源制御信号／アナログ画像信号駆動回路４０が設けられている。電源制御信号／アナログ画像信号駆動回路４０は、マトリクス状に配置された画素回路１０の最下位行のさらに下位の位置に設けられてもよい。電源制御信号線４２およびアナログ画像信号線４４は、列方向に伸びており、電源制御信号線４２およびアナログ画像信号線４４は、画素回路１０の列ごとに設けられている。

電源制御信号／アナログ画像信号駆動回路４０は、電源制御信号線４２を介して、各画素回路１０に電源制御信号を供給する。電源制御信号（第２直流電圧）は、複数の電圧値をとり得るアナログ信号である。電源制御信号／アナログ画像信号駆動回路４０は、アナログ画像信号線４４を介して、各画素回路１０にアナログ画像信号（第１直流電圧）を供給する。アナログ画像信号も、複数の電圧値をとり得るアナログ信号である。

後に詳述するように、電源制御信号を供給されて電圧値が書き込まれた各画素回路１０は、書き込まれた電圧値にもとづく駆動電流を設定する。アナログ画像信号を供給され、電圧値が書き込まれた各画素回路１０は、アナログ画像信号の電圧値にもとづいて、この図では図示しない基準三角波信号（第１信号）と比較するしきい値電圧を設定し、画素回路１０が発光する時間幅を設定する。

なお、電源制御信号／アナログ画像信号駆動回路４０は、各画素回路１０に列ごとに供給する図示しない基準三角波信号を生成するようにしてもよい。或いは、この基準三角波信号は、画素回路１０のマトリクスの最下位のさらに下位行に基準三角波回路として別に設けてもよい。電源制御信号／アナログ画像信号駆動回路４０または基準三角波回路は、たとえばこれらの回路の外部から供給された基準三角波を各画素回路１０の列に分配する。

電源制御信号／アナログ画像信号駆動回路４０は、記憶部４８を含んでもよい。記憶部４８には、電源制御信号がとる複数の電圧値に対する輝度設定、およびアナログ画像信号がとる複数の電圧値に対する輝度設定を記憶することができる。これらの電圧値と輝度設定との関係は、画素回路１０を構成する発光素子の輝度を視認等することによって、調整され、設定されることができる。電圧値と輝度設定の関係を適切に設定することによって、γ補正することができる。ディジタルＰＷＭ方式では階調特性がリニアになるのに対して、信号にγ補正を付与できることは本方式の有利な点の１つである。記憶部４８は、たとえば、電気的に書き換え可能な記憶回路等によって形成される。

マトリクス状に配置された画素回路１０の最左端の列のさらに左の列には、走査回路５０が設けられている。走査回路５０は、マトリクス状に配置された画素回路１０の最右端の列のさらに右の列に設けられてもよい。走査回路５０から第１走査線５２および第２走査線５４は、画素回路１０の行ごとに設けられている。第１走査線５２および第２走査線５４は、行方向に伸びている。

第１走査線５２は、電圧制御信号およびアナログ画像信号によって、所望の電圧値がそれぞれ書き込まれた画素回路１０を、行方向に選択するディジタル信号である第１走査信号を供給する。選択された各画素回路１０には、基準三角波信号が供給され、各画素回路１０の発光素子は、書き込まれた電圧にもとづく輝度設定によって発光する。第２走査線５４は、アナログ画像信号によって電圧値を書き込む場合に、行方向に画素回路１０を選択するためのディジタル信号である第２走査信号を供給する。

同じ行に対応する第１走査信号および第２走査信号は、相補的な論理値を有する。つまり、第１走査信号がハイレベルの場合には、第２走査信号はローレベルであり、第１走査信号がローレベルの場合には、第２走査信号がハイレベルになる。

第２走査信号がハイレベルとなる期間は、水平走査期間ごとに隣接する次の行の第２走査信号がハイレベルとなる期間へと順次シフトされていく。

図２は、実施形態の画像表示装置の一部を例示するブロック図である。
図２には、画素回路１０の具体例がブロック図で示されている。
図２に示すように、画素回路１０は、発光素子１２と、アナログ画像ＰＷＭ回路１４と、電源制御回路１６と、を含む。発光素子１２は、アナログＰＷＭ回路１４の出力に接続されている。アナログ画像ＰＷＭ回路１４および電源制御回路１６は、電源線（第１電源線）４と接地線（第２電源線）５との間で直列に接続されている。この例では、電源制御回路１６が、アナログ画像ＰＷＭ回路１４よりも高電位側に接続されている。

なお、以下では、「電圧」、「電圧値」という場合には、特に断らない限り、接地線５および後述の共通接地線５ａの電圧値を基準値（＝０Ｖ）としたときの「電圧」、「電圧値」をいうものとする。

発光素子１２は、アナログ画像ＰＷＭ回路１４の出力と接地線５との間に接続されている。発光素子１２は、好ましくは、無機半導体発光素子である。その場合には、発光素子１２は、たとえばＩＩＩ－Ｖ族系等の化合物半導体によって形成されている。或いは発光素子１２は、電流発光型の量子ドット（ＱＤ）素子であってもよい。さらに発光素子１２は、有機エレクトロルミネッセンス素子であってもよいが、以下では、特に断らない限り、無機半導体発光素子であるものとして説明する。

アナログ画像ＰＷＭ回路（第１回路）１４は、電源制御回路１６と接地線５との間に接続されている。アナログ画像ＰＷＭ回路１４は、アナログ画像信号線４４および基準三角波信号線４６に接続されている。アナログ画像信号線４４および基準三角波信号線４６は列方向に伸びている。アナログ画像ＰＷＭ回路１４は、第１走査線５２および第２走査線５４に接続されている。第１走査線５２および第２走査線５４は、行方向に伸びている。

アナログ画像ＰＷＭ回路１４は、第１走査線５２を介して供給される第１走査信号がハイレベルのときに、発光素子１２を発光させることができる。発光素子１２が発光する期間は、基準三角波信号線４６を介して供給される基準三角波信号と、アナログ画像ＰＷＭ回路１４に書き込まれている電圧値と、にもとづいて決定される。発光素子１２が発光する周期は、基準三角波信号の周期にもとづいて決定される。

アナログ画像ＰＷＭ回路１４では、第１走査信号がローレベルのときには、発光素子１２の発光が停止される。

アナログ画像ＰＷＭ回路１４では、第２走査線５４を介して供給される第２走査信号がハイレベルのときに、アナログ画像信号線４４を介して供給されるアナログ画像信号の電圧値が書き込まれる。第２走査信号がローレベルのときには、アナログ画像信号の電圧値の書き込みが停止される。

電源制御回路（第２回路）１６は、電源線４とアナログ画像ＰＷＭ回路１４との間に接続されている。電源制御回路１６は、隣接して先行して走査される行の画素回路の第２走査線に接続されている。電源制御回路１６は、電源制御信号線４２に接続されている。電源制御信号線４２は列方向に伸びている。

電源制御回路１６では、自己の画素回路１０の行に隣接する行の第２走査線５４を介して供給される第２走査信号がハイレベルのときに、電源制御信号線４２を介して供給される電源制御信号の電圧値が書き込まれる。

以下では、第１走査信号および第２走査信号がハイレベルのときに所定の動作を許可或いは実行し、ローレベルのときに所定の動作を禁止或いは停止する正論理の場合について記述するものとする。特に断らない限り、正論理での構成について説明するが、トランジスタの極性を変える等によって、容易に負論理に変更することができ、混在させることもできる。

画素回路１０の構成をより詳細に説明する。
図３は、本実施形態の画像表示装置の一部を例示する回路図である。
図３に、画素回路１０の具体的な回路例が示されている。また、図３には、隣接する２つの行で同じ列の画素回路１０ｉ，１０ｊが示されている。図３において、２つの行の画素回路１０ｉ，１０ｊの回路構成は同じであり、同一の構成要素には同一の符号を付して詳細な説明を適宜省略する。

図３に示すように、アナログ画像ＰＷＭ回路１４は、インバータ２０と、第１トランジスタ２１と、第２トランジスタ２２と、第３トランジスタ２３と、第１キャパシタ３１と、を含む。

インバータ２０は、トランジスタ２０ａ，２０ｂを含む。トランジスタ２０ａ，２０ｂは、主電極で直列に接続され、制御電極同士が接続されている。トランジスタ２０ａはｎ形トランジスタであり、トランジスタ２０ｂはｐ形トランジスタである。インバータ２０の出力には、発光素子１２のアノード電極が接続されている。発光素子１２のカソード電極は接地線５に接続されている。なお、以下では、トランジスタの極性は、特に断らない限り、ｎ形であるものとする。

第１トランジスタ２１は、インバータ２０の入出力間に主電極で接続されている。第１トランジスタ２１の制御電極は、第２走査線５４に接続されている。

第１キャパシタ（第１容量素子）３１は、一方の電極でインバータ２０の入力に接続されている。第１キャパシタ３１は、他方の電極で第２トランジスタ２２および第３トランジスタ２３のそれぞれの一方の主電極に接続されている。

第２トランジスタ２２の他方の主電極は、基準三角波信号線（第１信号線）４６に接続されている。第２トランジスタ２２の制御電極は、第１走査線５２に接続されている。第３トランジスタ２３の他方の主電極は、アナログ画像信号線（第２信号線）４４に接続されている。第３トランジスタ２３の制御電極は、第２走査線５４に接続されている。

第１トランジスタ２１および第３トランジスタ２３が同時にオンすることによって、インバータ２０の入出力が短絡されるとともに、第１キャパシタ３１にアナログ画像信号Ａｐの電圧が印加される。インバータ２０の入出力短絡時の電圧は、反転中間電圧に等しくなる。反転中間電圧は、インバータ２０のしきい値の電圧であり、反転中間電圧よりも低い電圧が入力されると、インバータ２０の出力は上昇する。インバータ２０および第１キャパシタ３１はコンパレータとして動作する。このコンパレータは、アナログ画像信号Ａｐの電圧値をしきい値電圧として動作する。

たとえば、第１キャパシタ３１に反転中間電圧に等しい電圧値を有するアナログ画像信号Ａｐが入力された場合には、基準三角波信号Ａｔの電圧値が反転中間電圧に等しくなったときに、インバータ２０の出力が上昇する。インバータ２０および第１キャパシタ３１は、アナログ画像信号Ａｐの電圧値が反転中間電圧よりも低い場合や高い場合にも、その電圧値に応じたしきい値電圧を有するコンパレータとして動作する。

電源制御回路１６は、第４トランジスタ２４と、第５トランジスタ２５と、第２キャパシタ３２と、を含む。

第４トランジスタ２４は、ｐ形トランジスタである。第４トランジスタ２４は、主電極で、電源線４とインバータ２０のトランジスタ２０ｂの主電極との間に接続されている。第４トランジスタ２４の制御電極は、第５トランジスタ２５の一方の主電極に接続されている。第５トランジスタ２５の他方の主電極は、電源制御信号線４２に接続されている。第５トランジスタ２５の制御電極は、自己の画素回路１０ｊの行に隣接する画素回路１０ｉの行の第２走査線５４に接続されている。

この第２走査線５４は、画素回路１０ｊに隣接する画素回路１０ｉの第１トランジスタ２１および第３トランジスタ２３の制御電極にも接続されている。なお、図示しないが、画素回路１０ｊの第２走査線５４には、この画素回路１０ｊの列方向の下方に隣接する画素回路（図示せず）の第５トランジスタ２５の制御電極に接続されている。

第４トランジスタ２４の制御端子には、第５トランジスタ２５がオンしたときに電源制御信号Ａｃの電圧値に設定された第２キャパシタ（第２容量素子）３２の両端電圧が印加される。第４トランジスタ２４は、第２キャパシタ３２の両端電圧にもとづいて電流値が設定され、設定された電流をアナログ画像ＰＷＭ回路１４に供給する。

各行の電源線４は、列方向に伸びる共通電源線４ａにそれぞれ接続されている。各行の接地線５は、列方向に伸びる共通接地線５ａにそれぞれ接続されている。共通電源線４ａと共通接地線５ａとの間には、直流電圧が印加される。

走査回路５０は、行ごとにインバータ５１を含んでいる。各インバータ５１の入力には、各行に対応する第２走査線５４が接続され、各インバータ５１の出力には、各行に対応する第１走査線５２が接続されている。

走査回路５０は、順次、たとえば上から下へ、行を選択するように第２走査信号Ｄｉ２，Ｄｊ２を出力する。この図の場合では、走査回路５０は、上の行の画素回路１０ｉにハイレベルの第２走査信号Ｄｉ２を供給した後、この第２走査信号Ｄｉ２をローレベルとするとともに、下の行の画素回路１０ｊにハイレベルの第２走査信号Ｄｊ２を供給する。水平走査期間は、第２走査信号Ｄｉ２，Ｄｊ２がハイレベルの期間を含んでおり、走査回路５０が行ごとに切り換えて第２走査信号Ｄｉ２，Ｄｊ２を出力する期間を含んでいる。

後に詳述するが、対象の画素回路１０ｊの行に隣接する行の第２走査信号Ｄｉ２によって、対象の画素回路１０ｊの電源制御回路１６を選択し、その電源制御回路１６に電源制御信号に対応する電圧値を書き込む。隣接する行の第２走査信号Ｄｉ２がローレベルになった後に続いて、対象の画素回路１０ｊの行の第２走査信号Ｄｊ２がハイレベルとなる。これによって、対象の画素回路１０ｊのアナログ画像ＰＷＭ回路１４を選択し、アナログ画像信号の電圧値を書き込む。

各行の第２走査信号Ｄｉ２，Ｄｊ２がハイレベルになる期間は、水平走査期間によって決定される。第２走査信号Ｄｉ２，Ｄｊ２がハイレベルになる期間は、水平走査期間に等しいか、それより短い期間に設定される。より具体的には、第２走査信号Ｄｉ２，Ｄｊ２の期間は、第１キャパシタ３１および第２キャパシタ３２の入力端の電圧が、アナログ画像信号の電圧値および電源制御信号の電圧値にほぼ等しくなる期間にもとづいて決定される。

各行の第１走査線５２は、第２走査信号Ｄｉ２，Ｄｊ２と逆の論理値を有する第１走査信号Ｄｉ１，Ｄｊ１を出力する。つまり、各行の画素回路１０ｉ，１０ｊは、電源制御信号Ａｃの電圧値およびアナログ画像信号Ａｐの電圧値の書き込みを行っていない期間に、基準三角波信号Ａｔを入力する。

上述した画素回路１０のうち、アナログ画像ＰＷＭ回路１４や電源制御回路１６は、たとえば低温多結晶シリコンプロセス（Low Temperature Polycrystalline Silicon、ＬＴＰＳ）や酸化物半導体製造プロセス等を用いて形成される。アナログ画像ＰＷＭ回路１４および電源制御回路１６を構成するトランジスタは、薄膜トランジスタ（Thin film transistor、ＴＦＴ）である。走査回路５０もＴＦＴにより構成するようにしてもよい。

電源制御信号／アナログ画像信号駆動回路４０は、ディジタル－アナログ変換器や記憶部４８等を含むディジタル－アナログ混在回路とすることがあるので、独立した駆動用の集積回路として提供されることが好ましい。

発光素子１２は、ＧａＮ半導体結晶上に形成された発光素子１２を結晶成長用の基板から分離し、上述の画素回路１０が形成された基板２上に転写（Ｍａｓｓ－Ｔｒａｎｓｆｅｒ）することによって、画像表示装置１が形成される。

本実施形態の画像表示装置１の動作について説明する。
図４は、本実施形態の画像表示装置の動作を説明するためのタイミングチャートの例である。
図４には、２つの水平走査期間における画素回路１０の各部の動作波形が示されている。

図４の最上段の図は、電源制御信号線４２に供給される電源制御信号Ａｃの時間変化を示している。
図４の２段目の図は、対象の画素回路１０ｊ（図３）の行の上方に隣接する行の第２走査線５４の第２走査信号Ｄｉ２の時間変化を示している。この第２走査信号Ｄｉ２がハイレベルのときに、対象の画素回路１０ｊの第５トランジスタ２５がオンする。
図４の３段目の図は、対象の画素回路１０ｊの第２キャパシタ３２の両端の電圧の時間変化を示している。
図４の４段目の図は、アナログ画像信号線４４に供給されるアナログ画像信号Ａｐの時間変化を示している。

図４の５段目の図は、対象の画素回路１０ｊの行の第２走査線５４の第２走査信号Ｄｊ２の時間変化を示している。この第２走査信号Ｄｊ２がハイレベルのときに、対象の画素回路１０ｊの第１トランジスタ２１および第３トランジスタ２３がオンする。
図４の６段目の図は、対象の画素回路１０ｊのインバータ２０の入力電圧Ｖｉｎの時間変化を示している。
図４の７段目の図は、対象の画素回路１０ｊのインバータ２０の出力電圧Ｖｏｕｔの時間変化を示している。この電圧波形は、発光素子１２のアノード電極の電圧波形である。
図４の８段目の図は、基準三角波信号Ａｔの時間変化を示している。基準三角波信号Ａｔの周期は、垂直走査期間に応じて設定されており水平走査期間よりも十分長いため、ゆるやかな勾配となっている。
図４の最下段の図は、対象の画素回路１０ｊの行の第１走査線５２から供給される第１走査信号Ｄｊ１の時間変化を示している。この第１走査信号Ｄｊ１がハイレベルのときに、対象の画素回路１０ｊの第２トランジスタ２２がオンし、ローレベルのときにオフする。

電源制御信号Ａｃは、対象の画素回路１０ｊの行に隣接する行の水平走査期間ｔ１～ｔ４内で、設定された値を有する電圧値を示している。このときの電圧値が対象の画素回路１０ｊの第５トランジスタ２５の主電極に印加される。

時刻ｔ２において、対象の画素回路１０ｊの行の上方に隣接する行の第２走査信号Ｄｉ２がハイレベルになる。これによって、対象の画素回路１０ｊの第５トランジスタ２５がオンする。

第５トランジスタ２５がオンすることによって、第２キャパシタ３２が電源制御信号Ａｃで充電される。このときの第２キャパシタ３２の両端の電圧が、画素回路１０ｊの電源制御回路１６の書き込み電圧である。

時刻ｔ４～ｔ７において、電源制御信号Ａｃの電圧値は、対象の画素回路１０ｊの行に隣接する下の行の画素回路（図示せず）のための電圧値に変更される。

第２走査信号Ｄｉ２は、時刻ｔ３においてすでにローレベルとなっており、対象の行の画素回路１０ｊの第５トランジスタ２５は、時刻ｔ３以降ではオフしている。

一方、時刻ｔ４～ｔ７の間において、アナログ画像信号Ａｐは、対象の画素回路１０ｊのアナログ画像ＰＷＭ回路１４に書き込む電圧値に設定されている。

時刻ｔ５において、対象の画素回路１０ｊの行の第２走査信号Ｄｊ２は、ハイレベルになる。これによって、画素回路１０ｊの第１トランジスタ２１および第３トランジスタ２３はオンする。

時刻ｔ５で画素回路１０ｊの第１トランジスタ２１および第３トランジスタ２３がオンすることによって、第１キャパシタ３１は、アナログ画像信号Ａｐが有する電圧値で充電される。インバータ２０の入力電圧Ｖｉｎは、インバータ２０の入出力間が第１トランジスタ２１によって短絡されているので、一定値であるインバータ２０の中間反転電圧値に近づく。時刻ｔ６では、インバータ２０の入力電圧Ｖｉｎは、中間反転電圧値となる。したがって、第１キャパシタ３１の両端は、アナログ画像信号Ａｐの電圧値にもとづく電圧値に近づく。インバータ２０の出力電圧は、発光素子１２のしきい値電圧よりも低いので、時刻ｔ５～ｔ６では、発光素子１２は点灯しない。

時刻ｔ５～ｔ６の間では、第１走査信号Ｄｊ１はローレベルであり、注目している行の画素回路１０ｊの第２トランジスタ２２はオフしている。

時刻ｔ６以降で、第１走査信号Ｄｊ１はハイレベルとなり、画素回路１０ｊの第２トランジスタ２２はオンする。

時刻ｔ６では、第１キャパシタ３１は、アナログ画像信号Ａｐによって設定された電圧値となっている。インバータ２０は、時刻ｔ６以降で、基準三角波Ａｔの電圧値がこの電圧を下回ると、インバータ２０の出力が上昇し、発光素子１２のしきい値電圧を超えたときに、発光素子１２は発光する。

図５は、本実施形態の画像表示装置の動作を説明するためのタイミングチャートの例である。
図５には、図４の場合よりも長い期間の時間軸を有するタイミングチャートが示されている。この例では、時刻ｔａ～ｔｍが１垂直走査期間を表している。１垂直走査期間は、たとえば１フレーム周波数によって決定される期間である。１フレーム周波数が６０Ｈｚの場合には、１垂直走査期間は、１／６０［ｓｅｃ］である。この例では、基準三角波信号Ａｔは、対称三角波であり、周波数はフレーム周波数の２倍に設定されている。したがって、時刻ｔａ～ｔｇの期間における動作と、時刻ｔｇ～ｔｍの期間における動作とは、同じなので、以下では、時刻ｔａ～ｔｇの期間における動作について説明する。

図５の最上段の図および２段目の図には、インバータ２０の入力電圧Ｖｉｎの時間変化とともに、アナログ画像信号Ａｐによって書き込まれた電圧値によって設定されたしきい値電圧ＶｔｈＫ，ＶｔｈＬの時間変化が示されている。
図５の最下段には、基準三角波信号Ａｔと、アナログ画像信号ＡｐＫ，ＡｐＬの電圧値ＶｐＫ，ＶｐＬの時間変化が示されている。

図５の最下段の図に示すように、基準三角波Ａｔおよび対象の行の第２走査信号Ｄｊ２によって書き込まれたアナログ画像信号ＡｐＫ，ＡｐＬの電圧値ＶｐＫ，ＶｐＬの大きさは、ＶｐＫ＞ＶｐＬの関係にある。ここでは、電圧値ＶｐＫの場合をケース１とし、電圧値ＶｐＬの場合をケース２とする。

ケース１の場合には、電圧値ＶｐＫが基準三角波Ａｔの電圧値以上となる時刻ｔａ～ｔｂおよびｔｆ～ｔｇの期間では、インバータ２０の出力は上昇せず、発光素子１２に電流は流れない。

一方、電圧値ＶｐＫが基準三角波Ａｔの電圧値よりも低くなる時刻ｔｂ～ｔｆの期間では、インバータ２０の出力が上昇し、発光素子１２に電流が流れる。

ケース２の場合には、電圧値ＶｐＬが基準三角波Ａｔの電圧値以上となる時刻ｔａ～ｔｃおよびｔｅ～ｔｇの期間では、インバータ２０の出力は上昇せず、発光素子１２に電流は流れない。

一方、電圧値ＶｐＬが基準三角波Ａｔの電圧値よりも低くなる時刻ｔｃ～ｔｅの期間では、インバータ２０の出力が上昇し、発光素子１２に電流が流れる。

つまり、ケース１の場合には、図５の最上段の図のように、アナログ画像信号ＡｐＫの電圧値ＶｐＫが基準三角波Ａｔの電圧値以上のときに、発光素子１２が発光する。ケース２の場合には、図５の２段目の図のように、アナログ画像信号ＡｐＬの電圧値ＶｐＬが基準三角波Ａｔの電圧値以上のときに、発光素子１２が発光する。アナログ画像信号Ａｐの電圧値が基準三角波Ａｔの電圧値より高いときに、発光素子１２は発光するので、アナログ画像信号Ａｐの電圧値の大きさによって、発光素子１２の発光期間を設定することができる。

基準三角波信号Ａｔの周期は一定なので、アナログ画像信号Ａｐの電圧値にもとづいて発光素子１２の発光期間を設定することによって、発光期間のデューティを設定して、明るさ（輝度）を調整することができる。

さらに、本実施形態の画像表示装置１では、各画素回路１０が電源制御回路１６を含んでいる。電源制御回路１６は、アナログ画像信号を書き込んでいる行に隣接する行の第２走査信号Ｄｉ２によってすでに電源制御信号に設定された電圧値が書き込まれている。

第２走査信号Ｄｉ２がローレベルとなった後には、第４トランジスタ２４は、第２キャパシタ３２に書き込まれた電圧の値に応じてインバータ２０に電流を供給する。第４トランジスタ２４は、ＭＯＳＦＥＴの飽和領域で動作する場合には、第２キャパシタ３２の両端の電圧に応じて出力する電流が決定される。なお、第４トランジスタ２４の出力電流は、近似的には、第２キャパシタ３２の両端電圧から第４トランジスタ２４のしきい値電圧を差し引いた電圧の２乗に比例する。なお、第４トランジスタ２４が、ＭＯＳＦＥＴの線形領域で動作する場合についても、制御電極の電圧および主端子電極（ドレイン電極）の電圧にもとづいて、主電流（ドレイン電流）を一義的に決定することができる。

電源制御信号Ａｃの電圧値を適切に設定することによって、第４トランジスタ２４が出力する電流が設定される。設定された電流は、インバータ２０を介して発光素子１２に供給される。

電源制御信号Ａｃの電圧値を複数種類設定することによって、第４トランジスタ２４が出力する電流値を複数種類設定することができる。そして、アナログ画像ＰＷＭ回路１４に書き込む電圧値も複数種類設定することができ、設定された電圧値に応じたデューティで発光素子１２を駆動することができる。

なお、基準三角波信号の周波数は、フレーム周波数の２倍程度とすることによって、画像のちらつきを抑えることができるが、フレーム周波数の２倍に限るものではなく、フリッカを生じない範囲で任意に設定することができる。基準三角波信号の周波数はフレーム周波数を基準に設定しなくともよい。また、基準三角波信号は、対称三角波に限らず、非対称の三角波、たとえば鋸歯状波や逆鋸歯状波等であってもよいし、曲線としてγ特性を付与することも可能である。

本実施形態の画像表示装置１の作用および効果について説明する。
図６は、本実施形態の画像表示装置の動作を説明するための概念図である。
図６には、本実施形態の画像表示装置１の階調設定の原理が示されている。図６の横軸は、時間軸である。図６の縦軸は輝度（電流値）を表す軸である。

図６に示すように、本実施形態の画像表示装置１の各画素回路１０は、アナログ画像ＰＷＭ回路１４を含む。したがって、図６の横軸に示すように、アナログ画像ＰＷＭ回路１４によって、単位期間当たりの発光素子１２を駆動する期間を複数段階設定することができる。

そして、各画素回路１０は、電源制御回路１６を含む。図６の縦軸に示すように、電源制御回路１６によって、画素回路１０ごとに発光素子１２に流す電流を複数段階設定して、輝度制御を行うことができる。

たとえば、アナログ画像ＰＷＭ回路１４において、８ビットのディジタル信号に対応するようにアナログ画像信号Ａｐの電圧値を設定することによって、２５５段階（０を含めた場合には２５６段階）の階調を実現することができる。さらに、電源制御回路１６において、５ビットのディジタル信号に対応するように電源制御信号Ａｃの電圧値を設定することによって、３１段階（０を含めた場合には３２段階）の階調を実現することができる。したがって、本実施形態の画像表示装置１では、実質的に１３ビット程度の階調を実現することが可能である。

アナログ画像ＰＷＭ回路を用いた画素回路は、従来知られている。しかしながら、画素回路を構成するＴＦＴを、ＬＴＰＳ技術を用いて製造する場合には、画素回路のノイズ（約２０ｍＶ）、および、画素回路に印加できる直流電圧の制約（５Ｖ程度以下）等から、実現できる階調は、最高でも８ビット程度である。

一方で、ハイダイナミックレンジ（High Dynamic Range、ＨＤＲ）に対応した低消費電力の薄型パネルの要求が強まっている。上述のような従来法では、ＨＤＲに対して十分な階調を有するダイナミックレンジを実現することが困難である。

上述したように、本実施形態によれば、８ビット程度の階調をさらに数ビット拡張することができる。

また、本実施形態において、発光素子１２を無機半導体発光素子とすることによって、ＯＬＥＤと比べ、高輝度においても、焼き付きを少なくし、低輝度における混色を低減させることができる。したがって、ＨＤＲに対応した画素回路１０を有する画像表示装置１を実現することが可能になる。

図７（ａ）～図７（ｃ）は、発光素子の特性例を示すグラフである。
図７（ａ）～図７（ｃ）は、日亜化学工業製の半導体発光素子「ＮＳＳＷ７０３ＢＴ－ＨＧ」の特性例のグラフである。
図７（ａ）に示すように、半導体発光素子は、順電圧を超えて電流が流れると低電流の領域では、小さな電圧変化に対して、大きく電流が変化する。また、図７（ｂ）に示すように、順電圧は、温度特性を有する。そのため、半導体発光素子は、電流駆動によって輝度制御されるのが好ましい。したがって、本実施形態の画像表示装置１では、画素回路１０のアナログ画像ＰＷＭ回路１４および電源制御回路１６によって、発光素子１２の電流値を制御しつつ、発光素子１２の発光時間のデューティサイクルを制御することによって、発光素子１２の輝度を制御する。そのため、発光素子１２の温度特性によらず、輝度制御を行うことができる。

図７（ｃ）に示すように、半導体発光素子は、駆動する電流によって色度が変化することも知られている。本実施形態の画像表示装置１では、電源制御信号／アナログ画像信号駆動回路４０が記憶部４８を有している。記憶部４８には上述したように、γ補正のための補正値を含んだ電圧設定値を設定することができるので、電流値による色度の補正値もあらかじめ考慮して設定することによって、電流値設定による色度の変化を抑制することができる。なお、必要があれば、仮に発光素子１２の発光特性やトランジスタ回路の特性が画素ごとにばらついた場合でも、あらかじめばらつき特性を加味した補正後の電圧設定値を記憶部４８に設定することで、これらの特性ばらつきを補正することができる。

（変形例）
上述した実施形態では、電源制御回路１６をアナログ画像ＰＷＭ回路１４の高電位側に接続している。電源制御回路は、電源制御信号Ａｃによって書き込まれた電圧値にもとづいて設定された電流値を有する駆動電流を、アナログ画像ＰＷＭ回路を介して発光素子に供給することができれば、アナログ画像ＰＷＭ回路の低電位側に接続してもよい。

図８（ａ）は、第１の実施形態の変形例を例示するブロック図である。図８（ｂ）は、第１の実施形態の変形例を例示する回路図である。
図８（ａ）に示すように、画素回路１１０は、発光素子１２と、アナログ画像ＰＷＭ回路１１４と、電源制御回路１１６と、を含む。アナログ画像ＰＷＭ回路１１４および電源制御回路１１６は、電源線４と接地線５との間で直列に接続されており、電源制御回路１１６がアナログ画像ＰＷＭ回路１１４よりも低電位側に接続されている。発光素子１２は、電源線４とアナログ画像ＰＷＭ回路１１４の出力との間に接続されている。

図８（ｂ）に示すように、電源制御回路１１６は、第４トランジスタ１２４を含んでいる。この第４トランジスタ１２４は、ｎ形トランジスタである。第２キャパシタ３２は、第４トランジスタ１２４の制御端子と接地線５との間に接続されている。

他の構成要素については、上述の実施形態の場合と同じであり、図には同一の符号を付してある。

このように、電源制御回路１６，１１６は、アナログ画像ＰＷＭ回路１４，１１４の高電位側にも低電位側にも設けることができる。回路配置上の利便性等に応じていずれか選択することができる。以下説明する他の実施形態についても、この変形例と同様に、電源制御回路をアナログ画像ＰＷＭ回路よりも低電位側に設けることができる。

なお、上述では、発光素子１２の一端を電源線４或いは接地線５のいずれかに接続している。これによって配線の本数を低減することができる。さらに、電源線４或いは接地線５に流れる電流によりこれらの配線に電圧降下或いは電圧上昇が生じても、発光素子１２に印加される電圧が安定するという長所を得ることができる。一方で、回路レイアウトの効率その他のメリットに応じて、発光素子の一端を所定の定電圧が供給された別配線に接続することが可能であることは明らかである。

（第２の実施形態）
電源制御回路は、すべての画素回路に設けずに、電源制御回路が設けられた画素回路から、電源制御回路が設けられていない画素回路のアナログ画像ＰＷＭ回路に電流供給するようにしてもよい。

図９は、本実施形態に係る画像表示装置の一部を例示するブロック図である。
図９には、画像表示装置のうち、２つの画素回路の主要な部分が示されている。この図では、基準三角波信号線や、隣接行の画素回路や隣接行の第２走査線については、省略されている。

図９に示すように、画素回路２１０ａは、電源制御回路２１６ａと、アナログ画像ＰＷＭ回路１４ａと、発光素子１２ａと、を含む。電源制御回路２１６ａおよびアナログ画像ＰＷＭ回路１４ａは、電源線４と接地線５との間で直列に接続されている。発光素子１２ａは、アナログ画像ＰＷＭ回路１４ａの出力に接続されている。この画素回路２１０ａの発光素子１２ａは、電源制御信号Ａｃの電圧値にもとづいて設定された電流値を有する駆動電流ＩＦで駆動される。

画素回路２１０ｂは、アナログ画像ＰＷＭ回路１４ｂと、発光素子１２ｂと、を含む。アナログ画像ＰＷＭ回路１４ｂは、隣接する列の画素回路２１０ａの電源制御回路２１６ａから駆動電流を供給されて、発光素子１２ｂを駆動する。

第１の実施形態の場合には、電源制御回路１６は、単一の第４トランジスタ２４および第２キャパシタ３２で構成される１Ｔ１Ｃ回路である。これに対して、本実施形態の場合には、第４トランジスタ２４が並列に２個設けられている。この２個の第４トランジスタ２４のソース電極は共に電源線４に接続され、ゲート電極も共に第２キャパシタ３２に接続されている。２個の第４トランジスタ２４のドレイン電極は、一方がアナログ画像ＰＷＭ回路１４ａに接続されており、他方がアナログ画像ＰＷＭ回路１４ｂに接続されている。したがって、このときの駆動電流ＩＦは、隣接する列の画素回路２１０ａの発光素子１２ａの駆動電流ＩＦと同じ電流値を有する。

画素回路２１０ａ，２１０ｂのアナログ画像ＰＷＭ回路１４ａ，１４ｂは、異なるアナログ画像信号Ａｐａ，Ａｐｂにもとづいて設定された駆動期間で発光素子１２ａ，１２ｂを点灯させる。つまり、この実施形態では、電源制御回路２１６ａを共用して、駆動電流の電流値を等しくしながら、駆動電流の駆動期間を変化させることによって、輝度設定を行う。

電源制御回路１６は、２つのアナログ画像ＰＷＭ回路に電流供給する場合に限らず、３つ或いはそれ以上のアナログ画像ＰＷＭ回路に電流供給するようにしてもよい。この場合にも、アナログ画像ＰＷＭ回路の数に応じて、第４トランジスタ２４の並列数を３個或いはそれ以上の数にすればよい。

本実施形態によれば、画素回路の構成を簡略することができるので、その分、集積度を上げて高精細なディスプレイとすることができる。

また、画素回路を簡略化することによって、歩留り向上が期待され、低コスト化に寄与することができる。

さらに、電源制御回路を共有する画素回路を、複数の同一発光色の画素の単位とすることができる。これによって色バランス制御の複雑化を回避しつつ、低コスト化に貢献することが可能になる。

（第３の実施形態）
電源制御回路の回路構成は、上述したものに限られない。
図１０は、本実施形態に係る画像表示装置の一部を例示する回路図である。
上述した実施形態の場合と同様に、電源制御回路の書き込みのタイミングは、隣接する行の第２走査線５４の第２走査信号Ｄｉ２によって決定される。そのため、図１０には、隣接する行の画素回路３１０ｉ，３１０ｊが示されている。画素回路３１０ｉ，３１０ｊの回路構成は同一であり、同一の回路要素には、同一の符号を付して詳細な説明を適宜省略する。

図１０に示すように、画素回路３１０ｉ，３１０ｊは、電源制御回路３１６を含む。電源制御回路３１６は、第４トランジスタ３２４と、第５トランジスタ２５と、第７トランジスタ３２７と、第２キャパシタ３２と、を含む。これら３つのトランジスタは、すべてｎ形トランジスタである。

第４トランジスタ３２４は、主電極で、電源線４とインバータ２０との間に接続されている。第７トランジスタ３２７は、主電極で、第４トランジスタ３２４とインバータ２０との接続ノードＮと、接地線５との間に接続されている。第７トランジスタ３２７の制御電極は、第５トランジスタ２５の制御電極とともに、隣接する行の第２走査線５４に接続されている。なお、第５トランジスタ２５の主電極は、上述の他の実施形態の場合と同様に電源制御信号線４２と第４トランジスタ３２４の制御電極との間に接続されている。また、第２キャパシタ３２は、第４トランジスタ３２４と接続ノードＮとの間に接続されている。

隣接する行の第２走査線５４の第２走査信号Ｄｉ２がハイレベルになると、第５トランジスタ２５がオンする。同時に、第７トランジスタ３２７もオンして、接続ノードＮを接地線５に接続する。これによって、第２キャパシタ３２の両端には、電源制御信号線４２によって電源制御信号Ａｃの電圧値が印加される。このようにして、電源制御回路３１６に電源制御信号の電圧を書き込むことができる。

第４トランジスタ３２４をｎ形トランジスタとすることによって、トランジスタの大きさを小さくすることができる。本実施形態では、ｎ形トランジスタが１つ追加になるが、ｐ形トランジスタを用いる場合よりも占有面積を小さくすることができる場合があり、歩留りの向上が期待される。

（第４の実施形態）
アナログ画像ＰＷＭ回路に代えて、サブフィールド画像信号を用いたディジタル画像ＰＷＭ回路を用いてもよい。
図１１は、本実施形態に係る画像表示装置の一部を例示する回路図である。
図１１に示すように、画像表示装置は、複数の画素回路４１０ｉ，４１０ｊを備える。複数の画素回路４１０ｉ，４１０ｊは、行ごとに走査線４５４に接続されている。走査線４５４は、走査回路４５０から行方向に伸びている。複数の画素回路４１０ｉ，４１０ｊは、列ごとに電源制御信号線４２に接続されている。複数の画素回路４１０ｉ，４１０ｊは、列ごとにディジタル画像信号線４４４に接続されている。電源制御信号線４２およびディジタル画像信号線４４４は、列方向に伸びている。

複数の画素回路４１０ｉ，４１０ｊは、電源制御回路１６をそれぞれ含む。電源制御回路１６は、上述の他の実施形態の場合と同じものである。つまり、電源制御回路１６は、走査回路４５０から供給され、隣接する行の走査信号のタイミングに応じて、電源制御信号の電圧値を書き込む。電源制御回路１６は、書き込まれた電圧値にもとづいて設定された電流値を有する駆動電流を、駆動トランジスタ４２８を介して発光素子１２に供給する。

複数の画素回路４１０ｉ，４１０ｊの他の部分は、ディジタル画像ＰＷＭ回路である。ディジタル画像ＰＷＭ回路は、駆動トランジスタ４２８と、選択トランジスタ４２９と、キャパシタ（第１容量素子）４３１と、を含む。駆動トランジスタ４２８は、主電極で、電源制御回路１６と発光素子１２との間に接続されている。選択トランジスタ４２９は、主電極で、ディジタル画像信号線４４４と駆動トランジスタ４２８の制御電極との間に接続されている。キャパシタ４３１は、電源線４と駆動トランジスタ４２８の制御電極との間に接続されている。

ディジタル画像ＰＷＭ回路を採用した画素回路では、１フレーム分の画面の画像データを複数、たとえば８枚に分割されたサブフィールド画面の画像データにもとづいて、画像の表示制御を行う。サブフィールド画面では、１フレーム分の画像データが輝度ごとに分割されて配分されており、ディジタル画像ＰＷＭ回路は、８枚のサブフィールド画面のどれを選択するかによって、１フレーム分の輝度を再現する。

ディジタル画像信号線４４４を介して、各画素回路４１０ｉ，４１０ｊに供給されるディジタル画像信号データは、選択するサブフィールドに応じて、“１”か“０”に設定されている。選択トランジスタ４２９は走査信号によって選択され、そのときのディジタル画像信号線４４４の値をキャパシタ４３１に書き込む。キャパシタ４３１に“１”が書き込まれたときに、駆動トランジスタ４２８は、電源制御回路１６によって設定された駆動電流を発光素子１２に供給する。キャパシタ４３１に“０”が書き込まれたときには、駆動トランジスタ４２８はオフしており、発光素子１２に電流が供給されない。

このように、アナログ画像ＰＷＭ回路に限らず、ディジタル画像ＰＷＭ回路を用いた画素回路においても、電源制御回路を導入することによって、ディジタル画像ＰＷＭ回路で設定可能な輝度をより詳細に設定することができる。そのため、画像表示装置は、高精細化が可能になる。

ディジタル画像ＰＷＭ回路を用いた画素回路では、回路構成をより簡素にすることができる。そのため、画像表示装置の歩留りが向上し、低コスト化に貢献することができる。

（第５の実施形態）
図１２は、本実施形態に係る画像表示装置の一部を例示する回路図である。
本実施形態では、アナログＰＷＭ回路および電源制御回路の出力段の構成が、上述した他の実施形態の場合と相違する。本実施形態の画像表示装置は、他の点では、上述の他の実施形態の場合と同じなので、同一の構成要素には、同一の符号を付して詳細な説明を適宜省略する。

図１２に示すように、画素回路５１０ｉ，５１０ｊは、アナログ画像ＰＷＭ回路５１４と、電源制御回路５１６と、を含む。アナログ画像ＰＷＭ回路（第１回路）５１４は、第６トランジスタ５２６を含む。第６トランジスタ５２６は、主電極で、電源制御回路（第２回路）５１６と発光素子１２との間に接続されている。第６トランジスタ５２６の制御端子は、インバータ２０の出力に接続されている。

この実施形態では、インバータ２０は、電源線４と接地線５との間に接続されており、インバータ２０と電源線４との間には、電源制御回路が接続されていない。つまり、第６トランジスタ５２６は、インバータ２０のための出力バッファとして機能する。

電源制御回路５１６は、第４トランジスタ５２４を含む。第４トランジスタ５２４は、主電極で、電源線４と第６トランジスタ５２６との間に接続されている。第４トランジスタ５２４はｐ形トランジスタであり、上述した他の実施形態（第１の実施形態等）と同様に、第５トランジスタ２５および第２キャパシタ３２が接続されている。

本実施形態では、アナログ画像ＰＷＭ回路５１４のインバータ２０に供給する電源を電源制御回路５１６の出力から分離したので、アナログ画像信号を電源制御信号の影響を受けないようにすることができる。そのため、アナログ画像ＰＷＭ回路５１４が設定するアナログ表示の階調の精度を十分高くすることができる。

（第６の実施形態）
図１３は、本実施形態に係る画像表示装置を例示するブロック図である。
図１３に示すように、本実施形態の画像表示装置６０１は、上述の他の実施形態の場合と同様に、基板２と、複数の画素回路６１０と、を備えている。画像表示装置６０１は、三角波走査回路６６０と、基準信号選択回路６６２と、をさらに備える。本実施形態の画像表示装置６０１は、三角波走査回路６６０および基準信号選択回路６６２を備える点で、上述の他の実施形態の場合と相違する。画像表示装置６０１は、他の点では、上述の他の実施形態の場合と同じなので、同一の構成要素には、同一の符号を付して詳細な説明を適宜省略する。

三角波走査回路６６０は、マトリクス状に配置された画素回路６１０の最左端の列のさらに左端の列に設けられている。なお、この例では、走査回路５０は、マトリクス状に配置された画素回路１０の最右端の列のさらに右側の列に設けられている。三角波走査回路６６０および走査回路５０の配置は、この例の逆であってもよい。

基準信号選択回路（選択回路）６６２は、三角波走査回路６６０とマトリクス状に配置された複数の画素回路６１０との間に設けられている。基準信号選択回路６６２は、画素回路１０の行ごとに、選択部６６４を有する。三角波走査回路６６０は、画素回路６１０の行ごとに三角波走査信号線６６１を有しており、三角波走査信号線６６１は、選択部６６４にそれぞれ接続されている。選択部６６４は、画素回路６１０の行ごとに基準信号線６６６を有する。基準信号線６６６は、行方向に伸びている。

基準信号選択回路６６２は、基準三角波信号線６６３ａおよび高電圧信号線６６３ｂに接続されている。基準三角波信号線６６３ａおよび高電圧信号線６６３ｂは、各選択部６６４に接続されている。

基準三角波信号線６６３ａには、基準三角波信号が入力される。基準三角波信号は、たとえば、上述した他の実施形態における基準三角波信号Ａｔであるが、ここでは後述のように１水平走査期間の周波数の対称三角波を有する信号である。

高電圧信号線６６３ｂには、高電圧信号が入力される。高電圧信号は、基準三角波信号の最大電圧値よりも高い電圧値を有する直流電圧の信号である。

図１４は、本実施形態の画像表示装置の一部を例示する回路図である。
図１４に示すように、画素回路６１０ｉ，６１０ｊは、上述した第５の実施形態の場合の画素回路５１０ｉ，５１０ｊと同じ回路構成を有している。画素回路５１０ｉ，５１０ｊとの相違は、画素回路６１０ｉ，６１０ｊの第２トランジスタ２２の主電極が基準信号線６６６に接続されている点である。他の点では、第５の実施形態の場合と同じであり、同一の構成要素に同一の符号を付して、詳細な説明を適宜省略する。

選択部６６４は、２つのスイッチ６６４ａ，６６４ｂと、インバータ６６４ｃと、を含む。一方のスイッチ６６４ａは、基準三角波信号線６６３ａと基準信号線６６６との間に接続されている。他方のスイッチ６６４ｂは、高電圧信号線６６３ｂと基準信号線６６６との間に接続されている。三角波走査信号線６６１は、一方のスイッチ６６４ａの制御電極に接続されており、インバータ６６４ｃを介して、他方のスイッチ６６４ｂの制御電極に接続されている。

選択部６６４は、三角波走査回路６６０から供給される三角波走査信号がハイレベルのときに、基準三角波信号を選択して、画素回路６１０ｉ，６１０ｊにそれぞれ供給する。選択部６６４は、三角波走査信号がローレベルのときに、高電圧信号を選択し、画素回路６１０ｉ，６１０ｊにそれぞれ供給する。

画素回路６１０ｉ，６１０ｊでは、アナログ画像ＰＷＭ回路５１４に書き込まれたアナログ画像信号Ａｐの電圧値にもとづくしきい値は、基準三角波信号Ａｔの最小電圧値から最大電圧値の範囲で設定し得る。一方、高電圧信号Ａｈの電圧値は、基準三角波信号Ａｔの最大電圧値よりも高い電圧値に設定されている。

基準三角波信号Ａｔが選択された場合には、上述した他の実施形態において説明したように、アナログ画像ＰＷＭ回路５１４に書き込まれた電圧値にもとづいて設定されたしきい値と、基準三角波Ａｔとを比較して、しきい値が基準三角波Ａｔの電圧値を超えたときに発光素子１２を発光させる。

高電圧信号Ａｈがアナログ画像ＰＷＭ回路５１４に入力された場合には、アナログ画像ＰＷＭ回路５１４に書き込まれた電圧値にもとづくしきい値は、高電圧信号Ａｈの電圧値よりも必ず低い。したがって、この場合には、発光素子１２は発光しない。

つまり、本実施形態では、三角波走査回路６６０が出力する三角波走査信号によって、特定の行、すなわち特定の水平走査期間において、発光素子１２の発光を強制的に停止する。これによって、画像表示装置の発光素子の発光効率を最適な値に設定する。

本実施形態の画像表示装置の動作について、詳細に説明する。
図１５および図１６は、本実施形態に係る画像表示装置の動作を説明するためのタイミングチャートの例である。
図１５は、電源制御回路５１６への電源制御信号Ａｃの電圧値を書き込む期間と、アナログ画像ＰＷＭ回路５１４へのアナログ画像信号Ａｐの電圧値を書き込む期間とを示すタイミングチャートであり、最上段の図から、５段目の図までは、図４の場合と同じである。
図１５の６段目および７段目の図は、インバータ２０の入力電圧および出力電圧の時間変化を示しており、図４の場合とは異なる電圧値が書き込まれている。
図１５の８段目の図は、発光素子１２のアノード電極の電圧の時間変化を示している。
図１５の９段目の図は、基準信号線６６６から出力される基準信号Ａ０の時間変化を示している。
図１５の最下段の図は、第１走査線５２から出力される第１走査信号Ｄｊ１の時間変化を示している。

図１５の最上段から７段目の図に示すように、上述の他の実施形態の場合と同様に、時刻ｔ１～ｔ４の期間で、電源制御回路５１６に、電源制御信号Ａｃの電圧値を書き込み、時刻ｔ４～ｔ７の期間で、アナログ画像ＰＷＭ回路５１４に、アナログ画像信号Ａｐの電圧値を書き込む。

ここで、図１５の例では、９段目の図に示すように、示されている期間のすべてにおいて、選択部６６４は、高電圧信号線６６３ｂを選択しており、基準信号Ａ０は、高電圧信号Ａｈの電圧値を示している。

図１５の８段目および最下段の図に示すように、時刻ｔ１～ｔ５および時刻ｔ６以降において、第１走査信号Ｄｊ１がハイレベルとなっても、画素回路６１０ｊのインバータ２０の出力電圧Ｖｏｕｔはローレベルであり、発光素子１２のアノード電極にはしきい値以上の電圧が印加されず、発光素子１２の発光が禁止されている。

なお、選択部６６４によって、基準三角波信号Ａｔが選択されている場合には、図４の例のように、アナログ画像ＰＷＭ回路５１４に書き込まれた電圧値にもとづいて設定されたしきい値に応じたタイミングで、発光素子１２は発光する。

図１６には、複数の水平走査期間を含む期間のタイミングチャートが示されている。時刻ｔＡ～ｔＢ、ｔＢ～ｔＣ、ｔＣ～ｔＦ、ｔＦ～ｔＧ、ｔＧ～ｔＨ、ｔＨ～ｔＩ、ｔＩ～ｔＬ、ｔＬ～ｔＭがそれぞれ水平走査期間であり、図１６には合計で８個の水平走査期間が記載されている。
図１６の上の図は、インバータ２０の入力電圧Ｖｉｎおよび発光素子１２のアノード電圧ＶＡの時間変化を示している。この図には、インバータ２０の反転中間電圧ＶｔｈＭが合わせて示されており、この反転中間電圧がアナログ画像信号Ａｐによって書き込まれたアナログ画像ＰＷＭ回路５１４のしきい値電圧である。
図１６の下の図は、基準信号Ａ０とアナログ画像ＰＷＭ回路５１４に書き込まれたアナログ画像信号電圧ＶｐＭとの関係が示されている。

図１６に示すように、時刻ｔＡ～ｔＣの期間では、選択部６６４が高電圧信号Ａｈを選択している。そのため、アナログ画像ＰＷＭ回路５１４に書き込まれた電圧値にかかわらず、発光素子１２の発光が禁止されている。

時刻ｔＣ～ｔＦの期間では、アナログ画像ＰＷＭ回路５１４に書き込まれた電圧値にもとづくタイミング（時刻ｔＤ～ｔＥの期間）で発光素子１２が発光する。なお、この期間における発光素子１２に供給される電流は、電源制御回路５１６に書き込まれた電圧値にもとづいて設定されている。前述のように、対称三角波信号の周期は、１水平走査期間としている。本実施形態では、三角波信号の周波数を１水平走査期間と高くして、周期的に発光期間を有することにより、点灯と三角波信号との干渉に起因するフリッカの発生を回避することができる。したがって三角波信号の周波数は、１水平走査期間に限らず、水平走査期間の自然数倍としてもよい。

時刻ｔＦ～ｔＩの期間では、時刻ｔＡ～ｔＣの期間と同様に、発光素子１２の発光が禁止されている。

時刻ｔＩ～ｔＬの期間では、時刻ｔＣ～ｔＦの期間と同様に発光素子１２は発光し、時刻ｔＬ～ｔＭの期間では、時刻ｔＡ～ｔＣの期間と同様に、発光素子１２の発光が禁止されている。なお、この図の例では、基準信号Ａ０と比較するしきい値電圧は、一定であるとしたが、画像表示装置の通常の動作においては、たとえば垂直走査期間ごとに異なる電圧値に書き換えられ得る。また、電源制御回路に書き込まれた電圧値もたとえば垂直走査期間ごとに書き換えられ得る。したがってこのような書き換えがなされた時点で、１水平走査期間内の発光期間が変調されることはいうまでもない。

上述の例では、３水平走査期間の発光禁止と１水平走査期間の発光素子１２の発光とを交互に切り換えるようにしたが、任意のタイミングで発光素子１２の発光と発光禁止とを切り換えるようにしてもよい。たとえば、２水平走査期間ごとに発光素子１２の発光を許可して、１行おきに発光素子１２を発光させる等してもよい。

本実施形態の画像表示装置６０１の作用および効果について説明する。
本実施形態の画像表示装置６０１は、三角波走査回路６６０と、基準信号選択回路６６２と、を備えている。基準信号選択回路６６２は、三角波走査回路６６０からの三角波走査信号にもとづいて、基準三角波信号Ａｔと高電圧信号Ａｈとを切り換えて、各画素回路６１０に供給することができる。そのため、三角波走査信号にしたがって、各画素回路６１０の発光素子１２の発光と発光禁止を水平走査期間ごと、或いは垂直走査期間ごとに選択的に設定することができる。

図１７は、発光素子の特性を例示するグラフである。
図１７には、発光素子として、無機半導体発光素子の発光効率特性例のグラフが示されている。グラフの横軸は、発光素子に流す順電流ＩＦ［Ａ］であり、対数軸となっている。グラフの縦軸は、発光効率Ｋ［ｌｍ／Ｗ］を示している。

図１７に示すように、無機半導体発光素子は、順電流ＩＦに対して発光効率の最大値Ｋｍａｘが存在する。つまり、発光効率の最大値Ｋｍａｘとなるときの順電流ＩＦの最適値Ｉｏｐｔが存在し、最適値Ｉｏｐｔで画像表示装置を構成する発光素子を制御することによって、画像表示装置の発光電力を最適化することができる。

一方で、通常の無機半導体発光素子による発光素子を用いた場合には、最適値Ｉｏｐｔで発光素子を駆動すると、輝度が高くなる過ぎる場合がある。最適値Ｉｏｐｔは一般に１～１００μＡ程度の値をとる。一方でモバイル用の中小型のパネルを有する画像表示装置の場合に適切なパネルの最大輝度は１０００ｃｄ／ｍ^２以下である。したがってこれらのモバイル用途のパネルにこの電流値を適用すると、適切な輝度の数倍から数１００倍の輝度となり、輝度が出すぎてしまう。

そこで、本実施形態の画像表示装置６０１では、水平走査期間ごとに選択的に発光素子１２の発光を禁止することによって、パネルの輝度を抑制しつつ、消費電力を最適化することができる。なお本実施例のように発光する水平走査期間を時間的に均一に設けると、発光する複数の行が画面内を均等に順次走査されるため、任意の瞬間における面内発光輝度が均一になってフリッカの発生を防止できるという長所を有する。また発光する水平走査期間を連続して設けると、発光する複数の行が画面内でひと固まりの帯になって走査されるため、ブラウン管（ＣＲＴ）のように動画解像度の高い表示が実現できるという長所を有する。

（変形例）
図１８は、第６の実施形態の変形例に係る画像表示装置の一部を例示する回路図である。
本実施形態においても、電源制御回路は、アナログ画像ＰＷＭ回路の高電位側に設けてもよいし、低電位側に設けてもよい。
図１８に示すように、画素回路７１０ｉ，７１０ｊは、電源線４と接地線５との間で直列に接続されたアナログ画像ＰＷＭ回路７１４および電源制御回路７１６を含む。電源制御回路（第２回路）７１６は、アナログ画像ＰＷＭ回路（第１回路）７１４よりも低電位側に接続されている。

アナログ画像ＰＷＭ回路のインバータ２０の出力は、第６トランジスタ７２６の制御端子に接続されている。第６トランジスタ７２６は、発光素子１２と電源制御回路７１６の第４トランジスタ７２４との間に接続されている。

第４トランジスタ７２４の制御端子は、第５トランジスタ２５の一方の主電極に接続されている。第２キャパシタ３２は、第４トランジスタ７２４の制御電極と接地線５との間に接続されている。

このように、第６の実施形態においても、電源制御回路およびアナログ画像ＰＷＭ回路の接続位置は、回路配置上の利便性等に応じていずれか選択することができる。

以上説明した実施形態によれば、発光素子を広いダイナミックレンジで駆動するＨＤＲ映像表示に適した画像表示装置を提供することができる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、請求の範囲に記載された発明およびその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組合せて実施することができる。

１，６０１ 画像表示装置、２ 基板、４ 電源線、５ 接地線、１０，１０ｉ，１０ｊ，１１０，２１０ａ，２１０ｂ，３１０ｉ，３１０ｊ，４１０ｉ，４１０ｊ，５１０ｉ，５１０ｊ，６１０ｉ，６１０ｊ，７１０ｉ，７１０ｊ 画素回路、１２，１２ａ，１２ｂ 発光素子、１４，１４ａ，１４ｂ，１１４，５１４，７１４ アナログ画像ＰＷＭ回路、１６，１６ａ，１６ｂ，１１６，５１６，７１６ 電源制御回路、２０ インバータ、２１～２５ 第１トランジスタ～第５トランジスタ、３１ 第１キャパシタ、３２ 第２キャパシタ、４０ 電源制御信号／アナログ画像信号駆動回路、４２ 電源制御信号線、４４ アナログ画像信号線、４６ 基準三角波信号線、４８ 記憶部、５０ 走査回路、５１ インバータ、５２ 第１走査線、５４ 第２走査線、３２４，５２４、７２４ 第４トランジスタ、３２７ 第７トランジスタ、４２８ 駆動トランジスタ、４２９ 選択トランジスタ、４３１ キャパシタ、４４４ ディジタル画像信号線、４５０ 走査回路、４５４ 走査線、５２６、７２６ 第６トランジスタ、６６０ 三角波走査回路、６６１ 三角波走査信号線、６６２ 基準信号選択回路、６６３ａ 基準三角波信号線、６６３ｂ 高電圧信号線、６６４ 選択部、６６４ａ，６６４ｂ スイッチ、６６４ｃ インバータ、６６６ 基準信号線

Claims (11)

1. 直流電圧が印加される第１電源線と前記第１電源線よりも低電位に設定される第２電源線との間でマトリクス状に配列された複数の画素回路と、
   選択回路と、
   を備え、
   前記複数の画素回路のそれぞれは、
   無機半導体発光素子である発光素子と、
   前記発光素子に接続され、三角波信号を含む第１信号と所定の期間で設定された第１直流電圧とを比較した結果にもとづいて、前記発光素子へ電流を供給する時間幅を設定する第１回路と、
   を含み、
   前記複数の画素回路の少なくとも一部は、
   前記第１回路と直列に接続され、前記所定の期間とは異なる期間で設定された第２直流電圧にもとづいて、前記第１回路に供給する電流値を制御する第２回路
   を含み、
   前記選択回路は、前記第１信号として、前記三角波信号および第１電圧信号を、水平走査期間に応じて選択的に供給し、
   前記第１電圧信号は、前記発光素子へ電流を供給する時間を制限する電圧値を有し、
   前記水平走査期間は、第１方向および前記第１方向に交差する第２方向にそれぞれマトリクス状に配列された前記複数の画素回路のうち前記第１方向に配列された画素回路が前記第２方向に向かって順次選択される期間であり、
   前記選択回路は、前記三角波信号および前記第１電圧信号を、前記水平走査期間に応じて切り換えるスイッチ素子を含み、
   前記スイッチ素子は、複数の前記水平走査期間で構成される垂直期間内で、周期的に前記第１電圧信号を選択し、
   前記第１直流電圧および前記第２直流電圧は、表示する画像の画素ごとの階調にもとづいてそれぞれ設定される、
   画像表示装置。
2. 前記第１回路は、
   前記発光素子に出力が接続されたインバータと、
   前記インバータの入力と出力との間に主電極で接続された第１トランジスタと、
   前記インバータの入力に一方の電極で接続された第１容量素子と、
   前記第１信号が供給される第１信号線に接続された一方の主電極、前記第１容量素子の他方の電極に接続された他方の主電極、および、第１走査線に接続された制御電極を含む第２トランジスタと、
   前記第１直流電圧が供給される第２信号線に接続された一方の主電極、前記第１容量素子の他方の電極に接続された他方の主電極、および、前記第１走査線が出力する第１走査信号の論理値を反転された論理値を有する第２走査信号を出力する第２走査線に接続されるとともに前記第１トランジスタの制御電極に接続された制御電極を含む第３トランジスタと、
   を含み、
   前記第２回路は、
   前記第１回路と直列に接続された第４トランジスタと、
   前記第４トランジスタの制御電極の電位を設定するように接続された第２容量素子と、
   前記第２直流電圧を供給される第３信号線と前記第４トランジスタの制御電極との間に接続された第５トランジスタと、
   を含み、
   前記第５トランジスタは、前記所定の期間とは異なる期間で前記第２容量素子に前記第２直流電圧を設定した後に遮断され、
   前記第１トランジスタおよび前記第３トランジスタは、前記所定の期間で前記第２走査線によって導通し、
   前記第２トランジスタは、前記所定の期間の後に前記第１走査線によって導通する請求項１記載の画像表示装置。
3. 前記第１回路は、前記インバータの出力に接続された制御端子と、前記第２回路と前記発光素子との間に主電極で接続された第６トランジスタを含む請求項２記載の画像表示装置。
4. 第１方向および前記第１方向に交差する第２方向にマトリクス状に配列された前記複数の画素回路は、
   前記第１方向に沿って設けられた複数の第１画素回路と、
   前記第１画素回路の前記第２方向の側で前記第１方向に沿って設けられた複数の第２画素回路と、
   を含み、
   前記所定の期間では、前記第２走査信号によって、前記複数の第１画素回路の前記第２直流電圧を設定するとともに、前記複数の第２画素回路の前記第１直流電圧を設定する請求項２記載の画像表示装置。
5. 前記第２回路は、前記複数の画素回路のうち前記第２回路を含まない画素回路の前記第１回路に接続された請求項１記載の画像表示装置。
6. 前記第２回路は、
   前記第４トランジスタと一方の主電極で接続されるとともに、前記第１回路に並列に接続され、前記第５トランジスタと制御電極同士で接続された第７トランジスタをさらに含み、
   前記第７トランジスタは、前記第４トランジスタと同一極性である請求項２記載の画像表示装置。
7. 前記第４トランジスタは、ｎ形ＭＯＳトランジスタである請求項６記載の画像表示装置。
8. 前記第１信号線に供給される前記三角波信号を生成し、
   前記第２信号線に供給されるアナログ値を有する前記第１直流電圧を生成し、
   前記第３信号線に供給されるアナログ値を有する前記第２直流電圧を生成する駆動回路をさらに備えた請求項２記載の画像表示装置。
9. 前記第１走査線から供給される前記第１走査信号および前記第２走査線から供給される前記第２走査信号をそれぞれ生成する走査回路をさらに備えた請求項２記載の画像表示装置。
10. 前記第２回路は、前記第１電源線と前記第１回路との間に接続された請求項１記載の画像表示装置。
11. 前記第２回路は、前記第１回路と前記第２電源線との間に接続された請求項１記載の画像表示装置。

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