表示装置、例えば画素の表示素子として液晶セルを用いた液晶ディスプレイなどにおいては、多数の画素をマトリクス状に配列し、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像の表示駆動が行われるようになっている。この表示駆動は、画素の表示素子として有機EL素子を用いた有機ELディスプレイなどでも同様である。
ただし、有機ELディスプレイの場合は、画素の表示素子として発光素子を用いる、いわゆる自発光型のディスプレイであるため、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い等の利点を有する。また、各発光素子の輝度はそれに流れる電流値によって制御される、即ち有機EL素子が電流制御型であるという点で、液晶セルが電圧制御型である液晶ディスプレイなどとは大きく異なる。
有機ELディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純(パッシブ)マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題がある。このため、近年、画素内部の発光素子に流れる電流を、同様に画素内部に設けた能動素子(一般には、薄膜トランジスタ(Thin Film Transistor;TFT)によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
図33に、アクティブマトリクス型の有機ELディスプレイにおける画素回路(単位画素の回路)の従来例を示す(より詳細には、特許文献1,2参照)
この従来例に係る画素回路は、図33から明らかなように、アノード(陽極)が正電源Vddに接続された有機EL素子101と、ドレインが有機EL素子101のカソード(陰極)に接続され、ソースが接地されたTFT102と、TFT102のゲートとグランドとの間に接続されたキャパシタ103と、ドレインがTFT102のゲートに、ソースがデータ線106に、ゲートが走査線105にそれぞれ接続されたTFT104とを有する構成となっている。
ここで、有機EL素子は多くの場合整流性があるため、OLED(Organic Light Emitting Diode)と呼ばれることがある。したがって、図33およびその他の図では、OLEDとしてダイオードの記号を用いて示している。ただし、以下の説明において、OLEDには必ずしも整流性を要求するものではない。
上記構成の画素回路の動作は次の通りである。先ず、走査線105の電位を選択状態(ここでは、高レベル)とし、データ線106に書き込み電位Vwを印加すると、TFT104が導通してキャパシタ103が充電または放電され、TFTl02のゲート電位は書き込み電位Vwとなる。次に、走査線105の電位を非選択状態(ここでは、低レベル)とすると、走査線105とTFTl02とは電気的に切り離されるが、TFTl02のゲート電位はキャパシタ103によって安定に保持される。
そして、TFTl02およびOLED101に流れる電流は、TFTl02のゲート・ソース間電圧Vgsに応じた値となり、OLED101はその電流値に応じた輝度で発光し続ける。ここで、走査線105を選択してデータ線106に与えられた輝度情報を画素内部に伝える動作を、以下、「書き込み」と呼ぶこととする。上述のように、図33に示す画素回路では、一度電位Vwの書き込みを行えば、次に書き込みが行われるまでの間、OLED101は一定の輝度で発光を継続する。
このような画素回路(以下、単に画素と記す場合もある)111を図34に示すようにマトリクス状に多数並べ、走査線112−1〜112−nを走査線駆動回路113によって順次選択しながら、電圧駆動型のデータ線駆動回路(電圧ドライバ)114からデータ線115−1〜115−mを通して書き込みを繰り返すことにより、アクティブマトリクス型表示装置(有機ELディスプレイ)を構成することができる。ここでは、m列n行の画素配列を示している。この場合、当然のことながら、データ線がm本、走査線がn本となる。
単純マトリクス型表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクス型表示装置では、書き込み終了後も発光素子が発光を継続する。このため、アクティブマトリクス型表示装置は、単純マトリクス型表示装置に比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
ところで、アクティブマトリクス型有機ELディスプレイにおいては、能動素子として一般に、ガラス基板上に形成された絶縁ゲート型薄膜電界効果トランジスタ(TFT)が利用される。ところが、このTFTの形成に使用されるアモルファスシリコン(非晶質シリコン)やポリシリコン(多結晶シリコン)は、単結晶シリコンに比べて結晶性が悪く、導電機構の制御性が悪いために、形成されたTFTは特性のばらつきが大きいことが良く知られている。
特に、比較的大型のガラス基板上にポリシリコンTFTを形成する場合には、ガラス基板の熱変形等の問題を避けるため、通常、アモルファスシリコン膜の形成後、レーザアニール法によって結晶化が行われる。しかしながら、大きなガラス基板に均一にレーザエネルギーを照射することは難しく、ポリシリコンの結晶化の状態が基板内の場所によってばらつきを生ずることが避けられない。この結果、同一基板上に形成したTFTでも、そのしきい値Vthが画素によって数百mV、場合によっては1V以上ばらつくこともまれではない。
この場合、例えば異なる画素に対して同じ電位Vwを書き込んでも、画素によってTFTのしきい値Vthがばらつくことになる。これにより、OLEDに流れる電流Idsは画素毎に大きくばらついて全く所望の値からはずれる結果となり、ディスプレイとして高い画質を期待することはできない。このことは、しきい値Vthのみではなく、キャリアの移動度μなどのばらつきについても同様のことが言える。
かかる問題を改善するため、本願発明者は、一例として、図35に示す電流書き込み型の画素回路を提案している(例えば、特許文献3)。
この電流書き込み型の画素回路は、図35から明らかなように、カソードが負電源Vssに接続されたOLED121と、ドレインがOLED121のアノードに接続され、ソースが基準電位点であるグランドに接続(以下、「接地」と記す)されたTFT122と、このTFT122のゲートとグランドとの間に接続されたキャパシタ123と、ゲートがTFT122のゲートに接続され、ソースが接地されたTFT124と、ドレインがTFT124のドレインに、ソースがデータ線128に、ゲートが走査線127にそれぞれ接続されたTFT125と、ドレインがTFT122,124の各ゲートに、ソースがTFT124,125の各ドレインに、ゲートが走査線127にそれぞれ接続されたTFT126とを有する構成となっている。
この回路例では、TFTl22,124としてPMOS(電界効果トランジスタ)、TFT125,126としてNMOSを用いている。この画素回路を駆動するタイミングチャートを図36に示す。
図35に示す画素回路が、図33に示す画素回路と決定的に異なる点は、次の通りである。すなわち、図33に示す画素回路においては輝度データが電圧の形で画素に与えられるのに対し、図35に示す画素回路においては電流の形で画素に与えられる点にある。その動作は次の通りである。
先ず、輝度情報を書き込む際は、走査線127を選択状態にし、データ線128に、輝度情報に応じた電流Iwを流す。この電流Iwは、TFT125を通してTFT124に流れる。このとき、TFT124に生ずるゲート・ソース間電圧をVgsとする。書き込み時は、TFT126によってTFT124のゲート・ドレイン間が短絡されているので、TFT124は飽和領域で動作する。
よって、良く知られたMOSトランジスタの式にしたがって
Iw=μ1Cox1W1/L1/2(Vgs−Vth1)2 ……(1)
が成立する。(1)式において、Vth1はTFT124のしきい値、μ1はキャリアの移動度、Cox1は単位面積当たりのゲート容量、W1はチャネル幅、L1はチャネル長である。
次に、OLED121に流れる電流をIdrvとすると、この電流IdrvはOLED121と直列に接続されたTFTl22によって電流値が制御される。図35に示す画素回路では、TFTl22のゲート・ソース間電圧が(1)式のVgsに一致するので、TFTl22が飽和領域で動作すると仮定すれば、
Idrv=μ2Cox2W2/L2/2(Vgs−Vth2)2 …(2)
となる。
ちなみに、MOSトランジスタが飽和領域で動作する条件は、一般に、
|Vds|>|Vgs−Vt| ……(3)
であることが知られている。(2)式、(3)式の各パラメータの意味は(1)式と同様である。ここで、TFT124とTFT122とは、小さな画素内部に近接して形成されるため、事実上、μ1=μ2、Coxl=Cox2、Vthl=Vth2と考えられる。すると、(1)式と(2)式とから容易に
Idrv/Iw=(W2/W1)/(L2/L1) ……(4)
が導かれる。
すなわち、キャリアの移動度μ、単位面積当たりのゲート容量Cox、しきい値Vthの値自体がパネル面内で、あるいはパネル毎にばらついたとしても、OLED121に流れる電流Idrvは正確に書き込み電流Iwに比例するので、結果として、OLED121の発光輝度を正確に制御できる。例えば、特にW2=W1、L2=L1と設計すれば、Idrv/Iw=1、即ちTFT特性のばらつきによらず、書き込み電流IwとOLED121に流れる電流Idrvとは同一の値となる。
一般に、アクティブマトリクス型表示装置においては、各画素への輝度データの書き込みは基本的に走査線単位で行われる。例えば、アモルファスシリコンTFTを用いた液晶ディスプレイにおいては、選択された同一走査線上の画素に対して一括して(同時に)書き込みを行うのが一般的である。このように、走査線単位での書き込みは、一般に、線順次書き込みと呼称されている。
この線順次書き込み方式を採る表示装置では、通常、データ線ドライバは表示パネル内部の画素回路を構成するTFTの製造工程とは別途に、一般的なモノリシック(monolithic)半導体技術によって製造される。したがって、特性の安定したものを得やすいが、その反面、表示装置のデータ線本数分のデータ線ドライバ個数が必要であるため、システム全体として大型・高コストとなりがちである。また、画素数の多い、あるいは画素ピッチの狭い表示装置の実現に際しては、表示パネルとパネル外部のドライバとの結線のための配線本数や接続点数が膨大となるため、接続の信頼性や配線ピッチなどの点からも、大型・高精細の表示装置の実現には限界がある。
ここで、上記の「パネル外部のドライバ」は、文字通り表示パネル(ガラス基板)の外部に設置され、フレキシブルケーブル等によってパネルと結線されることもあるが、TAB(Tape Automated Bonding)技術等によってパネル(ガラス基板)上に搭載されることもある。上述した説明では両者を含めて便宜的に「パネル外部」と表現しており、以下でも同様に表現するものとする。
一方、ポリシリコンTFTを用いた液晶ディスプレイにおいては、トランジスタの駆動能力が高く、単一の画素に対する書き込みを短時間で行うことができるため、点順次書き込みと呼ばれる書き込み方式が採られることも多い。この点順次書き込み方式を採る表示装置の構成例を図37に、その動作タイミングチャートを図38に示す。なお、図37において、図34と同等部分には同一符号を付して示している。
図37において、データ線115−1〜115−mの各一端と信号入力線116との間に水平スイッチHSW1〜HSWmが設けられている。そして、これら水平スイッチHSW1〜HSWmは、水平スキャナ(HSCAN)117から順次出力される選択パルスwe1〜wemによってon/off制御される。水平スイッチHSW1〜HSWmおよび水平スキャナ117はTFTで構成され、画素回路11と同一の製造工程にて同時に形成される。
水平スキャナ117には、水平スタートパルスhspおよび水平クロック信号hckが入力される。水平スキャナ117は、図38に示すように、水平スタートパルスhspの入力後、水平クロック信号hckの遷移(立ち上がりおよび立ち下がり)に対応して、水平スイッチHSW1〜HSWmを選択するための選択パルスwe1〜wemを順次発生する。
水平スイッチHSW1〜HSWmの各々は、選択パルスwe1〜wemが与えられた期間に導通状態となって信号入力線116を通して与えられる画像データ(電圧値)sinをデータ線115−1〜データ線115−mに伝える。これにより、走査線駆動回路113によって選択された走査線上の画素への書き込みが点順次にて行われる。データ線115−1〜データ線115−mに与えられた電圧は、水平スイッチHSW1〜HSWmが非導通となった後もデータ線115−1〜データ線115−mの浮遊容量等の容量成分によって保持される。
このように、水平クロック信号hckがmクロック分与えられると、選択された走査線上のすべての画素にデータが書き込まれる。この点順次書き込み方式の表示装置の場合、1本の信号入力線116を時分割的に使用する構成であるために、表示パネルとパネル外部のデータドライバ(画像データsinを供給する回路)との接続点数が少なくて済み、また外部ドライバの数もそれに応じて少なくすることができる、などの利点がある。
米国特許第5,684,365号明細書
特開平8−234683号公報
国際公開第01−06484号パンフレット
以下、本発明の実施の形態について図面を参照して詳細に説明する。
[第1実施形態]
図1は、本発明の第1実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。図1において、画素回路11がマトリクス状に多数配置されて表示領域(表示部)を構成している。ここでは、m列n行の画素配列を例に採って示している。この表示領域には、画素回路11の各々に対して、各画素(画素回路)を選択するn本の走査線12−1〜12−nと、各画素に画像データ、例えば輝度データを供給するm本のデータ線13−1〜13−mとが配線されている。
上記表示領域の外部には、走査線12−1〜12−nを選択駆動する走査線駆動回路14が設けられるとともに、データ線13−1〜13−mを駆動するデータ線ドライバ回路15が設けられている。走査線駆動回路14は例えばシフトレジスタからなり、各転送段の出力端が走査線12−1〜12−nの各一端に接続されている。データ線ドライバ回路15は、後述するように、m個の電流書き込み型の電流ドライバ回路(CD)15−1〜15−mによって構成されている。電流書き込み型の電流ドライバ回路(以下、単に「電流ドライバ回路」と記す)15−1〜15−mは、各出力端がデータ線13−1〜13−mの各一端に接続されている。
データ線ドライバ回路15の電流ドライバ回路15−1〜15−mには、信号入力線16を通して外部から画像データ(本例では、輝度データ)sinが供給されるとともに、制御線17を通して外部から駆動制御信号deが供給される。すなわち、データ線13−1〜13−m毎に設けられた電流ドライバ回路15−1〜15−mは同一の信号入力線16を共用し、これを時分割的に使用しつつ画像データの取り込みを行う。電流ドライバ回路15−1〜15−mにはさらに、水平スキャナ(HSCAN)18から、2系統の書き込み制御信号weA1〜weAm,weB1〜weBmが供給される。
水平スキャナ18には、水平スタートパルスhspおよび水平クロック信号hckが入力される。水平スキャナ18は例えばシフトレジスタからなり、図2のタイミングチャートに示すように、水平スタートパルスhspの入力後、水平クロック信号hckの遷移(立ち上がりおよび立ち下がり)に対応して、書き込み制御信号weA1〜weAm,weB1〜weBmを順次発生する。ここで、例えば書き込み制御信号weAl〜weAmの各々は、書き込み制御信号weBl〜weBmの各々に対してやや遅れたタイミング関係にある。
上記構成の第1実施形態に係るアクティブマトリクス型表示装置において、画素回路11としては、例えば図35に示した電流書き込み型の画素回路が用いられる。この電流書き込み型画素回路は、先述したように、画素回路11の表示素子として、電流値によって輝度が制御される発光素子、例えば有機EL素子(OLED)を用いるとともに、4つのTFT(絶縁ゲート型薄膜電界効果トランジスタ)および1つのキャパシタを有し、輝度データが電流の形でデータ線から与えられるようになっている。なお、画素回路11としては、図35に示した回路構成のものに限定されるものではなく、要は、電流書き込み型の画素回路であれば良い。
ここで、有機EL素子の構造の一例について説明する。図3に、有機EL素子の断面構造を示す。同図から明らかなように、有機EL素子は、透明ガラスなどからなる基板21上に、透明導電膜からなる第1の電極(例えば、陽極)22を形成し、その上にさらに正孔輸送層23、発光層24、電子輸送層25および電子注入層26を順次堆積させて有機層27を形成した後、この有機層27の上に金属からなる第2の電極(例えば、陰極)28を形成した構成となっている。そして、第1の電極22と第2の電極28との間に直流電圧Eを印加することで、発光層24において電子と正孔が再結合する際に発光するようになっている。
この有機EL素子(OLED)を含む画素回路では、上述したように、能動素子として一般にガラス基板上に形成されたTFTが用いられる。そして、この画素回路が生成されたガラス基板(表示パネル)上に、走査線駆動回路14も同様に、TFTなどの回路素子によって形成される。このとき、電流ドライバ回路15−1〜15−mについても、同じ表示パネル(ガラス基板)上にTFTなどの回路素子によって同時に形成するようにしても良い。ただし、電流ドライバ回路15−1〜15−mを必ずしも表示パネル上に設ける必要はなく、パネル外部に設ける構成を採っても良い。
[第1回路例]
図4は、データ線ドライバ回路15を構成する電流ドライバ回路15−1〜15−mの具体的な回路例を示す回路図である。なお、電流ドライバ回路15−1〜15−mの各々は全く同じ回路構成となっている。
図4から明らかなように、本例に係る電流ドライバ回路は、4つのTFT31〜34および1つのキャパシタ35から構成されている。この回路例では、TFT31〜34のすべてをNMOSで構成しているが、これは一例であって、これに限られるものではない。
図4において、TFT31はそのソースが接地されて変換部を構成している。このTFT31のドレインに、TFT32,33の各ソースおよびTFT34のドレインがそれぞれ接続されている。TFT32は、そのドレインが信号入力線16に接続された第1のスイッチ素子であり、そのゲートには第1の書き込み制御信号weAが与えられる。TFT33は、そのドレインがデータ線13に接続されて駆動部を構成しており、そのゲートには制御線17を介して駆動制御信号deが与えられる。TFT34は、そのソースがTFT31のゲートに接続された第2のスイッチ素子であり、そのゲートには第2の書き込み制御信号weBが与えられる。TFT31のゲートおよびTFT34のソースとグランドとの間には、保持部を構成するキャパシタ35が接続されている。
次に、上記構成の電流ドライバ回路の回路動作について、図5の駆動波形図を用いて説明する。
本電流ドライバ回路への書き込み時には第1の書き込み制御信号weAおよび第2の書き込み制御信号weBを共に選択状態とする。ここでは、両者が高レベルの状態を選択状態としている。さらに、駆動制御信号deを非選択状態(ここでは低レベル)とする。この状態で信号入力線16に電流値Iwの電流源CSを接続することにより、TFT32のソースを通してTFT31に書き込み電流Iwが流れる。
このとき、TFT3lのゲート・ドレイン間はTFT34によって電気的に短絡されているので(3)式が成立し、TFT3lは飽和領域で動作する。したがって、そのゲート・ソース間には、
Iw=μCoxW/L/2(vgs−Vth)2 ……(5)
で与えられる電圧Vgsが生ずる。ここで、VthはTFT31のしきい値、μはキャリアの移動度、Coxは単位面積当たりのゲート容量、Wはチャネル幅、Lはチャネル長である。
次に、第1,第2の書き込み制御信号weA,weBを非選択状態とする。詳しくは、先ず、第2の書き込み制御信号weBを低レベルとしてTFT34を非導通状態とする。これにより、TFT3lのゲート・ソース間に生じた電圧Vgsがキャパシタ35によって保持される。次いで、第1の書き込み制御信号weAを低レベルとしてTFT32を非導通状態とすることにより、本電流ドライバ回路と電流源CSとが電気的に遮断されるので、その後は電流源CSによって別の電流ドライバ回路に対して書き込みを行うことができる。TET33は、キャパシタ35の保持電圧Vgsに基づいてデータ線13を駆動する。
このように、本電流ドライバ回路への書き込み終了時、先ずTFT34を非導通状態とし、しかる後TFT32を非導通状態とする、即ちTFT32に先立ってTFT34を非導通状態とすることで、輝度データの書き込みを確実に行うことができる。ここで、電流源CSが駆動するデータは、第2の書き込み制御信号WeBが非選択となる時点では有効である必要があるが、その後は任意の値(例えば、次の電流ドライバ回路への書き込みデータ)とされて良い。
次に、駆動制御信号deを選択状態(ここでは高レベル)とすると、TFT3lが飽和領域で動作していれば、TFT3lを流れる電流は、
Id=μCoxW/L/2(vgs−Vth)2 ……(6)
で与えられる。これがデータ線13に流れる電流となるが、これは先の書き込み電流Iwに一致する。
すなわち、図4に示す回路は、電流値の形で書き込まれた輝度データsinを一旦電圧値に変換してキャパシタ35に保持し、書き込み終了後もキャパシタ35の電圧値に基づいて、書き込まれた電流値とほぼ等しい電流値でデータ線13を駆動する機能を有する。さらにこの動作において、(5)式、(6)式中のキャリアの移動度μや、しきい値Vth等の絶対値は問題とされない。すなわち、図4に示す回路は、TFTの特性ばらつきによらず、書き込まれた電流値と正確に等しい電流値でデータ線13を駆動することができる。
続いて、図1に示す第1実施形態に係るアクティブマトリクス型表示装置において、画素回路11として図35の電流書き込み型画素回路を用い、かつ電流ドライバ回路15−1〜15−mとして図4の電流書き込み型電流ドライバ回路を用いた場合の動作について、図2のタイミングチャートに基づいて説明する。
水平スキャナ18は、先述したように、水平スタートパルスhspの入力後、水平クロック信号hckの遷移に対応して、第1,第2の書き込み制御信号weA1〜weAm,weB1〜weBmを順次発生する。ここで、書き込み制御信号weAl〜weAmの各々は、書き込み制御信号weBl〜weBmの各々に対してややタイミングが遅れている。輝度データsinはこれらの書き込み制御信号weA1〜weAm,weB1〜weBmに同期して、信号入力線16から電流値の形で入力される。
そして、水平クロックhckがmクロック分入力されると、m個の電流ドライバ回路15−1〜15−mに輝度データsinが書き込まれる。書き込みの最中は、駆動制御信号deは非選択状態とされているが、すべての電流ドライバ回路15−1〜15−mに書き込みが終了した時点で選択状態とされ、よってデータ線13−1〜データ線13−mが駆動される。駆動制御信号deが選択状態のとき、k番目の走査線12−kが選択されているので、走査線12−kに接続された画素11に対して線順次書き込みが行われる。
走査線12−kを非選択とすると書き込みが終了するが、図2のタイミングチャートでは、その時点において駆動制御信号deは選択状態を保っており、書き込み終了まで有効な書き込みデータ(書き込み電流)を保つようにしている。ただし、この駆動法においては、1走査線期間(通常は、1フレーム期間/走査線本数)に、電流ドライバ回路15−1〜15−mへの書き込みと、データ線13−1〜13−mの駆動がシリアルに行われるため、これら書き込みとデータ線駆動の両方に十分な時間を確保することが難しい場合がある。
[第2回路例]
図6は、電流ドライバ回路15−1〜15−mの他の回路例を示す回路図であり、図中、図4と同等部分には同一符号を付して示している。
図6から明らかなように、本例に係る電流ドライバ回路は、図4の回路素子に加えて、TFT31と電流源CSとの間に、輝度データsinの書き込み時に飽和領域で動作するインピーダンス変換用トランジスタ、即ちTFT31と導電型が異なるPMOSのTFT40を、例えばTFT32を介して接続した構成となっている。この構成によれば、本電流ドライバ回路への輝度データsinの書き込みを、図4の回路例よりも高速に行うことができる。その理由について以下に順次説明する。
電流書き込みにおいては、一般に、書き込みに要する時間が長いという問題がある。何となれば、図4の回路例の電流ドライバ回路に電流値Iwを書き込む場合、電流源CSの出力抵抗は理論上無限大なので、回路の抵抗は図4のTFT31によって決まる一方、パネル内部のTFTは一般に駆動能力が小さい、言い換えれば入力抵抗が高いため、信号入力線16の電位が定常状態に達するまでに時間がかかるからである。
ここで先ず、図4の回路例の場合について、書き込みに必要な時間を求める。書き込み時、TFT31はゲート・ドレイン間がTFT34によって短絡され、従って飽和領域で動作することを踏まえて、MOSトランジスタの式(1)の両辺をゲート・ソース間電圧Vgsで微分することで、
1/Rn=μnCoxWn/Ln(Vgsn−Vth) ……(7)
を得る。ここで、TFT31がNMOSであるので、必要なパラメータには添字nを付して示している。RnはTFT31の信号入力線16から見た微分抵抗であり、これが信号入力線16の入力抵抗である。なお、TFT32はアナログスイッチであり抵抗特性を呈するが、TFT31に比べて十分小さな抵抗値となるように設計できるため、その抵抗値は無視する。
(1)式、(7)式より、
Rn=1/√(2μnCoxWn/Ln・Iw) ……(8)
を得る。すなわち、TFT31の入力抵抗Rnは書き込み電流Iwの平方根に反比例し、特に書き込み電流Iwが小さな状態では非常に大きな値となる。一方、信号入力線16に存在する容量をCsとすると、書き込み動作の時定数は定常状態付近では
τ=Cs×Rn ……(9)
で与えられる。
信号入力線16に信号電流を供給する電流源CSは通常パネル外部の部品で構成されるため、データ線ドライバ回路15から距離的に離れていることが多く、容量Csは大きな値になりやすい。その上、先に述べたように、TFT31の入力抵抗Rnは書き込み電流Iwが小さくなるに従って増大するので、小さな電流の書き込みに要する長い書き込み時間は重大な問題である。
書き込み時間を短縮するためには、(9)式より、TFT31の入力抵抗Rnを小さくする必要がある。そのためには、最大輝度値に相当する電流値をより大きい値に設定することによって、小さな輝度値においても書き込み電流Iwがあまり小さくならないようにすることが考えられるが、これは消費電力の増大を招く。あるいは、TFT31のWn/Lnを大きくすることが考えられるが、その場合は、より小さなゲート電圧振幅でTFT31を使用することになるため、微小なノイズによって駆動電流が影響されやすくなるなどの問題がある。
ここで、図6の回路例の回路動作について考える。信号入力線16には電流源CSが接続されており、この電流源CSと本電流ドライバ回路との間には比較的大きな寄生容量Csが存在している。今、信号電流Iwを書き込む動作を考え、TFT40が飽和領域で動作しているとすれば、定常状態においては、MOSトランジスタの式(1)に従って、
Iw=μpCoxWp/Lp/2(Vgs−Vtp)2 ……(10)
が成り立つ。ここで、TFT40がPMOSであるので、必要なパラメータには添字pを付して示している。
図6の回路例では、信号入力線16がTFT40のソースであることに注意すれば、
Iw=μpCoxWp/Lp/2(Vin−
Vg−|Vtp|)2 ……(11)
が成り立つことがわかる。VinおよびVgはそれぞれ、グランドを基準とした信号入力線16の電圧およびTFT40のゲート電圧である。
(11)式の両辺を信号入力線16の電圧Vinで微分すれば、
1/Rp=μpCoxWp/Lp(Vin−Vg−|Vtp|)…(12)
を得る。RpはTFT40の信号入力線16から見た微分抵抗であり、これが信号入力線16の入力抵抗である。(11)式、(12)式より
Rp=1/√(2μpCoxWp/Lp・Iw) ……(13)
を得る。書き込み動作の時定数は、定常状態付近では
τ=Cs×Rp ……(14)
で与えられる。
ここで注目すべきなのは、(13)式、(14)式によれば、書き込み時定数はTFT31に関するパラメータ(Wn、Lnなど)に関係なく、PチャネルTFT40によって決まるということである。すなわち、TFT40のWp/Lpを大きく設定すれば、(13)式によって任意に信号入力線16の入力抵抗Rpを小さくすることができ、(14)式によって書き込み動作の時定数が小さくなることがわかる。つまり、書き込み電流Iwの大きさやTFT31のパラメータを変更することなく、言い換えれば、先に述べたような消費電力の増大やノイズ耐性の悪化を伴うことなく、書き込みを高速化することが可能となる。
書き込みが高速化すれば、一定の時間内に同一の信号入力線16を時分割的に使用して多数のデータをデータ線ドライバ列に書き込むことが可能になるので、パネルとパネル外部の電流源CSとの間の接続点数や、電流源CSの個数を削減することができる。
ここで、TFT40を飽和領域で動作させるための方法について以下に示す。MOSトランジスタが飽和領域で動作するための条件は前述のように(3)式で与えられるが、PMOSの場合は、
Vd<Vg+|Vtp| ……(15)
と書いても良い。ここで、VdおよびVgはそれぞれ、グランドを基準としたドレイン電位およびゲート電位である。
書き込み時間が問題になるのは、先に述べたように書き込み電流Iwが小さな場合である。そこで、書き込み電流Iwがゼロに近い書き込み状態を考えると、TFT31はそのゲート・ドレインをTFT34によって電気的に短絡されており、流れる電流がゼロに近い。このことから、そのドレイン電位はほぼVtnであるが、これはTFT40のドレイン電位Vgでもある。したがって、(15)式は、
Vtn<Vg+|Vtp| ……(16)
と書くことができる。
したがって、TFT40を飽和領域で動作させるためには、(16)式が成り立つこと、具体的には、例えばゲート電位Vg=0で使用する場合にはVtn<|Vtp|としたり、あるいはVgを0Vではなく、0Vよりも高い電位で使用すれば良い。
上述したように、TFT31と電流源CSとの間に、輝度データsinの書き込み時に飽和領域で動作するインピーダンス変換用トランジスタ(本例では、PチャネルTFT40)を接続することで、本電流ドライバ回路への輝度データsinの書き込みを図4の回路例よりも高速に行うことができる。これにより、一定の時間内に同一の信号入力線16を時分割的に使用して多数のデータをデータ線ドライバ列に書き込むことが可能になるので、パネルとパネル外部の電流源CSとの間の接続点数や、電流源CSの個数を削減することができる。
なお、本回路例では、PチャネルTFT40をTFT31と電流源CSとの間にTFT32を介して接続する回路構成としたが、図7に示すように、輝度データsinの書き込み時に飽和領域で動作するPチャネルTFT40をNチャネルTFT32に代えて設け、このPチャネルTFT40にインピーダンス変換とスイッチ(図6のTFT32)の両機能を持たせるようにしても、上記の場合と同様の作用効果を得ることができる。この変形例の場合には、電流ドライバ回路毎にトランジスタを1個削減できるため、その分だけ回路構成の簡略化、低コスト化が図れる利点がある。
[第2実施形態]
図8は、本発明の第2実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図であり、図中、図1と同等部分には同一部号を付して示している。本実施形態に係るアクティブマトリクス型表示装置において、第1実施形態に係るアクティブマトリクス型表示装置との違いは、データ線ドライバ回路15′の構成にある。
すなわち、第1実施形態ではデータ線ドライバ回路15を1列分の電流ドライバ回路15−1〜15−mで構成しているのに対して、本実施形態ではデータ線ドライバ回路15′を2列分の電流ドライバ回路15A−1〜15A−m,15B−1〜15B−mで構成している。これら2列分の電流ドライバ回路15A−1〜15A−m,15B−1〜15B−mには、信号入力線16を通して外部から画像データ(本例では、輝度データ)sinが供給される。
2列分の電流ドライバ回路15A−1〜15A−m,15B−1〜15B−mにはさらに、2本の制御線17−1,17−2を通して外部から2系統の駆動制御信号de1,de2が供給される。これらの駆動制御信号de1,de2は、図9のタイミングチャートに示すように、1走査線期間の周期で極性が反転し、かつ互いに逆相の信号となっている。
一方、水平スキャナ18は、図9のタイミングチャートに示すように、水平スタートパルスhspの入力後、水平クロック信号hckの遷移(立ち上がりおよび立ち下がり)に対応して、1系統の書き込み制御信号we1〜wemを順次発生する構成となっている。この1系統の書き込み制御信号we1〜wemは、2列分の電流ドライバ回路15A−1〜15A−m,15B−1〜15B−mに供給される。
[第3回路例]
図10は、電流ドライバ回路15A−1〜15A−m,15B−1〜15B−mの具体的な回路例を示す回路図であり、図中、図4と同等部分には同一符号を付して示している。本例に係る電流ドライバ回路は、4つのTFT31〜34および1つのキャパシタ35からなる基本的な回路部分については、図4の電流ドライバ回路と同じである。
異なる点は、TFT32およびTFT34を制御する回路の構成である。この制御回路は、3つのインバータ36,37,38および1つのNOR回路39から構成されている。インバータ36は、水平スキャナ18から供給される書き込み制御信号weの極性を反転してNOR回路39にその一方の入力として供給する。NOR回路39は、制御線17−1(または、17−2)を通して外部から供給される駆動制御信号de1(または、de2)を他方の入力としている。
このNOR回路39を通過した駆動制御信号de1(または、de2)は、直接TFT34のゲートに供給されるとともに、インバータ37,38を介してTFT32のゲートに供給される。インバータ37,38は、図2のタイミングチャートにおける第2の書き込み制御信号weBに対する第1の書き込み制御信号weAの遅れ時間に相当する遅延時間を有し、NOR回路39を通過した駆動制御信号de1(または、de2)を当該遅延時間だけ遅らせてTFT32のゲートに与える。
上記構成の電流ドライバ回路において、その基本的な回路動作は図4の電流ドライバ回路と同じである。すなわち、電流値の形で書き込まれた輝度データsinを一旦電圧値に変換してキャパシタ35に保持し、書き込み終了後もキャパシタ35の電圧値に基づいて、書き込まれた電流値とほぼ等しい電流値でデータ線13を駆動する動作を行う。
これに加えて、本例に係る電流ドライバ回路では、駆動制御信号del(または、de2)を非選択状態(低レベル)、書き込み制御信号weを選択状態(高レベル)とすることで輝度データsinの書き込みが可能となり、駆動制御信号del(または、de2)を選択状態とすることで、書き込み制御信号weの状態によらずデータ線13を駆動する状態となる。
インバータ37,38は、先述したように遅延回路を構成している。このインバータ37,38の遅延作用により、本電流ドライバ回路への書き込み終了時、TFT32に先立ってTFT34を非導通状態とすることで、確実なデータ書き込みを行うようにしている。
続いて、図8に示す第2実施形態に係るアクティブマトリクス型表示装置において、画素回路11として図35の電流書き込み型画素回路を用い、かつ電流ドライバ回路15A−1〜15A−m,15B−1〜15B−mとして図10の電流書き込み型電流ドライバ回路を用いた場合の動作について、図9のタイミングチャートに基づいて説明する。
k番目の走査線12−kの選択期間において、駆動制御信号delが非選択状態とされ、信号入力線16から第1のデータ線ドライバ列(電流ドライバ回路15A−1〜15A−m)に対して輝度データsinの書き込みが可能となる。この間、水平スキャナ18からは水平クロックhckに対応して書き込み制御信号we1〜wemが順次出力され、信号入力線16にはそれに同期して輝度データsinが電流値の形で与えられ、第1のデータ線ドライバ列に輝度データが書き込まれる。
次に、k+1番目の走査線12−k+1が選択されると駆動制御信号de1が選択状態とされ、電流ドライバ回路15A−1〜15A−mに書き込まれているデータにしたがってデータ線13−1〜データ線13−mが駆動される。このとき、駆動制御信号de2は非選択とされており、第2のデータ線ドライバ列(電流ドライバ回路15B−1〜15B−m)に対して輝度データsinの書き込みが行われる。第2のデータ線ドライバ列は、次の走査線サイクルにおいて、k+2番目の走査線12−k+2が選択されたときにデータ線13−1〜13−mを駆動する。
このように、第1,第2のデータ線ドライバ列(電流ドライバ回路15A−1〜15A−m,15B−1〜15B−m)を走査線12−1〜13−nの切り替わり毎に交互に被書き込み状態/駆動状態とすることにより、データ線ドライバ回路15′への書き込み時間、データ線13−1〜13−mの駆動時間の両方を概ね1走査線周期分確保することができるため、データ線ドライバ回路15′への書き込みおよびデータ線13−1〜13−mの駆動について確実な動作が可能となる。
なお、本実施形態では、電流ドライバ回路15A−1〜15A−m,15B−1〜15B−mとして、図10に示す電流書き込み型電流ドライバ回路を用いた場合を例に採って説明したが、これに限られるものではなく、図4、図6および図7に示す電流書き込み型電流ドライバ回路を用いても、同様の作用効果を奏する。ただし、図10の回路例の場合には、書き込み制御信号we1〜wemを入力する信号線が1本で済むため、2本必要とする図4、図6および図7の回路例に比べてデータ線ドライバ回路15と水平スキャナ18との間を接続する配線本数を半減できるという利点がある。
また、本実施形態に係るアクティブマトリクス型表示装置において、1走査線周期の間にm個すべての電流ドライバ回路15A−1〜15A−m,15B−1〜15B−mに対する書き込み動作を完了することが難しい場合は、信号入力線16を複数本設け、並列書き込みを行うようにすることも可能である(第2実施形態の変形例)。
具体的には、図11に示すように、例えば2本の信号入力線16−1,16−2を設けるとともに、電流ドライバ回路15A−1〜15A−m,15B−1〜15B−mを図の左側半分と右半分とにブロック化し、電流ドライバ回路15A−1〜15A−m,15B−1〜15B−mに対する図の左側半分のデータ書き込みを信号入力線16−1に、図の右側半分のデータ書き込みを信号入力線16−2にそれぞれ担わせるようにする。
この構成を採ることで、電流ドライバ回路15A−1〜15A−m,15B−1〜15B−mに対して2個ずつ同時に(並列に)輝度データsinを書き込むことができることから、データ線ドライバ1個当たりの書き込み時間は2倍となるため、書き込み動作は容易になる。同様にして、信号入力線16を3本以上設けることも可能である。
また、このように電流ドライバ回路15A−1〜15A−m,15B−1〜15B−mを図の左側半分と右半分とにブロック化した構成のアクティブマトリクス型表示装置に対して、図6で説明した輝度データ書き込みの高速化の概念を適用することもできる。なお、この場合には、電流書き込み型電流ドライバ回路として、図4の回路例のものが用いられることになる。
すなわち、図12に示すように、信号入力線16−1,16−2の入力部に、インピーダンス変換用トランジスタ、例えばPチャネルTFT40−1,40−2を挿入するとともに、これらTFT40−1,40−2を各ゲートをグランド電位よりも高い一定のバイアス電圧値Vbiasでバイアスするようにする。ここで、信号入力線16−1,16−2にはそれぞれ寄生容量Cs1,Cs2が存在するが、バイアス電圧値Vbiasを適当に設定すれば、PチャネルTFT40−1,40−2を飽和領域で動作させることができる。
このように、電流ドライバ回路15A−1〜15A−m,15B−1〜15B−mをブロック化し、ブロック内の複数の電流ドライバ回路に対して、輝度データの書き込み時に飽和領域で動作するインピーダンス変換用トランジスタ、例えばPチャネルTFT40−1,40−2を共通に設け、これらTFT40−1,40−2のWp/Lpを大きな値に設定することで、図6の回路説明の場合と同様の理由により、電流ドライバ回路15A−1〜15A−m,15B−1〜15B−mの回路構成や定数に変更を加えることなく、輝度データの書き込みの高速化が実現できる。
さらに、第2実施形態の他の変形例として、図13に示す構成を採ることも可能である。図13に示すように、この他の変形例に係るアクティブマトリクス型表示装置では図11の構成に加えて、データ線13−1〜13−mを中央で2分割し、表示領域の上下両側にデータ線ドライバ回路15U,15Dを配置した構成を採っている。
この場合、水平スキャナ18U,18Dも表示領域の上下両側に配置されることになる。また、図11の構成も採ることから、上側のデータ線ドライバ回路15Uに対して2本の信号入力線16U−1,16U−2が設けられ、下側のデータ線ドライバ回路15Dに対して2本の信号入力線16D−1,16D−2が設けられることになる。
この他の変形例に係る構成を採ることにより、上下のデータ線ドライバ回路15U,15Dがそれぞれ駆動するデータ線13U−1〜13U−m,13D−1〜13D−mの配線長が図11の構成の場合の半分で済むため、各データ線13U−1〜13U−m,13D−1〜13D−mの容量が半分となり、その分だけデータ線の駆動時間が短くて良いことになる。
さらに、画面内上半分と下半分とで走査線12−1〜12−nを同時に1本ずつ選択・書き込みを行うことができることから、1本の走査線に対する書き込み時間を2倍にできるため、データ線13U−1〜13U−m,13D−1〜13D−mの駆動や、データ線ドライバ回路15U,15Dへのデータ書き込みの動作を確実に行うことが可能である。
[第4回路例]
図14は、電流ドライバ回路の他の回路例を示す回路図である。本例に係る電流ドライバ回路は、第1実施形態(図1参照)に係るデータ線ドライバ回路15の電流ドライバ回路15−1〜15−mまたは第2実施形態に係るデータ線ドライバ回路15′の電流ドライバ回路15A−1〜15A−m,15B−1〜15B−mとして用いられる。
図14から明らかなように、本例に係る電流ドライバ回路は、4つのTFT4l〜TFT44および1つのキャパシタ45から構成されている。この回路例では、TFT41,42をNMOSで構成し、TFT43,44をPMOSで構成しているが、これは一例であって、これに限られるものではない。
TFT41はそのソースが接地され、そのドレインがデータ線13に接続されている。TFT41のゲートとグランドとの間には、キャパシタCが接続されている。TFT41のゲートにはさらに、TFT42のゲートおよびTFT44のドレインがそれぞれ接続されている。TFT41とTFT42とは近接して配置されるとともに、ゲートが共通接続されることによってカレントミラー回路を形成している。
TFT42のソースは接地されている。TFT42のドレイン、TFT43のドレインおよびTFT44のソースが共通に接続されている。TFT43はそのソースが信号入力線16に接続され、そのゲートには第1の書き込み制御信号weAが与えられる。また、TFT43のゲートには、第2の書き込み制御信号weBが与えられる。
次に、上記構成の電流ドライバ回路の回路動作について、図15の駆動波形図を用いて説明する。
本電流ドライバ回路への書き込み時には第1の書き込み制御信号weA、第2の書き込み制御信号weBを共に選択状態とする。ここでは、両者が低レベルの状態を選択状態としている。この状態で信号入力線16に電流値Iwの電流源CSを接続することにより、TFT42にTFT43を通して書き込み電流Iwが流れる。このとき、TFT42のゲート・ドレイン間はTFT44によって電気的に短絡されているので(3)式が成立し、TFT42は飽和領域で動作する。したがって、TFT42のゲート・ソース間には、(1)式で与えられる電圧Vgsが生ずる。
次に、第1,第2の書き込み制御信号weA、weBを非選択状態とする。詳しくは、先ず、第2の書き込み制御信号weBを高レベルとしてTFT44を非導通状態とする。これにより、TFT42のゲート・ソース間に生じた電圧Vgsがキャパシタ45によって保持される。
次いで、第1の書き込み制御信号weAを高レベルとしてTFT43を非導通状態とすることにより、本電流ドライバ回路と電流源CSとが電気的に遮断されるので、その後は電流源CSによって別の電流ドライバ回路に対して書き込みを行うことができる。ここで、電流源CSが駆動するデータは、第2の書き込み制御信号WeBが非選択となる時点では有効である必要があるが、その後は任意の値(例えば、次の電流ドライバ回路への書き込みデータ)とされて良い。
TFT4lとTFT42とはゲートが共通接続されることで、カレントミラー回路を形成しているため、TFT4lが飽和領域で動作していれば、TFT4lを流れる電流は(2)式で与えられ、これがすなわちデータ線13に流れる電流となるが、これは先の書き込み電流Iwに比例する。
つまり、図14に示す回路は、図4に示す回路と同様に、電流値の形で書き込まれた輝度データsinを一旦電圧値に変換してキャパシタ45に保持し、書き込み終了後もキャパシタ45の電圧値に基づいて、書き込まれた電流値に比例する電流値でデータ線13を駆動する機能を有する。この動作において、TFT4lとTFT42とが近接配置されるなどで、これらTFTの移動度μやしきい値Vthが事実上等しければ、それらの絶対値は問題とされない。すなわち、図14の回路は、TFTの特性ばらつきによらず、書き込まれた電流値と正確に比例する電流値でデータ線13を駆動することができる。
本電流ドライバ回路への書き込み電流Iwとデータ線13の駆動電流Idとの関係は、TFT4lとTFT42のチャネル幅Wおよびチャネル長Lの設定によって、言いかえればカレントミラー回路のミラー比の設定によって所望の値とすることができる。
例えば、TFT4lとTFT42とでW/Lの値を等しくすれば書き込み電流Iwと駆動電流Idは等しくなるし、TFT42のW/LをTFT4lのそれより大きくすれば書き込み電流Iwは駆動電流Idより大きくなる。後者は、例えば外部の電流源CSが小さな電流を駆動することが難しい場合や、電流ドライバ回路への書き込み時間を高速化したい場合に有効である。
本電流ドライバ回路の変形例を図16に示す。本変形例に係る電流ドライバ回路は、TFT44の接続位置が図14の回路と異なるだけである。すなわち、TFT44は、TFT41のゲートとTFT42のゲートとの間に接続された構成となっている。回路動作としては、図14の回路の場合と同様の動作が可能である。
[第5回路例]
図17は、電流ドライバ回路のさらに他の回路例を示す回路図である。本例に係る電流ドライバ回路も、第1実施形態(図1参照)に係るデータ線ドライバ回路15の電流ドライバ回路15−1〜15−mまたは第2実施形態に係るデータ線ドライバ回路15′の電流ドライバ回路15A−1〜15A−m,15B−1〜15B−mとして用いられる。
本例に係る電流ドライバ回路は、第1回路例に係る電流ドライバ回路(図4を参照)と基本的な回路部分の構成を同じにしていることから、以下の説明では、異なる回路部分を中心にその構成について説明する。また、図17中、図4と同等部分には同一符号を付して示している。
図17において、TFT4lのドレインとデータ線13との間にTFT46が挿入されている。このTFT46のゲート・ドレイン間にはTFT47が接続され、そのゲートには第2の書き込み制御信号weBが与えられる。TFT46のゲートとグランドとの間にはキャパシタ48が接続されている。
次に、上記構成の電流ドライバ回路の回路動作について説明する。なお、この回路動作は図4の回路と同様であるので、以下の動作説明では、図5の駆動波形図を用いるものとする。
先ず、本電流ドライバ回路への書き込み時には、駆動制御信号deを非選択状態(低レベル)としてデータ線13に電流が流れないようにした状態で第1,第2の書き込み制御信号weA、WeBを選択状態(高レベル)とすると、書き込み電流IwがTFT42を透してTFT4lおよびTFT46を流れる。このとき、両TFT41,TFT46共、ゲート・ソース間がそれぞれTFT44およびTFT47によって短絡されているので、飽和領域で動作する。
次に、第2の書き込み制御信号weBを非選択状態とする。これにより、TFT4lおよびTFT46の各ゲート・ソース間に生じた電圧Vgsがキャパシタ45およびキャパシタ48によってそれぞれ保持される。次に、第1の書き込み制御信号weAを非選択状態とすることにより、本電流ドライバ回路と信号入力線16とが電気的に遮断されるので、その後は信号入力線16を介して別の電流ドライバ回路への書き込みを行うことができる。
次に、データ線駆動制御信号deを高レベルとする。TFT4lのゲート・ソース間電圧Vgsはキャパシタ45によって保持されているので、TFT4lが飽和領域で動作していれば、TFT4lを流れる電流は(5)式の書き込み電流Iwに一致し、これがすなわちデータ線13に流れる電流Idとなる。つまり、書き込み電流Iwがデータ線13の駆動電流Idと一致する。
ここで、TFT46の作用について説明する。図4の回路においては、前述したように、書き込み電流Iw、データ線13の駆動電流Idは共にTFT4lによって決まるので、(5)式、(6)式よりIw=Idrvであった。ただし、これはTFT4lを流れる電流Idsが、飽和領域においてドレイン・ソース間電圧Vdsに依存しないとした場合である。
しかるに、現実のトランジスタでは、ゲート・ソース間電圧Vgsが一定であっても、ドレイン・ソース間電圧Vdsが大きい程ドレイン・ソース間Idsが大きくなる場合がある。これは、ドレイン・ソース間電圧Vdsが大きくなることによってドレイン近傍のピンチオフ点がソース側へ移動し、実効的なチャネル長が減少する、いわゆるショートチャネル効果や、ドレインの電位がチャネル電位に影響を与えてチャネルの導電率が変化する、いわゆるバックゲート効果などのためである。
この場合、トランジスタを流れる電流Idsは、例えば、
Ids=μCoxW/L/2(Vgs−Vth)2
×(1+λVds) ……(17)
なる関係式で表され、ドレイン・ソース間電圧Vdsに依存することになる。ここで、λは正の定数である。この場合、図4の回路では、書き込み時と駆動時とでドレイン・ソース間電圧Vdsが同一でなければ、書き込み電流IwとOLEDに流れる電流Idrvとは一致しない。
これに対し、図17の回路の動作を考える。図17のTFT46の動作に注目すると、そのドレイン電位は書き込み時と駆動時とで一般に同一ではない。例えば駆動時のドレイン電位の方が高い場合、TFT46のドレイン・ソース間電圧Vdsも大きくなり、これを(17)式に当てはめれば、書き込み時と駆動時とでゲート・ソース間電圧Vgsが一定であっても、ドレイン・ソース間電流Idsは駆動時の方が増加する。換言すれば、書き込み電流IwよりOLEDに流れる電流Idrvが大きくなって両者は一致しない。
ところが、OLEDに流れる電流IdrvはTFT4lを流れるので、その場合TFT4lでの電圧降下が大きくなり、そのドレイン電位(TFT46のソース電位)が上昇する。この結果、TFT46のゲート・ソース間電圧Vgsは小さくなり、これはOLEDに流れる電流Idrvを小さくする方向に作用する。結果として、TFT4lのドレイン電位は大きく変動することができず、TFT4lに注目すれば、書き込み時と駆動時とでドレイン・ソース間電流Idsが大きくは変わらないことがわかる。すなわち、書き込み電流IwよりOLEDに流れる電流Idrvとがかなり精度良く一致することになる。
この動作をより良く行わせるためには、TFT4l、TFT46共にドレイン・ソース間電圧Vdsに対するドレイン・ソース間電流Idsの依存性を小さくするのが良いので、両トランジスタを飽和領域で動作させることが望ましい。書き込み時にはTFT4l,46共にゲート・ドレイン間が短絡されているので、書き込まれる輝度データによらず、必然的に両者共飽和領域で動作する。駆動時にも飽和領域で動作させるには、データ線13を十分高い電位とすれば良い。この駆動によれば、データ線13に流れる電流Idは、TFTの特性ばらつきによらず、図4の回路例の場合よりも正確に書き込み電流Iwに一致する。
[第3実施形態]
図18は、本発明の第3実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図であり、図中、図1と同等部分には同一部号を付して示している。本実施形態に係るアクティブマトリクス型表示装置において、第1実施形態に係るアクティブマトリクス型表示装置との違いは、データ線を駆動するデータ線ドライバ回路の構成にある。
すなわち、第1実施形態ではデータ線ドライバ回路15として電流書き込み型の電流ドライバ回路を用いているのに対し、本実施形態ではデータ線ドライバ回路19として電圧書き込み型の電流ドライバ回路(CD)19−1〜19−mを用いている。電圧書き込み型の電流ドライバ回路(以下、単に「電流ドライバ回路」と記す)19−1〜19−mは、各出力端がデータ線13−1〜13−mの各一端に接続されている。
[第6回路例]
図19は、データ線ドライバ回路19を構成する電圧書き込み型電流ドライバ回路19−1〜19−mの具体的な回路例を示す回路図である。なお、電流ドライバ回路19−1〜19−mの各々は全く同じ回路構成となっている。
図19から明らかなように、本例に係る電流ドライバ回路は、2つのTFT51,52および1つのキャパシタ53から構成されている。TFT51は、データ線13とグランドとの間に接続されている。TFT52は、TFT51のゲートと信号入力線16との間に接続されている。キャパシタ53は、TFT51のゲートとグランドとの間に接続されている。この回路例では、TFT51,52をNMOSで構成しているが、これは一例であって、これに限られるものではない。
上記構成の電流ドライバ回路では、輝度データsinが信号入力線16を通して電圧の形で電圧源VSによって与えられる点が特徴である。輝度データsinの書き込み時は、書き込み制御信号weを選択状態(ここでは、高レベル)として信号入力線16に電圧Vwを印加すると、TFT52が導適状態であるため、TFT5lのゲート・ソース間電圧Vgsが書き込み電圧Vwとなる。
この書き込み電圧Vwは、書き込み制御信号weが非選択状態になってもキャパシタ53によって保持される。TFT5lが飽和領域で動作していれば、TFT5lを流れる電流Idは、
Id=μCoxW/L/2(Vw−Vth)2 ……(18)
となる。したがって、書き込み電圧Vwによってデータ線13の駆動電流Idを制御することができる。
図18に示すアクティブマトリクス型表示装置において、データ線ドライバ回路19を上記構成の電流ドライバ回路を用いて構成した場合の動作のタイミングチャートを図20に示す。なお、その動作は基本的には図1の場合と同様であるので、ここではその詳細な説明については省略する。
[第7回路例]
図21は、電圧書き込み型電流ドライバ回路の他の回路例を示す回路図であり、図中、図19と同等部分には同一符号を付して示している。本例に係る電流ドライバ回路では、図19の回路に、データ線駆動制御信号deで制御されるTFT54を追加した構成となっている。TFT54は、データ線13とのTFT51のドレインとの間に接続され、そのゲートに駆動制御信号deが与えられる。この回路例でも、TFT51,52,54をNMOSで構成しているが、これは一例であって、これに限られるものではない。
このように、データ線13とのTFT51のドレインとの間に、駆動制御信号deで制御されるTFT54を接続した構成を採ることにより、当該電流ドライバ回路を用いて図1、図8、図11あるいは図12に示すようなアクティブマトリクス型表示装置を構成することが可能となる。特に、図8、図11あるいは図12の構成のアクティブマトリクス型表示装置に適用した場合には、データ線ドライバ回路が2列(2系統)設置されていることから、データ線ドライバ回路への書き込みとデータ線13−1〜13−mの駆動を交互に行わせることによってそれぞれの動作時間に余裕が生ずる。
[第8回路例]
図22は、電圧書き込み型電流ドライバ回路のさらに他の回路例を示す回路図であり、図中、図21と同等部分には同一符号を付して示している。本例に係る電流ドライバ回路では、図21の回路に、TFT51のゲートとドレインとの間に接続されたリセットTFT57と、TFT51のゲートとTFT52のソースとの間に接続されたデータ書き込みキャパシタ58とを追加した構成となっている。
ところで、図21の回路例では、輝度データが電圧の形で与えられ、それがそのままキャパシタ53に保持され、その保持された電圧に基づいてTFT51がデータ線に電流を流す構成となっているが、この構成では、TFT51のしきい値がばらつくと、(1)式に従って駆動電流がばらつき、画像の品位を損ねる可能性がある。
これに対し、本回路例に係る電圧書き込み型電流ドライバ回路では、リセットTFT57によってTFT51のゲート・ドレインを所定の期間電気的に短絡させる動作を行った後、TFT51のゲートと信号入力線16とをデータ書き込みキャパシタ58によって容量結合させる構成を採ることにより、TFT51のしきい値がばらついても、駆動電流がばらつかないため、画像の品位を損ねることはない。以下に、図23のタイミングチャートを用いてその具体的な動作説明を行う。
先ず、TFT54がオン状態であるとき、リセットTFT57のゲートに高レベルのリセット信号rstを与えることによって当該TFT57をオン状態とする。すると、TFT51のゲート・ドレインが電気的に短絡されるが、このときTFT54がオン状態であって、データ線からTFT54およびTFT51を介してグランドに向かって電流が流れているため、TFT51のゲート・ソース間電圧は、そのしきい値Vthよりも高くなっている。
次に、TFT54のゲートに与えられる駆動信号deが低レベルになることによってTFT54がオフ状態になると、TFT51を流れる電流は、所定の時間を経過した後にゼロになる。このとき、そのドレイン・ゲート間がTFT57によって短絡されているため、TFT51のドレインおよびゲートの電位は次第に低下していき、その値がTFT51のしきい値Vthとなった状態で安定する。このとき、TFT52のゲートに高レベルの書き込み制御信号weが印加されることで、信号入力線16は所定の電位(本例では、グランドレベル)にされている(以下、この動作をリセット動作と称する)。その後に、信号入力線16に信号電圧Vwを印加する。
信号入力線16とTFT51のゲートとは、データ書き込みキャパシタ58を介して、即ち容量結合で接続されているため、キャパシタ53,58の容量値をCo,Cdとすると、TFT51のゲート電位は概ね
ΔVg=Vw×Cd/(Cd+Co) ……(19)
だけ上昇する。信号電圧Vwの印加前にはVg=Vthであったから、TFT51のゲート・ソース間電圧Vgsは、
Vgs=Vth+ΔVg
=Vth+Vw×Cd/(Cd+Co) ……(20)
となる(以下、この動作を被書き込み動作と称する)。
信号電圧Vwの印加後はTFT52をオフ状態とし、TFT54のゲートに駆動制御信号deを与えることによって当該TFT54をオン状態とすれば、TFT51によってデータ線に電流が流れる。このとき、その電流値Idは(1)式および(20)式から
Id=μCoxW/L/2{Vw×Cd/(Cd+Co)}2 ……(21)
となる(以下、この動作を駆動動作と称する)。(21)式はしきい値Vthを含まないことから、駆動電流値IdはTFT51のしきい値Vthのばらつきによらないことがわかる。
図24は、第8回路例の変形例を示す回路図であり、図中、図22と同等部分には同一符号を付して示している。本変形例に係る電流ドライバ回路では、キャパシタ53がデータ書き込みキャパシタ58の出力端とグランドとの間に接続されている第8回路例に対して、データ書き込みキャパシタ58の入力端とグランドとの間に接続されている点が相違しているのみであり、その他の構成および動作タイミングチャートは同じである。
このように、キャパシタ53をデータ書き込みキャパシタ58の入力端とグランドとの間に接続した構成を採ることにより、信号電圧Vwを印加した後のTFT51のゲート・ソース間電圧VgsがほぼVth+Vwで与えられる。すなわち、第8回路例に係る電流ドライバ回路に比べて、同じ信号電圧Vwに対してより大きなゲート・ソース間電圧Vgsが得られる利点がある。
図25は、第8回路例のさらに他の変形例を示す回路図であり、図中、図24と同等部分には同一符号を付して示している。本変形例に係る電流ドライバ回路では、データ書き込みキャパシタ58の信号入力線側ノードと所定の電位点(本例では、グランド)との間に接続されたスイッチ素子、例えばTFT59が新たに付加された点およびそれに対応するリセット動作の点で、図24の回路例に係る電流ドライバ回路と相違している。
以下に、本変形例に係る電流ドライバ回路の動作について、図26のタイミングチャートを用いて説明する。リセット動作時には、図24の回路例と同様に、TFT57のゲートに高レベルのリセット信号rstを与えることによって当該TFT57をオン状態にすることで、TFT51のゲート・ドレインが電気的に短絡される。
次に、TFT54のゲートに与えられる駆動信号deが低レベルとなってTFT54がオフ状態になると、図24の回路例と同様に、TFT51のゲートおよびドレインはそのしきい値Vthとなった状態で安定する。ただしこのとき、TFT52のゲートに与えられる書き込み制御信号weは低レベルのままであり、代わりに新たに付加されたTFT59がリセット信号rstによってオン状態となるため、そのドレイン電位は所定の電位(本例では、グランドレベルレベル)になる。
その後、リセット信号rstが低レベルとなることで、TFT59はオフ状態となり、しかる後に書き込み制御信号weが高レベルとなる。信号入力線16には信号電圧Vwが印加されているので、データ書き込みキャパシタ58を介して信号電圧Vwが駆動トランジスタ51のゲートに伝達され、そのゲート・ソース間電圧は図24の回路例と同様に、概ねVth+Vwとなる。
このように、図25の回路例に係る電流ドライバ回路においては、基本的な動作は図24の回路例と同様であるが、そのメリットは、信号入力線16の制御が簡単になるとともに、書き込み速度が速くなる点にある。すなわち、図24の回路例のように、リセット動作時に、信号入力線16およびTFT52を介してキャパシタ53を基準電位(本例では、グランドレベル)にリセットする構成を採った場合には、信号入力線16の電位の制御が必要となる。
これに対して、図25の回路例では、TFT59によって簡便にキャパシタ53のリセットを行うことができるため、信号入力線16に基準電位を与える必要がない。したがって、信号入力線16の制御が簡単になり、しかも例えば図26に示すように、データ線駆動回路への信号電圧Vwの書き込み終了後は、信号入力線16は任意の電位、例えば次の書き込みサイクルの信号電圧とされて良いため、信号電圧Vwの書き込みを高速に行えることになる。
[第4実施形態]
図27は、本発明の第4実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図であり、図中、図18と同等部分には同一符号を付して示している。本実施形態に係るアクティブマトリクス型表示装置は、第3実施形態に係るアクティブマトリクス型表示装置と異なる点は、データ線ドライバ回路19′の構成にある。
すなわち、第3実施形態に係るアクティブマトリクス型表示装置では、データ線ドライバ回路19が1系統の電圧書き込み型電流ドライバ回路(CD)19−1〜19−mによって構成されているのに対して、本実施形態に係るアクティブマトリクス型表示装置では、データ線ドライバ回路19′が3系統の電圧書き込み型電流ドライバ回路19A−1〜19A−m,19B−1〜19B−m,19C−1〜19C−mによって構成されている
そして、3系統の電圧書き込み型電流ドライバ回路19A−1〜19A−m,19B−1〜19B−m,19C−1〜19C−mとして、先述した第8回路例に係る電圧書き込み型電流ドライバ回路、即ち駆動TFT51のゲート・ドレインを所定の期間電気的に短絡させる動作を行った後、TFT51のゲートと信号入力線16とを容量結合させることで、TFT51のしきい値がばらついても、駆動電流がばらつかないようにしたドライバ回路が用いられる。
電圧書き込み型電流ドライバ回路をデータ線毎に3系統設けた理由は次の通りである。すなわち、第8回路例に係る電流ドライバ回路は、先述したように、リセット動作・被書き込み動作・駆動動作の3種類の動作を繰り返すことによって所望の機能を果たす。そこで、本実施形態に係るアクティブマトリクス型表示装置では、ある走査サイクルにおいて、図28に示すように、3列(3系統)あるデータ線駆動回路のうち1列がリセット動作を、別の1列が被書き込み動作を、残りの1列が駆動動作を行うようにし、各々の動作を走査線切り替え周期ごとに切り替えるようにしている。
このように、リセット動作・被書き込み動作・駆動動作の3種類の動作を繰り返すことによって所望の機能を果たす電圧書き込み型電流ドライバ回路をデータ線ドライバ回路として用いたアクティブマトリクス型表示装置において、電圧書き込み型電流ドライバ回路を1本のデータ線について3系統ずつ設け、ある走査サイクルにおいて1系統のドライバ回路がリセット動作を、他の1系統のドライバ回路が被書き込み動作を、残りの1系統のドライバ回路が駆動動作を行うようにしたことで、各々の動作に1走査線の切り替え周期(1H)を費やすことが可能となるため、確実な動作が可能となる。
[第5実施形態]
図29は、本発明の第5実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図であり、図中、図1と同等部分には同一符号を付して示している。本実施形態に係るアクティブマトリクス型表示装置は、第1実施形態に係るアクティブマトリクス型表示装置と基本的な構成が全く同じであり、これに加えて、信号入力線16とグランドとの間に、例えばNMOSトランジスタからなるリーク素子(LK)55を接続した点を特徴としている。
以下に、リーク素子55の作用について説明する。電流書き込み型の画素回路において、「黒」を書き込むケースは書き込み電流がゼロの場合に相当する。このとき、直前の書き込みサイクルにおいて信号入力線16に「白」レベル、即ち比較的大きな電流が書き込まれ、結果として、信号入力線16の電位が比較的高いレベルになっていたとすると、その直後に「黒」を書き込むのには長い時間が必要である。
なんとなれば、「黒」を書き込むというのは、例えば図4に示す電流ドライバ回路において、TFT3lによって信号入力線16の容量Csなどに蓄えられた初期電荷がディスチャージされ、図30に示すように、信号入力線16の電圧がTFT3lのしきい値になるということである。このように、信号入力線16の電圧が下がってTFT3lのしきい値近傍になると、TFT3lのインピーダンスが高くなり、理論的には永久に「黒」書き込みが終了しない。現実には、有限の時間で書き込みを行う訳であるから、これは「黒」レベルが完全に沈まない、いわゆる黒浮き現象として現れ、画像のコントラストを低下させる。
これに対し、本実施形態に係るアクティブマトリクス型表示装置では、信号入力線16と所定の電位点(例えば、接地電位)との間にリーク素子55、具体的にはNMOSトランジスタを接続し、そのゲート電圧Vgとして一定バイアスを与えるようにしている。これにより、図30に示すように、「黒」書き込み時にTFT3lのしきい値近傍においてもデータ線電位が比較的高速に低下し、上述した黒浮きを防止することができる。
なお、リーク素子55としては、単純な抵抗素子などでも良いが、その場合、「白」書き込み時においてデータ線電位が上昇すると、それに比例して抵抗素子に流れる電流が増加する。これは、図4に示す電流ドライバ回路において、TFT3lに流れる電流の低下や消費電力の悪化を招く。
これに対して、図29に示すように、リーク素子55としてNMOSトランジスタを使用し、当該トランジスタを飽和領域で動作させれば定電流動作となるため、そのような弊害を最小限に抑えることができる。また、NMOSトランジスタのリーク素子(LK)55を、必要なとき(例えば、黒書き込み時)にのみ導通状態になるようにゲート電位を制御する構成を採ることもできる。
このように、信号入力線16と接地電位との間にリーク素子55を接続する構成は、データ線ドライバ回路として図4のような電流書き込み型のドライバ回路を用いた図1の構成のアクティブマトリクス型表示装置への適用に限られるものではなく、他の電流書き込み型のドライバ回路、あるいは図19のような電圧書き込み型のデータ線ドライバ回路を用いた構成のアクティブマトリクス型表示装置にも同様に適用可能である。なお、リーク素子55としては、TFTで構成することも、TFTプロセスとは別個に外部部品で構成することも可能である。
[第6実施形態]
図31は、本発明の第6実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図であり、図中、図1と同等部分には同一符号を付して示している。本実施形態に係るアクティブマトリクス型表示装置は、第1実施形態に係るアクティブマトリクス型表示装置と基本的な構成が全く同じであり、これに加えて、信号入力線16と正電源Vddとの間に、初期値設定用素子、例えばPMOSトランジスタからなるプリチャージ素子(PC)56を接続した点を特徴としている。
以下に、プリチャージ素子56の作用について説明する。電流書き込み型の画素回路において、黒に近いグレーを書き込む際に長い時間を要する場合がある。図32では、書き込み開始時のデータ線の電位が0Vである場合を示している。これは、直前の書き込みサイクルにおいて「黒」を書いた場合で、書き込まれた電流ドライバ回路(例えば、図4の場合)のTFT3lのしきい値が0V程度と低い場合、あるいは同様に黒書き込みの場合であって、前述のような黒浮き対策用のリーク素子55を備えた場合に起こり得る。
従来技術では、初期値の0Vから「黒」に近いグレー、即ち非常に小さな電流値を書き込んでいるため、平衡電位に達するのに長い時間がかかる。例えば、所定の書き込み時間内にTFT3lのしきい値に達しないことも考えられる。この場合、TFT3lはデータ線13の駆動時にオフ状態となり、表示画像はいわゆる黒潰れの状態となる。
本実施形態に係るアクティブマトリクス型表示装置では、データ線13と電源電位Vddとの間に、プリチャージ素子56としてPMOSトランジスタを接続し、そのゲート電位Vgとして、書き込みサイクルの最初にパルスを与えるようにしている。このパルス印加によって、信号入力線16の電圧がTFT3lのしきい値以上に上昇し、その後は書き込み電流Iwとデータ線ドライバ回路内部のTFTの動作とのバランスで決まる平衡電位に向かって比較的高速に収束するので、正しい輝度データの書き込みが高速で可能になる。
このように、信号入力線16と正電源Vddとの間にプリチャージ素子56を接続する構成は、データ線ドライバ回路として図4のような電流書き込み型のドライバ回路を用いた図1の構成のアクティブマトリクス型表示装置への適用に限られるものではなく、他の電流書き込み型のドライバ回路を用いた構成のアクティブマトリクス型表示装置にも同様に適用可能である。なお、プリチャージ素子56としては、TFTで構成することも、TFTプロセスとは別個に外部部品で構成することも可能である。
なお、上記各実施形態では、電流書き込み型画素回路11の表示素子として、有機EL素子を用いたアクティブマトリクス型有機EL表示装置に適用した場合を例に採って説明したが、本発明はこれに限定されるものではなく、流れる電流によって輝度が変化する電気光学素子を表示素子として用いたアクティブマトリクス型表示装置全般に適用し得るものである。
また、上記各実施形態で用いる各回路例においては、書き込み電流を電圧に変換する変換部としての第1の電界効果トランジスタと、キャパシタ(保持部)で保持した電圧を駆動電流に変換してデータ線を駆動する駆動部としての第2の電界効果トランジスタとをそれぞれ別々のトランジスタで構成するとしたが、同一のトランジスタで構成し、電流−電圧の変換動作とそれに基づくデータ線の駆動動作とを時分割的に行うように構成することも可能である。これによれば、原理的に、両動作間にばらつきが生じない。
11…電流書き込み型画素回路、12−1〜12−n…走査線、13−1〜13−m,13U−1〜13U−m,13D−1〜13D−m…データ線、14…走査線駆動回路、15,19…データ線ドライバ回路、15−1〜15−m,15A−1〜15A−m,15B−1〜15B−m…電流書き込み型電流ドライバ回路、16,16−1,16−2,16U−1,16U−2,16D−1,16D−2…信号入力線、18…水平スキャナ(HSCAN)、19−1〜19−m,19A−1〜19A−m,19B−1〜19B−m,19C−1〜19C−m…電圧書き込み型電流ドライバ回路、55…リーク素子、56…プリチャージ素子