JP7327188B2

JP7327188B2 - 電子制御装置

Info

Publication number: JP7327188B2
Application number: JP2020017390A
Authority: JP
Inventors: 康平川出; 茂男東條
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2020-02-04
Filing date: 2020-02-04
Publication date: 2023-08-16
Anticipated expiration: 2040-02-04
Also published as: JP2021124910A

Description

この明細書における開示は、演算処理を実行するコアが複数備えられた電子制御装置に関する。

特許文献１には、マスターコアおよびスレーブコアを有するマルチコアマイコンが記載されている。このマイコンでは、マスターコアがスレーブコアに割込処理を指令する場合に、マスターコアは共有メモリのデータを更新しておく。一方、割込処理の指令を受けたスレーブコアは、共有メモリのデータが更新されているかを確認して、更新されていなければ、受けた指令が誤った通知であったと診断する。

特開２０１２－１０８７８６号公報

しかしながら、一般的な電子制御装置は、マスターコアがスレーブコアに割込処理を直接指令する構成ではなく、割込コントローラが両コアに割込処理を割り当てる構成である。割込コントローラは、実行させたい予定時刻まで割込処理を待機させ、予定時刻になったら両コアのいずれかに割込処理を指令する。

そのため、例えば割込コントローラが故障した場合や、割込コントローラと各コアを接続する配線が断線した場合等、割込コントローラから両コアへ割込処理が正常に指令されないといった異常については、特許文献１による上記診断の手法では検知できない。

開示される１つの目的は、割込コントローラから割込処理が正常に指令されないといった異常について診断可能な電子制御装置を提供することである。

上記目的を達成するため、開示された１つの形態は、
一つの制御対象を制御するための複数の制御処理の一部が割り当てられ、割り当てられた処理の演算を実行する第１コア（２１）と、
複数の制御処理の他の一部が割り当てられ、割り当てられた処理の演算を実行する第２コア（２２）と、
制御処理とは別の割込処理を第１コアおよび第２コアに割り当てる割込コントローラ（２４）と、
割込コントローラによる割込処理の待機開始から第１コアによる割込処理の実行開始までの第１所要時間（Ｔ１０）、および割込コントローラによる割込処理の待機開始から第２コアによる割込処理の実行開始までの第２所要時間（Ｔ２０）を取得する取得部（２０）と、
取得部によって取得された第１所要時間および第２所要時間の少なくとも一方が基準時間（Ｔｔｈ）よりも長い場合に異常状態であると判定する判定部（２０）と、
を備え、
制御処理のうち、取得部および判定部の処理を診断処理とし、
第１コアおよび第２コアのうち処理負荷の小さい方のコアで診断処理が実行されるよう、診断処理を実行するコアが逐次変更可能である、電子制御装置とされる。

要するに上記電子制御装置によると、割込コントローラでの割込処理の待機開始から、各コアでの割込処理の実行開始（起床）までの所要時間が取得され、取得された所要時間が基準時間より長い場合に異常状態と判定される。

これによれば、割込コントローラから両コアへ割込処理が正常に指令されないといった異常が生じた場合には、所要時間が基準時間より長くなって、異常状態と判定される。例えば、割込コントローラが故障した場合や、割込コントローラと各コアを接続する配線が断線した場合等、両コアへ割込処理が指令されないと、割込処理の実行開始（起床）が為されないので、所要時間が無限大となり、異常状態と判定され得る。以上により、上記電子制御装置によれば、割込コントローラから割込処理が正常に指令されないといった異常について診断可能となる。

尚、上記括弧内の参照番号は、後述する実施形態における具体的な構成との対応関係の一例を示すものにすぎず、技術的範囲を何ら制限するものではない。

第１実施形態に係る電子制御装置の構成を示すブロック図である。第１実施形態において、異常有無を診断する処理のタイミングチャートである。第１実施形態において、異常有無を診断する処理のタイミングチャートであって、基準時間が長く変更された状態を示す図である。第１実施形態において、異常有無を診断する処理のフローチャートである。図４のサブルーチン処理を示すフローチャートである。第２実施形態において、診断処理を第２コアで実行するタイミングチャートである。

以下、本開示の複数の実施形態を図面に基づいて説明する。尚、各実施形態において対応する構成要素には同一の符号を付すことにより、重複する説明を省略する場合がある。各実施形態において構成の一部分のみを説明している場合、当該構成の他の部分については、先行して説明した他の実施形態の構成を適用することができる。

（第１実施形態）
本明細書における電子制御装置は、ＥＣＵ（Electronic Control Unit）と呼ばれる。ＥＣＵは、少なくともハードウェアを含むとともに、記憶媒体に記録されたソフトウェアを含む。

図１に示すＥＣＵ１０は、マイクロコンピュータ（マイコン２０）と、監視用の集積回路である監視ＩＣ３０と、を備える。マイコン２０は、第１コア２１、第２コア２２、共有ＲＡＭ２３、割込コントローラ２４、およびタイマ２５を有する。

第１コア２１および第２コア２２は、本明細書では２つまとめて両コアと呼ばれる。両コアの各々は、ＣＰＵと呼ばれるプロセッサコアである。共有ＲＡＭ２３は、両コアの各々にバスで接続され、両コアで共有されるメモリである。このメモリは、プロセッサによって読み取り可能な「プログラムおよび／またはデータ」を非一時的に格納する非遷移的かつ実体的な記憶媒体である。記憶媒体は半導体メモリによって提供される。プログラムは、それ単体で、またはプログラムが格納された記憶媒体として流通する場合がある。

一つの制御対象を制御するための複数の制御処理のうち、一部の制御処理は第１コア２１に割り当てられ、他の一部の制御処理は第２コア２２に割り当てられる。例えば、本実施形態に係るＥＣＵ１０は車両に搭載されており、制御対象は車両に搭載されたアクチュエータや、そのアクチュエータへ駆動信号を出力する駆動回路である。この車両には、内燃機関が搭載されている。内燃機関は、燃料噴射弁から噴射された燃料を燃焼させることで、車両の走行駆動源として機能する。そして、上記駆動回路の一例として、燃料噴射弁が備えるアクチュエータに電力を供給してアクチュエータを駆動させる駆動回路が挙げられる。この駆動回路は、バッテリ電圧を昇圧してブースト電圧を生成する昇圧回路や、バッテリ電圧とブースト電圧を切り替えて電力供給する切替回路等を有する。

ＥＣＵ１０は、昇圧回路が有する各種スイッチ素子や、切替回路が有する各種スイッチ素子へ、オンオフ信号を出力する。例えば図２の例では、マイコン２０がパルスオン処理Ｐ１０と割込処理ＩＰ１、ＩＰ２を実行すると、これらの処理にしたがって昇圧回路にオンオフ信号が出力される。昇圧回路は、これらのオンオフ信号にしたがって作動することで、所望のタイミングで燃料噴射弁から燃料を噴射させるように、上記アクチュエータを駆動させる。

図２に例示されるパルスオン処理Ｐ１０は、複数の上記スイッチ素子のうちの１つに対して、予定された時刻である待機開始時刻ｔ１に、パルスオン信号の出力を開始する。例えばこのパルスオン期間ｔ１～ｔ３は、燃料噴射を指令する期間に相当する。図２の例では、パルスオン処理Ｐ１０は第１コア２１によって実行される。第１割込処理ＩＰ１は、第１コア２１によって実行される処理であり、第２割込処理ＩＰ２は第２コア２２によって実行される処理である。

割込コントローラ２４は、これらの割込処理を両コアのいずれで実行させるかを割り振る。さらに割込コントローラ２４は、これらの割込処理を両コアに指令するタイミングを制御する。図２の例では、パルスオン信号の出力開始時刻（待機開始時刻ｔ１）から僅かに遅れた予定時刻ｔ２のタイミングで、割込コントローラ２４は、２つの割込処理ＩＰ１、ＩＰ２を同時に両コアの各々へ指令している。待機開始時刻ｔ１に対して予定時刻ｔ２が僅かに遅れる理由は、割込コントローラ２４等の物理的制約によるものである。

両コアの各々は、割込コントローラ２４から割込処理の指令を受けたことをトリガ（割込トリガ）として、指令された割込処理を実行する。通常の場合には、両コアは、割込トリガを受けたタイミング（予定時刻ｔ２）で、実行中の処理よりも優先して割込処理を実行する。但し、実行中の処理が割込処理より高い優先度である場合や、実行中の処理が割込禁止の処理である場合には、その実行中処理が終了するのを待って、指令された割込処理を両コアは実行する。

図２の例では、第１割込処理ＩＰ１は、割込トリガのタイミング（予定時刻ｔ２）から遅れたタイミング（起床時刻ｔａ）で、第１コア２１によって実行開始されている。待機開始時刻ｔ１から起床時刻ｔａまでの時間、つまり第１割込処理ＩＰ１が実行されるまでに要した待機時間は、第１所要時間Ｔ１０に相当する。同様にして、第２割込処理ＩＰ２は、割込トリガのタイミング（予定時刻ｔ２）から遅れたタイミング（起床時刻ｔｂ）で、第２コア２２によって実行開始されている。待機開始時刻ｔ１から起床時刻ｔｂまでの時間、つまり第２割込処理ＩＰ２が実行されるまでに要した待機時間は、第２所要時間Ｔ２０に相当する。

両コアのいずれか一方は、２つの割込処理ＩＰ１、ＩＰ２がともに実行終了した後に、制御処理の１つである診断処理Ｐ２０を実行する。図２の例では、第１コア２１が、第１割込処理ＩＰ１の完了直後に診断処理Ｐ２０を実行する。

診断処理Ｐ２０は、第１所要時間Ｔ１０および第２所要時間Ｔ２０の少なくとも一方が基準時間Ｔｔｈ（図２参照）よりも長い場合に、異常状態であると診断する。この異常状態は、割込コントローラ２４から両コアへ割込処理が正常に指令されないといった異常の状態を意味する。異常状態と診断された場合には、マイコン２０は異常フラグをオンに設定する。

異常状態の具体例としては、割込コントローラ２４の故障や、割込コントローラ２４と両コアとを接続する配線の断線、メモリの固着等が挙げられる。これらの異常が生じた場合、両コアへ割込処理の指令が遅れたり、指令されなかったりする。その結果、本来起床すべきタイミングから遅れて割込処理ＩＰ１、ＩＰ２が起床したり、起床しなかったりする。そうすると、所要時間Ｔ１０、Ｔ２０が基準時間Ｔｔｈより長くなり、異常状態と診断される。

基準時間Ｔｔｈは、両コアの各々に対して個別に設定されている。なお、両コアの各々の基準時間Ｔｔｈは同じ値に設定されていてもよい。また、基準時間Ｔｔｈは、１つの値に固定して設定されるものではなく、診断処理Ｐ２０において可変設定される。例えば図３に示すように、制御処理の１つである他処理Ｐ１１を第１コア２１が予定時刻ｔ２に実行中の場合には、図２に示す場合に比べて基準時間Ｔｔｈを長くする。この場合、第１コア２１に対する基準時間Ｔｔｈと第２コア２２に対する基準時間Ｔｔｈの両方を長くしてもよい。或いは、対象となる第１コア２１の基準時間Ｔｔｈを長くしつつ、第２コア２２の基準時間Ｔｔｈについては図２の場合と同じに設定してもよい。

また、誤診断を抑制するべく、基準時間Ｔｔｈは以下の（１）～（４）のようにも設定変更される。但し、設定変更の幅に上限時間と下限時間を設けることが望ましい。

（１）基準時間Ｔｔｈは、制御処理に対する割込処理の優先度が低いほど長い値に設定変更される。優先度が低いほど、正常状態であっても所要時間Ｔ１０、Ｔ２０が長くなるからである。

（２）第１コア２１の処理負荷が高いほど、第１所要時間Ｔ１０に対する基準時間Ｔｔｈは長い値に設定変更される。同様にして、第２コア２２の処理負荷が高いほど、第２所要時間Ｔ２０に対する基準時間Ｔｔｈは長い値に設定変更される。例えば、マイコン２０への入力情報と異常／正常の判断結果とを関連付けて学習（蓄積）することで、基準時間Ｔｔｈの設定変更にフィードバックする。入力情報の具体例としては、エンジン回転数、アクセル開度、温度等が挙げられる。例えば、エンジン回転数が高回転の時には、マイコン２０の処理負荷が高くなるため、基準時間Ｔｔｈを長く設定する。

（３）異常状態であると判定された場合に、次回の判定で用いられる基準時間Ｔｔｈは、今回用いられた基準時間Ｔｔｈより長い値に設定変更される。なお、正常と判定された場合には、次回の判定で用いられる基準時間Ｔｔｈは、今回用いられた基準時間Ｔｔｈより短い値に設定変更されてもよい。また、正常と判定された場合には、以前に異常と判定されたことによる異常フラグのオン設定を、オフ設定に変更してもよい。

（４）一度異常と判定された場合に、基準時間Ｔｔｈを再設定することで、本当に異常が発生しているかを判定する。そして、再設定後の基準時間Ｔｔｈでも異常判定された場合に、異常フラグをオンに設定する。この再設定では、基準時間Ｔｔｈを長く設定してもよいし、短く設定してもよい。

なお、異常状態と判定された場合には、制御処理に対する割込処理ＩＰ１、ＩＰ２の優先度が高く設定変更される。例えば、図３の他処理Ｐ１１を実行した後、さらに別の他処理が診断処理Ｐ２０よりも優先して実行される、といった機会を低減させる。

図４は、診断処理Ｐ２０に必要なデータを取得するための処理、および診断処理の手順を示すフローチャートであり、第１コア２１が所定の演算周期で実行する。

先ず図４のステップＳ１１、Ｓ１２、Ｓ１３において、先述したパルスオン処理Ｐ１０を実行する。ステップＳ１１では、出力パルスをオンさせる時刻である待機開始時刻ｔ１を算出する。続くステップＳ１２では、ステップＳ１１で算出された待機開始時刻ｔ１を、共有ＲＡＭ２３に格納する。続くステップＳ１３では、タイマ２５に待機開始時刻ｔ１をセットする。

次のステップＳ２０では、ステップＳ１３でセットしたタイマの経過時間が待機開始時刻ｔ１に達する時間以上であるか否かを判定する。待機開始時刻ｔ１に達したと判定された場合には、第１割込処理ＩＰ１の起床時刻ｔａをタイマ２５から取得する（ステップＳ３１）。そして、取得した起床時刻ｔａを共有ＲＡＭ２３に格納しつつ（ステップＳ３２）、第１割込処理ＩＰ１を実行する。

なお、ステップＳ３１、Ｓ３２、Ｓ３３については、第２コア２２でも第１コア２１と同様に処理を実行する。すなわち、第２コア２２は、待機開始時刻ｔ１に達したと判定された場合には、第２割込処理ＩＰ２の起床時刻ｔｂをタイマ２５から取得する（ステップＳ３１）。そして、取得した起床時刻ｔｂを共有ＲＡＭ２３に格納しつつ（ステップＳ３２）、第２割込処理ＩＰ２を実行する。

次のステップＳ４０では、先述した診断処理Ｐ２０を、図５の手順で実行する。先ず、図５のステップＳ４１において、共有ＲＡＭ２３に格納されている待機開始時刻ｔ１および起床時刻ｔａ、ｔｂを取得する。また、図示しない別の処理にて設定される基準時間Ｔｔｈの値を取得する。

次のステップＳ４２では、取得した起床時刻ｔａおよび待機開始時刻ｔ１から第１所要時間Ｔ１０を算出する。そして、算出した第１所要時間Ｔ１０が、ステップＳ４１で取得した基準時間Ｔｔｈ以上であるか否かを判定する。Ｔ１０≧Ｔｔｈであると肯定判定された場合には、ステップＳ４４において、先述した異常状態であると判定する。

Ｔ１０≧Ｔｔｈでないと否定判定された場合には、ステップＳ４３において、算出した第２所要時間Ｔ２０が、ステップＳ４１で取得した基準時間Ｔｔｈ以上であるか否かを判定する。Ｔ２０≧Ｔｔｈであると肯定判定された場合には、ステップＳ４４において、先述した異常状態であると判定する。

なお、ステップＳ４１の処理を実行している時のマイコン２０は、第１所要時間Ｔ１０および第２所要時間Ｔ２０を取得する「取得部」に相当する。ステップＳ４２、Ｓ４３、Ｓ４４の処理を実行している時のマイコン２０は、第１所要時間Ｔ１０および第２所要時間Ｔ２０の少なくとも一方が基準時間Ｔｔｈよりも長い場合に異常状態であると判定する「判定部」に相当する。換言すれば、診断処理Ｐ２０は、取得部による処理と判定部による処理を含む。

以上により、上記ＥＣＵ１０によると、割込コントローラ２４での割込処理ＩＰ１、ＩＰ２の待機開始から起床までの所要時間Ｔ１０、Ｔ２０が取得される。そして、取得された所要時間Ｔ１０、Ｔ２０の少なくとも一方が基準時間Ｔｔｈより長い場合に異常状態と判定される。そのため、割込コントローラ２４から両コアへ割込処理ＩＰ１、ＩＰ２が正常に指令されないといった異常が生じた場合には、所要時間Ｔ１０、Ｔ２０が基準時間Ｔｔｈより長くなって、異常状態と判定される。つまり、割込コントローラ２４から割込処理が正常に指令されないといった異常について、ＥＣＵ１０は診断可能となる。

以下、基準時間Ｔｔｈの設定変更について説明する。

上記ＥＣＵ１０では、基準時間Ｔｔｈは、制御処理に対する割込処理の優先度が低いほど長い値に設定変更される。例えば図３の他処理Ｐ１１を実行完了した後に、割込処理の優先度が低いと別の他処理を割込処理よりも先に実行する可能性が高くなる。その場合、正常状態であるにも拘わらず第１所要時間Ｔ１０が長くなり、異常状態と診断される懸念が生じる。この点を鑑みると、第１所要時間Ｔ１０の判定に用いられる基準時間Ｔｔｈを、優先度が低いほど長い値に設定すれば、上記懸念を抑制できる。よって、本実施形態によれば異常状態の誤診断を低減できる。

さらに上記ＥＣＵ１０では、第１コア２１または第２コア２２の処理負荷が高いほど、基準時間Ｔｔｈは長い値に設定変更される。そのため、正常状態であるにも拘わらず所要時間Ｔ１０、Ｔ２０が長くなって異常状態と誤診断される懸念を抑制でき、異常診断の精度を向上できる。

さらに上記ＥＣＵ１０では、異常状態であると判定された場合に、次回の判定で用いられる基準時間Ｔｔｈは、今回用いられた基準時間Ｔｔｈより長い値に設定変更される。これによれば、処理負荷が一時的に高くなったことに起因して所要時間Ｔ１０、Ｔ２０が長くなって異常判定された場合であっても、直ぐに正常判定に切り替わるようにできる。

さらに上記ＥＣＵ１０では、異常状態と判定された場合には、制御処理に対する割込処理ＩＰ１、ＩＰ２の優先度が高く設定変更される。これによれば、割込処理ＩＰ１、ＩＰ２よりも優先して実行される制御処理が多いことに起因して所要時間Ｔ１０、Ｔ２０が長くなって異常判定された場合であっても、直ぐに正常判定に切り替わるようにできる。

（第２実施形態）
上記第１実施形態では、両コアのいずれか一方で診断処理Ｐ２０は実行される。これに対し本実施形態では、診断処理Ｐ２０を実行するコアは特定のコアに限られず、両コアのいずれで診断処理を実行するかは、逐次変更可能である。

そして、本実施形態に係るＥＣＵ１０では、診断処理Ｐ２０は、両コアのうち処理負荷の小さい方のコアで実行される。例えば図６の如く第２コア２２の方が第１コア２１より処理負荷が小さい状況では、第２コア２２で診断処理Ｐ２０を実行する。そのため、診断処理Ｐ２０を迅速に完了させることができ、異常状態を迅速に検知できる。また、両コアの処理負荷バランス均等化が促進される。なお、第２コア２２での診断処理Ｐ２０は、第１割込処理ＩＰ１の終了後に実行開始される。その理由は、第１割込処理ＩＰ１の終了後に、高優先度の他処理が実行されるかどうかを判断するからである。実行されると判断された場合に、診断処理Ｐ２０を他コア（第２コア２２）に移行する。

（第３実施形態）
上記第１実施形態では、第１割込処理ＩＰ１を第１コア２１に指令する第１指令時刻（予定時刻ｔ２）と、第２割込処理ＩＰ２を第２コア２２に指令する第２指令時刻（予定時刻ｔ２）とが同一である。また、割込コントローラ２４が第１割込処理ＩＰ１の待機を開始する第１待機開始時刻（待機開始時刻ｔ１）と、割込コントローラ２４が第２割込処理ＩＰ２の待機を開始する第２待機開始時刻（待機開始時刻ｔ１）とが同一である。つまり、指令時刻と待機開始時刻を同じくする第１割込処理ＩＰ１と第２割込処理ＩＰ２について、所要時間が長くなる又は正常なタイミングで処理が起床しない等の異常が生じていないかを診断する。

このことを前提とし、さらに本実施形態では、異常状態と判定された時の第１所要時間Ｔ１０と第２所要時間Ｔ２０との差が下限値未満である場合に、次回の判定で用いられる基準時間Ｔｔｈは、今回用いられた基準時間Ｔｔｈより長い値に設定変更される。異常状態と判定された場合であっても、その時の両時間の差が小さい場合には、両コアの処理負荷が高いことに起因して異常判定されている蓋然性が高い。この点を鑑みた本実施形態では、上述の如く基準時間Ｔｔｈを長い値に設定変更するので、正常状態であるにも拘わらず所要時間Ｔ１０、Ｔ２０が長くなって異常状態と誤診断される懸念を抑制できる。

さらに本実施形態では、第１所要時間Ｔ１０と第２所要時間Ｔ２０との差が上限値以上である場合には、第１所要時間Ｔ１０または第２所要時間Ｔ２０が基準時間Ｔｔｈより短い場合であっても、異常状態であると診断する。正常状態と判定された場合であっても、その時の両時間の差が大きい場合には、両コアの一方に処理負荷が偏るといった異常状態になっている蓋然性が高い。この点を鑑みた本実施形態では、上述の如く両時間の差が上限値以上なら異常状態と診断する。そのため、処理負荷が偏る異常の状態であるにも拘わらず、所要時間Ｔ１０、Ｔ２０が短いことに起因して正常状態と誤診断される懸念を抑制できる。

（他の実施形態）
以上、本開示の複数の実施形態について説明したが、各実施形態の説明において明示している構成の組み合わせばかりではなく、特に組み合わせに支障が生じなければ、明示していなくても複数の実施形態の構成同士を部分的に組み合わせることができる。そして、複数の実施形態及び変形例に記述された構成同士の明示されていない組み合わせも、以下の説明によって開示されているものとする。

上記各実施形態では、指令時刻と待機開始時刻を同じくする第１割込処理ＩＰ１と第２割込処理ＩＰ２について、所要時間が長くなる異常が生じていないかを診断する。これに対し、指令時刻と待機開始時刻を異にする第１割込処理ＩＰ１と第２割込処理ＩＰ２について、所要時間が長くなる異常が生じていないかを診断してもよい。

上記各実施形態では、基準時間Ｔｔｈが可変設定されているが、特定の値に固定して設定されていてもよい。

上記各実施形態では、所要時間Ｔ１０、Ｔ２０が基準時間Ｔｔｈ以上になった事象が１回でも検知されれば異常状態と診断される。これに対し、上記事象が複数回以上連続して検知されたことを条件として、異常状態と診断されるようにしてもよい。

基準時間Ｔｔｈは、第１所要時間Ｔ１０と第２所要時間Ｔ２０とで異なる値に設定されていてもよいし、同じ値に設定されていてもよい。

１０ＥＣＵ（電子制御装置）、２０マイコン（取得部、判定部）、２１第１コア、２２第２コア、２４割込コントローラ、Ｔ１０第１所要時間、Ｔ２０第２所要時間、Ｔｔｈ基準時間。

Claims

一つの制御対象を制御するための複数の制御処理の一部が割り当てられ、割り当てられた処理の演算を実行する第１コア（２１）と、
複数の前記制御処理の他の一部が割り当てられ、割り当てられた処理の演算を実行する第２コア（２２）と、
前記制御処理とは別の割込処理を前記第１コアおよび前記第２コアに割り当てる割込コントローラ（２４）と、
前記割込コントローラによる前記割込処理の待機開始から前記第１コアによる前記割込処理の実行開始までの第１所要時間（Ｔ１０）、および前記割込コントローラによる前記割込処理の待機開始から前記第２コアによる前記割込処理の実行開始までの第２所要時間（Ｔ２０）を取得する取得部（２０）と、
前記取得部によって取得された前記第１所要時間および前記第２所要時間の少なくとも一方が基準時間（Ｔｔｈ）よりも長い場合に異常状態であると判定する判定部（２０）と、を備え、
前記制御処理のうち、前記取得部および前記判定部の処理を診断処理とし、
前記第１コアおよび前記第２コアのうち処理負荷の小さい方のコアで前記診断処理が実行されるよう、前記診断処理を実行するコアが逐次変更可能である、電子制御装置。
前記第１コアまたは前記第２コアの処理負荷が高いほど、前記基準時間は長い値に設定変更される、請求項１に記載の電子制御装置。
一つの制御対象を制御するための複数の制御処理の一部が割り当てられ、割り当てられた処理の演算を実行する第１コア（２１）と、
複数の前記制御処理の他の一部が割り当てられ、割り当てられた処理の演算を実行する第２コア（２２）と、
前記制御処理とは別の割込処理を前記第１コアおよび前記第２コアに割り当てる割込コントローラ（２４）と、
前記割込コントローラによる前記割込処理の待機開始から前記第１コアによる前記割込処理の実行開始までの第１所要時間（Ｔ１０）、および前記割込コントローラによる前記割込処理の待機開始から前記第２コアによる前記割込処理の実行開始までの第２所要時間（Ｔ２０）を取得する取得部（２０）と、
前記取得部によって取得された前記第１所要時間および前記第２所要時間の少なくとも一方が基準時間（Ｔｔｈ）よりも長い場合に異常状態であると判定する判定部（２０）と、
を備え、
前記第１コアまたは前記第２コアの処理負荷が高いほど、前記基準時間は長い値に設定変更される、電子制御装置。
前記判定部によって前記異常状態であると判定された場合に、次回の前記判定で用いられる前記基準時間は、今回用いられた前記基準時間より長い値に設定変更される、請求項１～３のいずれか１つに記載の電子制御装置。
一つの制御対象を制御するための複数の制御処理の一部が割り当てられ、割り当てられた処理の演算を実行する第１コア（２１）と、
複数の前記制御処理の他の一部が割り当てられ、割り当てられた処理の演算を実行する第２コア（２２）と、
前記制御処理とは別の割込処理を前記第１コアおよび前記第２コアに割り当てる割込コントローラ（２４）と、
前記割込コントローラによる前記割込処理の待機開始から前記第１コアによる前記割込処理の実行開始までの第１所要時間（Ｔ１０）、および前記割込コントローラによる前記割込処理の待機開始から前記第２コアによる前記割込処理の実行開始までの第２所要時間（Ｔ２０）を取得する取得部（２０）と、
前記取得部によって取得された前記第１所要時間および前記第２所要時間の少なくとも一方が基準時間（Ｔｔｈ）よりも長い場合に異常状態であると判定する判定部（２０）と、を備え、
前記判定部によって前記異常状態であると判定された場合に、次回の前記判定で用いられる前記基準時間は、今回用いられた前記基準時間より長い値に設定変更される、電子制御装置。
前記異常状態と判定された場合、前記制御処理に対する前記割込処理の優先度を高くする、請求項１～５のいずれか１つに記載の電子制御装置。
一つの制御対象を制御するための複数の制御処理の一部が割り当てられ、割り当てられた処理の演算を実行する第１コア（２１）と、
複数の前記制御処理の他の一部が割り当てられ、割り当てられた処理の演算を実行する第２コア（２２）と、
前記制御処理とは別の割込処理を前記第１コアおよび前記第２コアに割り当てる割込コントローラ（２４）と、
前記割込コントローラによる前記割込処理の待機開始から前記第１コアによる前記割込処理の実行開始までの第１所要時間（Ｔ１０）、および前記割込コントローラによる前記割込処理の待機開始から前記第２コアによる前記割込処理の実行開始までの第２所要時間（Ｔ２０）を取得する取得部（２０）と、
前記取得部によって取得された前記第１所要時間および前記第２所要時間の少なくとも一方が基準時間（Ｔｔｈ）よりも長い場合に異常状態であると判定する判定部（２０）と、を備え、
前記異常状態と判定された場合、前記制御処理に対する前記割込処理の優先度を高くする、電子制御装置。
前記割込処理のうち、前記第１コアに割り当てられる処理を第１割込処理、前記第２コアに割り当てられる処理を第２割込処理とし、
前記割込コントローラが前記第１割込処理を前記第１コアに指令する時刻を第１指令時刻とし、
前記割込コントローラが前記第２割込処理を前記第２コアに指令する時刻を第２指令時刻とし、
前記割込コントローラが前記第１割込処理の待機を開始する時刻を第１待機開始時刻とし、
前記割込コントローラが前記第２割込処理の待機を開始する時刻を第２待機開始時刻とし、
前記取得部は、前記第１指令時刻と前記第２指令時刻が同一、かつ、前記第１待機開始時刻と前記第２待機開始時刻が同一である前記第１割込処理と前記第２割込処理について、前記第１所要時間および前記第２所要時間を取得する、請求項１～７のいずれか１つに記載の電子制御装置。
一つの制御対象を制御するための複数の制御処理の一部が割り当てられ、割り当てられた処理の演算を実行する第１コア（２１）と、
複数の前記制御処理の他の一部が割り当てられ、割り当てられた処理の演算を実行する第２コア（２２）と、
前記制御処理とは別の割込処理を前記第１コアおよび前記第２コアに割り当てる割込コントローラ（２４）と、
前記割込コントローラによる前記割込処理の待機開始から前記第１コアによる前記割込処理の実行開始までの第１所要時間（Ｔ１０）、および前記割込コントローラによる前記割込処理の待機開始から前記第２コアによる前記割込処理の実行開始までの第２所要時間（Ｔ２０）を取得する取得部（２０）と、
前記取得部によって取得された前記第１所要時間および前記第２所要時間の少なくとも一方が基準時間（Ｔｔｈ）よりも長い場合に異常状態であると判定する判定部（２０）と、を備え、
前記割込処理のうち、前記第１コアに割り当てられる処理を第１割込処理、前記第２コアに割り当てられる処理を第２割込処理とし、
前記割込コントローラが前記第１割込処理を前記第１コアに指令する時刻を第１指令時刻とし、
前記割込コントローラが前記第２割込処理を前記第２コアに指令する時刻を第２指令時刻とし、
前記割込コントローラが前記第１割込処理の待機を開始する時刻を第１待機開始時刻とし、
前記割込コントローラが前記第２割込処理の待機を開始する時刻を第２待機開始時刻とし、
前記取得部は、前記第１指令時刻と前記第２指令時刻が同一、かつ、前記第１待機開始時刻と前記第２待機開始時刻が同一である前記第１割込処理と前記第２割込処理について、前記第１所要時間および前記第２所要時間を取得する、電子制御装置。
前記異常状態と判定された時の前記第１所要時間と前記第２所要時間との差が下限値未満である場合に、次回の前記判定で用いられる前記基準時間は、今回用いられた前記基準時間より長い値に設定変更される、請求項８または９に記載の電子制御装置。
前記第１所要時間と前記第２所要時間との差が上限値以上である場合には、前記第１所要時間または前記第２所要時間が前記基準時間より短い場合であっても、前記判定部は異常状態であると判定する、請求項８～１０のいずれか１つに記載の電子制御装置。
前記制御処理に対する前記割込処理の優先度が低いほど、前記基準時間は長い値に設定変更される、請求項１～１１のいずれか１つに記載の電子制御装置。