JPH0844575A - Ｃｐｕの監視及び負荷制御方式 - Google Patents
Ｃｐｕの監視及び負荷制御方式Info
- Publication number
- JPH0844575A JPH0844575A JP6182352A JP18235294A JPH0844575A JP H0844575 A JPH0844575 A JP H0844575A JP 6182352 A JP6182352 A JP 6182352A JP 18235294 A JP18235294 A JP 18235294A JP H0844575 A JPH0844575 A JP H0844575A
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- JP
- Japan
- Prior art keywords
- cpu
- interrupt
- time
- load
- irq
- Prior art date
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- Multi Processors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 マルチプロセッサのシステムにおいて、簡単
な構成によりＣＰＵの負荷状態や過負状態荷の検出、ひ
いては障害の検出、及び負荷分担の制御を効率的に行な
う。 【構成】 複数の外部割込を優先順に受け付けるＣＰＵ
の監視方式において、ＣＰＵに対して外部割込を定期的
に入力し、その割込要求から割込受付までの時間を監視
することによりＣＰＵの負荷状態を検出する。好ましく
は、前記時間が第１の所定時間を超えたことによりＣＰ
Ｕの過負荷状態を検出し、また前記第１よりも長い第２
の所定時間を超えたことによりＣＰＵの障害状態を検出
する。又は、複数の外部割込を受け付け、その割込ベク
トルを一旦待ち行列にプールし、優先順に割込処理を実
行するＣＰＵの監視方式において、ＣＰＵに対して外部
割込を定期的に入力し、その割込受付から割込処理実行
までの時間を監視することによりＣＰＵの負荷状態を検
出する。
な構成によりＣＰＵの負荷状態や過負状態荷の検出、ひ
いては障害の検出、及び負荷分担の制御を効率的に行な
う。 【構成】 複数の外部割込を優先順に受け付けるＣＰＵ
の監視方式において、ＣＰＵに対して外部割込を定期的
に入力し、その割込要求から割込受付までの時間を監視
することによりＣＰＵの負荷状態を検出する。好ましく
は、前記時間が第１の所定時間を超えたことによりＣＰ
Ｕの過負荷状態を検出し、また前記第１よりも長い第２
の所定時間を超えたことによりＣＰＵの障害状態を検出
する。又は、複数の外部割込を受け付け、その割込ベク
トルを一旦待ち行列にプールし、優先順に割込処理を実
行するＣＰＵの監視方式において、ＣＰＵに対して外部
割込を定期的に入力し、その割込受付から割込処理実行
までの時間を監視することによりＣＰＵの負荷状態を検
出する。
Description
【０００１】
【産業上の利用分野】本発明はＣＰＵの監視及び負荷制
御方式に関し、更に詳しくは複数の外部割込を受け付け
る１又は２以上のＣＰＵの処理について、負荷状態や過
負荷状態の検出、ひいては障害の検出、及び負荷分担の
制御を行うＣＰＵの監視及び負荷制御方式に関する。
御方式に関し、更に詳しくは複数の外部割込を受け付け
る１又は２以上のＣＰＵの処理について、負荷状態や過
負荷状態の検出、ひいては障害の検出、及び負荷分担の
制御を行うＣＰＵの監視及び負荷制御方式に関する。
【０００２】例えば交換局に設置される通信装置では多
数の通信チャネルからの割込要求をＣＰＵが実時間で処
理する。この種の装置にはその社会的影響が大きいこと
から高い信頼性が求められており、マルチプロセッサの
構成をとる例が多い。かかる通信システムの円滑な運用
のためには個々のＣＰＵの負荷状態や障害の状態を有効
に検出し、効果的な負荷分担が必要になる。
数の通信チャネルからの割込要求をＣＰＵが実時間で処
理する。この種の装置にはその社会的影響が大きいこと
から高い信頼性が求められており、マルチプロセッサの
構成をとる例が多い。かかる通信システムの円滑な運用
のためには個々のＣＰＵの負荷状態や障害の状態を有効
に検出し、効果的な負荷分担が必要になる。
【０００３】
【従来の技術】従来は、ＣＰＵの負荷を単位時間当たり
の有効な処理が実行された時間により計測していた。
の有効な処理が実行された時間により計測していた。
【０００４】
【発明が解決しようとする課題】しかし、一般にこの種
の計測方法は複雑であり、例えばシングルプログラミン
グ方式のプロセッサでは、どの処理が有効で、どの処理
が有効でないかを切り分けるのが困難である。また、複
数のタスクが入れ代わり実行されるマルチプログラミン
グ方式のプロセッサではタスク毎の実行時間を集計する
必要があり、これがプロセッサに余分な負荷を与え、本
来の処理能力が低下する恐れがある。
の計測方法は複雑であり、例えばシングルプログラミン
グ方式のプロセッサでは、どの処理が有効で、どの処理
が有効でないかを切り分けるのが困難である。また、複
数のタスクが入れ代わり実行されるマルチプログラミン
グ方式のプロセッサではタスク毎の実行時間を集計する
必要があり、これがプロセッサに余分な負荷を与え、本
来の処理能力が低下する恐れがある。
【０００５】本発明の目的は、簡単な構成によりＣＰＵ
の負荷状態や過負状態荷の検出、ひいては障害の検出、
及び負荷分担の制御を効率的に行えるＣＰＵの監視及び
負荷制御方式を提供することにある。
の負荷状態や過負状態荷の検出、ひいては障害の検出、
及び負荷分担の制御を効率的に行えるＣＰＵの監視及び
負荷制御方式を提供することにある。
【０００６】
【課題を解決するための手段】上記の課題は図１の構成
により解決される。即ち、本発明（１）のＣＰＵの監視
方式は、複数の外部割込を優先順に受け付けるＣＰＵの
監視方式において、ＣＰＵに対して外部割込を定期的に
入力し、その割込要求から割込受付までの時間を監視す
ることによりＣＰＵの負荷状態を検出するものである。
により解決される。即ち、本発明（１）のＣＰＵの監視
方式は、複数の外部割込を優先順に受け付けるＣＰＵの
監視方式において、ＣＰＵに対して外部割込を定期的に
入力し、その割込要求から割込受付までの時間を監視す
ることによりＣＰＵの負荷状態を検出するものである。
【０００７】また本発明（４）のＣＰＵの監視方式は、
複数の外部割込を受け付け、その割込ベクトルを一旦待
ち行列にプールし、優先順に割込処理を実行するＣＰＵ
の監視方式において、ＣＰＵに対して外部割込を定期的
に入力し、その割込受付から割込処理実行までの時間を
監視することによりＣＰＵの負荷状態を検出するもので
ある。
複数の外部割込を受け付け、その割込ベクトルを一旦待
ち行列にプールし、優先順に割込処理を実行するＣＰＵ
の監視方式において、ＣＰＵに対して外部割込を定期的
に入力し、その割込受付から割込処理実行までの時間を
監視することによりＣＰＵの負荷状態を検出するもので
ある。
【０００８】また本発明（９）のＣＰＵの負荷制御方式
は、上記の監視機能を備えるＣＰＵを複数備え、これら
が共通の負荷を分担すると共に、何れかのＣＰＵで過負
荷状態又は障害状態が検出されたことにより残りのＣＰ
Ｕがその負荷を分担するように構成したものである。
は、上記の監視機能を備えるＣＰＵを複数備え、これら
が共通の負荷を分担すると共に、何れかのＣＰＵで過負
荷状態又は障害状態が検出されたことにより残りのＣＰ
Ｕがその負荷を分担するように構成したものである。
【０００９】
【作用】本発明（１）のＣＰＵの監視方式において、例
えばＣＰＵ１a は優先制御部２ a を介して複数の外部割
込ＩＲＱ0a〜ＩＲＱnaを優先順に受け付ける。割込発生
部３a はＣＰＵ１a に対して好ましくは他と同程度又は
それ以下の優先順位の外部割込ＩＲＱ0aを定期的に入力
する。そして、ＣＰＵ管理部１０はその割込要求ＩＲＱ
0aから割込受付ＩＡＫ0aまでの時間を監視する。
えばＣＰＵ１a は優先制御部２ a を介して複数の外部割
込ＩＲＱ0a〜ＩＲＱnaを優先順に受け付ける。割込発生
部３a はＣＰＵ１a に対して好ましくは他と同程度又は
それ以下の優先順位の外部割込ＩＲＱ0aを定期的に入力
する。そして、ＣＰＵ管理部１０はその割込要求ＩＲＱ
0aから割込受付ＩＡＫ0aまでの時間を監視する。
【００１０】外部割込ＩＲＱ0a〜ＩＲＱnaが少ない場合
は、ＣＰＵ１a による外部割込ＩＲＱ0aの受け付けが速
く、時間がかからない。また外部割込ＩＲＱ0a〜ＩＲＱ
naが多い場合は、ＣＰＵ１a による外部割込ＩＲＱ0 の
受け付けが遅くなり、時間がかかる。従って、本発明
（１）によれば簡単な構成によりＣＰＵの負荷状態を有
効に検出できる。
は、ＣＰＵ１a による外部割込ＩＲＱ0aの受け付けが速
く、時間がかからない。また外部割込ＩＲＱ0a〜ＩＲＱ
naが多い場合は、ＣＰＵ１a による外部割込ＩＲＱ0 の
受け付けが遅くなり、時間がかかる。従って、本発明
（１）によれば簡単な構成によりＣＰＵの負荷状態を有
効に検出できる。
【００１１】好ましくは、前記時間が第１の所定時間を
超えたことによりＣＰＵの過負荷状態を検出する。また
好ましくは、前記時間が前記第１よりも長い第２の所定
時間を超えたことによりＣＰＵの障害状態を検出する。
本発明（４）のＣＰＵの監視方式において、例えばＣＰ
Ｕ１a は優先制御部２ a を介して複数の外部割込ＩＲＱ
0a〜ＩＲＱnaを受け付け、その割込ベクトルを一旦待ち
行列にプールし、優先順に割込処理ＴＳＫ0a〜ＴＳＫna
を実行する。
超えたことによりＣＰＵの過負荷状態を検出する。また
好ましくは、前記時間が前記第１よりも長い第２の所定
時間を超えたことによりＣＰＵの障害状態を検出する。
本発明（４）のＣＰＵの監視方式において、例えばＣＰ
Ｕ１a は優先制御部２ a を介して複数の外部割込ＩＲＱ
0a〜ＩＲＱnaを受け付け、その割込ベクトルを一旦待ち
行列にプールし、優先順に割込処理ＴＳＫ0a〜ＴＳＫna
を実行する。
【００１２】この場合に、複数の外部割込を優先順に受
け付け、受付順に割込処理を実行しても良いし、又は複
数の外部割込を一斉に受け付け、優先順に割込処理を実
行しても良い。割込発生部３a はＣＰＵ１a に対して好
ましくは他と同程度又はそれ以下の優先順位の外部割込
ＩＲＱ0aを定期的に入力する。そして、ＣＰＵ管理部１
０はその割込受付ＩＡＫ0aから割込処理ＴＳＫ0aの実行
までの時間を監視する。
け付け、受付順に割込処理を実行しても良いし、又は複
数の外部割込を一斉に受け付け、優先順に割込処理を実
行しても良い。割込発生部３a はＣＰＵ１a に対して好
ましくは他と同程度又はそれ以下の優先順位の外部割込
ＩＲＱ0aを定期的に入力する。そして、ＣＰＵ管理部１
０はその割込受付ＩＡＫ0aから割込処理ＴＳＫ0aの実行
までの時間を監視する。
【００１３】外部割込ＩＲＱ0a〜ＩＲＱnaが少ない場合
は、待ち行列が少なく、ＣＰＵ１aによる割込処理ＴＳ
Ｋ0aの実行までに時間がかからない。また外部割込ＩＲ
Ｑ0a〜ＩＲＱnaが多い場合は、待ち行列も多くなり、Ｃ
ＰＵ１a による割込処理ＴＳＫ0aの実行までに時間がか
かる。従って、本発明（４）によれば簡単な構成により
ＣＰＵの負荷状態を有効に検出できる。
は、待ち行列が少なく、ＣＰＵ１aによる割込処理ＴＳ
Ｋ0aの実行までに時間がかからない。また外部割込ＩＲ
Ｑ0a〜ＩＲＱnaが多い場合は、待ち行列も多くなり、Ｃ
ＰＵ１a による割込処理ＴＳＫ0aの実行までに時間がか
かる。従って、本発明（４）によれば簡単な構成により
ＣＰＵの負荷状態を有効に検出できる。
【００１４】好ましくは、前記時間が第３の所定時間を
超えたことによりＣＰＵの過負荷状態を検出する。また
好ましくは、前記時間が前記第３よりも長い第４の所定
時間を超えたことによりＣＰＵの障害状態を検出する。
また好ましくは、前記所定時間をワンショットマルチバ
イブレータ回路により生成するように構成する。
超えたことによりＣＰＵの過負荷状態を検出する。また
好ましくは、前記時間が前記第３よりも長い第４の所定
時間を超えたことによりＣＰＵの障害状態を検出する。
また好ましくは、前記所定時間をワンショットマルチバ
イブレータ回路により生成するように構成する。
【００１５】また好ましくは、前記時間をカウンタによ
り計数するように構成する。本発明（９）のＣＰＵの負
荷制御方式においては、上記の監視機能を備える複数の
ＣＰＵ１a ，１b を備え、通常はこれらが共通の負荷６
1 〜６n を例えば１／２づつ分担する。そして、ＣＰＵ
１a で過負荷状態（ＢＳＹ1a又はＢＳＹ2a）又は障害状
態（ＡＬＭ1a又はＡＬＭ2a）が検出された場合はＣＰＵ
１b がＣＰＵ１a の負荷の一部又は全部を負担する。逆
にＣＰＵ１b で過負荷状態（ＢＳＹ1b又はＢＳＹ2b）又
は障害状態（ＡＬＭ1b又はＡＬＭ2b）が検出された場合
はＣＰＵ１a がＣＰＵ１b の負荷の一部又は全部を負担
する。従って、本発明（９）によれば簡単な構成により
ＣＰＵ間の負荷分担の制御を効率的に行える。
り計数するように構成する。本発明（９）のＣＰＵの負
荷制御方式においては、上記の監視機能を備える複数の
ＣＰＵ１a ，１b を備え、通常はこれらが共通の負荷６
1 〜６n を例えば１／２づつ分担する。そして、ＣＰＵ
１a で過負荷状態（ＢＳＹ1a又はＢＳＹ2a）又は障害状
態（ＡＬＭ1a又はＡＬＭ2a）が検出された場合はＣＰＵ
１b がＣＰＵ１a の負荷の一部又は全部を負担する。逆
にＣＰＵ１b で過負荷状態（ＢＳＹ1b又はＢＳＹ2b）又
は障害状態（ＡＬＭ1b又はＡＬＭ2b）が検出された場合
はＣＰＵ１a がＣＰＵ１b の負荷の一部又は全部を負担
する。従って、本発明（９）によれば簡単な構成により
ＣＰＵ間の負荷分担の制御を効率的に行える。
【００１６】好ましくは、上記の監視機能を一箇所（例
えばＣＰＵ管理部１０）にまとめ、各時間の監視機能を
共通のＲＡＭカウンタ１０5 により構成する。
えばＣＰＵ管理部１０）にまとめ、各時間の監視機能を
共通のＲＡＭカウンタ１０5 により構成する。
【００１７】
【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は第１実施例の構
成を示す図で、図において１はマルチプログラミング方
式のＣＰＵ、１1 はスーパバイザ、１2 はタスク、２は
割込制御部（ＩＮＴＣ）、２1 は優先制御部（ＰＲＴ
Ｃ）、２2 はマスク回路（ＭＳＫ）、３は割込発生部
（ＩＧ）、３1 は分周回路（１／Ｍ）、３2 はフリップ
フロップ回路（ＦＦ）、４は割込要求から割込受付まで
の時間を監視する監視部、４1 ，４2 はワンショットマ
ルチバイブレータ回路（ＳＳ）、４3 ，４4 はフリップ
フロップ回路（ＦＦ）、５は割込受付から割込タスク実
行までの時間を監視する監視部、５1 ，５2 はワンショ
ットマルチバイブレータ回路（ＳＳ）、５3 〜５5 はフ
リップフロップ回路（ＦＦ）、６1 〜６m はシリアル通
信制御部（ＳＣＣ）、ＣＨ1 〜ＣＨm はその通信チャネ
ル、７は割込バス（ＩＢ）、８はＣＰＵ１のデータバ
ス、アドレスバス、制御バス等から成る共通バス（Ｃ
Ｂ）、２１はＯＲゲート回路（Ｏ）、ＳＲはシステムリ
セット信号である。
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は第１実施例の構
成を示す図で、図において１はマルチプログラミング方
式のＣＰＵ、１1 はスーパバイザ、１2 はタスク、２は
割込制御部（ＩＮＴＣ）、２1 は優先制御部（ＰＲＴ
Ｃ）、２2 はマスク回路（ＭＳＫ）、３は割込発生部
（ＩＧ）、３1 は分周回路（１／Ｍ）、３2 はフリップ
フロップ回路（ＦＦ）、４は割込要求から割込受付まで
の時間を監視する監視部、４1 ，４2 はワンショットマ
ルチバイブレータ回路（ＳＳ）、４3 ，４4 はフリップ
フロップ回路（ＦＦ）、５は割込受付から割込タスク実
行までの時間を監視する監視部、５1 ，５2 はワンショ
ットマルチバイブレータ回路（ＳＳ）、５3 〜５5 はフ
リップフロップ回路（ＦＦ）、６1 〜６m はシリアル通
信制御部（ＳＣＣ）、ＣＨ1 〜ＣＨm はその通信チャネ
ル、７は割込バス（ＩＢ）、８はＣＰＵ１のデータバ
ス、アドレスバス、制御バス等から成る共通バス（Ｃ
Ｂ）、２１はＯＲゲート回路（Ｏ）、ＳＲはシステムリ
セット信号である。
【００１８】スーパバイザ１1 は外部からの割込要求Ｉ
ＲＱ0 〜ＩＲＱn を受け付ける共通の受付処理、各種タ
スクのスケジュール処理、及びこれらを実行に移す処理
等を行う。タスク１2 には外部割込ＩＲＱ0 〜ＩＲＱn
の受付によりスケジュールされた割込タスクＩＴＳＫ0
〜ＩＴＳＫn 等が含まれる。優先制御部２1 は、この例
では割込要求ＩＲＱ1 （ＢＳＹ1 ），ＩＲＱ2 （ＢＳＹ
2 ）に対して高い優先度を与えている。ＳＣＣ６1 〜Ｓ
ＣＣ６m からの割込要求ＩＲＱ3 〜ＩＲＱn に対しては
中程度の同一の優先度又は通信チャネルＣＨ 1 〜ＣＨm
の緊急度又は重要度に応じた優先度を与えている。そし
て、割込発生部３からの割込要求ＩＲＱ0 に対しては割
込要求ＩＲＱ3 〜ＩＲＱn に対するのと同一又はそれら
の内の中程度又はそれ以下の優先度を与えている。従っ
て、割込要求ＩＲＱ0 は割込要求ＩＲＱ3 〜ＩＲＱn と
の関係では略発生順に受け付けられる。
ＲＱ0 〜ＩＲＱn を受け付ける共通の受付処理、各種タ
スクのスケジュール処理、及びこれらを実行に移す処理
等を行う。タスク１2 には外部割込ＩＲＱ0 〜ＩＲＱn
の受付によりスケジュールされた割込タスクＩＴＳＫ0
〜ＩＴＳＫn 等が含まれる。優先制御部２1 は、この例
では割込要求ＩＲＱ1 （ＢＳＹ1 ），ＩＲＱ2 （ＢＳＹ
2 ）に対して高い優先度を与えている。ＳＣＣ６1 〜Ｓ
ＣＣ６m からの割込要求ＩＲＱ3 〜ＩＲＱn に対しては
中程度の同一の優先度又は通信チャネルＣＨ 1 〜ＣＨm
の緊急度又は重要度に応じた優先度を与えている。そし
て、割込発生部３からの割込要求ＩＲＱ0 に対しては割
込要求ＩＲＱ3 〜ＩＲＱn に対するのと同一又はそれら
の内の中程度又はそれ以下の優先度を与えている。従っ
て、割込要求ＩＲＱ0 は割込要求ＩＲＱ3 〜ＩＲＱn と
の関係では略発生順に受け付けられる。
【００１９】マスク回路２2 は通常は全開とされ、ＣＰ
Ｕ１はＳＣＣ６1 〜ＳＣＣ６m のフル負荷を担う。即
ち、例えばＳＣＣ６1 は１フレームデータの送／受信を
行うと割込要求信号ＩＲＱ3 を発生する。スーパバイザ
１1 が割込要求ＩＲＱ3 を受け付けると、割込制御部２
から割込受付信号ＩＡＫ3 がＳＣＣ６1 に返送される。
しかる後、スーパバイザ１1 はこの割込要求（割込ベク
タ）ＩＲＱ3 に対応する割込タスクＩＴＳＫ3 をスケジ
ュールし、これを一旦割込タスクの実行待ち行列に受付
順にプールする。そして、順番がくると割込タスクＩＴ
ＳＫ3 を実行する。ＳＣＣ６2 〜６m に対しても同様で
ある。
Ｕ１はＳＣＣ６1 〜ＳＣＣ６m のフル負荷を担う。即
ち、例えばＳＣＣ６1 は１フレームデータの送／受信を
行うと割込要求信号ＩＲＱ3 を発生する。スーパバイザ
１1 が割込要求ＩＲＱ3 を受け付けると、割込制御部２
から割込受付信号ＩＡＫ3 がＳＣＣ６1 に返送される。
しかる後、スーパバイザ１1 はこの割込要求（割込ベク
タ）ＩＲＱ3 に対応する割込タスクＩＴＳＫ3 をスケジ
ュールし、これを一旦割込タスクの実行待ち行列に受付
順にプールする。そして、順番がくると割込タスクＩＴ
ＳＫ3 を実行する。ＳＣＣ６2 〜６m に対しても同様で
ある。
【００２０】かかる状態のもとで、割込発生部３は定期
的に割込要求信号ＩＲＱ0 を発生する。即ち、分周回路
３1 はマスタクロック信号ＭＣＫをＭ分周し、一定周期
の割込クロック信号ＩＣＫを生成する。ＦＦ３2 は割込
クロック信号ＩＣＫによりセットされ、割込要求信号Ｉ
ＲＱ0 ＝１を出力する。同時に、この割込要求信号ＩＲ
Ｑ0 は監視部４のＳＳ４1 ，ＳＳ４2 をトリガする。Ｓ
Ｓ４1 のタイムアウト時間ｔ1 はＣＰＵ１が過負荷の状
態にあるか否かを判定できる値に設定されている。即
ち、スーパバイザ１1 がｔ1 以内に割込要求ＩＲＱ0 の
受付を行えば正常負荷の範囲であり、ｔ1 以内に割込要
求ＩＲＱ0の受付を行わなければ過負荷の状態である。
またＳＳ４2 のタイムアウト時間ｔ 2 （ｔ1 より十分に
長い）はＣＰＵ１が障害の状態にあるか否かを判定でき
る値に設定されている。即ち、スーパバイザ１1 がｔ2
以内に割込要求ＩＲＱ0 の受付を行えば正常の範囲であ
り、ｔ2 以内に割込要求ＩＲＱ0 の受付を行わなければ
障害の状態である。
的に割込要求信号ＩＲＱ0 を発生する。即ち、分周回路
３1 はマスタクロック信号ＭＣＫをＭ分周し、一定周期
の割込クロック信号ＩＣＫを生成する。ＦＦ３2 は割込
クロック信号ＩＣＫによりセットされ、割込要求信号Ｉ
ＲＱ0 ＝１を出力する。同時に、この割込要求信号ＩＲ
Ｑ0 は監視部４のＳＳ４1 ，ＳＳ４2 をトリガする。Ｓ
Ｓ４1 のタイムアウト時間ｔ1 はＣＰＵ１が過負荷の状
態にあるか否かを判定できる値に設定されている。即
ち、スーパバイザ１1 がｔ1 以内に割込要求ＩＲＱ0 の
受付を行えば正常負荷の範囲であり、ｔ1 以内に割込要
求ＩＲＱ0の受付を行わなければ過負荷の状態である。
またＳＳ４2 のタイムアウト時間ｔ 2 （ｔ1 より十分に
長い）はＣＰＵ１が障害の状態にあるか否かを判定でき
る値に設定されている。即ち、スーパバイザ１1 がｔ2
以内に割込要求ＩＲＱ0 の受付を行えば正常の範囲であ
り、ｔ2 以内に割込要求ＩＲＱ0 の受付を行わなければ
障害の状態である。
【００２１】スーパバイザ１1 が混んでいない場合は、
割込要求信号ＩＲＱ0 は合理的な時間内に受け付けら、
ＦＦ３2 は割込受付信号ＩＡＫ0 によりリセットされ
る。この場合はＳＳ４1 ，ＳＳ４2 がタイムアウトする
前に割込要求信号ＩＲＱ0 ＝０となり、よってＦＦ
４3 ，ＦＦ４4 はセットされない。一方、この割込受付
信号ＩＡＫ0 は監視部５のＦＦ５5 をセットする。そし
て、ＦＦ５5 の出力はＳＳ５1 ，ＳＳ５2 をトリガす
る。ＳＳ５1 のタイムアウト時間ｔ3 はＣＰＵ１が過負
荷の状態にあるか否かを判定できる値に設定されてい
る。即ち、スーパバイザ１1 がｔ3 以内に割込タスクＩ
ＴＳＫ0 を実行すれば正常負荷の範囲であり、ｔ3 以内
に割込タスクＩＴＳＫ0 を実行しなければ過負荷の状態
である。またＳＳ５2 のタイムアウト時間ｔ4 （ｔ3 よ
り十分に長い）はＣＰＵ１が障害の状態にあるか否かを
判定できる値に設定されている。即ち、スーパバイザ１
1 がｔ4 以内に割込タスクＩＴＳＫ0 を実行すれば正常
の範囲であり、ｔ4 以内に割込タスクＩＴＳＫ0 を実行
しなければ障害の状態である。
割込要求信号ＩＲＱ0 は合理的な時間内に受け付けら、
ＦＦ３2 は割込受付信号ＩＡＫ0 によりリセットされ
る。この場合はＳＳ４1 ，ＳＳ４2 がタイムアウトする
前に割込要求信号ＩＲＱ0 ＝０となり、よってＦＦ
４3 ，ＦＦ４4 はセットされない。一方、この割込受付
信号ＩＡＫ0 は監視部５のＦＦ５5 をセットする。そし
て、ＦＦ５5 の出力はＳＳ５1 ，ＳＳ５2 をトリガす
る。ＳＳ５1 のタイムアウト時間ｔ3 はＣＰＵ１が過負
荷の状態にあるか否かを判定できる値に設定されてい
る。即ち、スーパバイザ１1 がｔ3 以内に割込タスクＩ
ＴＳＫ0 を実行すれば正常負荷の範囲であり、ｔ3 以内
に割込タスクＩＴＳＫ0 を実行しなければ過負荷の状態
である。またＳＳ５2 のタイムアウト時間ｔ4 （ｔ3 よ
り十分に長い）はＣＰＵ１が障害の状態にあるか否かを
判定できる値に設定されている。即ち、スーパバイザ１
1 がｔ4 以内に割込タスクＩＴＳＫ0 を実行すれば正常
の範囲であり、ｔ4 以内に割込タスクＩＴＳＫ0 を実行
しなければ障害の状態である。
【００２２】スーパバイザ１1 が混んでいない場合は、
割込タスクＩＴＳＫ0 は合理的な時間内に実行され、Ｆ
Ｆ５5 は割込タスクＩＴＳＫ0 の実行時に生成されるプ
ログラムリセット信号ＰＲ1 によりリセットされる。こ
の場合はＳＳ５1 ，ＳＳ５2がタイムアウトする前にＦ
Ｆ５5 の出力Ｑ＝０となり、よってＦＦ５3 ，５4 はセ
ットされない。
割込タスクＩＴＳＫ0 は合理的な時間内に実行され、Ｆ
Ｆ５5 は割込タスクＩＴＳＫ0 の実行時に生成されるプ
ログラムリセット信号ＰＲ1 によりリセットされる。こ
の場合はＳＳ５1 ，ＳＳ５2がタイムアウトする前にＦ
Ｆ５5 の出力Ｑ＝０となり、よってＦＦ５3 ，５4 はセ
ットされない。
【００２３】しかし、スーパバイザ１1 が混んでいる場
合は、割込要求信号ＩＲＱ0 はｔ1以内に受け付けられ
ない。即ち、ＳＳ４1 がタイムアウトした時には割込要
求信号ＩＲＱ0 ＝１であり、これによりＦＦ４3 はセッ
トされ、ビジー信号ＢＳＹ1＝１となる。ビジー信号Ｂ
ＳＹ1 は割込要求信号ＩＲＱ1 としてＣＰＵ１に対して
高い優先度の割込要求を行う。スーパバイザ１1 は割込
要求ＩＲＱ1 を受け付けると割込タスクＩＴＳＫ1 をス
ケジュールする。そして、この割込タスクＩＴＳＫ1 が
実行に移されると、その処理の中でマスク回路２2 にマ
スクデータをセットし、負荷の軽減を図る。例えばＳＣ
Ｃ６1 〜６n の全部又は緊急度や重要度の低い一部の割
込要求を一時的にマスクし、負荷の軽減を図る。そし
て、負荷が軽減されたら（例えばスーパバイザ１1 がア
イドルタスクを実行するような状況になったら）マスク
データを全開に戻す。
合は、割込要求信号ＩＲＱ0 はｔ1以内に受け付けられ
ない。即ち、ＳＳ４1 がタイムアウトした時には割込要
求信号ＩＲＱ0 ＝１であり、これによりＦＦ４3 はセッ
トされ、ビジー信号ＢＳＹ1＝１となる。ビジー信号Ｂ
ＳＹ1 は割込要求信号ＩＲＱ1 としてＣＰＵ１に対して
高い優先度の割込要求を行う。スーパバイザ１1 は割込
要求ＩＲＱ1 を受け付けると割込タスクＩＴＳＫ1 をス
ケジュールする。そして、この割込タスクＩＴＳＫ1 が
実行に移されると、その処理の中でマスク回路２2 にマ
スクデータをセットし、負荷の軽減を図る。例えばＳＣ
Ｃ６1 〜６n の全部又は緊急度や重要度の低い一部の割
込要求を一時的にマスクし、負荷の軽減を図る。そし
て、負荷が軽減されたら（例えばスーパバイザ１1 がア
イドルタスクを実行するような状況になったら）マスク
データを全開に戻す。
【００２４】また、スーパバイザ１1 が混んでいる場合
は、割込タスクＩＴＳＫ0 はｔ3 以内に実行に移されな
い。即ち、ＳＳ５1 がタイムアウトした時にはＦＦ５5
の出力Ｑ＝１であり、これによりＦＦ５3 はセットさ
れ、ビジー信号ＢＳＹ2 ＝１となる。ビジー信号ＢＳＹ
2 は割込要求信号ＩＲＱ2 としてＣＰＵ１に対して高い
優先度の割込要求を行う。スーパバイザ１1 は割込要求
ＩＲＱ2 を受け付けると割込タスクＩＴＳＫ2 をスケジ
ュールする。そして、この割込タスクＩＴＳＫ2 が実行
に移されると、その処理の中でマスク回路２2 にマスク
データをセットし、負荷の軽減を図る。
は、割込タスクＩＴＳＫ0 はｔ3 以内に実行に移されな
い。即ち、ＳＳ５1 がタイムアウトした時にはＦＦ５5
の出力Ｑ＝１であり、これによりＦＦ５3 はセットさ
れ、ビジー信号ＢＳＹ2 ＝１となる。ビジー信号ＢＳＹ
2 は割込要求信号ＩＲＱ2 としてＣＰＵ１に対して高い
優先度の割込要求を行う。スーパバイザ１1 は割込要求
ＩＲＱ2 を受け付けると割込タスクＩＴＳＫ2 をスケジ
ュールする。そして、この割込タスクＩＴＳＫ2 が実行
に移されると、その処理の中でマスク回路２2 にマスク
データをセットし、負荷の軽減を図る。
【００２５】なお、上記ビジー信号ＢＳＹ1 ，ＢＳＹ2
は共にＣＰＵ１の過負荷状態を検出した信号であるが、
割込要求ＩＲＱ0 の受付遅延が検出された場合（ＢＳＹ
1 ）と割込タスクＩＴＳＫ0 の実行遅延が検出された場
合（ＢＳＹ2 ）とではＣＰＵ１内における過負荷の性質
（深刻度）が異なる。一般に割込要求ＩＲＱ0 の受付遅
延が検出された場合の方が深刻である。本実施例ではビ
ジー信号ＢＳＹ1 ，ＢＳＹ2 で別個に割込要求ＩＲ
Ｑ1 ，ＩＲＱ2 を行うので、負荷軽減の対策も別個に行
える。しかし、これらを分ける必要がない場合は、ビジ
ー信号ＢＳＹ1 ，ＢＳＹ2 の論理ＯＲをとり、その出力
で割込要求ＩＲＱ1 をかけるように構成しても良い。
は共にＣＰＵ１の過負荷状態を検出した信号であるが、
割込要求ＩＲＱ0 の受付遅延が検出された場合（ＢＳＹ
1 ）と割込タスクＩＴＳＫ0 の実行遅延が検出された場
合（ＢＳＹ2 ）とではＣＰＵ１内における過負荷の性質
（深刻度）が異なる。一般に割込要求ＩＲＱ0 の受付遅
延が検出された場合の方が深刻である。本実施例ではビ
ジー信号ＢＳＹ1 ，ＢＳＹ2 で別個に割込要求ＩＲ
Ｑ1 ，ＩＲＱ2 を行うので、負荷軽減の対策も別個に行
える。しかし、これらを分ける必要がない場合は、ビジ
ー信号ＢＳＹ1 ，ＢＳＹ2 の論理ＯＲをとり、その出力
で割込要求ＩＲＱ1 をかけるように構成しても良い。
【００２６】更に、ＣＰＵ１に障害（ホルト、暴走、無
限ループ等）があると割込要求信号ＩＲＱ0 はｔ2 以内
に受け付けられない。又は割込タスクＩＴＳＫ0 はｔ4
以内に実行に移されない。これらの場合はＦＦ４4 ／Ｆ
Ｆ５4 がセットされ、アラーム信号ＡＬＭ1 ／ＡＬＭ2
＝１となる。ＡＬＭ1 ／ＡＬＭ2 ＝１となるとＯＲゲー
ト回路２１を満足し、ＣＰＵ１の動作を強制的に停止さ
せる。なお、図示しないが、ＯＲゲート回路２１の出力
で発光ダイオードを点灯し、障害を報知するように構成
しても良い。
限ループ等）があると割込要求信号ＩＲＱ0 はｔ2 以内
に受け付けられない。又は割込タスクＩＴＳＫ0 はｔ4
以内に実行に移されない。これらの場合はＦＦ４4 ／Ｆ
Ｆ５4 がセットされ、アラーム信号ＡＬＭ1 ／ＡＬＭ2
＝１となる。ＡＬＭ1 ／ＡＬＭ2 ＝１となるとＯＲゲー
ト回路２１を満足し、ＣＰＵ１の動作を強制的に停止さ
せる。なお、図示しないが、ＯＲゲート回路２１の出力
で発光ダイオードを点灯し、障害を報知するように構成
しても良い。
【００２７】かくして、第１実施例によればワンショッ
トマルチバイブレータ回路とフリップフロップ回路とか
ら成る簡単な構成によりＣＰＵ１の効率的な過負荷検
出、障害検出、及び負荷管理が行える。なお、ＣＰＵ１
がマスク回路２2 にマスクデータをセットする代わり
に、例えばＯＲゲート回路２２を設け、ビジー信号ＢＳ
Ｙ1 ／ＢＳＹ2 ＝１の発生によりマスク回路２2 に直接
マスクデータを与え、負荷の軽減を図るように構成して
も良い。
トマルチバイブレータ回路とフリップフロップ回路とか
ら成る簡単な構成によりＣＰＵ１の効率的な過負荷検
出、障害検出、及び負荷管理が行える。なお、ＣＰＵ１
がマスク回路２2 にマスクデータをセットする代わり
に、例えばＯＲゲート回路２２を設け、ビジー信号ＢＳ
Ｙ1 ／ＢＳＹ2 ＝１の発生によりマスク回路２2 に直接
マスクデータを与え、負荷の軽減を図るように構成して
も良い。
【００２８】図３は第２実施例の構成を示す図で、上記
第１実施例との相違点は監視部４，５をカウンタと比較
回路（又はデコーダでも良い）とで構成したことにあ
る。即ち、４は割込要求から割込受付までの時間を監視
する監視部、４7 はカウンタ回路（ＣＴＲ）、４8 は比
較回路（ＣＭＰ）、５は割込受付から割込タスク実行ま
での時間を監視する監視部、５6 はフリップフロップ回
路（ＦＦ）、５7 はカウンタ回路（ＣＴＲ）、５8 は比
較回路（ＣＭＰ）である。
第１実施例との相違点は監視部４，５をカウンタと比較
回路（又はデコーダでも良い）とで構成したことにあ
る。即ち、４は割込要求から割込受付までの時間を監視
する監視部、４7 はカウンタ回路（ＣＴＲ）、４8 は比
較回路（ＣＭＰ）、５は割込受付から割込タスク実行ま
での時間を監視する監視部、５6 はフリップフロップ回
路（ＦＦ）、５7 はカウンタ回路（ＣＴＲ）、５8 は比
較回路（ＣＭＰ）である。
【００２９】監視部４において、カウンタ４7 は割込要
求信号ＩＲＱ0 ＝１によりカウントイネーブルとなり、
マスタクロック信号ＭＣＫの計数を開始する。スーパバ
イザ１1 が混んでいない場合は割込要求ＩＲＱ0 は合理
的な時間内に受け付けられる。即ち、ＦＦ３2 は割込受
付信号ＩＡＫ0 によりリセットされ、これによりカウン
タ４7 は計数を停止する。
求信号ＩＲＱ0 ＝１によりカウントイネーブルとなり、
マスタクロック信号ＭＣＫの計数を開始する。スーパバ
イザ１1 が混んでいない場合は割込要求ＩＲＱ0 は合理
的な時間内に受け付けられる。即ち、ＦＦ３2 は割込受
付信号ＩＡＫ0 によりリセットされ、これによりカウン
タ４7 は計数を停止する。
【００３０】スーパバイザ１1 の割込受付処理は割込要
求ＩＲＱ0 を受け付けた際に共通バス８を介してカウン
タ４7 の計数値を読み込む。計数値の読込は例えばアド
レスバスに監視部４のＩ／Ｏアドレスを指定し、かつ制
御バスにリードの制御信号を送り、データバスより計数
値を読み込むことで行う。読み込んだ計数値の値はＣＰ
Ｕ１の負荷状態に応じてその都度様々な値をとり得るの
で、スーパバイザ１1は該計数値に基づきＣＰＵ１の負
荷状態をきめ細かく判断できる。従って、本実施例では
負荷軽減の制御もきめ細かく行える。
求ＩＲＱ0 を受け付けた際に共通バス８を介してカウン
タ４7 の計数値を読み込む。計数値の読込は例えばアド
レスバスに監視部４のＩ／Ｏアドレスを指定し、かつ制
御バスにリードの制御信号を送り、データバスより計数
値を読み込むことで行う。読み込んだ計数値の値はＣＰ
Ｕ１の負荷状態に応じてその都度様々な値をとり得るの
で、スーパバイザ１1は該計数値に基づきＣＰＵ１の負
荷状態をきめ細かく判断できる。従って、本実施例では
負荷軽減の制御もきめ細かく行える。
【００３１】スーパバイザ１1 が混んでいる場合は、割
込要求ＩＲＱ0 は合理的な時間内には受け付けられな
い。その結果、比較回路４8 では時間ｔ1 に相当する計
数値を検出したことによりビジー信号ＢＳＹ1 を出力す
る。但し、この第２実施例では計数値そのものがスーパ
バイザ１1 に取り込まれるので、ビジーか否かの判断も
スーパバイザ１1 が独自に行える。従って、本実施例で
は比較回路４8 の上記ビジー信号ＢＳＹ1 を検出する部
分は必ずしも必要はない。しかし、例えばＯＲゲート回
路２２を設け、ＯＲゲート回路２２の出力により直接に
マスク回路２2 のマスクデータの制御を行うような場合
にはビジー信号ＢＳＹ1 は有用である。
込要求ＩＲＱ0 は合理的な時間内には受け付けられな
い。その結果、比較回路４8 では時間ｔ1 に相当する計
数値を検出したことによりビジー信号ＢＳＹ1 を出力す
る。但し、この第２実施例では計数値そのものがスーパ
バイザ１1 に取り込まれるので、ビジーか否かの判断も
スーパバイザ１1 が独自に行える。従って、本実施例で
は比較回路４8 の上記ビジー信号ＢＳＹ1 を検出する部
分は必ずしも必要はない。しかし、例えばＯＲゲート回
路２２を設け、ＯＲゲート回路２２の出力により直接に
マスク回路２2 のマスクデータの制御を行うような場合
にはビジー信号ＢＳＹ1 は有用である。
【００３２】更に、ＣＰＵ１に障害がある場合は割込要
求ＩＲＱ0 は何時までたっても受け付けられない。その
結果、比較回路４8 では時間ｔ2 に相当する計数値を検
出したことによりアラーム信号ＡＬＭ1 を出力する。ア
ラーム信号ＡＬＭ1 はＯＲゲート回路２１を介してＣＰ
Ｕ１の動作を強制的に停止させる。一方、監視部５にお
いて、ＦＦ５6 は割込受付信号ＩＡＫ0 によりセットさ
れる。カウンタ５7 はＦＦ５6 の出力Ｑ＝１によりカウ
ントイネーブルとなり、マスタクロック信号ＭＣＫの計
数を開始する。
求ＩＲＱ0 は何時までたっても受け付けられない。その
結果、比較回路４8 では時間ｔ2 に相当する計数値を検
出したことによりアラーム信号ＡＬＭ1 を出力する。ア
ラーム信号ＡＬＭ1 はＯＲゲート回路２１を介してＣＰ
Ｕ１の動作を強制的に停止させる。一方、監視部５にお
いて、ＦＦ５6 は割込受付信号ＩＡＫ0 によりセットさ
れる。カウンタ５7 はＦＦ５6 の出力Ｑ＝１によりカウ
ントイネーブルとなり、マスタクロック信号ＭＣＫの計
数を開始する。
【００３３】ＣＰＵ１が混んでいない場合は、割込要求
ＩＲＱ0 に対応する割込タスクＩＴＳＫ0 は合理的な時
間内に実行に移される。これにより割込タスクＩＴＳＫ
0 はまず共通バス８を介してカウンタ５7 の計数値を読
み込み、しかる後、プログラムリセット信号ＰＲ3 を発
生してＦＦ５6 及びカウンタ５7 をリセットする。読み
込んだ計数値の値はＣＰＵ１の負荷状態に応じてその都
度様々な値をとり得るのでスーパバイザ１1 は該計数値
に基づきＣＰＵ１の負荷状態をきめ細かく判断できる。
従って、本実施例では負荷軽減の制御もきめ細かく行え
る。
ＩＲＱ0 に対応する割込タスクＩＴＳＫ0 は合理的な時
間内に実行に移される。これにより割込タスクＩＴＳＫ
0 はまず共通バス８を介してカウンタ５7 の計数値を読
み込み、しかる後、プログラムリセット信号ＰＲ3 を発
生してＦＦ５6 及びカウンタ５7 をリセットする。読み
込んだ計数値の値はＣＰＵ１の負荷状態に応じてその都
度様々な値をとり得るのでスーパバイザ１1 は該計数値
に基づきＣＰＵ１の負荷状態をきめ細かく判断できる。
従って、本実施例では負荷軽減の制御もきめ細かく行え
る。
【００３４】ＣＰＵ１が混んでいる場合は、割込タスク
ＩＴＳＫ0 は合理的な時間内には実行に移されない。そ
の結果、比較回路５8 では時間ｔ3 に相当する計数値を
検出したことによりビジー信号ＢＳＹ2 を出力する。但
し、ビジー信号ＢＳＹ2 の用い方は上記と同様で良い。
ＣＰＵ１に障害がある場合は、割込タスクＩＴＳＫ0 は
何時までたっても実行に移されない。その結果、比較回
路５8 では時間ｔ4 に相当する計数値を検出したことに
よりアラーム信号ＡＬＭ2 を出力する。アラーム信号Ａ
ＬＭ2 はＯＲゲート回路２１を介してＣＰＵ１の動作を
強制的に停止させる。
ＩＴＳＫ0 は合理的な時間内には実行に移されない。そ
の結果、比較回路５8 では時間ｔ3 に相当する計数値を
検出したことによりビジー信号ＢＳＹ2 を出力する。但
し、ビジー信号ＢＳＹ2 の用い方は上記と同様で良い。
ＣＰＵ１に障害がある場合は、割込タスクＩＴＳＫ0 は
何時までたっても実行に移されない。その結果、比較回
路５8 では時間ｔ4 に相当する計数値を検出したことに
よりアラーム信号ＡＬＭ2 を出力する。アラーム信号Ａ
ＬＭ2 はＯＲゲート回路２１を介してＣＰＵ１の動作を
強制的に停止させる。
【００３５】かくして、この第２実施例によればカウン
タを用いる構成によりＣＰＵ１のきめ細かな負荷検出及
び負荷管理が行える。図４は第３実施例の構成を示す図
で、この第３実施例は本発明のマルチプロセッサ方式へ
の適用例を示している。図において、１a ，１b はマル
チプログラミング方式のＣＰＵ、２a ，２b は割込制御
部（ＩＮＴＣ）、３a ，３b は割込発生部（ＩＧ）、６
1 〜６n はシリアル通信制御部（ＳＣＣ）、ＣＨ1 〜Ｃ
Ｈn はその通信チャネル、７は割込バス（ＩＢ）、
８a ，８b は夫々ＣＰＵ１a ，１b の共通バス（Ｃ
Ｂ）、９は拡張バス（ＥＢ）、１０はＣＰＵ１a ，１b
の負荷及び障害状態の検出を行うＣＰＵ管理部、１
１a ，１１b は共通バス８a ，８b と拡張バス９との間
の接続制御を行うバスインタフェース（ＢＩＦ）、１２
は拡張バス９の使用権を調停する調停バス（ＡＢ）、１
３はバス調停部（ＡＢＴ）である。
タを用いる構成によりＣＰＵ１のきめ細かな負荷検出及
び負荷管理が行える。図４は第３実施例の構成を示す図
で、この第３実施例は本発明のマルチプロセッサ方式へ
の適用例を示している。図において、１a ，１b はマル
チプログラミング方式のＣＰＵ、２a ，２b は割込制御
部（ＩＮＴＣ）、３a ，３b は割込発生部（ＩＧ）、６
1 〜６n はシリアル通信制御部（ＳＣＣ）、ＣＨ1 〜Ｃ
Ｈn はその通信チャネル、７は割込バス（ＩＢ）、
８a ，８b は夫々ＣＰＵ１a ，１b の共通バス（Ｃ
Ｂ）、９は拡張バス（ＥＢ）、１０はＣＰＵ１a ，１b
の負荷及び障害状態の検出を行うＣＰＵ管理部、１
１a ，１１b は共通バス８a ，８b と拡張バス９との間
の接続制御を行うバスインタフェース（ＢＩＦ）、１２
は拡張バス９の使用権を調停する調停バス（ＡＢ）、１
３はバス調停部（ＡＢＴ）である。
【００３６】ＣＰＵ１a ，１b は通常はシリアル通信制
御部６1 〜６n の全負荷を公平に分担している。即ち、
割込制御部２a はＣＰＵ１a からのマスクデータの設定
により割込要求ＩＲＱ1 〜ＩＲＱn の内の前半部分を受
け付ける。一方、割込制御部２b はＣＰＵ１b からのマ
スクデータの設定により割込要求ＩＲＱ1 〜ＩＲＱnの
内の後半部分を受け付ける。
御部６1 〜６n の全負荷を公平に分担している。即ち、
割込制御部２a はＣＰＵ１a からのマスクデータの設定
により割込要求ＩＲＱ1 〜ＩＲＱn の内の前半部分を受
け付ける。一方、割込制御部２b はＣＰＵ１b からのマ
スクデータの設定により割込要求ＩＲＱ1 〜ＩＲＱnの
内の後半部分を受け付ける。
【００３７】ＣＰＵ１a は自己の共通バス８a を常時ア
クセス可能である。一方、ＣＰＵ１ a が拡張バス９にア
クセスする場合は調停バス１２にバス要求信号ＢＲＱa
を出力する。バス調停部１３は拡張バス９がＣＰＵ１b
により使用中（ビジー）でなければＣＰＵ１a にバス許
可信号ＢＡＫa を返送する。これを受けたＣＰＵ１aは
ＢＩＦ１１a を付勢し、共通バス８a を拡張バス９に接
続する。
クセス可能である。一方、ＣＰＵ１ a が拡張バス９にア
クセスする場合は調停バス１２にバス要求信号ＢＲＱa
を出力する。バス調停部１３は拡張バス９がＣＰＵ１b
により使用中（ビジー）でなければＣＰＵ１a にバス許
可信号ＢＡＫa を返送する。これを受けたＣＰＵ１aは
ＢＩＦ１１a を付勢し、共通バス８a を拡張バス９に接
続する。
【００３８】この状態では、ＣＰＵ１a は例えばアドレ
スバスにＳＣＣ６1 〜６n の装置アドレスを指定するこ
とでＳＣＣ６1 〜６n の内の何れか一つをアクセスでき
る。またＣＰＵ管理部１０に割り当てられた装置アドレ
スを指定することでＣＰＵ管理部１０へのコマンドデー
タ（プログラムリセット等）の書込、ＣＰＵ管理部１０
からの計数値データやステータスデータ（ビジー，アラ
ーム）の読出が可能である。ＣＰＵ１b についても同様
である。
スバスにＳＣＣ６1 〜６n の装置アドレスを指定するこ
とでＳＣＣ６1 〜６n の内の何れか一つをアクセスでき
る。またＣＰＵ管理部１０に割り当てられた装置アドレ
スを指定することでＣＰＵ管理部１０へのコマンドデー
タ（プログラムリセット等）の書込、ＣＰＵ管理部１０
からの計数値データやステータスデータ（ビジー，アラ
ーム）の読出が可能である。ＣＰＵ１b についても同様
である。
【００３９】図５は第３実施例のＣＰＵ管理部のブロッ
ク図で、図において１０はＣＰＵ管理部、１０1 ，１０
2 はフリップフロップ回路（ＦＦ）、１０3 はセレクタ
（ＳＥＬ）、１０4 は加算回路、１０5 はＲＡＭカウン
タ、１０6 はＡＮＤゲート回路（Ａ）、１０7 はカウン
タ（ＣＴＲ）、１０8 はコンパレータ（ＣＭＰ）、１０
9 はインストラクションレジスタ（ＩＲ）、１０10はデ
コーダ（ＤＥＣ）、１０11はフリップフロップ（Ｆ
Ｆ）、１０12，１０13は３ステートのドライバ回路
（Ｄ）、１０14はデコーダ（ＤＥＣ）、１０15〜１０18
はコンパレータ（ＣＭＰ）、１０21〜１０24，１０31〜
１０34はフリップフロップ（ＦＦ）である。
ク図で、図において１０はＣＰＵ管理部、１０1 ，１０
2 はフリップフロップ回路（ＦＦ）、１０3 はセレクタ
（ＳＥＬ）、１０4 は加算回路、１０5 はＲＡＭカウン
タ、１０6 はＡＮＤゲート回路（Ａ）、１０7 はカウン
タ（ＣＴＲ）、１０8 はコンパレータ（ＣＭＰ）、１０
9 はインストラクションレジスタ（ＩＲ）、１０10はデ
コーダ（ＤＥＣ）、１０11はフリップフロップ（Ｆ
Ｆ）、１０12，１０13は３ステートのドライバ回路
（Ｄ）、１０14はデコーダ（ＤＥＣ）、１０15〜１０18
はコンパレータ（ＣＭＰ）、１０21〜１０24，１０31〜
１０34はフリップフロップ（ＦＦ）である。
【００４０】ＲＡＭカウンタ１０5 の全内容はＣＰＵ１
a ／ＣＰＵ１b からの指令により予めクリアされてい
る。ＦＦ１０1 は割込制御部２a からの割込受付信号Ｉ
ＡＫ0aによりセットされ、しかる後、割込タスクＩＴＳ
Ｋ0aの実行においてＣＰＵ１aにより生成されるプログ
ラムリセット信号ＰＲ3aによりリセットされる。ＦＦ１
０2 は割込制御部２b からの割込受付信号ＩＡＫ0bによ
りセットされ、しかる後、割込タスクＩＴＳＫ0bの実行
においてＣＰＵ１b により生成されるプログラムリセッ
ト信号ＰＲ3bによりリセットされる。
a ／ＣＰＵ１b からの指令により予めクリアされてい
る。ＦＦ１０1 は割込制御部２a からの割込受付信号Ｉ
ＡＫ0aによりセットされ、しかる後、割込タスクＩＴＳ
Ｋ0aの実行においてＣＰＵ１aにより生成されるプログ
ラムリセット信号ＰＲ3aによりリセットされる。ＦＦ１
０2 は割込制御部２b からの割込受付信号ＩＡＫ0bによ
りセットされ、しかる後、割込タスクＩＴＳＫ0bの実行
においてＣＰＵ１b により生成されるプログラムリセッ
ト信号ＰＲ3bによりリセットされる。
【００４１】カウンタ１０7 はマスタクロック信号ＭＣ
Ｋによりサイクリック（この例では０，１，２，３，
０，１，２，３，…の如く）にカウントアップしてい
る。カウンタ１０7 のカウント出力Ｑ（この例では２ビ
ット）はセレクタ１０3 の選択入力とＲＡＭカウンタ１
０5 のアドレス入力とに加えられる。カウント出力Ｑ＝
０の時はＲＡＭカウンタ１０5 のアドレス０からカウン
トデータＣＤR0＝０が読み出される。一方、セレクタ１
０3 はこの時点で割込要求信号ＩＲＱ0aを選択出力して
いる。加算回路１０4 は、ＩＲＱ0a＝０の場合はＣＤ R0
＝０に０を加算し、書込カウントデータＣＤW0＝０を形
成する。またＩＲＱ0a＝１の場合はＣＤR0＝０に１を加
算し、書込カウントデータＣＤW0＝１を形成する。即
ち、カウントデータＣＤR0はＩＲＱ0a＝１の場合は＋１
され、ＩＲＱ0a＝０の場合はその値を保持する。
Ｋによりサイクリック（この例では０，１，２，３，
０，１，２，３，…の如く）にカウントアップしてい
る。カウンタ１０7 のカウント出力Ｑ（この例では２ビ
ット）はセレクタ１０3 の選択入力とＲＡＭカウンタ１
０5 のアドレス入力とに加えられる。カウント出力Ｑ＝
０の時はＲＡＭカウンタ１０5 のアドレス０からカウン
トデータＣＤR0＝０が読み出される。一方、セレクタ１
０3 はこの時点で割込要求信号ＩＲＱ0aを選択出力して
いる。加算回路１０4 は、ＩＲＱ0a＝０の場合はＣＤ R0
＝０に０を加算し、書込カウントデータＣＤW0＝０を形
成する。またＩＲＱ0a＝１の場合はＣＤR0＝０に１を加
算し、書込カウントデータＣＤW0＝１を形成する。即
ち、カウントデータＣＤR0はＩＲＱ0a＝１の場合は＋１
され、ＩＲＱ0a＝０の場合はその値を保持する。
【００４２】同様にして、アドレス１のカウントデータ
ＣＤR1はＦＦ１０1 の出力Ｑの１／０に、アドレス２の
カウントデータＣＤR2は割込要求信号ＩＲＱ0bの１／０
に、アドレス３のカウントデータＣＤR3はＦＦ１０2 の
出力Ｑの１／０に、夫々対応して＋１され、又はその内
容を保持する。例えば割込発生部３a の割込要求信号Ｉ
ＲＱ0a＝１になるとＲＡＭカウンタ１０5 のカウントデ
ータＣＤR0はカウントアップを開始する。ＣＰＵ１a の
スーパバイザ１1aが混んでいない場合は割込要求ＩＲＱ
0aは合理的な時間内に受け付けられる。即ち、割込要求
信号ＩＲＱ0a＝１は割込受付信号ＩＡＫ0aによりリセッ
トされ、これによりカウントデータＣＤR0はカウントア
ップを停止する。
ＣＤR1はＦＦ１０1 の出力Ｑの１／０に、アドレス２の
カウントデータＣＤR2は割込要求信号ＩＲＱ0bの１／０
に、アドレス３のカウントデータＣＤR3はＦＦ１０2 の
出力Ｑの１／０に、夫々対応して＋１され、又はその内
容を保持する。例えば割込発生部３a の割込要求信号Ｉ
ＲＱ0a＝１になるとＲＡＭカウンタ１０5 のカウントデ
ータＣＤR0はカウントアップを開始する。ＣＰＵ１a の
スーパバイザ１1aが混んでいない場合は割込要求ＩＲＱ
0aは合理的な時間内に受け付けられる。即ち、割込要求
信号ＩＲＱ0a＝１は割込受付信号ＩＡＫ0aによりリセッ
トされ、これによりカウントデータＣＤR0はカウントア
ップを停止する。
【００４３】スーパバイザ１1aの割込受付処理は割込要
求ＩＲＱ0aを受け付けた際に共通バス８a を拡張バス９
に接続してＲＡＭカウンタ１０5 のカウントデータＣＤ
R0を読み込む。カウントデータＣＤR0の読込は、例えば
アドレスバスにＣＰＵ管理部１０の装置アドレス及びＲ
ＡＭカウンタ１０5 に対するサブアドレス０を指定し、
かつ制御バスにリード信号を送ることで行う。
求ＩＲＱ0aを受け付けた際に共通バス８a を拡張バス９
に接続してＲＡＭカウンタ１０5 のカウントデータＣＤ
R0を読み込む。カウントデータＣＤR0の読込は、例えば
アドレスバスにＣＰＵ管理部１０の装置アドレス及びＲ
ＡＭカウンタ１０5 に対するサブアドレス０を指定し、
かつ制御バスにリード信号を送ることで行う。
【００４４】ＣＰＵ管理部１０の装置アドレス及びリー
ド信号は不図示のデコーダでデコードされ、パルス信号
ＷＲＤを発生させる。これによりＦＦ１０11がセットさ
れ、拡張バス１３の使用の延長信号ＥＸＴを生成する。
またパルス信号ＷＲＤによりＩＲ１０9 にサブアドレス
Ｉ2 ＝０及びリードの旨の指令情報がセットされる。コ
ンパレータ１０8 はＩＲ１０9 のサブアドレスＩ2 ＝０
とカウンタ１０7 のカウント値とを比較し、Ａ＝Ｂであ
るとデコーダ１０10を付勢する。デコーダ１０ 10はＩＲ
１０9 の指令Ｉ1 （＝リード）に従ってＡ＝Ｂのタイミ
ングにリードゲート信号ＲＤＧを出力する。これにより
ドライバ回路１０2 が付勢され、カウントデータＣＤR0
の内容がＣＰＵ１a に読み込まれる。
ド信号は不図示のデコーダでデコードされ、パルス信号
ＷＲＤを発生させる。これによりＦＦ１０11がセットさ
れ、拡張バス１３の使用の延長信号ＥＸＴを生成する。
またパルス信号ＷＲＤによりＩＲ１０9 にサブアドレス
Ｉ2 ＝０及びリードの旨の指令情報がセットされる。コ
ンパレータ１０8 はＩＲ１０9 のサブアドレスＩ2 ＝０
とカウンタ１０7 のカウント値とを比較し、Ａ＝Ｂであ
るとデコーダ１０10を付勢する。デコーダ１０ 10はＩＲ
１０9 の指令Ｉ1 （＝リード）に従ってＡ＝Ｂのタイミ
ングにリードゲート信号ＲＤＧを出力する。これにより
ドライバ回路１０2 が付勢され、カウントデータＣＤR0
の内容がＣＰＵ１a に読み込まれる。
【００４５】読み込まれたカウントデータＣＤR0の内容
はＣＰＵ１a の負荷状態に応じてその都度様々な値をと
り得るのでスーパバイザ１1aは該カウントデータＣＤR0
の内容に基づきＣＰＵ１a の負荷状態をきめ細かく判断
できる。従って、必要ならＣＰＵ１a は独自の負荷軽減
の制御をきめ細かく行える。カウントデータＣＤR0の内
容はＣＰＵ１a からのリセットコマンドにより上記読取
の場合と同様の制御でクリアされる。即ち、この場合は
カウントデータＣＤ R0が読み出されたタイミングにデコ
ーダ１０10からゲート信号ＣＬが発生し、ＲＡＭカウン
タ１０5 への書込カウントデータＣＤW0を強制的に０に
する。以上はＣＰＵ１b についても同様である。
はＣＰＵ１a の負荷状態に応じてその都度様々な値をと
り得るのでスーパバイザ１1aは該カウントデータＣＤR0
の内容に基づきＣＰＵ１a の負荷状態をきめ細かく判断
できる。従って、必要ならＣＰＵ１a は独自の負荷軽減
の制御をきめ細かく行える。カウントデータＣＤR0の内
容はＣＰＵ１a からのリセットコマンドにより上記読取
の場合と同様の制御でクリアされる。即ち、この場合は
カウントデータＣＤ R0が読み出されたタイミングにデコ
ーダ１０10からゲート信号ＣＬが発生し、ＲＡＭカウン
タ１０5 への書込カウントデータＣＤW0を強制的に０に
する。以上はＣＰＵ１b についても同様である。
【００４６】一方、ＣＰＵ１a ，ＣＰＵ１b が混んでい
る場合はＲＡＭカウンタ１０5 の各カウントアップが進
む。デコーダ１０14はカウンタ１０7 のカウント出力Ｑ
の値に応じて順に位相の異なるパルス信号φ0 〜φ3 を
出力している。この状態で、コンパレータ１０15はＲＡ
Ｍカウンタ１０5 の各カウントデータＣＤR と時間ｔ1
に対応する所定値とを比較しており、Ａ＞Ｂの場合はＨ
ＩＧＨレベルを出力する。そして、パルス信号φ0 ＝１
のタイミングにＡ＞Ｂを満足するとＦＦ１０21の出力Ｑ
（ビジー信号ＢＳＹ1a）＝１となる。またパルス信号φ
2 ＝１のタイミングにＡ＞Ｂを満足するとＦＦ１０23の
出力Ｑ（ビジー信号ＢＳＹ1b）＝１となる。
る場合はＲＡＭカウンタ１０5 の各カウントアップが進
む。デコーダ１０14はカウンタ１０7 のカウント出力Ｑ
の値に応じて順に位相の異なるパルス信号φ0 〜φ3 を
出力している。この状態で、コンパレータ１０15はＲＡ
Ｍカウンタ１０5 の各カウントデータＣＤR と時間ｔ1
に対応する所定値とを比較しており、Ａ＞Ｂの場合はＨ
ＩＧＨレベルを出力する。そして、パルス信号φ0 ＝１
のタイミングにＡ＞Ｂを満足するとＦＦ１０21の出力Ｑ
（ビジー信号ＢＳＹ1a）＝１となる。またパルス信号φ
2 ＝１のタイミングにＡ＞Ｂを満足するとＦＦ１０23の
出力Ｑ（ビジー信号ＢＳＹ1b）＝１となる。
【００４７】また、コンパレータ１０16はＲＡＭカウン
タ１０5 の各カウントデータＣＤRと時間ｔ2 に対応す
る所定値とを比較しており、Ａ＞Ｂの場合はＨＩＧＨレ
ベルを出力する。そして、パルス信号φ1 ＝１のタイミ
ングにＡ＞Ｂを満足するとＦＦ１０22の出力Ｑ（ビジー
信号ＢＳＹ2a）＝１となる。またパルス信号φ3 ＝１の
タイミングにＡ＞Ｂを満足するとＦＦ１０24の出力Ｑ
（ビジー信号ＢＳＹ2b）＝１となる。
タ１０5 の各カウントデータＣＤRと時間ｔ2 に対応す
る所定値とを比較しており、Ａ＞Ｂの場合はＨＩＧＨレ
ベルを出力する。そして、パルス信号φ1 ＝１のタイミ
ングにＡ＞Ｂを満足するとＦＦ１０22の出力Ｑ（ビジー
信号ＢＳＹ2a）＝１となる。またパルス信号φ3 ＝１の
タイミングにＡ＞Ｂを満足するとＦＦ１０24の出力Ｑ
（ビジー信号ＢＳＹ2b）＝１となる。
【００４８】更に、コンパレータ１０17はＲＡＭカウン
タ１０5 の各カウントデータＣＤRと時間ｔ3 に対応す
る所定値とを比較しており、Ａ＞Ｂの場合はＨＩＧＨレ
ベルを出力する。そして、パルス信号φ0 ＝１のタイミ
ングにＡ＞Ｂを満足するとＦＦ１０31の出力Ｑ（アラー
ム信号ＡＬＭ1a）＝１となる。またパルス信号φ2 ＝１
のタイミングにＡ＞Ｂを満足するとＦＦ１０33の出力Ｑ
（アラーム信号ＡＬＭ 1b）＝１となる。
タ１０5 の各カウントデータＣＤRと時間ｔ3 に対応す
る所定値とを比較しており、Ａ＞Ｂの場合はＨＩＧＨレ
ベルを出力する。そして、パルス信号φ0 ＝１のタイミ
ングにＡ＞Ｂを満足するとＦＦ１０31の出力Ｑ（アラー
ム信号ＡＬＭ1a）＝１となる。またパルス信号φ2 ＝１
のタイミングにＡ＞Ｂを満足するとＦＦ１０33の出力Ｑ
（アラーム信号ＡＬＭ 1b）＝１となる。
【００４９】また、コンパレータ１０18はＲＡＭカウン
タ１０5 の各カウントデータＣＤRと時間ｔ4 に対応す
る所定値とを比較しており、Ａ＞Ｂの場合はＨＩＧＨレ
ベルを出力する。そして、パルス信号φ1 ＝１のタイミ
ングにＡ＞Ｂを満足するとＦＦ１０33の出力Ｑ（アラー
ム信号ＡＬＭ1b）＝１となる。またパルス信号φ3 ＝１
のタイミングにＡ＞Ｂを満足するとＦＦ１０34の出力Ｑ
（アラーム信号ＡＬＭ 2b）＝１となる。
タ１０5 の各カウントデータＣＤRと時間ｔ4 に対応す
る所定値とを比較しており、Ａ＞Ｂの場合はＨＩＧＨレ
ベルを出力する。そして、パルス信号φ1 ＝１のタイミ
ングにＡ＞Ｂを満足するとＦＦ１０33の出力Ｑ（アラー
ム信号ＡＬＭ1b）＝１となる。またパルス信号φ3 ＝１
のタイミングにＡ＞Ｂを満足するとＦＦ１０34の出力Ｑ
（アラーム信号ＡＬＭ 2b）＝１となる。
【００５０】この状態で、ＣＰＵ１a ，ＣＰＵ１b は任
意の時点にステータスデータ（ＢＳＹ1a〜ＡＬＭ2b）を
読み込むことが可能である。ステータスデータの読込
は、例えばアドレスバスにＣＰＵ管理部１０のもう一つ
の装置アドレスを指定し、かつ制御バスにリード信号を
送ることで行う。この場合はゲート信号ＲＤの発生によ
り直ちにドライバ回路１０13が付勢され、ステータスデ
ータがＣＰＵ１a 又はＣＰＵ１b に読み込まれる。
意の時点にステータスデータ（ＢＳＹ1a〜ＡＬＭ2b）を
読み込むことが可能である。ステータスデータの読込
は、例えばアドレスバスにＣＰＵ管理部１０のもう一つ
の装置アドレスを指定し、かつ制御バスにリード信号を
送ることで行う。この場合はゲート信号ＲＤの発生によ
り直ちにドライバ回路１０13が付勢され、ステータスデ
ータがＣＰＵ１a 又はＣＰＵ１b に読み込まれる。
【００５１】この第３実施例によれば、ＣＰＵ１a ，Ｃ
ＰＵ１b は共通のステータスデータを監視することによ
りに負荷の相互分散制御を行える。即ち、例えばＣＰＵ
１bに障害が発生するとそのステータスデータはビジー
信号ＢＳＹ1b，ＢＳＹ2b＝１、かつアラーム信号ＡＬＭ
1b，ＡＬＭ2b＝１となる。この場合のＣＰＵ１a は読み
取ったステータスデータの内のアラーム信号ＡＬＭ1b／
ＡＬＭ2b＝１に着目し、自ら全負荷を負担するように変
化する。即ち、割込制御部２a はＣＰＵ１a からのマス
クデータの設定により割込要求ＩＲＱ1 〜ＩＲＱn の全
部を受け付けるように変化する。一方、ＣＰＵ１b はＡ
ＬＭ1b／ＡＬＭ2b＝１になった時点でその動作を停止さ
れている。ＣＰＵ１a に障害が発生した場合は上記の逆
である。
ＰＵ１b は共通のステータスデータを監視することによ
りに負荷の相互分散制御を行える。即ち、例えばＣＰＵ
１bに障害が発生するとそのステータスデータはビジー
信号ＢＳＹ1b，ＢＳＹ2b＝１、かつアラーム信号ＡＬＭ
1b，ＡＬＭ2b＝１となる。この場合のＣＰＵ１a は読み
取ったステータスデータの内のアラーム信号ＡＬＭ1b／
ＡＬＭ2b＝１に着目し、自ら全負荷を負担するように変
化する。即ち、割込制御部２a はＣＰＵ１a からのマス
クデータの設定により割込要求ＩＲＱ1 〜ＩＲＱn の全
部を受け付けるように変化する。一方、ＣＰＵ１b はＡ
ＬＭ1b／ＡＬＭ2b＝１になった時点でその動作を停止さ
れている。ＣＰＵ１a に障害が発生した場合は上記の逆
である。
【００５２】更に、例えばビジー信号ＢＳＹ1a及びＢＳ
Ｙ2a＝０で、かつビジー信号ＢＳＹ 1b又はＢＳＹ2b＝１
になっている場合は、例えばＣＰＵ１a が全負荷の２／
３を負担し、ＣＰＵ１b が残りの１／３を負担するよう
に変化することが可能である。またビジー信号ＢＳＹ1b
及びＢＳＹ2b＝０で、かつビジー信号ＢＳＹ1a又はＢＳ
Ｙ2a＝１になっている場合は、ＣＰＵ１b が全負荷の２
／３を負担し、ＣＰＵ１a が残りの１／３を負担するよ
うに変化することが可能である。
Ｙ2a＝０で、かつビジー信号ＢＳＹ 1b又はＢＳＹ2b＝１
になっている場合は、例えばＣＰＵ１a が全負荷の２／
３を負担し、ＣＰＵ１b が残りの１／３を負担するよう
に変化することが可能である。またビジー信号ＢＳＹ1b
及びＢＳＹ2b＝０で、かつビジー信号ＢＳＹ1a又はＢＳ
Ｙ2a＝１になっている場合は、ＣＰＵ１b が全負荷の２
／３を負担し、ＣＰＵ１a が残りの１／３を負担するよ
うに変化することが可能である。
【００５３】この場合に、ＣＰＵ１b は自分の負荷が軽
減されると（即ち、内部処理が進むと）プログラムリセ
ット信号ＰＲ1bを出力し、ＦＦ１０23，ＦＦ１０24をリ
セットする。このリセットは延長信号ＥＸＴを出力する
ことなく、直ちに行われる。またＣＰＵ１a は自分の負
荷が軽減されるとプログラムリセット信号ＰＲ1aを出力
し、ＦＦ１０21，ＦＦ１０22をリセットする。いずれの
場合もビジー信号がリセットされれば、負荷分担は公平
の１／２に戻る。
減されると（即ち、内部処理が進むと）プログラムリセ
ット信号ＰＲ1bを出力し、ＦＦ１０23，ＦＦ１０24をリ
セットする。このリセットは延長信号ＥＸＴを出力する
ことなく、直ちに行われる。またＣＰＵ１a は自分の負
荷が軽減されるとプログラムリセット信号ＰＲ1aを出力
し、ＦＦ１０21，ＦＦ１０22をリセットする。いずれの
場合もビジー信号がリセットされれば、負荷分担は公平
の１／２に戻る。
【００５４】なお、上記のステータスデータを不図示の
ＲＯＭ等によりエンコードし、その出力で割込制御部２
a ，２b のマスク回路２2a，２2bのマスクデータを直接
に変更するように構成しても良い。こうすればＣＰＵ１
a ，ＣＰＵ１b 間における負荷分担の同期化制御が簡単
になる。又は、ＣＰＵ管理部１０内に管理専用のＣＰＵ
を備え、ＣＰＵ１a ，ＣＰＵ１ b に対する負荷分散制御
をよりきめ細かく行うように構成しても良い。
ＲＯＭ等によりエンコードし、その出力で割込制御部２
a ，２b のマスク回路２2a，２2bのマスクデータを直接
に変更するように構成しても良い。こうすればＣＰＵ１
a ，ＣＰＵ１b 間における負荷分担の同期化制御が簡単
になる。又は、ＣＰＵ管理部１０内に管理専用のＣＰＵ
を備え、ＣＰＵ１a ，ＣＰＵ１ b に対する負荷分散制御
をよりきめ細かく行うように構成しても良い。
【００５５】また、上記実施例ではＣＰＵ１はマルチプ
ログラミング方式によるものであったが、本発明はシン
グルプログラミング方式のＣＰＵにも適用できる。ま
た、上記本発明に好適なる複数の実施例を述べたが、本
発明思想を逸脱しない範囲内で、構成、組み合わせ及び
制御手順の様々な変更が行えることは言うまでも無い。
ログラミング方式によるものであったが、本発明はシン
グルプログラミング方式のＣＰＵにも適用できる。ま
た、上記本発明に好適なる複数の実施例を述べたが、本
発明思想を逸脱しない範囲内で、構成、組み合わせ及び
制御手順の様々な変更が行えることは言うまでも無い。
【００５６】
【発明の効果】以上述べた如く本発明のＣＰＵの監視及
び負荷制御方式は、上記構成であるので、簡単な構成に
よりＣＰＵの負荷状態や過負状態荷の適正な検出、ひい
ては障害の検出、及び負荷分担の適正な制御を効率的に
行える。
び負荷制御方式は、上記構成であるので、簡単な構成に
よりＣＰＵの負荷状態や過負状態荷の適正な検出、ひい
ては障害の検出、及び負荷分担の適正な制御を効率的に
行える。
【図１】図１は本発明の原理を説明する図である。
【図２】図２は第１実施例の構成を示す図である。
【図３】図３は第２実施例の構成を示す図である。
【図４】図４は第３実施例の構成を示す図である。
【図５】図５は第３実施例のＣＰＵ管理部のブロック図
である。
である。
１a ，１b ＣＰＵ ２a ，２b 割込制御部 ３a ，３b 割込発生部 ６1 〜６n Ｉ／Ｏ制御部 １０ ＣＰＵ管理部
Claims (10)
- 【請求項１】 複数の外部割込を優先順に受け付けるＣ
ＰＵの監視方式において、 ＣＰＵに対して外部割込を定期的に入力し、その割込要
求から割込受付までの時間を監視することによりＣＰＵ
の負荷状態を検出することを特徴とするＣＰＵの監視方
式。 - 【請求項２】 前記時間が第１の所定時間を超えたこと
によりＣＰＵの過負荷状態を検出することを特徴とする
請求項１のＣＰＵの監視方式。 - 【請求項３】 前記時間が前記第１よりも長い第２の所
定時間を超えたことによりＣＰＵの障害状態を検出する
ことを特徴とする請求項２のＣＰＵの監視方式。 - 【請求項４】 複数の外部割込を受け付け、その割込ベ
クトルを一旦待ち行列にプールし、優先順に割込処理を
実行するＣＰＵの監視方式において、 ＣＰＵに対して外部割込を定期的に入力し、その割込受
付から割込処理実行までの時間を監視することによりＣ
ＰＵの負荷状態を検出することを特徴とするＣＰＵの監
視方式。 - 【請求項５】 前記時間が第３の所定時間を超えたこと
によりＣＰＵの過負荷状態を検出することを特徴とする
請求項４のＣＰＵの監視方式。 - 【請求項６】 前記時間が前記第３よりも長い第４の所
定時間を超えたことによりＣＰＵの障害状態を検出する
ことを特徴とする請求項５のＣＰＵの監視方式。 - 【請求項７】 前記所定時間をワンショットマルチバイ
ブレータ回路により生成するように構成したことを特徴
とする請求項２，３又は５，６のＣＰＵの監視方式。 - 【請求項８】 前記時間をカウンタにより計数するよう
に構成したことを特徴とする請求項１又は４のＣＰＵの
監視方式。 - 【請求項９】 請求項１乃至６の監視機能を備えるＣＰ
Ｕを複数備え、これらが共通の負荷を分担すると共に、
何れかのＣＰＵで過負荷状態又は障害状態が検出された
ことにより残りのＣＰＵがその負荷を分担するように構
成したことを特徴とするＣＰＵの負荷制御方式。 - 【請求項１０】 請求項１乃６の監視機能を一箇所にま
とめ、各時間の監視機能を共通のＲＡＭカウンタにより
構成したことを特徴とする請求項９のＣＰＵの負荷制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6182352A JPH0844575A (ja) | 1994-08-03 | 1994-08-03 | Ｃｐｕの監視及び負荷制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6182352A JPH0844575A (ja) | 1994-08-03 | 1994-08-03 | Ｃｐｕの監視及び負荷制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0844575A true JPH0844575A (ja) | 1996-02-16 |
Family
ID=16116816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6182352A Withdrawn JPH0844575A (ja) | 1994-08-03 | 1994-08-03 | Ｃｐｕの監視及び負荷制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0844575A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000060963A (ko) * | 1999-03-22 | 2000-10-16 | 김영환 | 디지털 이동통신 시스템의 데이터 전송 자동 차단 방법 |
| JP2011180767A (ja) * | 2010-02-26 | 2011-09-15 | Kyocera Mita Corp | 半導体装置 |
| CN102207889A (zh) * | 2010-03-31 | 2011-10-05 | 国际商业机器公司 | 命令控制方法和命令控制器 |
| US8191064B2 (en) | 2007-07-25 | 2012-05-29 | Lenovo (Beijing) Limited | Method and device for scheduling true CPU resources for a virtual machine system |
| JP2013254333A (ja) * | 2012-06-06 | 2013-12-19 | Hitachi Ltd | 多重系制御システム及びその制御方法 |
| WO2016017219A1 (ja) * | 2014-07-31 | 2016-02-04 | 三菱電機株式会社 | データ処理システム及びデータ処理方法及びプログラム |
| CN106649042A (zh) * | 2016-12-28 | 2017-05-10 | 深圳市深信服电子科技有限公司 | 一种cpu负载信息的处理方法及处理装置 |
| CN109918223A (zh) * | 2019-05-06 | 2019-06-21 | 深圳市钮为通信技术有限公司 | Cpu复位监控装置 |
| JP2021124910A (ja) * | 2020-02-04 | 2021-08-30 | 株式会社デンソー | 電子制御装置 |
-
1994
- 1994-08-03 JP JP6182352A patent/JPH0844575A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000060963A (ko) * | 1999-03-22 | 2000-10-16 | 김영환 | 디지털 이동통신 시스템의 데이터 전송 자동 차단 방법 |
| US8191064B2 (en) | 2007-07-25 | 2012-05-29 | Lenovo (Beijing) Limited | Method and device for scheduling true CPU resources for a virtual machine system |
| JP2011180767A (ja) * | 2010-02-26 | 2011-09-15 | Kyocera Mita Corp | 半導体装置 |
| CN102207889A (zh) * | 2010-03-31 | 2011-10-05 | 国际商业机器公司 | 命令控制方法和命令控制器 |
| JP2013254333A (ja) * | 2012-06-06 | 2013-12-19 | Hitachi Ltd | 多重系制御システム及びその制御方法 |
| WO2016017219A1 (ja) * | 2014-07-31 | 2016-02-04 | 三菱電機株式会社 | データ処理システム及びデータ処理方法及びプログラム |
| CN106649042A (zh) * | 2016-12-28 | 2017-05-10 | 深圳市深信服电子科技有限公司 | 一种cpu负载信息的处理方法及处理装置 |
| CN106649042B (zh) * | 2016-12-28 | 2019-08-06 | 深信服科技股份有限公司 | 一种cpu负载信息的处理方法及处理装置 |
| CN109918223A (zh) * | 2019-05-06 | 2019-06-21 | 深圳市钮为通信技术有限公司 | Cpu复位监控装置 |
| JP2021124910A (ja) * | 2020-02-04 | 2021-08-30 | 株式会社デンソー | 電子制御装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |