JP7327188B2 - electronic controller - Google Patents
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Description
この明細書における開示は、演算処理を実行するコアが複数備えられた電子制御装置に関する。 The disclosure in this specification relates to an electronic control device provided with a plurality of cores that execute arithmetic processing.
特許文献1には、マスターコアおよびスレーブコアを有するマルチコアマイコンが記載されている。このマイコンでは、マスターコアがスレーブコアに割込処理を指令する場合に、マスターコアは共有メモリのデータを更新しておく。一方、割込処理の指令を受けたスレーブコアは、共有メモリのデータが更新されているかを確認して、更新されていなければ、受けた指令が誤った通知であったと診断する。 Patent Document 1 describes a multi-core microcomputer having a master core and slave cores. In this microcomputer, when the master core instructs the slave core to perform interrupt processing, the master core updates data in the shared memory. On the other hand, the slave core that has received the interrupt processing command checks whether the data in the shared memory has been updated, and if it has not been updated, diagnoses that the received command was an erroneous notification.
しかしながら、一般的な電子制御装置は、マスターコアがスレーブコアに割込処理を直接指令する構成ではなく、割込コントローラが両コアに割込処理を割り当てる構成である。割込コントローラは、実行させたい予定時刻まで割込処理を待機させ、予定時刻になったら両コアのいずれかに割込処理を指令する。 However, in a general electronic control device, an interrupt controller allocates interrupt processing to both cores instead of a configuration in which the master core directly instructs the slave core to perform interrupt processing. The interrupt controller waits for the interrupt processing until the scheduled time to be executed, and commands the interrupt processing to either of the two cores when the scheduled time comes.
そのため、例えば割込コントローラが故障した場合や、割込コントローラと各コアを接続する配線が断線した場合等、割込コントローラから両コアへ割込処理が正常に指令されないといった異常については、特許文献1による上記診断の手法では検知できない。 Therefore, for example, when the interrupt controller fails, or when the wiring connecting the interrupt controller and each core is disconnected, abnormalities such as interrupt processing not being properly commanded from the interrupt controller to both cores are described in the patent document It cannot be detected by the above diagnosis method according to 1.
開示される1つの目的は、割込コントローラから割込処理が正常に指令されないといった異常について診断可能な電子制御装置を提供することである。 One object of the disclosure is to provide an electronic control device capable of diagnosing an abnormality such as an interrupt process not being normally commanded by an interrupt controller.
上記目的を達成するため、開示された1つの形態は、
一つの制御対象を制御するための複数の制御処理の一部が割り当てられ、割り当てられた処理の演算を実行する第1コア(21)と、
複数の制御処理の他の一部が割り当てられ、割り当てられた処理の演算を実行する第2コア(22)と、
制御処理とは別の割込処理を第1コアおよび第2コアに割り当てる割込コントローラ(24)と、
割込コントローラによる割込処理の待機開始から第1コアによる割込処理の実行開始までの第1所要時間(T10)、および割込コントローラによる割込処理の待機開始から第2コアによる割込処理の実行開始までの第2所要時間(T20)を取得する取得部(20)と、
取得部によって取得された第1所要時間および第2所要時間の少なくとも一方が基準時間(Tth)よりも長い場合に異常状態であると判定する判定部(20)と、
を備え、
制御処理のうち、取得部および判定部の処理を診断処理とし、
第1コアおよび第2コアのうち処理負荷の小さい方のコアで診断処理が実行されるよう、診断処理を実行するコアが逐次変更可能である、電子制御装置とされる。
To achieve the above object, one aspect disclosed is
a first core (21) to which a part of a plurality of control processes for controlling one controlled object is assigned and which executes the operation of the assigned processes;
a second core (22) to which another part of the plurality of control processes is assigned and which executes the operations of the assigned processes;
an interrupt controller (24) that allocates interrupt processing separate from control processing to the first core and the second core;
A first required time (T10) from the start of waiting for interrupt processing by the interrupt controller to the start of execution of interrupt processing by the first core, and the start of waiting for interrupt processing by the interrupt controller to interrupt processing by the second core an acquisition unit (20) for acquiring a second required time (T20) until the start of execution of
a determination unit (20) that determines an abnormal state when at least one of the first required time and the second required time acquired by the acquisition unit is longer than the reference time (Tth);
with
Among the control processing, the processing of the acquisition unit and the determination unit is diagnostic processing,
The electronic control device is such that the core that executes the diagnostic processing can be sequentially changed so that the diagnostic processing is executed by the core with the smaller processing load of the first core and the second core.
要するに上記電子制御装置によると、割込コントローラでの割込処理の待機開始から、各コアでの割込処理の実行開始(起床)までの所要時間が取得され、取得された所要時間が基準時間より長い場合に異常状態と判定される。 In short, according to the electronic control device, the required time from the start of waiting for interrupt processing in the interrupt controller to the start of execution (wake-up) of interrupt processing in each core is acquired, and the acquired required time is used as the reference time. If it is longer, it is determined to be in an abnormal state.
これによれば、割込コントローラから両コアへ割込処理が正常に指令されないといった異常が生じた場合には、所要時間が基準時間より長くなって、異常状態と判定される。例えば、割込コントローラが故障した場合や、割込コントローラと各コアを接続する配線が断線した場合等、両コアへ割込処理が指令されないと、割込処理の実行開始(起床)が為されないので、所要時間が無限大となり、異常状態と判定され得る。以上により、上記電子制御装置によれば、割込コントローラから割込処理が正常に指令されないといった異常について診断可能となる。 According to this, when an abnormality occurs such that an interrupt processing command is not normally issued from the interrupt controller to both cores, the required time becomes longer than the reference time, and an abnormal state is determined. For example, if the interrupt controller fails or the wiring that connects the interrupt controller and each core is disconnected, the execution of the interrupt process will not start (wake up) unless the interrupt process is commanded to both cores. Therefore, the required time becomes infinite, and it can be determined as an abnormal state. As described above, according to the electronic control device, it is possible to diagnose an abnormality such as an interrupt process not being normally commanded from the interrupt controller.
尚、上記括弧内の参照番号は、後述する実施形態における具体的な構成との対応関係の一例を示すものにすぎず、技術的範囲を何ら制限するものではない。 It should be noted that the reference numbers in parentheses above merely indicate an example of correspondence with specific configurations in the embodiments described later, and do not limit the technical scope in any way.
以下、本開示の複数の実施形態を図面に基づいて説明する。尚、各実施形態において対応する構成要素には同一の符号を付すことにより、重複する説明を省略する場合がある。各実施形態において構成の一部分のみを説明している場合、当該構成の他の部分については、先行して説明した他の実施形態の構成を適用することができる。 A plurality of embodiments of the present disclosure will be described below based on the drawings. Note that redundant description may be omitted by assigning the same reference numerals to corresponding components in each embodiment. When only a part of the configuration is described in each embodiment, the configurations of other embodiments previously described can be applied to other portions of the configuration.
(第1実施形態)
本明細書における電子制御装置は、ECU(Electronic Control Unit)と呼ばれる。ECUは、少なくともハードウェアを含むとともに、記憶媒体に記録されたソフトウェアを含む。
(First embodiment)
The electronic control unit in this specification is called an ECU (Electronic Control Unit). The ECU includes at least hardware and software recorded in a storage medium.
図1に示すECU10は、マイクロコンピュータ(マイコン20)と、監視用の集積回路である監視IC30と、を備える。マイコン20は、第1コア21、第2コア22、共有RAM23、割込コントローラ24、およびタイマ25を有する。
The ECU 10 shown in FIG. 1 includes a microcomputer (microcomputer 20) and a
第1コア21および第2コア22は、本明細書では2つまとめて両コアと呼ばれる。両コアの各々は、CPUと呼ばれるプロセッサコアである。共有RAM23は、両コアの各々にバスで接続され、両コアで共有されるメモリである。このメモリは、プロセッサによって読み取り可能な「プログラムおよび/またはデータ」を非一時的に格納する非遷移的かつ実体的な記憶媒体である。記憶媒体は半導体メモリによって提供される。プログラムは、それ単体で、またはプログラムが格納された記憶媒体として流通する場合がある。
The
一つの制御対象を制御するための複数の制御処理のうち、一部の制御処理は第1コア21に割り当てられ、他の一部の制御処理は第2コア22に割り当てられる。例えば、本実施形態に係るECU10は車両に搭載されており、制御対象は車両に搭載されたアクチュエータや、そのアクチュエータへ駆動信号を出力する駆動回路である。この車両には、内燃機関が搭載されている。内燃機関は、燃料噴射弁から噴射された燃料を燃焼させることで、車両の走行駆動源として機能する。そして、上記駆動回路の一例として、燃料噴射弁が備えるアクチュエータに電力を供給してアクチュエータを駆動させる駆動回路が挙げられる。この駆動回路は、バッテリ電圧を昇圧してブースト電圧を生成する昇圧回路や、バッテリ電圧とブースト電圧を切り替えて電力供給する切替回路等を有する。
Of the plurality of control processes for controlling one controlled object, some control processes are assigned to the
ECU10は、昇圧回路が有する各種スイッチ素子や、切替回路が有する各種スイッチ素子へ、オンオフ信号を出力する。例えば図2の例では、マイコン20がパルスオン処理P10と割込処理IP1、IP2を実行すると、これらの処理にしたがって昇圧回路にオンオフ信号が出力される。昇圧回路は、これらのオンオフ信号にしたがって作動することで、所望のタイミングで燃料噴射弁から燃料を噴射させるように、上記アクチュエータを駆動させる。
The
図2に例示されるパルスオン処理P10は、複数の上記スイッチ素子のうちの1つに対して、予定された時刻である待機開始時刻t1に、パルスオン信号の出力を開始する。例えばこのパルスオン期間t1~t3は、燃料噴射を指令する期間に相当する。図2の例では、パルスオン処理P10は第1コア21によって実行される。第1割込処理IP1は、第1コア21によって実行される処理であり、第2割込処理IP2は第2コア22によって実行される処理である。
The pulse-on process P10 illustrated in FIG. 2 starts outputting a pulse-on signal to one of the plurality of switch elements at the standby start time t1, which is a scheduled time. For example, the pulse-on period t1 to t3 corresponds to a period for instructing fuel injection. In the example of FIG. 2, the pulse-on process P10 is executed by the
割込コントローラ24は、これらの割込処理を両コアのいずれで実行させるかを割り振る。さらに割込コントローラ24は、これらの割込処理を両コアに指令するタイミングを制御する。図2の例では、パルスオン信号の出力開始時刻(待機開始時刻t1)から僅かに遅れた予定時刻t2のタイミングで、割込コントローラ24は、2つの割込処理IP1、IP2を同時に両コアの各々へ指令している。待機開始時刻t1に対して予定時刻t2が僅かに遅れる理由は、割込コントローラ24等の物理的制約によるものである。
The
両コアの各々は、割込コントローラ24から割込処理の指令を受けたことをトリガ(割込トリガ)として、指令された割込処理を実行する。通常の場合には、両コアは、割込トリガを受けたタイミング(予定時刻t2)で、実行中の処理よりも優先して割込処理を実行する。但し、実行中の処理が割込処理より高い優先度である場合や、実行中の処理が割込禁止の処理である場合には、その実行中処理が終了するのを待って、指令された割込処理を両コアは実行する。
Each of the two cores executes the instructed interrupt processing by using the reception of the interrupt processing command from the
図2の例では、第1割込処理IP1は、割込トリガのタイミング(予定時刻t2)から遅れたタイミング(起床時刻ta)で、第1コア21によって実行開始されている。待機開始時刻t1から起床時刻taまでの時間、つまり第1割込処理IP1が実行されるまでに要した待機時間は、第1所要時間T10に相当する。同様にして、第2割込処理IP2は、割込トリガのタイミング(予定時刻t2)から遅れたタイミング(起床時刻tb)で、第2コア22によって実行開始されている。待機開始時刻t1から起床時刻tbまでの時間、つまり第2割込処理IP2が実行されるまでに要した待機時間は、第2所要時間T20に相当する。
In the example of FIG. 2, the first interrupt process IP1 is started by the
両コアのいずれか一方は、2つの割込処理IP1、IP2がともに実行終了した後に、制御処理の1つである診断処理P20を実行する。図2の例では、第1コア21が、第1割込処理IP1の完了直後に診断処理P20を実行する。
Either one of the two cores executes a diagnostic process P20, which is one of the control processes, after both the two interrupt processes IP1 and IP2 have been executed. In the example of FIG. 2, the
診断処理P20は、第1所要時間T10および第2所要時間T20の少なくとも一方が基準時間Tth(図2参照)よりも長い場合に、異常状態であると診断する。この異常状態は、割込コントローラ24から両コアへ割込処理が正常に指令されないといった異常の状態を意味する。異常状態と診断された場合には、マイコン20は異常フラグをオンに設定する。
The diagnosis process P20 diagnoses an abnormal state when at least one of the first required time T10 and the second required time T20 is longer than the reference time Tth (see FIG. 2). This abnormal state means an abnormal state in which the interrupt
異常状態の具体例としては、割込コントローラ24の故障や、割込コントローラ24と両コアとを接続する配線の断線、メモリの固着等が挙げられる。これらの異常が生じた場合、両コアへ割込処理の指令が遅れたり、指令されなかったりする。その結果、本来起床すべきタイミングから遅れて割込処理IP1、IP2が起床したり、起床しなかったりする。そうすると、所要時間T10、T20が基準時間Tthより長くなり、異常状態と診断される。
Specific examples of the abnormal state include failure of the interrupt
基準時間Tthは、両コアの各々に対して個別に設定されている。なお、両コアの各々の基準時間Tthは同じ値に設定されていてもよい。また、基準時間Tthは、1つの値に固定して設定されるものではなく、診断処理P20において可変設定される。例えば図3に示すように、制御処理の1つである他処理P11を第1コア21が予定時刻t2に実行中の場合には、図2に示す場合に比べて基準時間Tthを長くする。この場合、第1コア21に対する基準時間Tthと第2コア22に対する基準時間Tthの両方を長くしてもよい。或いは、対象となる第1コア21の基準時間Tthを長くしつつ、第2コア22の基準時間Tthについては図2の場合と同じに設定してもよい。
The reference time Tth is individually set for each of both cores. Note that the reference times Tth of both cores may be set to the same value. Also, the reference time Tth is not fixed at one value, but is variably set in the diagnostic process P20. For example, as shown in FIG. 3, when the
また、誤診断を抑制するべく、基準時間Tthは以下の(1)~(4)のようにも設定変更される。但し、設定変更の幅に上限時間と下限時間を設けることが望ましい。 Also, in order to suppress erroneous diagnosis, the setting of the reference time Tth is changed as in (1) to (4) below. However, it is desirable to set an upper limit time and a lower limit time for the width of the setting change.
(1)基準時間Tthは、制御処理に対する割込処理の優先度が低いほど長い値に設定変更される。優先度が低いほど、正常状態であっても所要時間T10、T20が長くなるからである。 (1) The reference time Tth is changed to a longer value as the priority of the interrupt process to the control process is lower. This is because the lower the priority, the longer the required times T10 and T20 even in a normal state.
(2)第1コア21の処理負荷が高いほど、第1所要時間T10に対する基準時間Tthは長い値に設定変更される。同様にして、第2コア22の処理負荷が高いほど、第2所要時間T20に対する基準時間Tthは長い値に設定変更される。例えば、マイコン20への入力情報と異常/正常の判断結果とを関連付けて学習(蓄積)することで、基準時間Tthの設定変更にフィードバックする。入力情報の具体例としては、エンジン回転数、アクセル開度、温度等が挙げられる。例えば、エンジン回転数が高回転の時には、マイコン20の処理負荷が高くなるため、基準時間Tthを長く設定する。
(2) The higher the processing load of the
(3)異常状態であると判定された場合に、次回の判定で用いられる基準時間Tthは、今回用いられた基準時間Tthより長い値に設定変更される。なお、正常と判定された場合には、次回の判定で用いられる基準時間Tthは、今回用いられた基準時間Tthより短い値に設定変更されてもよい。また、正常と判定された場合には、以前に異常と判定されたことによる異常フラグのオン設定を、オフ設定に変更してもよい。 (3) When it is determined that there is an abnormality, the reference time Tth used in the next determination is changed to a longer value than the reference time Tth used this time. In addition, when it is determined to be normal, the setting of the reference time Tth used in the next determination may be changed to a value shorter than the reference time Tth used this time. Moreover, when it is determined to be normal, the ON setting of the abnormality flag due to the previous determination of abnormality may be changed to the OFF setting.
(4)一度異常と判定された場合に、基準時間Tthを再設定することで、本当に異常が発生しているかを判定する。そして、再設定後の基準時間Tthでも異常判定された場合に、異常フラグをオンに設定する。この再設定では、基準時間Tthを長く設定してもよいし、短く設定してもよい。 (4) Once it is determined that there is an abnormality, by resetting the reference time Tth, it is determined whether or not an abnormality has actually occurred. Then, if an abnormality is determined even at the reset reference time Tth, the abnormality flag is set to ON. In this resetting, the reference time Tth may be set long or short.
なお、異常状態と判定された場合には、制御処理に対する割込処理IP1、IP2の優先度が高く設定変更される。例えば、図3の他処理P11を実行した後、さらに別の他処理が診断処理P20よりも優先して実行される、といった機会を低減させる。 Note that when it is determined that an abnormal state exists, the priority of the interrupt processes IP1 and IP2 with respect to the control process is changed to be higher. For example, after the other process P11 of FIG. 3 is executed, the chance that another other process is executed with priority over the diagnosis process P20 is reduced.
図4は、診断処理P20に必要なデータを取得するための処理、および診断処理の手順を示すフローチャートであり、第1コア21が所定の演算周期で実行する。
FIG. 4 is a flow chart showing a process for acquiring data necessary for the diagnostic process P20 and a procedure of the diagnostic process, which the
先ず図4のステップS11、S12、S13において、先述したパルスオン処理P10を実行する。ステップS11では、出力パルスをオンさせる時刻である待機開始時刻t1を算出する。続くステップS12では、ステップS11で算出された待機開始時刻t1を、共有RAM23に格納する。続くステップS13では、タイマ25に待機開始時刻t1をセットする。
First, in steps S11, S12, and S13 in FIG. 4, the pulse-on process P10 described above is executed. In step S11, the standby start time t1, which is the time to turn on the output pulse, is calculated. In subsequent step S12, the standby start time t1 calculated in step S11 is stored in the shared
次のステップS20では、ステップS13でセットしたタイマの経過時間が待機開始時刻t1に達する時間以上であるか否かを判定する。待機開始時刻t1に達したと判定された場合には、第1割込処理IP1の起床時刻taをタイマ25から取得する(ステップS31)。そして、取得した起床時刻taを共有RAM23に格納しつつ(ステップS32)、第1割込処理IP1を実行する。 In the next step S20, it is determined whether or not the elapsed time of the timer set in step S13 is equal to or longer than the waiting start time t1. When it is determined that the standby start time t1 has been reached, the wake-up time ta of the first interrupt process IP1 is acquired from the timer 25 (step S31). Then, while storing the obtained wake-up time ta in the shared RAM 23 (step S32), the first interrupt process IP1 is executed.
なお、ステップS31、S32、S33については、第2コア22でも第1コア21と同様に処理を実行する。すなわち、第2コア22は、待機開始時刻t1に達したと判定された場合には、第2割込処理IP2の起床時刻tbをタイマ25から取得する(ステップS31)。そして、取得した起床時刻tbを共有RAM23に格納しつつ(ステップS32)、第2割込処理IP2を実行する。
It should be noted that the
次のステップS40では、先述した診断処理P20を、図5の手順で実行する。先ず、図5のステップS41において、共有RAM23に格納されている待機開始時刻t1および起床時刻ta、tbを取得する。また、図示しない別の処理にて設定される基準時間Tthの値を取得する。
In the next step S40, the diagnostic process P20 described above is executed according to the procedure shown in FIG. First, in step S41 of FIG. 5, the standby start time t1 and wake-up times ta and tb stored in the shared
次のステップS42では、取得した起床時刻taおよび待機開始時刻t1から第1所要時間T10を算出する。そして、算出した第1所要時間T10が、ステップS41で取得した基準時間Tth以上であるか否かを判定する。T10≧Tthであると肯定判定された場合には、ステップS44において、先述した異常状態であると判定する。 In the next step S42, the first required time T10 is calculated from the acquired wake-up time ta and standby start time t1. Then, it is determined whether or not the calculated first required time T10 is greater than or equal to the reference time Tth obtained in step S41. If an affirmative determination is made that T10≧Tth, then in step S44 it is determined that the aforementioned abnormal state exists.
T10≧Tthでないと否定判定された場合には、ステップS43において、算出した第2所要時間T20が、ステップS41で取得した基準時間Tth以上であるか否かを判定する。T20≧Tthであると肯定判定された場合には、ステップS44において、先述した異常状態であると判定する。 If a negative determination is made that T10≧Tth, it is determined in step S43 whether or not the calculated second required time T20 is equal to or greater than the reference time Tth acquired in step S41. If an affirmative determination is made that T20≧Tth, then in step S44 it is determined that the above-described abnormal state has occurred.
なお、ステップS41の処理を実行している時のマイコン20は、第1所要時間T10および第2所要時間T20を取得する「取得部」に相当する。ステップS42、S43、S44の処理を実行している時のマイコン20は、第1所要時間T10および第2所要時間T20の少なくとも一方が基準時間Tthよりも長い場合に異常状態であると判定する「判定部」に相当する。換言すれば、診断処理P20は、取得部による処理と判定部による処理を含む。
It should be noted that the
以上により、上記ECU10によると、割込コントローラ24での割込処理IP1、IP2の待機開始から起床までの所要時間T10、T20が取得される。そして、取得された所要時間T10、T20の少なくとも一方が基準時間Tthより長い場合に異常状態と判定される。そのため、割込コントローラ24から両コアへ割込処理IP1、IP2が正常に指令されないといった異常が生じた場合には、所要時間T10、T20が基準時間Tthより長くなって、異常状態と判定される。つまり、割込コントローラ24から割込処理が正常に指令されないといった異常について、ECU10は診断可能となる。
As described above, according to the
以下、基準時間Tthの設定変更について説明する。 A change in the setting of the reference time Tth will be described below.
上記ECU10では、基準時間Tthは、制御処理に対する割込処理の優先度が低いほど長い値に設定変更される。例えば図3の他処理P11を実行完了した後に、割込処理の優先度が低いと別の他処理を割込処理よりも先に実行する可能性が高くなる。その場合、正常状態であるにも拘わらず第1所要時間T10が長くなり、異常状態と診断される懸念が生じる。この点を鑑みると、第1所要時間T10の判定に用いられる基準時間Tthを、優先度が低いほど長い値に設定すれば、上記懸念を抑制できる。よって、本実施形態によれば異常状態の誤診断を低減できる。
In the
さらに上記ECU10では、第1コア21または第2コア22の処理負荷が高いほど、基準時間Tthは長い値に設定変更される。そのため、正常状態であるにも拘わらず所要時間T10、T20が長くなって異常状態と誤診断される懸念を抑制でき、異常診断の精度を向上できる。
Further, in the
さらに上記ECU10では、異常状態であると判定された場合に、次回の判定で用いられる基準時間Tthは、今回用いられた基準時間Tthより長い値に設定変更される。これによれば、処理負荷が一時的に高くなったことに起因して所要時間T10、T20が長くなって異常判定された場合であっても、直ぐに正常判定に切り替わるようにできる。
Further, in the
さらに上記ECU10では、異常状態と判定された場合には、制御処理に対する割込処理IP1、IP2の優先度が高く設定変更される。これによれば、割込処理IP1、IP2よりも優先して実行される制御処理が多いことに起因して所要時間T10、T20が長くなって異常判定された場合であっても、直ぐに正常判定に切り替わるようにできる。
Further, in the
(第2実施形態)
上記第1実施形態では、両コアのいずれか一方で診断処理P20は実行される。これに対し本実施形態では、診断処理P20を実行するコアは特定のコアに限られず、両コアのいずれで診断処理を実行するかは、逐次変更可能である。
(Second embodiment)
In the above-described first embodiment, the diagnostic process P20 is executed by either one of the two cores. In contrast, in the present embodiment, the core that executes the diagnostic process P20 is not limited to a specific core, and it is possible to sequentially change which of the two cores executes the diagnostic process.
そして、本実施形態に係るECU10では、診断処理P20は、両コアのうち処理負荷の小さい方のコアで実行される。例えば図6の如く第2コア22の方が第1コア21より処理負荷が小さい状況では、第2コア22で診断処理P20を実行する。そのため、診断処理P20を迅速に完了させることができ、異常状態を迅速に検知できる。また、両コアの処理負荷バランス均等化が促進される。なお、第2コア22での診断処理P20は、第1割込処理IP1の終了後に実行開始される。その理由は、第1割込処理IP1の終了後に、高優先度の他処理が実行されるかどうかを判断するからである。実行されると判断された場合に、診断処理P20を他コア(第2コア22)に移行する。
Then, in the
(第3実施形態)
上記第1実施形態では、第1割込処理IP1を第1コア21に指令する第1指令時刻(予定時刻t2)と、第2割込処理IP2を第2コア22に指令する第2指令時刻(予定時刻t2)とが同一である。また、割込コントローラ24が第1割込処理IP1の待機を開始する第1待機開始時刻(待機開始時刻t1)と、割込コントローラ24が第2割込処理IP2の待機を開始する第2待機開始時刻(待機開始時刻t1)とが同一である。つまり、指令時刻と待機開始時刻を同じくする第1割込処理IP1と第2割込処理IP2について、所要時間が長くなる又は正常なタイミングで処理が起床しない等の異常が生じていないかを診断する。
(Third Embodiment)
In the above-described first embodiment, the first command time (scheduled time t2) at which the
このことを前提とし、さらに本実施形態では、異常状態と判定された時の第1所要時間T10と第2所要時間T20との差が下限値未満である場合に、次回の判定で用いられる基準時間Tthは、今回用いられた基準時間Tthより長い値に設定変更される。異常状態と判定された場合であっても、その時の両時間の差が小さい場合には、両コアの処理負荷が高いことに起因して異常判定されている蓋然性が高い。この点を鑑みた本実施形態では、上述の如く基準時間Tthを長い値に設定変更するので、正常状態であるにも拘わらず所要時間T10、T20が長くなって異常状態と誤診断される懸念を抑制できる。 Based on this premise, in the present embodiment, when the difference between the first required time T10 and the second required time T20 when the abnormal state is determined is less than the lower limit, the reference used in the next determination The time Tth is changed to a value longer than the reference time Tth used this time. Even if an abnormal state is determined, if the difference between the two times is small, there is a high probability that the abnormal state is determined due to the high processing loads of both cores. In view of this point, in the present embodiment, the setting of the reference time Tth is changed to a longer value as described above, so there is concern that the required times T10 and T20 will become longer even though the state is normal, resulting in an erroneous diagnosis of an abnormal state. can be suppressed.
さらに本実施形態では、第1所要時間T10と第2所要時間T20との差が上限値以上である場合には、第1所要時間T10または第2所要時間T20が基準時間Tthより短い場合であっても、異常状態であると診断する。正常状態と判定された場合であっても、その時の両時間の差が大きい場合には、両コアの一方に処理負荷が偏るといった異常状態になっている蓋然性が高い。この点を鑑みた本実施形態では、上述の如く両時間の差が上限値以上なら異常状態と診断する。そのため、処理負荷が偏る異常の状態であるにも拘わらず、所要時間T10、T20が短いことに起因して正常状態と誤診断される懸念を抑制できる。 Furthermore, in the present embodiment, when the difference between the first required time T10 and the second required time T20 is equal to or greater than the upper limit value, either the first required time T10 or the second required time T20 is shorter than the reference time Tth. However, it is diagnosed as being in an abnormal state. Even if the state is determined to be normal, if the difference between the two times is large, there is a high probability that the processing load is concentrated on one of the two cores, resulting in an abnormal state. In view of this point, in the present embodiment, as described above, if the difference between the two times is equal to or greater than the upper limit value, an abnormal state is diagnosed. Therefore, it is possible to suppress the possibility of misdiagnosis as a normal state due to the short required times T10 and T20 in spite of the abnormal state in which the processing load is biased.
(他の実施形態)
以上、本開示の複数の実施形態について説明したが、各実施形態の説明において明示している構成の組み合わせばかりではなく、特に組み合わせに支障が生じなければ、明示していなくても複数の実施形態の構成同士を部分的に組み合わせることができる。そして、複数の実施形態及び変形例に記述された構成同士の明示されていない組み合わせも、以下の説明によって開示されているものとする。
(Other embodiments)
As described above, a plurality of embodiments of the present disclosure have been described. can be partially combined with each other. Also, unspecified combinations of configurations described in a plurality of embodiments and modifications are also disclosed by the following description.
上記各実施形態では、指令時刻と待機開始時刻を同じくする第1割込処理IP1と第2割込処理IP2について、所要時間が長くなる異常が生じていないかを診断する。これに対し、指令時刻と待機開始時刻を異にする第1割込処理IP1と第2割込処理IP2について、所要時間が長くなる異常が生じていないかを診断してもよい。 In each of the above-described embodiments, the first interrupt process IP1 and the second interrupt process IP2, which have the same command time and standby start time, are diagnosed as to whether or not there is an abnormality that makes the required time longer. On the other hand, the first interrupt process IP1 and the second interrupt process IP2, which have different command times and standby start times, may be diagnosed for an abnormality that makes the required time longer.
上記各実施形態では、基準時間Tthが可変設定されているが、特定の値に固定して設定されていてもよい。 Although the reference time Tth is variably set in each of the above embodiments, it may be fixed at a specific value.
上記各実施形態では、所要時間T10、T20が基準時間Tth以上になった事象が1回でも検知されれば異常状態と診断される。これに対し、上記事象が複数回以上連続して検知されたことを条件として、異常状態と診断されるようにしてもよい。 In each of the above-described embodiments, if an event in which the required times T10 and T20 are greater than or equal to the reference time Tth is detected even once, an abnormal state is diagnosed. On the other hand, an abnormal state may be diagnosed on the condition that the above event is continuously detected a plurality of times or more.
基準時間Tthは、第1所要時間T10と第2所要時間T20とで異なる値に設定されていてもよいし、同じ値に設定されていてもよい。 The reference time Tth may be set to different values for the first required time T10 and the second required time T20, or may be set to the same value.
10 ECU(電子制御装置)、 20 マイコン(取得部、判定部)、 21 第1コア、 22 第2コア、 24 割込コントローラ、 T10 第1所要時間、 T20 第2所要時間、 Tth 基準時間。 10 ECU (electronic control unit), 20 microcomputer (acquisition unit, determination unit), 21 first core, 22 second core, 24 interrupt controller, T10 first required time, T20 second required time, Tth reference time.
Claims (12)
複数の前記制御処理の他の一部が割り当てられ、割り当てられた処理の演算を実行する第2コア(22)と、
前記制御処理とは別の割込処理を前記第1コアおよび前記第2コアに割り当てる割込コントローラ(24)と、
前記割込コントローラによる前記割込処理の待機開始から前記第1コアによる前記割込処理の実行開始までの第1所要時間(T10)、および前記割込コントローラによる前記割込処理の待機開始から前記第2コアによる前記割込処理の実行開始までの第2所要時間(T20)を取得する取得部(20)と、
前記取得部によって取得された前記第1所要時間および前記第2所要時間の少なくとも一方が基準時間(Tth)よりも長い場合に異常状態であると判定する判定部(20)と、を備え、
前記制御処理のうち、前記取得部および前記判定部の処理を診断処理とし、
前記第1コアおよび前記第2コアのうち処理負荷の小さい方のコアで前記診断処理が実行されるよう、前記診断処理を実行するコアが逐次変更可能である、電子制御装置。 a first core (21) to which a part of a plurality of control processes for controlling one controlled object is assigned and which executes the operation of the assigned processes;
a second core (22) to which another part of the plurality of control processes is assigned and which executes the operations of the assigned processes;
an interrupt controller (24) allocating interrupt processing different from the control processing to the first core and the second core;
A first required time (T10) from the start of waiting for the interrupt processing by the interrupt controller to the start of execution of the interrupt processing by the first core, and the above-mentioned an acquisition unit (20) for acquiring a second required time (T20) until the start of execution of the interrupt process by the second core;
A determination unit (20) that determines that an abnormal state occurs when at least one of the first required time and the second required time acquired by the acquisition unit is longer than a reference time (Tth) ,
Among the control processing, the processing of the acquisition unit and the determination unit are diagnostic processing,
The electronic control device, wherein the core that executes the diagnostic processing can be successively changed so that the diagnostic processing is executed by the core of the first core and the second core that has a smaller processing load.
複数の前記制御処理の他の一部が割り当てられ、割り当てられた処理の演算を実行する第2コア(22)と、
前記制御処理とは別の割込処理を前記第1コアおよび前記第2コアに割り当てる割込コントローラ(24)と、
前記割込コントローラによる前記割込処理の待機開始から前記第1コアによる前記割込処理の実行開始までの第1所要時間(T10)、および前記割込コントローラによる前記割込処理の待機開始から前記第2コアによる前記割込処理の実行開始までの第2所要時間(T20)を取得する取得部(20)と、
前記取得部によって取得された前記第1所要時間および前記第2所要時間の少なくとも一方が基準時間(Tth)よりも長い場合に異常状態であると判定する判定部(20)と、
を備え、
前記第1コアまたは前記第2コアの処理負荷が高いほど、前記基準時間は長い値に設定変更される、電子制御装置。 a first core (21) to which a part of a plurality of control processes for controlling one controlled object is assigned and which executes the operation of the assigned processes;
a second core (22) to which another part of the plurality of control processes is assigned and which executes the operations of the assigned processes;
an interrupt controller (24) allocating interrupt processing different from the control processing to the first core and the second core;
A first required time (T10) from the start of waiting for the interrupt processing by the interrupt controller to the start of execution of the interrupt processing by the first core, and the above-mentioned an acquisition unit (20) for acquiring a second required time (T20) until the start of execution of the interrupt process by the second core;
a determination unit (20) for determining an abnormal state when at least one of the first required time and the second required time acquired by the acquisition unit is longer than a reference time (Tth);
with
The electronic control device , wherein the higher the processing load of the first core or the second core, the longer the reference time is set .
複数の前記制御処理の他の一部が割り当てられ、割り当てられた処理の演算を実行する第2コア(22)と、
前記制御処理とは別の割込処理を前記第1コアおよび前記第2コアに割り当てる割込コントローラ(24)と、
前記割込コントローラによる前記割込処理の待機開始から前記第1コアによる前記割込処理の実行開始までの第1所要時間(T10)、および前記割込コントローラによる前記割込処理の待機開始から前記第2コアによる前記割込処理の実行開始までの第2所要時間(T20)を取得する取得部(20)と、
前記取得部によって取得された前記第1所要時間および前記第2所要時間の少なくとも一方が基準時間(Tth)よりも長い場合に異常状態であると判定する判定部(20)と、を備え、
前記判定部によって前記異常状態であると判定された場合に、次回の前記判定で用いられる前記基準時間は、今回用いられた前記基準時間より長い値に設定変更される、電子制御装置。 a first core (21) to which a part of a plurality of control processes for controlling one controlled object is assigned and which executes the operation of the assigned processes;
a second core (22) to which another part of the plurality of control processes is assigned and which executes the operations of the assigned processes;
an interrupt controller (24) allocating interrupt processing different from the control processing to the first core and the second core;
A first required time (T10) from the start of waiting for the interrupt processing by the interrupt controller to the start of execution of the interrupt processing by the first core, and the above-mentioned an acquisition unit (20) for acquiring a second required time (T20) until the start of execution of the interrupt process by the second core;
A determination unit (20) that determines that an abnormal state occurs when at least one of the first required time and the second required time acquired by the acquisition unit is longer than a reference time (Tth) ,
The electronic control device, wherein the reference time used in the next determination is changed to a longer value than the reference time used this time when the determination unit determines that the abnormal state exists.
複数の前記制御処理の他の一部が割り当てられ、割り当てられた処理の演算を実行する第2コア(22)と、
前記制御処理とは別の割込処理を前記第1コアおよび前記第2コアに割り当てる割込コントローラ(24)と、
前記割込コントローラによる前記割込処理の待機開始から前記第1コアによる前記割込処理の実行開始までの第1所要時間(T10)、および前記割込コントローラによる前記割込処理の待機開始から前記第2コアによる前記割込処理の実行開始までの第2所要時間(T20)を取得する取得部(20)と、
前記取得部によって取得された前記第1所要時間および前記第2所要時間の少なくとも一方が基準時間(Tth)よりも長い場合に異常状態であると判定する判定部(20)と、を備え、
前記異常状態と判定された場合、前記制御処理に対する前記割込処理の優先度を高くする、電子制御装置。 a first core (21) to which a part of a plurality of control processes for controlling one controlled object is assigned and which executes the operation of the assigned processes;
a second core (22) to which another part of the plurality of control processes is assigned and which executes the operations of the assigned processes;
an interrupt controller (24) allocating interrupt processing different from the control processing to the first core and the second core;
A first required time (T10) from the start of waiting for the interrupt processing by the interrupt controller to the start of execution of the interrupt processing by the first core, and the above-mentioned an acquisition unit (20) for acquiring a second required time (T20) until the start of execution of the interrupt process by the second core;
A determination unit (20) that determines that an abnormal state occurs when at least one of the first required time and the second required time acquired by the acquisition unit is longer than a reference time (Tth) ,
The electronic control device , wherein the priority of the interrupt process with respect to the control process is increased when the abnormal state is determined .
前記割込コントローラが前記第1割込処理を前記第1コアに指令する時刻を第1指令時刻とし、
前記割込コントローラが前記第2割込処理を前記第2コアに指令する時刻を第2指令時刻とし、
前記割込コントローラが前記第1割込処理の待機を開始する時刻を第1待機開始時刻とし、
前記割込コントローラが前記第2割込処理の待機を開始する時刻を第2待機開始時刻とし、
前記取得部は、前記第1指令時刻と前記第2指令時刻が同一、かつ、前記第1待機開始時刻と前記第2待機開始時刻が同一である前記第1割込処理と前記第2割込処理について、前記第1所要時間および前記第2所要時間を取得する、請求項1~7のいずれか1つに記載の電子制御装置。 Of the interrupt processes, the process assigned to the first core is defined as a first interrupt process, and the process assigned to the second core is defined as a second interrupt process,
A time when the interrupt controller commands the first interrupt process to the first core as a first command time,
A time when the interrupt controller commands the second interrupt processing to the second core as a second command time,
The time at which the interrupt controller starts waiting for the first interrupt process is defined as a first waiting start time,
setting the time at which the interrupt controller starts waiting for the second interrupt process as a second waiting start time;
The obtaining unit obtains the first interrupt process and the second interrupt process in which the first command time and the second command time are the same, and the first standby start time and the second standby start time are the same. The electronic control device according to any one of claims 1 to 7 , wherein the first required time and the second required time are acquired for processing.
複数の前記制御処理の他の一部が割り当てられ、割り当てられた処理の演算を実行する第2コア(22)と、
前記制御処理とは別の割込処理を前記第1コアおよび前記第2コアに割り当てる割込コントローラ(24)と、
前記割込コントローラによる前記割込処理の待機開始から前記第1コアによる前記割込処理の実行開始までの第1所要時間(T10)、および前記割込コントローラによる前記割込処理の待機開始から前記第2コアによる前記割込処理の実行開始までの第2所要時間(T20)を取得する取得部(20)と、
前記取得部によって取得された前記第1所要時間および前記第2所要時間の少なくとも一方が基準時間(Tth)よりも長い場合に異常状態であると判定する判定部(20)と、を備え、
前記割込処理のうち、前記第1コアに割り当てられる処理を第1割込処理、前記第2コアに割り当てられる処理を第2割込処理とし、
前記割込コントローラが前記第1割込処理を前記第1コアに指令する時刻を第1指令時刻とし、
前記割込コントローラが前記第2割込処理を前記第2コアに指令する時刻を第2指令時刻とし、
前記割込コントローラが前記第1割込処理の待機を開始する時刻を第1待機開始時刻とし、
前記割込コントローラが前記第2割込処理の待機を開始する時刻を第2待機開始時刻とし、
前記取得部は、前記第1指令時刻と前記第2指令時刻が同一、かつ、前記第1待機開始時刻と前記第2待機開始時刻が同一である前記第1割込処理と前記第2割込処理について、前記第1所要時間および前記第2所要時間を取得する、電子制御装置。 a first core (21) to which a part of a plurality of control processes for controlling one controlled object is assigned and which executes the operation of the assigned processes;
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A determination unit (20) that determines that an abnormal state occurs when at least one of the first required time and the second required time acquired by the acquisition unit is longer than a reference time (Tth) ,
Of the interrupt processes, the process assigned to the first core is defined as a first interrupt process, and the process assigned to the second core is defined as a second interrupt process,
A time when the interrupt controller commands the first interrupt process to the first core as a first command time,
A time when the interrupt controller commands the second interrupt processing to the second core as a second command time,
The time at which the interrupt controller starts waiting for the first interrupt process is defined as a first waiting start time,
setting the time at which the interrupt controller starts waiting for the second interrupt process as a second waiting start time;
The obtaining unit obtains the first interrupt process and the second interrupt process in which the first command time and the second command time are the same, and the first standby start time and the second standby start time are the same. An electronic control unit that acquires the first required time and the second required time for a process .
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