JP7124007B2 - プリント回路板、プリント配線板、電子機器、及び画像形成装置 - Google Patents

Description

本発明は、プリント配線板における配線の技術に関する。

プリント回路板の一例であるメモリシステムは、複数の送信端子を有する素子の一例であるメモリコントローラと、複数の受信端子を有する素子の一例であるメモリデバイスと、これらが実装されたプリント配線板と、を備えている。

メモリコントローラの送信端子とメモリデバイスの受信端子とは、プリント配線板におけるバス配線で電気的に接続されている。メモリコントローラは、アドレス信号及びコマンド信号を、バス配線を介してメモリデバイスに送信することで、メモリデバイスを制御する。

また、メモリコントローラ及びメモリデバイスは、データ信号を送受信するデータ端子を有し、メモリコントローラのデータ端子とメモリデバイスのデータ端子とがプリント配線板のデータ信号線で電気的に接続されている。

高機能な電子機器では、大容量のデータを処理する必要がある。特許文献１に記載の電子機器では、２つのメモリデバイスを備えることで、大容量のデータを処理することが可能となっている。特許文献１に記載の２つのメモリデバイスは、Ｔ分岐配線で構成されたバス配線によってメモリコントローラに電気的に接続されている。

特開２００８－１７１９５０号公報

しかし、従来のプリント配線板においては、バス配線を構成する複数の配線の各々を互いに同じ構成とし、これら複数の配線を並べて配列している。このため、プリント配線板が大型化していたため、プリント配線板の小型化が求められていた。

そこで、本発明は、プリント配線板を小型化することを目的とする。

本発明のプリント回路板は、第１導体層及び第２導体層を含むプリント配線板と、平面視して、前記プリント配線板に所定方向に間隔をあけて実装された第１素子及び第２素子と、を備え、前記プリント配線板は、前記第１素子及び前記第２素子に伝送される信号の伝送路となる複数の第１信号線及び複数の第２信号線を有し、前記複数の第１信号線の各々は、第１主配線と、前記第１主配線から分岐し、前記平面視して前記第１素子と重なる位置まで延びる第１分岐配線と、前記第１主配線から分岐し、前記平面視して前記第２素子と重なる位置まで延びる第２分岐配線と、を含み、前記複数の第２信号線の各々は、第２主配線と、前記第２主配線から分岐し、前記平面視して前記第１素子と重なる位置まで延びる第３分岐配線と、前記第２主配線から分岐し、前記平面視して前記第２素子と重なる位置まで延びる第４分岐配線と、を含み、前記第１分岐配線は、前記第１導体層に配置され、前記第１主配線から分岐する第１導体パターンを含み、前記第２分岐配線は、前記第１導体層に配置され、前記第１主配線から分岐する第２導体パターンを含み、前記第３分岐配線は、前記第２導体層に配置され、前記第２主配線から分岐する第３導体パターンを含み、前記第４分岐配線は、前記第２導体層に配置され、前記第２主配線から分岐する第４導体パターンを含むことを特徴とする。

本発明によれば、プリント配線板を小型化することができる。

（ａ）は、第１実施形態に係る電子機器の一例としての画像形成装置の正面図である。（ｂ）は、画像形成装置の背面図である。 第１実施形態に係る制御モジュールの説明図である。 第１実施形態に係る制御モジュールの断面図である。 第１実施形態に係るメモリデバイスの平面図である。 第１実施形態に係るメモリコントローラ及びメモリデバイスを模式的に示す平面図である。 （ａ）は、第１実施形態に係るアドレス／コマンド信号線を模式的に示す平面図である。（ｂ）は、分岐配線の平面図である。 比較例のアドレス／コマンド信号線を模式的に示す平面図である。 （ａ）は、実施例１のアドレス／コマンド信号線の平面図である。（ｂ）は、比較例１のアドレス／コマンド信号線の平面図である。 実施例２におけるシミュレーションに用いたモデルを示す模式図である。 （ａ）及び（ｂ）は、実施例２において信号の波形を観測した結果を示すグラフである。 （ａ）は、第２実施形態に係るアドレス／コマンド信号線を模式的に示す平面図である。（ｂ）は、実施例３のアドレス／コマンド信号線の平面図である。

以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。

［第１実施形態］
図１（ａ）は、第１実施形態に係る電子機器の一例としての画像形成装置の正面図である。図１（ｂ）は、画像形成装置の背面図である。画像形成装置１００は、例えばプリンタ、複写機、ＦＡＸ、又は複合機などの電子写真式のデジタル機器である。画像形成装置１００は、シートに画像を形成する装置本体１０１と、装置本体１０１を制御する制御モジュール２００と、筐体１０５と、を備える。制御モジュール２００は、装置本体１０１の背面に設けられ、装置本体１０１と共に筐体１０５の内部に配置されている。装置本体１０１は、シートに画像を形成する画像形成部３００、及び不図示のシート搬送機構を含む。画像形成部３００は、不図示の感光ドラム、帯電部、現像部、転写部、及び定着部などを含む。

制御モジュール２００は、プリント回路板としての電子モジュールである。制御モジュール２００は、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）又はＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）などのインタフェースを介して、画像データを外部機器から受信する。そして、制御モジュール２００は、受信した画像データに処理を施して、装置本体１０１に画像データを送信し、シートに画像を形成するよう装置本体１０１を制御する。

図２は、第１実施形態に係る制御モジュール２００の説明図である。制御モジュール２００は、第１素子の一例であるメモリデバイス６１１と、第２素子の一例であるメモリデバイス６１２と、第３素子の一例であるメモリコントローラ６１０と、を有する。また、制御モジュール２００は、コネクタ３０１と、コネクタ３０２と、コネクタ３０３と、変換チップ２０１と、プリント配線板５００と、を有する。メモリデバイス６１１、メモリデバイス６１２、メモリコントローラ６１０、コネクタ３０１、コネクタ３０２、コネクタ３０３、及び変換チップ２０１は、プリント配線板５００に実装されている。プリント配線板５００は、リジッド基板である。

メモリデバイス６１１とメモリデバイス６１２とは、同じ種類のメモリデバイスである。メモリデバイス６１１，６１２は、例えばＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）４のメモリである。コネクタ３０１には、ＬＡＮケーブル３０５が装着され、ＬＡＮケーブル３０５を介して外部機器から画像データを受信する。変換チップ２０１は、コネクタ３０１において受信された画像データを処理し、処理後の画像データをメモリコントローラ６１０へ出力する。メモリコントローラ６１０は、メモリデバイス６１１，６１２に画像データを格納したり、メモリデバイス６１１，６１２に格納された画像データを読み出したりする。メモリコントローラ６１０は、画像データをコネクタ３０２，３０３に出力し、コネクタ３０２，３０３に不図示のケーブルで接続された画像形成部３００（図１（ａ））へ画像データを送信する。

メモリコントローラ６１０及びメモリデバイス６１１，６１２は、各々１つの半導体パッケージで構成されている。メモリデバイス６１１，６１２の各々とメモリコントローラ６１０とは、画像データを示すデータ信号の伝送路となる、プリント配線板５００のデータ信号線７１１，７１２で電気的に接続されている。データ信号線７１１，７１２は、それぞれ複数の配線からなるバス配線である。

さらに、メモリコントローラ６１０とメモリデバイス６１１，６１２とは、アドレス信号及びコマンド信号の伝送路となる、プリント配線板５００のアドレス／コマンド信号線７１０で電気的に接続されている。アドレス／コマンド信号線７１０は、複数の信号線からなるバス配線である。メモリコントローラ６１０は、アドレス／コマンド信号線７１０を介して、２つのメモリデバイス６１１，６１２に、アドレス信号及びコマンド信号をパラレル伝送方式により送信する。メモリコントローラ６１０から送信されたパラレル信号であるアドレス信号及びコマンド信号は、アドレス／コマンド信号線７１０を介して２つのメモリデバイス６１１，６１２に共に受信される。メモリコントローラ６１０は、アドレス信号及びコマンド信号を、アドレス／コマンド信号線７１０を介してメモリデバイス６１１，６１２に送信することで、メモリデバイス６１１，６１２を制御する。各メモリデバイス６１１，６１２は、アドレス信号及びコマンド信号に従って、データの記憶及び消去などの処理を行う。これらメモリコントローラ６１０、メモリデバイス６１１，６１２、及びプリント配線板５００により、メモリシステムが構成されている。

図３は、第１実施形態に係る制御モジュール２００の断面図である。プリント配線板５００は、絶縁性を有する基材と、配線を構成する導電性を有する導体と、を有する。配線は基材に設けられている。基材の材質は、例えばエポキシ樹脂である。導体の材質は、例えば銅である。

プリント配線板５００は、複数、例えば６つの導体層５０１，５０２，５０３，５０４，５０５，５０６を有する積層基板である。導体層５０１～５０６は、プリント配線板５００の主面に対して垂直な方向であり、積層方向でもあるＺ方向に、互いに間隔をあけて配置されている。なお、導体層５０１～５０６の間には、基材、即ち絶縁層が設けられている。導体層５０１～５０６は、Ｚ方向の一方から他方に向かって、導体層５０１、導体層５０２、導体層５０３、導体層５０４、導体層５０５、導体層５０６の順に配置されている。導体層５０１，５０６は、主面、即ち実装面である表層である。導体層５０１と導体層５０６との間にある導体層５０２～５０５は、内層である。なお、導体層５０１，５０６上には、不図示のソルダーレジストが配置されていてもよい。

各導体層５０１～５０６には、配線を構成する導体膜である導体パターン５７０が配置されている。導体層５０１～５０６に跨って、配線を構成するヴィア導体５６０が配置されている。ヴィア導体５６０とは、基材のヴィアに形成された導体である。第１実施形態ではヴィアは、スルーホール（貫通ヴィア）であり、ヴィア導体５６０は、スルーホールに設けられている。

なお、図３においては、図２に図示したデータ信号線７１１，７１２やアドレス／コマンド信号線７１０を正確に図示したものではなく、導体層５０１～５０６を説明するためにプリント配線板５００の断面を模式的に図示している。

メモリコントローラ６１０、メモリデバイス６１１、及びメモリデバイス６１２は、一対の表層である導体層５０１，５０６のうち、導体層５０１に共に実装されている。なお、２つのメモリデバイス６１１，６１２は、共に導体層５０１に実装されているのが好ましいが、一方が導体層５０１、他方が導体層５０６に実装されていてもよい。また、メモリコントローラ６１０は、２つのメモリデバイス６１１，６１２と同じ導体層５０１に実装されているのが好ましいが、導体層５０６に実装されていてもよい。

導体層５０１及び導体層５０６には、不図示のキャパシタや抵抗器等の部品が実装されている。導体層５０２，５０５には、主にグラウンドとなる導体パターンが配置されている。導体層５０１は、第３導体層、導体層５０３は、第１導体層、導体層５０４は、第２導体層である。導体層５０３は、導体層５０４に対して相対的に導体層５０１に近い。導体層５０３，５０４には、主に、図２のデータ信号線７１１，７１２及びアドレス／コマンド信号線７１０などの配線の一部となる導体パターンが配置されている。

メモリコントローラ６１０及びメモリデバイス６１１，６１２は、はんだによりプリント配線板５００に接合される。メモリコントローラ６１０及びメモリデバイス６１１，６１２は、それぞれ、複数の信号端子、複数の電源端子及び複数のグラウンド端子を有する。複数の信号端子のうち１６個はデータ端子である。メモリコントローラ６１０及びメモリデバイス６１１、６１２の端子の構造は、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）である。

メモリデバイス６１１，６１２における端子の配列を、図４に示す。図４は、メモリデバイス６１１，６１２の平面図である。図４には、メモリデバイス６１１，６１２を、端子が配列された面とは反対側の面から視た図を図示している。図４において、各端子を隠れ線である破線で示す。

メモリデバイス６１１，６１２は、ＤＤＲ４－ＳＤＲＡＭである。図４に示すように、端子は、１６行×９列のうち、１列目から３列目と、７列目から９列目とに設けられている。４列目から６列目には端子が無い。端子の総数は９６である。図４において、複数の信号端子のうち、斜線で示した端子がアドレス／コマンド端子Ａ０～Ａ１６，ＢＡ０，ＢＡ１，ＢＧ０，ＡＣＴである。アドレス／コマンド端子Ａ０～Ａ１６，ＢＡ０，ＢＡ１，ＢＧ０，ＡＣＴは、１１行目から１６行目、及び２列目から８列目に配置されている。

ところで、図２に示すアドレス／コマンド信号線７１０は、複数の信号線で構成されているが、複数の信号線の各々は、いわゆるＴ分岐配線構造である。即ち、各信号線は、主配線と、２つの分岐配線とを含んでいる。メモリデバイス６１１，６１２に含まれる、分岐配線に接続される不図示のアドレス／コマンド回路の入力インピーダンスは、高抵抗である。そのため、パルス状の波形のアドレス／コマンド信号が、アドレス／コマンド回路の入力部に到達すると、反射波が発生する。Ｔ分岐構造の配線において、２つの分岐配線の長さの差分が、信号の波形の品質に影響する。仮に、高速な信号伝送において、２つの分岐配線の配線長に所定値を超える差分があると、信号波形の多重反射によるノイズが大きくなる。信号の波形が所定の閾値を超えて乱れると、メモリデバイスにおいて論理判定に誤りが生じるリスクが高まる。論理判定を誤ると、画像のノイズや電子機器の誤動作を引き起こしうる。

一般的に、ビルドアップヴィア基板の信号線に使用される配線幅は５０μｍから１００μｍである。半導体パッケージ基板の配線幅はさらに微細である。ビルドアップヴィア基板や半導体パッケージ基板といった、高密度配線に適した基板では、２つの分岐配線の配線長の差分を小さくして信号波形の乱れを抑制するために、分岐配線の一部を蛇行させても配線面積は大きくなりにくい。

一方、第１実施形態では、図３に示すように、プリント配線板５００は、貫通ヴィア基板である。したがって、プリント配線板５００の製造が容易であり、プリント配線板５００の生産性が高く、生産コストが低い。貫通ヴィア基板において、信号線の配線幅は、７５μｍから２５０μｍである。仮に、信号線を蛇行させると、ビルドアップヴィア基板や半導体パッケージ基板よりも、配線面積が広くなる。一般的に、ビルドアップ基板や半導体パッケージ基板よりも、貫通ヴィア基板の絶縁層は厚い。一例では、ビルドアップ基板の絶縁層の厚みは６０μｍ程度であり、貫通ヴィア基板では、１００μｍである。高速な電気信号を伝送する信号線において、蛇行する信号線内での配線ピッチは、その信号線の自己クロストークを抑制するために、その中での電磁結合が小さくなるように設定されている。絶縁層を介して配置されたグラウンド層までの間隔に対して、蛇行する自己の配線間隔を広くする必要があるため、配線面積が広くなる。そのため、貫通ヴィア基板は、ビルドアップ基板や半導体パッケージ基板よりも、配線面積を広くする必要がある。例えば、グラウンド層までの間隔に対して、蛇行する自己の配線間隔を３倍とすると、ビルドアップ基板では、配線間隔が１８０μｍとなり、貫通ヴィア基板では３００μｍとなる。

第１実施形態では、蛇行配線を少なくする、又は無くすように、２つのメモリデバイス６１１，６１２の各端子から等距離に、２つの分岐配線が分岐する貫通ヴィアを配置している。貫通ヴィアに形成されたヴィア導体のランド径は、５００μｍから６００μｍであり、配線幅よりも大きい。そこで、第１実施形態では、アドレス／コマンド信号線７１０の配線構造を工夫することで、Ｚ方向に視た平面視で、図２に示すアドレス／コマンド信号線７１０が占める配線面積を狭くし、プリント配線板５００を小型化している。以下、アドレス／コマンド信号線７１０の配線構造について具体的に説明する。

図５は、第１実施形態に係る制御モジュール２００を平面視したとき、即ちＺ方向に視たときのメモリコントローラ６１０及びメモリデバイス６１１，６１２を模式的に示す平面図である。図５に示すように、メモリデバイス６１１とメモリデバイス６１２とは、Ｚ方向に対して直交する、所定方向であるＸ方向に間隔をあけてプリント配線板５００上に配置されている。また、メモリコントローラ６１０は、メモリデバイス６１１，６１２に対して、Ｘ方向及びＺ方向に対して直交するＹ方向に間隔をあけてプリント配線板５００上に配置されている。

図４に示すように、アドレス／コマンド端子Ａ０～Ａ１６，ＢＡ０，ＢＡ１，ＢＧ０、ＡＣＴは、２列目と３列目、７列目と８列目に配置されている。このため、アドレス／コマンド端子Ａ０～Ａ１６，ＢＡ０，ＢＡ１，ＢＧ０，ＡＣＴは、２つにグループ分けすることができる。以下、説明を簡略にするため、図４に示す４つのアドレス／コマンド端子Ａ１，Ａ５，Ａ７，Ａ９と、４つのアドレス／コマンド端子Ａ０，Ａ２，Ａ６，Ａ８に着目して説明する。

図５に示すように、メモリデバイス６１１は、図４の２列目と３列目に配置されたアドレス／コマンド端子である複数の端子６６１のグループと、図４の７列目と８列目に配置されたアドレス／コマンド端子である複数の端子６６３のグループとを含む。同様に、図５に示すように、メモリデバイス６１２は、図４の２列目と３列目に配置されたアドレス／コマンド端子である複数の端子６６２のグループと、図４の７列目と８列目に配置されたアドレス／コマンド端子である複数の端子６６４のグループとを含む。これら４つのグループの各々において、端子の数は４である。複数の端子６６１の各々は、第１受信端子である。複数の端子６６２の各々は、第２受信端子である。複数の端子６６３の各々は、第３受信端子である。複数の端子６６４の各々は、第４受信端子である。

メモリコントローラ６１０は、アドレス／コマンド端子である端子６５１を複数有する。また、メモリコントローラ６１０は、アドレス／コマンド端子である端子６５２を複数有する。メモリコントローラ６１０においても、複数の端子６５１からなるグループと、複数の端子６５２からなるグループとに分けられる。これら２つのグループの各々において、端子の数は４つである。複数の端子６５１の各々は、第１送信端子である。複数の端子６５２の各々は、第２送信端子である。

このように、図５には、メモリコントローラ６１０及びメモリデバイス６１１，６１２のそれぞれにおいて、８つのアドレス／コマンド端子を図示している。よって、図５の例では、メモリコントローラ６１０は、８ビットのアドレス信号及びコマンド信号を送信することができる。また、図５の例では、メモリデバイス６１１，６１２は、各々８ビットのアドレス信号及びコマンド信号を受信することができる。ここで、図５には、メモリコントローラ６１０において、端子６５１，６５２以外の端子の図示を省略している。メモリデバイス６１１，６１２においても端子６６１，６６２，６６３，６６４以外の端子の図示を省略している。なお、メモリコントローラ６１０の送信端子の数、メモリデバイス６１１の受信端子の数、及びメモリデバイス６１２の受信端子の数は、８つに限定するものではない。

図６（ａ）は、第１実施形態に係る制御モジュール２００をＺ方向に視たときのプリント配線板５００のアドレス／コマンド信号線７１０を模式的に示す平面図である。図６（ａ）には、導体層５０１、導体層５０３及び導体層５０４の配線を模式的に図示している。図６（ａ）において、導体層５０１に配置された導体パターンを太い実線で図示し、導体層５０３に配置された導体パターンを細い実線で図示し、導体層５０４に配置された導体パターンを細い破線で図示している。また、図６（ａ）において、図５のメモリコントローラ６１０が実装可能な領域をＲ６１０、図５のメモリデバイス６１１が実装可能な領域をＲ６１１、図５のメモリデバイス６１２が実装可能な領域をＲ６１２とする。領域Ｒ６１１は、第１実装領域、領域Ｒ６１２は、第２実装領域である。領域Ｒ６１０は、メモリコントローラ６１０をＺ方向にプリント配線板５００に投影した領域である。領域Ｒ６１１は、メモリデバイス６１１をＺ方向にプリント配線板５００に投影した領域である。領域Ｒ６１２は、メモリデバイス６１２をＺ方向にプリント配線板５００に投影した領域である。よって、領域Ｒ６１０の外形は、メモリコントローラ６１０の外形と同じである。領域Ｒ６１１の外形は、メモリデバイス６１１の外形と同じである。領域Ｒ６１２の外形は、メモリデバイス６１２の外形と同じである。

プリント配線板５００は、図５に示す端子６５１と端子６６１，６６２とを電気的に接続する第１信号線である信号線５１１を複数、第１実施形態では４つ有する。プリント配線板５００は、図５に示す端子６５２と端子６６３，６６４とを電気的に接続する、第２信号線である信号線５１２を複数、第１実施形態では４つ有する。これら８つの信号線５１１，５１２で、パラレル信号であるアドレス信号及びコマンド信号が伝送される伝送路、即ちバス配線であるアドレス／コマンド信号線７１０が構成されている。なお、アドレス／コマンド信号線７１０を構成する配線の数は８つに限定するものではない。アドレス／コマンド信号線７１０を構成する配線の数は、メモリコントローラ６１０の送信端子の数、即ちメモリデバイス６１１及びメモリデバイス６１２のそれぞれの受信端子の数に対応させればよい。

信号線５１１及び信号線５１２は、Ｔ分岐構造の配線である。１つの信号線５１１は、メモリコントローラ６１０からメモリデバイス６１１，６１２へ、同じ情報を示す信号を伝送するための配線である。同様に、１つの信号線５１２は、メモリコントローラ６１０からメモリデバイス６１１，６１２へ、同じ情報を示す信号を伝送するための配線である。信号線５１１は、第１主配線である主配線５２１と、主配線５２１から分岐する第１分岐配線である分岐配線５３１と、主配線５２１から分岐する第２分岐配線である分岐配線５３２と、を含む。信号線５１２は、第２主配線である主配線５２２と、主配線５２２から分岐する第３分岐配線である分岐配線５３３と、主配線５２２から分岐する第４分岐配線である分岐配線５３４と、を含む。

分岐配線５３１は、Ｚ方向に視て、主配線５２１から、図５のメモリデバイス６１１と重なる位置、即ち図６（ａ）の領域Ｒ６１１と重なる位置までＸ方向に延びている。分岐配線５３２は、Ｚ方向に視て、主配線５２１から、図５のメモリデバイス６１２と重なる位置、即ち図６（ａ）の領域Ｒ６１２と重なる位置までＸ方向に延びている。分岐配線５３３は、Ｚ方向に視て、主配線５２２から、図５のメモリデバイス６１１と重なる位置、即ち図６（ａ）の領域Ｒ６１１と重なる位置までＸ方向に延びている。分岐配線５３４は、Ｚ方向に視て、主配線５２２から、図５のメモリデバイス６１２と重なる位置、即ち図６（ａ）の領域Ｒ６１２と重なる位置までＸ方向に延びている。

主配線５２１は、導体層５０１に配置された、ランド５７５及び第５導体パターンである導体パターン５６５を含む。また、主配線５２１は、貫通ヴィアであるスルーホールに設けられた、第５ヴィア導体であるヴィア導体５５５を含む。ヴィア導体５５５から２つの分岐配線５３１，５３２が分岐する。ランド５７５は、Ｚ方向に視て、図５のメモリコントローラ６１０、即ち図６（ａ）の領域Ｒ６１０と重なる位置に配置されている。ランド５７５には、図５に示す端子６５１が接合される。ヴィア導体５５５は、図５に示すメモリデバイス６１１とメモリデバイス６１２とのＸ方向の間、即ち図６（ａ）に示す領域Ｒ６１１と領域Ｒ６１２とのＸ方向の間に配置されている。導体パターン５６５は、Ｚ方向に視て、ヴィア導体５５５からランド５７５までＹ方向に延びて形成されている。ランド５７５とヴィア導体５５５とは、導体パターン５６５で電気的に接続されている。

分岐配線５３１は、導体層５０３に配置された第１導体パターンである導体パターン５４１と、貫通ヴィアであるスルーホールに設けられた第１ヴィア導体であるヴィア導体５５１と、を含む。また、分岐配線５３１は、導体層５０１に配置された導体パターン５６１及びランド５７１を含む。ランド５７１は、Ｚ方向に視て、図５のメモリデバイス６１１、即ち図６（ａ）の領域Ｒ６１１と重なる位置に配置されている。ランド５７１には、図５に示す端子６６１が接合される。ヴィア導体５５１は、Ｚ方向に視て、図５のメモリデバイス６１１、即ち図６（ａ）の領域Ｒ６１１と重なる位置に配置されている。導体パターン５４１は、ヴィア導体５５５から分岐して、ヴィア導体５５１まで延びて形成されている。ヴィア導体５５５とヴィア導体５５１とは、導体パターン５４１で電気的に接続されている。ヴィア導体５５１とランド５７１とは、導体パターン５６１で電気的に接続されている。

分岐配線５３２は、導体層５０３に配置された第２導体パターンである導体パターン５４２と、貫通ヴィアであるスルーホールに設けられた第２ヴィア導体であるヴィア導体５５２と、を含む。また、分岐配線５３２は、導体層５０１に配置された導体パターン５６２及びランド５７２を含む。ランド５７２は、Ｚ方向に視て、図５のメモリデバイス６１２、即ち図６（ａ）の領域Ｒ６１２と重なる位置に配置されている。ランド５７２には、図５に示す端子６６２が接合される。ヴィア導体５５２は、Ｚ方向に視て、図５のメモリデバイス６１２、即ち図６（ａ）の領域Ｒ６１２と重なる位置に配置されている。導体パターン５４２は、ヴィア導体５５５から分岐して、ヴィア導体５５２まで延びて形成されている。ヴィア導体５５５とヴィア導体５５２とは、導体パターン５４２で電気的に接続されている。ヴィア導体５５２とランド５７２とは、導体パターン５６２で電気的に接続されている。

主配線５２２は、導体層５０１に配置された、ランド５７６及び第６導体パターンである導体パターン５６６を含む。また、主配線５２２は、貫通ヴィアであるスルーホールに設けられた、第６ヴィア導体であるヴィア導体５５６を含む。ヴィア導体５５６から２つの分岐配線５３３，５３４が分岐する。ランド５７６は、Ｚ方向に視て、図５のメモリコントローラ６１０、即ち図６（ａ）の領域Ｒ６１０と重なる位置に配置されている。ランド５７６には、図５に示す端子６５２が接合される。ヴィア導体５５６は、図５に示すメモリデバイス６１１とメモリデバイス６１２とのＸ方向の間、即ち図６（ａ）に示す領域Ｒ６１１と領域Ｒ６１２とのＸ方向の間に配置されている。導体パターン５６６は、Ｚ方向に視て、ヴィア導体５５６からランド５７６までＹ方向に延びて形成されている。ランド５７６とヴィア導体５５６とは、導体パターン５６６で電気的に接続されている。

分岐配線５３３は、導体層５０４に配置された第３導体パターンである導体パターン５４３と、貫通ヴィアであるスルーホールに設けられた第３ヴィア導体であるヴィア導体５５３と、を含む。また、分岐配線５３３は、導体層５０１に配置された導体パターン５６３及びランド５７３を含む。ランド５７３は、Ｚ方向に視て、図５のメモリデバイス６１１、即ち図６（ａ）の領域Ｒ６１１と重なる位置に配置されている。ランド５７３には、図５に示す端子６６３が接合される。ヴィア導体５５３は、Ｚ方向に視て、図５のメモリデバイス６１１、即ち図６（ａ）の領域Ｒ６１１と重なる位置に配置されている。導体パターン５４３は、ヴィア導体５５６から分岐して、ヴィア導体５５３まで延びて形成されている。ヴィア導体５５６とヴィア導体５５３とは、導体パターン５４３で電気的に接続されている。ヴィア導体５５３とランド５７３とは、導体パターン５６３で電気的に接続されている。

分岐配線５３４は、導体層５０４に配置された第４導体パターンである導体パターン５４４と、貫通ヴィアであるスルーホールに設けられた第４ヴィア導体であるヴィア導体５５４と、を含む。また、分岐配線５３４は、導体層５０１に配置された導体パターン５６４及びランド５７４を含む。ランド５７４は、Ｚ方向に視て、図５のメモリデバイス６１２、即ち図６（ａ）の領域Ｒ６１２と重なる位置に配置されている。ランド５７４には、図５に示す端子６６４が接合される。ヴィア導体５５４は、Ｚ方向に視て、図５のメモリデバイス６１２、即ち図６（ａ）の領域Ｒ６１２と重なる位置に配置されている。導体パターン５４４は、ヴィア導体５５６から分岐して、ヴィア導体５５４まで延びて形成されている。ヴィア導体５５６とヴィア導体５５４とは、導体パターン５４４で電気的に接続されている。ヴィア導体５５４とランド５７４とは、導体パターン５６４で電気的に接続されている。

以上の構成により、主配線５２１の始端は、ランド５７５であり、終端は、ヴィア導体５５５である。また、主配線５２２の始端は、ランド５７６であり、終端は、ヴィア導体５５６である。分岐配線５３１の始端は、導体パターン５４１においてヴィア導体５５５に接続される端であり、終端は、ランド５７１である。分岐配線５３２の始端は、導体パターン５４２においてヴィア導体５５５に接続される端であり、終端は、ランド５７２である。分岐配線５３３の始端は、導体パターン５４３においてヴィア導体５５６に接続される端であり、終端は、ランド５７３である。分岐配線５３４の始端は、導体パターン５４４においてヴィア導体５５６に接続される端であり、終端は、ランド５７４である。ヴィア導体５５５で分岐する分岐配線５３１，５３２の導体パターン５４１，５４２の配線幅は、主配線５２１の導体パターン５６５の配線幅よりも狭い。同様に、ヴィア導体５５６で分岐する分岐配線５３３，５３４の導体パターン５４３，５４４の配線幅は、主配線５２２の導体パターン５６６の配線幅よりも狭い。

第１実施形態では、アドレス／コマンド信号線７１０を構成する複数の信号線が、複数の信号線５１１と、複数の信号線５１２とに分けられている。そして、信号線５１１の導体パターン５４１，５４２と、信号線５１２の導体パターン５４３，５４４とが異なる導体層に配置されているので、Ｚ方向から視た平面視で、アドレス／コマンド信号線７１０が占有する面積を狭くすることができる。よって、プリント配線板５００を小型化することができ、これにより制御モジュール２００を小型化することができる。

図６（ｂ）は、図６（ａ）に示す分岐配線５３１，５３２，５３３，５３４の平面図である。Ｚ方向に視て、４つの分岐配線５３１及び４つの分岐配線５３２を包含する最小の大きさの矩形の領域、即ち第１矩形領域を、Ｒ１とする。Ｚ方向に視て、４つの分岐配線５３３及び４つの分岐配線５３４を包含する最小の大きさの矩形の領域、即ち第２矩形領域を、Ｒ２とする。第１実施形態では、図６（ｂ）に示すように、Ｚ方向に視て、領域Ｒ１と領域Ｒ２とが部分的に重なっている。これにより、アドレス／コマンド信号線７１０が占める面積を更に削減することができる。よって、プリント配線板５００を効果的に小型化することができ、これにより制御モジュール２００を効果的に小型化することができる。なお、領域Ｒ１と領域Ｒ２とが部分的に重なっている領域を領域Ｒ１２とする。

ここで、Ｘ方向を行方向、Ｙ方向を列方向とする。領域Ｒ１のＹ方向の距離Ｄ１Ｙに対する、領域Ｒ１と領域Ｒ２がＹ方向に重なっている部分の距離Ｄ１２Ｙの割合は５０％以上であることが好ましい。より好ましくは８０％以上であり、さらに好ましくは９０％以上である。分岐配線の本数で考えると、領域Ｒ１と領域Ｒ２とは、１本分の配線幅と２本の配線間隔との和の分だけ重なっていないことが好ましい。領域Ｒ１のＸ方向の距離Ｄ１Ｘに対する、領域Ｒ１と領域Ｒ２がＸ方向に重なっている部分の距離Ｄ１２Ｘの割合は、メモリデバイスの端子位置にもよるが５０％以上であることが好ましい。より好ましくは７５％以上である。領域Ｒ１の面積Ｓ１（＝Ｄ１Ｘ×Ｄ１Ｙ）および領域Ｒ２の面積Ｓ２の各々に対する領域Ｒ１２の面積Ｓ１２（＝Ｄ１２Ｘ×Ｄ１２Ｙ）の割合は２５％以上であることが好ましい。より好ましくは５０％以上であり、さらに好ましくは７０％以上である。

ヴィア導体５５１，５５２，５５３，５５４，５５５，５５６は、図３に図示したヴィア導体５６０と同様の構成であり、スルーホール、即ち貫通ヴィアに形成されている。ヴィア導体５５１，５５２，５５３，５５４，５５５，５５６は、それぞれ４つある。４つのヴィア導体５５１、４つのヴィア導体５５２、４つのヴィア導体５５３、４つのヴィア導体５５４、４つのヴィア導体５５５、及び４つのヴィア導体５５６は、各々、２行及び２列、即ち複数行及び複数列に配置されている。４つのヴィア導体５５１の一部は、格子状に配置された４つのランド５７１の間に配置されている。４つのヴィア導体５５２の一部は、格子状に配置された４つのランド５７２の間に配置されている。４つのヴィア導体５５３の一部は、格子状に配置された４つのランド５７３の間に配置されている。４つのヴィア導体５５４の一部は、格子状に配置された４つのランド５７４の間に配置されている。４つのヴィア導体５５１、４つのヴィア導体５５２、４つのヴィア導体５５３、４つのヴィア導体５５４、４つのヴィア導体５５５、４つのヴィア導体５５６の配置は、互いに相似している。

４つの導体パターン５４１は、４つのヴィア導体５５３のいずれにもショートしないように、Ｚ方向に視て、４つのヴィア導体５５３の間、又は４つのヴィア導体５５３の外側を通過するように配置されている。

４つの導体パターン５４２は、４つのヴィア導体５５６のいずれにもショートしないように、Ｚ方向に視て、４つのヴィア導体５５６の間、又は４つのヴィア導体５５６の外側を通過するように配置されている。

４つの導体パターン５４３は、４つのヴィア導体５５５のいずれにもショートしないように、Ｚ方向に視て、４つのヴィア導体５５５の間、又は４つのヴィア導体５５５の外側を通過するように配置されている。

４つの導体パターン５４４は、４つのヴィア導体５５２のいずれにもショートしないように、Ｚ方向に視て、４つのヴィア導体５５２の間、又は４つのヴィア導体５５２の外側を通過するように配置されている。

第１実施形態では、１つの信号線５１１に着目した場合、その信号線５１１に含まれる分岐配線５３１と分岐配線５３２との長さを等しくしている。また、１つの信号線５１２に着目した場合、その信号線５１２に含まれる分岐配線５３３と分岐配線５３４の長さを等しくしている。ここで、分岐配線５３１と分岐配線５３２の長さが等しいとは、分岐配線５３１の長さと分岐配線５３２の長さの差分が、所定値以下の場合をいう。同様に、分岐配線５３３と分岐配線５３４の長さが等しいとは、分岐配線５３３の長さと分岐配線５３４の長さの差分が、所定値以下の場合をいう。所定値は、１．６ｍｍであるのが好ましい。

ここで、図６（ａ）において一点鎖線で示す直線７００は、メモリデバイス６１１とメモリデバイス６１２に対して等距離にあるＹ方向に延びる仮想直線である。分岐配線５３３，５３４は、分岐配線５３１，５３２を、直線７００に対して反転した形状である。

第１実施形態では、複数のヴィア導体５５１、複数のヴィア導体５５３、複数のヴィア導体５５５、複数のヴィア導体５５６、複数のヴィア導体５５２、複数のヴィア導体５５４の順にＸ方向に配列されている。複数のヴィア導体５５１の中心を通るＹ方向に延びる仮想直線を、直線７０１とする。複数のヴィア導体５５２の中心を通るＹ方向に延びる仮想直線を、直線７０２とする。直線７０１と直線７０２との間の中心を通るＹ方向に延びる仮想直線を、直線７０５とする。直線７０５は、直線７００に対して領域Ｒ６１１の側に位置している。複数のヴィア導体５５５の間を直線７０５が通過するように、複数のヴィア導体５５５が配置されている。このように、複数のヴィア導体５５１と複数のヴィア導体５５２のＸ方向の中心部分に複数のヴィア導体５５５が配置されている。これにより、導体パターン５４１又は導体パターン５４２を蛇行させなくても、分岐配線５３１と分岐配線５３２の長さを等しくすることができる。

分岐配線５３３，５３４は、分岐配線５３１，５３２を直線７００に対して反転して配置した構造である。このため、導体パターン５４３又は導体パターン５４４を蛇行させなくても、分岐配線５３３の長さと分岐配線５３４の長さとを等しくすることができる。これにより、メモリデバイス６１１，６１２にて受信されるアドレス信号及びコマンド信号を高品質に保つことができる。

図７は、比較例のプリント配線板５００Ｘのアドレス／コマンド信号線７１０Ｘを模式的に示す平面図である。図７には、プリント配線板５００Ｘの６つの導体層のうち、表層である導体層５０１Ｘと、内層である導体層５０４Ｘの配線を模式的に図示している。図７において、導体層５０１Ｘに配置された導体パターンを太い実線で図示し、導体層５０４Ｘに配置された導体パターンを細い破線で図示している。また、図７において、メモリコントローラが実装される領域をＲ６１０、２つのメモリデバイスが実装されるそれぞれの領域をＲ６１１，Ｒ６１２とする。

アドレス／コマンド信号線７１０Ｘは、４つの信号線５１１Ｘと、４つの信号線５１２Ｘとを含んでいる。信号線５１１Ｘ，５１２Ｘは、Ｔ分岐構造の配線である。信号線５１１Ｘは、主配線５２１Ｘと、主配線５２１Ｘから分岐する分岐配線５３１Ｘ，５３２Ｘと、を含む。信号線５１２Ｘは、主配線５２２Ｘと、主配線５２２Ｘから分岐する分岐配線５３３Ｘ，５３４Ｘと、を含む。

主配線５２１Ｘは、導体層５０１Ｘに配置された、ランド５７５Ｘ及び導体パターン５６５Ｘを含む。また、主配線５２１Ｘは、貫通ヴィアであるスルーホールに設けられたヴィア導体５５５Ｘを含む。ランド５７５Ｘとヴィア導体５５５Ｘとは、導体パターン５６５Ｘで電気的に接続されている。

分岐配線５３１Ｘは、導体層５０４Ｘに配置された導体パターン５４１Ｘと、貫通ヴィアであるスルーホールに設けられたヴィア導体５５１Ｘと、を含む。また、分岐配線５３１Ｘは、導体層５０１Ｘに配置された導体パターン５６１Ｘ及びランド５７１Ｘを含む。ヴィア導体５５５Ｘとヴィア導体５５１Ｘとは、導体パターン５４１Ｘで電気的に接続されている。ヴィア導体５５１Ｘとランド５７１Ｘとは、導体パターン５６１Ｘで電気的に接続されている。

分岐配線５３２Ｘは、導体層５０４Ｘに配置された導体パターン５４２Ｘと、貫通ヴィアであるスルーホールに設けられたヴィア導体５５２Ｘと、を含む。また、分岐配線５３２Ｘは、導体層５０１Ｘに配置された導体パターン５６２Ｘ及びランド５７２Ｘを含む。ヴィア導体５５５Ｘとヴィア導体５５２Ｘとは、導体パターン５４２Ｘで電気的に接続されている。ヴィア導体５５２Ｘとランド５７２Ｘとは、導体パターン５６２Ｘで電気的に接続されている。

主配線５２２Ｘは、導体層５０１Ｘに配置された、ランド５７６Ｘ及び導体パターン５６６Ｘを含む。また、主配線５２２Ｘは、貫通ヴィアであるスルーホールに設けられたヴィア導体５５６Ｘを含む。ランド５７６Ｘとヴィア導体５５６Ｘとは、導体パターン５６６Ｘで電気的に接続されている。

分岐配線５３３Ｘは、導体層５０４Ｘに配置された導体パターン５４３Ｘと、貫通ヴィアであるスルーホールに設けられたヴィア導体５５３Ｘと、を含む。また、分岐配線５３３Ｘは、導体層５０１Ｘに配置された導体パターン５６３Ｘ及びランド５７３Ｘを含む。ヴィア導体５５６Ｘとヴィア導体５５３Ｘとは、導体パターン５４３Ｘで電気的に接続されている。ヴィア導体５５３Ｘとランド５７３Ｘとは、導体パターン５６３Ｘで電気的に接続されている。

分岐配線５３４Ｘは、導体層５０４Ｘに配置された導体パターン５４４Ｘと、貫通ヴィアであるスルーホールに設けられたヴィア導体５５４Ｘと、を含む。また、分岐配線５３４Ｘは、導体層５０１Ｘに配置された導体パターン５６４Ｘ及びランド５７４Ｘを含む。ヴィア導体５５６Ｘとヴィア導体５５４Ｘとは、導体パターン５４４Ｘで電気的に接続されている。ヴィア導体５５４Ｘとランド５７４Ｘとは、導体パターン５６４Ｘで電気的に接続されている。

このように、図７の比較例では、導体パターン５４１Ｘ、５４２Ｘ，５４３Ｘ，５４４Ｘが全て同じ導体層５０４Ｘに配置されている。よって、４つの導体パターン５４１Ｘと４つの導体パターン５４３Ｘとが、互いに干渉しないようにＹ方向に互いに間隔をあけて配置されている必要がある。同様に、４つの導体パターン５４２Ｘと４つの導体パターン５４４Ｘとが、互いに干渉しないようにＹ方向に互いに間隔をあけて配置されている必要がある。そして、４つのヴィア導体５５１Ｘ、４つのヴィア導体５５２Ｘ、４つのヴィア導体５５３Ｘ、４つのヴィア導体５５４Ｘ、４つのヴィア導体５５５Ｘ、４つのヴィア導体５５６Ｘは、それぞれＹ方向に１列、即ち４行１列に配置されている。このため、Ｚ方向に視て、アドレス／コマンド信号線７１０Ｘの分岐配線５３１Ｘ，５３２Ｘ，５３３Ｘ，５３４Ｘの占有面積が広い。

占有面積を狭くするために、配線同士の間隔を狭くすることも考えられる。しかし、配線同士を、所定間隔よりも狭くすると配線間の電磁結合によってクロストークノイズが発生する。クロストークノイズは、波形の乱れの原因となり、メモリインタフェースの誤動作の要因となる。

これに対して、第１実施形態では、図６（ａ）に示すように、分岐配線５３１，５３２の導体パターン５４１，５４２と、分岐配線５３３，５３４の導体パターン５４３，５４４とが、互いに異なる導体層に配置されている。第１実施形態によれば、配線間のクロストークノイズが抑制されるように配線同士の間隔を所定間隔以上に広げても、Ｚ方向に視て、分岐配線５３１，５３２，５３３，５３４の占有面積を狭くすることができる。

（実施例１）
図８（ａ）は、実施例１のアドレス／コマンド信号線の平面図である。図８（ａ）は、ＣＡＤの配線図である。図８（ａ）に示す実施例１のアドレス／コマンド信号線７１０は、図６（ａ）に示す第１実施形態のアドレス／コマンド信号線７１０に対応するが、配線数は１６とし、１６ビットの信号を伝送可能とした。

メモリコントローラ及び２つのメモリデバイスは、ＢＧＡである。メモリコントローラ、及び２つのメモリデバイスにおいて、端子のピッチは、０．８ｍｍである。

実施例１のプリント配線板は、上記第１実施形態と同様、図３に示すように６層基板とした。プリント配線板の層構成を表１に示す。

導体層５０１に設けられた配線である導体パターン５６５，５６６の配線幅は２５０μｍである。導体層５０１に設けられた配線同士の最小間隔は、５５０μｍである。導体層５０３と導体層５０４に設けられた配線である導体パターン５４１～５４４の配線幅は１２５μｍである。導体層５０３と導体層５０４に設けられた配線同士の最小間隔は１７５μｍである。

ヴィア導体のランド径は、図３に示す表層である導体層５０１と導体層５０６において、５００μｍであり、図３に示す内層である導体層５０２～５０５において、５５０μｍである。ヴィア導体同士の最小間隔は０．８ｍｍである。導体層５０３と導体層５０４では、２つのヴィア導体の間に１つの配線を通すことができる。

図８（ａ）に示すアドレス／コマンド信号線７１０の占有面積を算出した。ここで、簡略化のため、Ｚ方向から視た平面視で、アドレス／コマンド信号線７１０を２つの矩形状のブロックＢ１，Ｂ２で近似した。ブロックＢ１，Ｂ２を一点鎖線で示す。

ブロックＢ２は、８つの分岐配線５３１，５３２及び８つの分岐配線５３３，５３４を含む最小の矩形の領域とした。ブロックＢ１は、８つの主配線５２１及び８つの主配線５２２のうちブロックＢ１と重ならない部分を含む最小の矩形領域とした。

ブロックＢ１，Ｂ２のそれぞれの面積を算出し、２つのブロックＢ１，Ｂ２の面積を合計して、アドレス／コマンド信号線７１０の占有面積とした。なお、各ブロックＢ１，Ｂ２における縦と横の長さを、配線の中心、端子の中心、ヴィアの中心を端点として測定した。ブロックＢ１は、Ｘ方向の最外側に位置する配線と重なるが、図８（ａ）では、説明のため、Ｘ方向の最外側に位置する配線と重らないようにずらして図示している。

ブロックＢ１は、縦１７．５ｍｍ、横１２．０ｍｍであった。ブロックＢ１の面積は２１０．００ｍｍ^２であった。ブロックＢ２は、縦５．２ｍｍ、横２５．６ｍｍであった。ブロックＢ２の面積は１３３．１３ｍｍ^２であった。これより、実施例１のアドレス／コマンド信号線７１０の占有面積は、３４３．１２ｍｍ^２であった。

また、図８（ａ）において、８つの分岐配線５３１及び８つの分岐配線５３２を包含する第１矩形領域である領域Ｒ１を二点鎖線で示す。領域Ｒ１は縦４．９ｍｍ、横２１．２ｍｍであった。領域Ｒ１の面積は１０３．８８ｍｍ^２であった。また、８つの分岐配線５３３及び８つの分岐配線５３４を包含する第２矩形領域である領域Ｒ２を二点鎖線で示す。領域Ｒ２は、縦４．９ｍｍ、横２１．２ｍｍであった。領域Ｒ２の面積は１０３．８８ｍｍ^２であった。すなわち領域Ｒ１と領域Ｒ２の面積は同じである。

領域Ｒ１と領域Ｒ２は、図８（ａ）の紙面縦方向であるＹ方向において、１本の配線の配線幅１２５μｍと２本の配線間隔１７５μｍの和である０．３ｍｍずれて配置されており、４．６ｍｍが重なっている。領域Ｒ１のＹ方向の距離に対する、領域Ｒ１と領域Ｒ２がＹ方向に重なっている部分の距離の割合は９４．３％であった。

領域Ｒ１と領域Ｒ２は、図８（ａ）の紙面横方向であるＸ方向において、メモリデバイスの端子群の距離である４．４ｍｍずれて配置されており、１６．８ｍｍが重なっている。領域Ｒ１のＸ方向の距離に対し、領域Ｒ１と領域Ｒ２とがＸ方向に重なっている部分の距離の割合は７９．２％であった。領域Ｒ１と領域Ｒ２とが部分的に重なっている領域Ｒ１２の面積は、７７．２８ｍｍ^２であった。領域Ｒ１および領域Ｒ２の各々の面積に対する領域Ｒ１２の面積の割合は、７４．３％であった。

図８（ｂ）は、比較例１のアドレス／コマンド信号線の平面図である。図８（ｂ）に示す比較例１のアドレス／コマンド信号線７１０Ｘは、図７に示す比較例のアドレス／コマンド信号線７１０Ｘに対応するが、配線数は１６とした。なお、ブロックＢ１は、Ｘ方向の最外側に位置する配線と重なるが、図８（ｂ）では、説明のため、Ｘ方向の最外側の配線と重ならないようにずらして図示している。

実施例１と同様の方法で、アドレス／コマンド信号線７１０Ｘの面積を算出した。ブロックＢ１は、縦１８．５ｍｍ、横１２．０ｍｍであった。ブロックＢ１の面積は２２２．００ｍｍ^２であった。ブロックＢ２は、縦７．９ｍｍ、横２４．８ｍｍであった。ブロックＢ２の面積は、１９５．９２ｍｍ^２であった。これより、比較例１のアドレス／コマンド信号線７１０Ｘの占有面積は、４１７．９２ｍｍ^２であった。

以上の計算結果より、実施例１では、比較例１に対して、７４．８０ｍｍ^２、即ち約１８％の面積を削減することができた。また、ブロックＢ２の面積についても、実施例１では比較例１よりも削減することができた。

（実施例２）
次に、信号の波形のシミュレーションを、波形シミュレータを用いて行った。シミュレータは、メンター・グラフィックス社製のＨｙｐｅｒＬｙｎｘを用いた。アドレス信号を６００ＭＨｚの擬似ランダム信号とした。アドレス信号の伝送速度を１２００Ｍｂｐｓとした。

図９は、実施例２におけるシミュレーションに用いたモデルを示す模式図である。導体パターン５６５，５６６の配線長を２２．８ｍｍとした。導体パターン５４１，５４３の配線長を１１．１ｍｍとした。導体パターン５６１，５６３の配線長を０．６ｍｍとした。導体パターン５４２，５４４の配線長を１１．１ｍｍとした。導体パターン５６２，５６４の配線長を０．６ｍｍとした。

メモリデバイスのアドレス／コマンド回路の入力部に受信される信号の波形を観測した結果を示すグラフを図１０（ａ）及び図１０（ｂ）に示す。電源電圧は、１２００ｍＶとした。図１０（ａ）には、１つの主配線から分岐する２つの分岐配線の長さが等しい場合の波形を図示した。図１０（ｂ）には、１つの主配線から分岐する２つの分岐配線の長さの差分を１ｍｍとした場合の波形を図示した。メモリデバイスにおけるアドレス／コマンド回路への入力電圧の上限の閾値は、７００ｍＶ、下限の閾値は５００ｍＶである。図１０（ａ）に示した波形から、信号は、論理０のＬｏｗレベルから論理１のＨｉｇｈレベルへ遷移した後、次にＨｉｇｈレベルからＬｏｗレベルへ遷移するまでの間に、閾値電圧を跨いでいない。

図１０（ｂ）に示した波形は、図１０（ａ）に示した波形に対して乱れていることが確認できる。しかし、信号は、論理０のＬｏｗレベルから論理１のＨｉｇｈレベルへ遷移した後、次にＨｉｇｈレベルからＬｏｗレベルへ遷移するまでの間に、閾値電圧を跨いでいない。

このように、分岐配線５３１，５３３の長さと分岐配線５３２，５３４の長さとを等しくすることにより、各メモリデバイスにて受信される信号を高品質に保つことができる。

ここで、上述したように、分岐配線５３１の長さと分岐配線５３２との長さとが等しいとは、分岐配線５３１の長さと分岐配線５３２の長さとの差分が、所定値以下の場合をいう。同様に、分岐配線５３３の長さと分岐配線５３４の長さが等しいとは、分岐配線５３３の長さと分岐配線５３４の長さとの差分が、所定値以下の場合をいう。所定値は、１．６ｍｍが好ましい。各分岐配線の配線長は、１１．１ｍｍ＋０．６ｍｍで１１．７ｍｍとなる。よって、１つの主配線から分岐する２つの分岐配線の合計の配線長を２３．４ｍｍとした場合、２つの分岐配線の配線長に対する差分の割合は、１．６ｍｍ／２３．４ｍｍから、６．８％となる。したがって、２つの分岐配線の長さが等しいとは、上記の割合が６．８％以下の場合であるともいえる。

［第２実施形態］
図１１（ａ）は、第２実施形態のプリント配線板５００Ａにおけるアドレス／コマンド信号線７１０Ａの平面図である。図１１（ａ）には、第２実施形態のアドレス／コマンド信号線７１０Ａを模式的に図示している。配線構造を説明するために、８ビットの信号分の配線を図示している。図１１（ａ）において、導体層５０１に配置された導体パターンを太い実線で図示し、導体層５０６に配置された導体パターンを太い破線で示している。また、図１１（ａ）において、導体層５０３に配置された導体パターンを細い実線で図示し、導体層５０４に配置された導体パターンを細い破線で図示している。第２実施形態では、導体層５０３が第１導体層、導体層５０４が第２導体層、導体層５０１が第３導体層、導体層５０６が第４導体層である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を用い、説明を省略する。

第２実施形態において、図６（ａ）と異なる部分について、図１１（ａ）を参照しながら説明する。なお、図６（ａ）では、主配線５２１の導体パターン５６５及び主配線５２２の導体パターン５６６は、導体層５０１に配線されている。

第２実施形態では、図１１（ａ）に示すように、アドレス／コマンド信号線７１０Ａは、複数、例えば４つの信号線５１１Ａと、複数、例えば４つの信号線５１２Ａと、を有する。信号線５１１Ａ及び信号線５１２Ａは、Ｔ分岐構造の配線である。信号線５１１Ａが第１信号線であり、信号線５１２Ａが第２信号線である。

信号線５１１Ａは、主配線５２１Ａと、主配線５２１Ａから分岐する分岐配線５３１，５３２と、を有する。信号線５１２Ａは、主配線５２２Ａと、主配線５２２Ａから分岐する分岐配線５３３，５３４と、を有する。主配線５２１Ａが第１主配線であり、主配線５２２Ａが第２主配線である。

分岐配線５３１～５３４は、第１実施形態で説明した通りである。分岐配線５３１は、導体層５０３に配置された導体パターン５４１を含む。分岐配線５３２は、導体層５０３に配置された導体パターン５４２を含む。分岐配線５３３は、導体層５０４に配置された導体パターン５４３を含む。分岐配線５３４は、導体層５０４に配置された導体パターン５４４を含む。

主配線５２１Ａは、ランド５７５Ａ、ヴィア導体５７７Ａ、導体パターン５６５Ａ及びヴィア導体５５５を含む。ランド５７５Ａ及びヴィア導体５７７Ａは、Ｚ方向に視て、領域Ｒ６１０と重なる位置に配置されている。ランド５７５Ａは、導体層５０１に配置されている。ランド５７５Ａには、不図示のメモリコントローラの端子が接合される。ランド５７５Ａは、導体パターンでヴィア導体５７７Ａに接続されている。

導体パターン５６５Ａは、第５導体パターンである。ヴィア導体５５５は、第５ヴィア導体である。導体パターン５６５Ａは、導体層５０６に配置され、ヴィア導体５５５から領域Ｒ６１０と重なる位置まで延びて形成されている。ヴィア導体５７７Ａとヴィア導体５５５とは、導体パターン５６５Ａで接続されている。

主配線５２２Ａは、ランド５７６Ａ、導体パターン５６６Ａ、及びヴィア導体５５６を含む。ランド５７６Ａは、Ｚ方向に視て、領域Ｒ６１０と重なる位置に配置されている。ランド５７６Ａは、導体層５０１に配置されている。ランド５７６Ａには、不図示のメモリコントローラの端子が接合される。

導体パターン５６６Ａは、第６導体パターンである。ヴィア導体５５６は、第６ヴィア導体である。導体パターン５６６Ａは、導体層５０１に配置され、ヴィア導体５５６から領域Ｒ６１０と重なる位置まで延びて形成されている。ランド５７６Ａとヴィア導体５５６とは、導体パターン５６６Ａで接続されている。

導体パターン５６６Ａの一部は、Ｚ方向に視て、導体パターン５６５Ａの一部と重なるように配置されている。この配線構造により、アドレス／コマンド信号線７１０Ａの占有面積を削減することができる。なお、図１１（ａ）では、説明のため、導体パターン５６５Ａと導体パターン５６６Ａとをわずかにずらして図示している。

Ｚ方向に見て、導体パターン５６５Ａにおいて領域Ｒ６１０から延出する直線部分と、導体パターン５６６Ａにおいて領域Ｒ６１０から延出する直線部分とが重なり合うように、導体パターン５６５Ａ，５６６Ａが配線されるのが好ましい。これにより、アドレス／コマンド信号線７１０Ａの占有面積を効果的に削減することができる。

（実施例３）
図１１（ｂ）は、実施例３のアドレス／コマンド信号線の平面図である。図１１（ｂ）は、ＣＡＤの配線図である。実施例３では、１６ビットの信号分の配線の接続をＣＡＤ設計によって確認した。占有面積の算出には、図１１（ｂ）のＣＡＤの配線図を使用した。

メモリコントローラ及び２つのメモリデバイスは、ＢＧＡである。メモリコントローラ、及び２つのメモリデバイスの端子のピッチは０．８ｍｍである。

実施例３のプリント配線板５００Ａは、図３及び表１に示すような６層基板とした。導体層５０１に設けられた配線である導体パターン５６６Ａの配線幅は２５０μｍである。導体層５０１に設けられた配線同士の最小間隔は、５５０μｍである。導体層５０２には、グラウンドプレーンもしくは電源配線が配置されている。導体層５０３と導体層５０４に設けられた配線である導体パターン５４１～５４４の配線幅は１２５μｍである。導体層５０３と導体層５０４に設けられた配線同士の最小間隔は１７５μｍである。導体層５０５には、電源配線もしくはグラウンドプレーンが配置されている。導体層５０６に設けられた導体パターン５６５Ａの配線幅は２５０μｍである。導体層５０６に設けられた配線同士の最小間隔は、５５０μｍである。

ヴィア導体のランド径は、表層である導体層５０１と導体層５０６において、５００μｍであり、内層である導体層５０２～５０５において、５５０μｍである。ヴィア導体同士の最小間隔は０．８ｍｍである。導体層５０３と導体層５０４では、２つのヴィア導体の間に１本の配線を設けることができる。

図１１（ｂ）に示すアドレス／コマンド信号線７１０Ａの占有面積を算出した。面積算出を単純化するために、Ｚ方向からの平面視で、アドレス／コマンド信号線７１０Ａを２つの矩形状のブロックＢ１、Ｂ２で近似した。図１１（ｂ）中に、ブロックＢ１、Ｂ２を１点鎖線で示す。

ブロックＢ２は、８つの分岐配線５３１、８つの分岐配線５３２、８つの分岐配線５３３及び８つの分岐配線５３４を含む最小の矩形の領域とした。ブロックＢ１は、８つの主配線５２１Ａ及び８つの主配線５２２ＡのうちブロックＢ２と重ならない部分を含む最小の矩形領域とした。

ブロックＢ１、Ｂ２のそれぞれの面積を算出し、２つのブロックＢ１とＢ２の面積を合計して、アドレス／コマンド信号線７１０Ａの占有面積とした。なお、各ブロックＢ１、Ｂ２における縦と横の長さを、配線の中心、端子の中心、ヴィア導体の中心を、端点として測定した。

ブロックＢ１は、縦１８．３ｍｍ、横９．４ｍｍであった。ブロックＢ１の面積は１７２．０２ｍｍ^２であった。ブロックＢ２は、縦５．２ｍｍ、横２２．４ｍｍであった。ブロックＢ２の面積は、１１６．４８ｍｍ^２であった。これより、実施例３のアドレス／コマンド信号線７１０Ａの占有面積は、２８８．５０ｍｍ^２であった。

以上の計算結果より、実施例３では、比較例１に対して、１２９．４２ｍｍ^２、即ち約３１％の面積を削減することができた。

実施例３は、実施例１に対して、ブロックＢ２の占有面積を削減できる。この理由は、ブロックＢ１の幅を、実施例１の１２．０ｍｍから実施例３の９．４ｍｍへと削減ことにより、２つのメモリデバイスの間隔を狭くできたためである。実施例１と実施例３とでブロックＢ２の幅を比較すると、実施例１の２５．６ｍｍから実施例３の２２．４ｍｍへと狭くすることができる。

このように、実施例３では、ブロックＢ１の面積を削減するために、主配線５２１Ａと主配線５２２Ａが２つの導体層に分けて配置され、Ｚ方向に視て互いの一部が重ね合わせて配置されている。主配線のバス幅が削減されるため、２つのメモリデバイスの間隔を狭めることができる。その結果、２つのメモリデバイスを接続する分岐配線を短くできることができ、ブロックＢ２の占有面積を削減することができる。よって、プリント配線板５００Ａを効果的に小型化することができる。これにより、プリント配線板５００Ａを有する制御モジュールを効果的に小型化することができる。

なお、本発明は、以上説明した実施形態に限定されるものではなく、本発明の技術的思想内で多くの変形が可能である。また、実施形態に記載された効果は、本発明から生じる最も好適な効果を列挙したに過ぎず、本発明による効果は、実施形態に記載されたものに限定されない。

例えば、上述の実施形態では、図６（ａ）又は図１１（ａ）の領域Ｒ６１０に、図５のメモリコントローラ６１０が実装される場合について説明したが、これに限定するものではない。メモリコントローラ６１０が、プリント配線板５００又は５００Ａとは別のプリント配線板に実装される場合であってもよい。この場合、領域Ｒ６１０には、メモリコントローラ６１０にケーブル等で接続されるコネクタが実装される場合であってもよい。

また、上述の実施形態のプリント配線板５００，５００Ａでは、導体層が６層ある場合について説明したが、これに限定するものではない。第１実施形態のプリント配線板５００では、導体層が３層以上あればよい。また、第２実施形態のプリント配線板５００Ａでは、導体層が４層以上あればよい。

また、第１実施形態では、導体層５０１が第３導体層、導体層５０３が第１導体層、導体層５０４が第２導体層である場合について説明したが、これに限定するものではない。プリント配線板において、第１～第３導体層は、互いに異なる導体層であればよい。また、第２実施形態では、導体層５０１が第３導体層、導体層５０３が第１導体層、導体層５０４が第２導体層、導体層５０６が第４導体層である場合について説明したが、これに限定するものではない。プリント配線板において、第１～第４導体層は、互いに異なる導体層であればよい。

１００…画像形成装置（電子機器）、１０１…装置本体、１０５…筐体、２００…制御モジュール（プリント回路板）、５００…プリント配線板、５０１…導体層（第３導体層）、５０３…導体層（第１導体層）、５０４…導体層（第２導体層）、５１１…信号線（第１信号線）、５１２…信号線（第２信号線）、５２１…主配線（第１主配線）、５２２…主配線（第２主配線）、５３１…分岐配線（第１分岐配線）、５３２…分岐配線（第２分岐配線）、５３３…分岐配線（第３分岐配線）、５３４…分岐配線（第４分岐配線）、５４１…導体パターン（第１導体パターン）、５４２…導体パターン（第２導体パターン）、５４３…導体パターン（第３導体パターン）、５４４…導体パターン（第４導体パターン）、５５１…ヴィア導体（第１ヴィア導体）、５５２…ヴィア導体（第２ヴィア導体）、５５３…ヴィア導体（第３ヴィア導体）、５５４…ヴィア導体（第４ヴィア導体）、５５５…ヴィア導体（第５ヴィア導体）、５５６…ヴィア導体（第６ヴィア導体）、５６５…導体パターン（第５導体パターン）、５６６…導体パターン（第６導体パターン）、６１０…メモリコントローラ（第３素子）、６１１…メモリデバイス（第１素子）、６１２…メモリデバイス（第２素子）、Ｒ１…領域（第１矩形領域）、Ｒ２…領域（第２矩形領域）、Ｒ６１１…領域（第１実装領域）、Ｒ６１２…領域（第２実装領域）

Claims (19)

1. 第１導体層及び第２導体層を含むプリント配線板と、
   平面視して、前記プリント配線板に所定方向に間隔をあけて実装された第１素子及び第２素子と、を備え、
   前記プリント配線板は、
   前記第１素子及び前記第２素子に伝送される信号の伝送路となる複数の第１信号線及び複数の第２信号線を有し、
   前記複数の第１信号線の各々は、
   第１主配線と、
   前記第１主配線から分岐し、前記平面視して前記第１素子と重なる位置まで延びる第１分岐配線と、
   前記第１主配線から分岐し、前記平面視して前記第２素子と重なる位置まで延びる第２分岐配線と、を含み、
   前記複数の第２信号線の各々は、
   第２主配線と、
   前記第２主配線から分岐し、前記平面視して前記第１素子と重なる位置まで延びる第３分岐配線と、
   前記第２主配線から分岐し、前記平面視して前記第２素子と重なる位置まで延びる第４分岐配線と、を含み、
   前記第１分岐配線は、前記第１導体層に配置され、前記第１主配線から分岐する第１導体パターンを含み、
   前記第２分岐配線は、前記第１導体層に配置され、前記第１主配線から分岐する第２導体パターンを含み、
   前記第３分岐配線は、前記第２導体層に配置され、前記第２主配線から分岐する第３導体パターンを含み、
   前記第４分岐配線は、前記第２導体層に配置され、前記第２主配線から分岐する第４導体パターンを含むことを特徴とするプリント回路板。
2. 前記平面視して、前記複数の第１信号線に含まれる複数の前記第１分岐配線及び複数の前記第２分岐配線を包含する最小の大きさの第１矩形領域と、前記複数の第２信号線に含まれる複数の前記第３分岐配線及び複数の前記第４分岐配線を包含する最小の大きさの第２矩形領域と、が部分的に重なることを特徴とする請求項１に記載のプリント回路板。
3. 前記複数の第１信号線のうちの１つの第１信号線に含まれる前記第１分岐配線と前記第２分岐配線の長さが等しく、前記複数の第２信号線のうちの１つの第２信号線に含まれる前記第３分岐配線と前記第４分岐配線の長さが等しいことを特徴とする請求項１又は２に記載のプリント回路板。
4. 前記第１導体層及び前記第２導体層は、内層であることを特徴とする請求項１乃至３のいずれか１項に記載のプリント回路板。
5. 前記第１分岐配線は、前記平面視して、前記第１素子と重なる位置に配置された第１ヴィア導体を含み、
   前記第２分岐配線は、前記平面視して、前記第２素子と重なる位置に配置された第２ヴィア導体を含み、
   前記第３分岐配線は、前記平面視して、前記第１素子と重なる位置に配置された第３ヴィア導体を含み、
   前記第４分岐配線は、前記平面視して、前記第２素子と重なる位置に配置された第４ヴィア導体を含み、
   前記第１主配線は、前記平面視して、前記第１素子と前記第２素子との間に位置し、前記第１分岐配線及び前記第２分岐配線が分岐する第５ヴィア導体を含み、
   前記第２主配線は、前記平面視して、前記第１素子と前記第２素子との間に位置し、前記第３分岐配線及び前記第４分岐配線が分岐する第６ヴィア導体を含むことを特徴とする請求項１乃至４のいずれか１項に記載のプリント回路板。
6. 前記平面視して、前記複数の第１信号線に含まれる複数の前記第１ヴィア導体、前記複数の第１信号線に含まれる複数の前記第２ヴィア導体、前記複数の第２信号線に含まれる複数の前記第３ヴィア導体、前記複数の第２信号線に含まれる複数の前記第４ヴィア導体、前記複数の第１信号線に含まれる複数の前記第５ヴィア導体、及び前記複数の第２信号線に含まれる複数の前記第６ヴィア導体は、各々、複数列に配置されていることを特徴とする請求項５に記載のプリント回路板。
7. 前記第１ヴィア導体、前記第２ヴィア導体、前記第３ヴィア導体、前記第４ヴィア導体、前記第５ヴィア導体、及び前記第６ヴィア導体は、各々、スルーホールに設けられていることを特徴とする請求項５又は６に記載のプリント回路板。
8. 前記プリント配線板に実装され、前記複数の第１信号線に含まれる複数の前記第１主配線、及び前記複数の第２信号線に含まれる複数の前記第２主配線に接続された第３素子を更に備え、
   前記プリント配線板は、第３導体層を含み、
   前記第１主配線は、前記第３導体層に設けられ、前記平面視して、前記第５ヴィア導体から前記第３素子と重なる位置まで延びる第５導体パターンを含み、
   前記第２主配線は、前記第３導体層に設けられ、前記平面視して、前記第６ヴィア導体から前記第３素子と重なる位置まで延びる第６導体パターンを含むことを特徴とする請求項５乃至７のいずれか１項に記載のプリント回路板。
9. 前記プリント配線板に実装され、前記複数の第１信号線に含まれる複数の前記第１主配線、及び前記複数の第２信号線に含まれる複数の前記第２主配線に接続された第３素子を更に備え、
   前記プリント配線板は、第３導体層及び第４導体層を含み、
   前記第１主配線は、前記第４導体層に設けられ、前記平面視して、前記第５ヴィア導体から前記第３素子と重なる位置まで延びる第５導体パターンを含み、
   前記第２主配線は、前記第３導体層に設けられ、前記平面視して、前記第６ヴィア導体から前記第３素子と重なる位置まで延びる第６導体パターンを含むことを特徴とする請求項５乃至７のいずれか１項に記載のプリント回路板。
10. 前記第１導体パターン及び前記第２導体パターンの配線幅は、前記第５導体パターンの配線幅より狭く、
    前記第３導体パターン及び前記第４導体パターンの配線幅は、前記第６導体パターンの配線幅より狭いことを特徴とする請求項８又は９に記載のプリント回路板。
11. 前記第３導体層は表層であることを特徴とする請求項８乃至１０のいずれか１項に記載のプリント回路板。
12. 前記第１素子と、前記第２素子及び前記第３素子と、は前記第３導体層に設けられていることを特徴とする請求項１１に記載のプリント回路板。
13. 前記第３素子は、メモリコントローラであることを特徴とする請求項８乃至１２のいずれか１項に記載のプリント回路板。
14. 前記第１素子及び前記第２素子の各々は、メモリデバイスであることを特徴とする請求項１乃至１３のいずれか１項に記載のプリント回路板。
15. 前記メモリデバイスは、ＤＤＲ４－ＳＲＤＡＭであることを特徴とする請求項１４に記載のプリント回路板。
16. 第１導体層及び第２導体層を含むプリント配線板であって、
    平面視して所定方向に間隔をあけた第１実装領域及び第２実装領域に、第１素子及び第２素子が実装可能であり、
    前記第１素子及び前記第２素子に伝送される信号の伝送路となる複数の第１信号線及び複数の第２信号線を有し、
    前記複数の第１信号線の各々は、
    第１主配線と、
    前記第１主配線から分岐し、前記平面視して前記第１実装領域と重なる位置まで延びる第１分岐配線と、
    前記第１主配線から分岐し、前記平面視して前記第２実装領域と重なる位置まで延びる第２分岐配線と、を含み、
    前記複数の第２信号線の各々は、
    第２主配線と、
    前記第２主配線から分岐し、前記平面視して前記第１実装領域と重なる位置まで延びる第３分岐配線と、
    前記第２主配線から分岐し、前記平面視して前記第２実装領域と重なる位置まで延びる第４分岐配線と、を含み、
    前記第１分岐配線は、前記第１導体層に配置され、前記第１主配線から分岐する第１導体パターンを含み、
    前記第２分岐配線は、前記第１導体層に配置され、前記第１主配線から分岐する第２導体パターンを含み、
    前記第３分岐配線は、前記第２導体層に配置され、前記第２主配線から分岐する第３導体パターンを含み、
    前記第４分岐配線は、前記第２導体層に配置され、前記第２主配線から分岐する第４導体パターンを含むことを特徴とするプリント配線板。
17. 前記平面視して、前記複数の第１信号線に含まれる複数の前記第１分岐配線及び複数の前記第２分岐配線を包含する最小の大きさの第１矩形領域と、前記複数の第２信号線に含まれる複数の前記第３分岐配線及び複数の前記第４分岐配線を包含する最小の大きさの第２矩形領域と、が部分的に重なることを特徴とする請求項１６に記載のプリント配線板。
18. 筐体と、
    前記筐体の内部に配置された、請求項１乃至１５のいずれか１項に記載のプリント回路板と、
    を備えることを特徴とする電子機器。
19. 筐体と、
    前記筐体の内部に配置された、請求項１乃至１５のいずれか１項に記載のプリント回路板と、
    前記筐体の内部に配置され、シートに画像を形成する装置本体と、
    を備えることを特徴とする画像形成装置。

Images