JP2014103236A - プリント配線板及びプリント回路板 - Google Patents

Abstract

【課題】プリント配線板を大型化しなくても分岐配線の配線長が短くなり、リンギングを抑制することができる、安価なプリント配線板及びプリント回路板を提供する。
【解決手段】主配線１１１は、内層１１４及び内層１１５に配線された内層配線パターン１６１〜１６５と、内層配線パターン１６１〜１６５を一筆書き状に連結する内層間ヴィア導体１６６〜１６９とを有している。また、主配線１１２は、内層１１４及び内層１１５に配線された内層配線パターン１８１〜１８５と、内層配線パターン１８１〜１８５を一筆書き状に連結する内層間ヴィア導体１８６〜１８９とを有している。内層配線パターン１６１〜１６５と内層配線パターン１８１〜１８５とは互いに反対の内層に入れ替わるように配線されている。分岐配線１２１_１〜１２１_４は、内層間ヴィア導体１６６〜１６９から分岐し、分岐配線１２２_１〜１２２_４は、内層間ヴィア導体１８６〜１８９から分岐する。
【選択図】図２

Description

本発明は、複数の受信素子を分岐配線で主配線に電気的に接続するプリント配線板及びプリント回路板に関する。

一般に、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）３メモリなどを用いたメモリシステムは、送信素子としてのメモリコントローラと、複数の受信素子としてのメモリデバイスと、それらが実装され、信号接続配線を含むプリント配線板と、から構成される。

メモリコントローラは、アドレスコマンド信号を送信し、複数のメモリデバイスは、アドレスコマンド信号を受信することで制御され、メモリコントローラと複数のメモリデバイスとの間でデータ信号の送受信が行われる。特に高機能な電子機器では、メモリ容量の確保のため、複数のＤＤＲ３メモリを搭載して使用する場合が多い。

ＤＤＲ３メモリは、信号伝送タイミングを調整する機能を内蔵している。複数のメモリデバイスは、アドレスコマンド信号の高速化が可能なフライバイと呼ばれる一筆書き配線により接続されている（非特許文献１参照）。

図１３は、従来のフライバイ方式による配線構成を示す配線図である。メモリコントローラ２００には、一筆書きの複数の主配線が、終端抵抗を介して終端電位が印加される配線に接続されている。図１３では、複数の主配線のうち２つの主配線１１，１２を図示している。主配線１１には、各分岐点Ｐ１〜Ｐ４で分岐する各分岐配線３１〜３４を介して各メモリデバイス３００_１〜３００_４が接続されている。また、主配線１２には、各分岐点Ｐ５〜Ｐ８で分岐する各分岐配線４１〜４４を介して各メモリデバイス３００_１〜３００_４が接続されている。主配線１１，１２の終端には、終端抵抗４０１，４０２を介して終端電圧が印加される終端配線４０３に接続されている。

図１４は、従来のプリント配線板における配線構造を示す断面図である。図１４（ａ）及び図１４（ｂ）に示すように、ＤＤＲ３メモリのアドレスコマンド配線の主配線１１，１２には、プリント配線板の内層の２層が使用されている。具体的には、主配線１１は、内層１３を使用し、主配線１２は、内層１４を使用している。

メモリデバイス３００_１〜３００_４は、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型の半導体パッケージが用いられている。プリント配線板には、分岐配線３１〜３４，４１〜４４を構成する、主配線１１，１２上に形成されたヴィアと、ＢＧＡ型半導体パッケージの受信端子に接続される実装パッドと、ヴィアと実装パッドとを接続する引き出し配線とが形成されている。

フライバイと呼ばれる一筆書きの主配線１１，１２でも、それぞれのメモリデバイス３００_１〜３００_４への分岐配線３１〜３４，４１〜４４が存在する。分岐配線が長くなるほど、信号の減衰や反射が大きくなり、メモリデバイス３００_１〜３００_４に到達する信号の波形が乱れる原因となる。したがって、分岐配線４１〜４４、特に主配線１２の始端に最も近い分岐点Ｐ５から分岐する分岐配線４１では、分岐配線３１〜３４よりも配線長が長いのでリンギングが大きくなり、信号の入力電圧条件を満足できない場合がある。したがって、信号の入力電圧条件を満足させるためには分岐配線を短くすることが重要となっている。

そこで、主配線に対する分岐配線を短くする方法として、表層の分岐点となる実装パッドの両端にそれぞれヴィアを配置し、内層の主配線を一方のヴィアで表層に引き出し、他方のヴィアで内層に引き戻す配線構造をとる提案がなされている（特許文献１参照）。

特開平８−３２１９０号公報

ＪＥＤＥＣ ｓｔａｎｄａｒｄ Ｎｏ．２１Ｃ ＰＣ３−６４００／ＰＣ３−８５００／ＰＣ３−１２８００ ＤＤＲ３ Ｕｎｂｕｆｆｅｒｅｄ ＳＯ−ＤＩＭＭ Ｒｅｆｅｒｅｎｃｅ Ｄｅｓｉｇｎ Ｓｐｅｃｉｆｉｃａｔｉｏｎ

しかしながら、特許文献１の構成では、内層の主配線をヴィアを介して表層に引き出すと共に、ヴィアを介して内層に引き戻す必要があるため、ヴィア数が１分岐に対して２つ必要となる。

そのため、アドレスコマンド配線等、主配線として多数のバス配線を配線する場合には、更に多数のヴィアを形成する必要があり、プリント配線板が大型化するという問題があった。

また、プリント配線板の大型化を避けるためにヴィアを更に小径にすることも考えられるが、微細なヴィアを多数形成する必要があるため、安価なプリント配線板を実現するのが困難であった。

そこで、本発明は、プリント配線板を大型化しなくても分岐配線の配線長が短くなり、リンギングを抑制することができる、安価なプリント配線板及びプリント回路板を提供することを目的とするものである。

本発明は、第１表層と、前記第１表層とは反対側の第２表層と、前記第１表層と前記第２表層との間に配置された第１内層及び第２内層と、が絶縁層を介して積層されて構成されたプリント配線板において、始端が送信素子に接続され、終端が終端抵抗に接続される第１の主配線及び第２の主配線と、前記第１の主配線の互いに異なる分岐点から分岐して、複数の受信素子のうち対応する受信素子の第１の受信端子にそれぞれ接続される複数の第１の分岐配線と、前記第２の主配線の互いに異なる分岐点から分岐して、前記複数の受信素子のうち対応する受信素子の第２の受信端子にそれぞれ接続される複数の第２の分岐配線と、を備え、前記第１の主配線は、前記第１の主配線の始端から前記第１の主配線の終端に向かって前記第１内層と前記第２内層との間で入れ替わるように前記第１内層及び前記第２内層に配線された複数の第１の内層配線パターンと、前記複数の第１の内層配線パターンを一筆書き状に連結する第１の内層間ヴィア導体と、を有し、前記第２の主配線は、前記第２の主配線の始端から前記第２の主配線の終端に向かって前記第１内層と前記第２内層との間で前記第１の内層配線パターンが配線された内層とは反対の内層に入れ替わるように前記第１内層及び前記第２内層に配線された複数の第２の内層配線パターンと、前記複数の第２の内層配線パターンを一筆書き状に連結する第２の内層間ヴィア導体と、を有し、前記複数の第１の分岐配線のうち、少なくとも前記第１の主配線の始端に最も近い分岐点から分岐する第１の分岐配線が、前記第１の内層間ヴィア導体に接続され、前記複数の第２の分岐配線のうち、少なくとも前記第２の主配線の始端に最も近い分岐点から分岐する第２の分岐配線が、前記第２の内層間ヴィア導体に接続されていることを特徴とする。

本発明によれば、少なくとも第１及び第２の主配線の始端に最も近い分岐点から分岐する第１及び第２の分岐配線の配線長が短くなり、少なくともこれら第１及び第２の分岐配線に接続された受信素子においてリンギングを抑制することができる。そして、これら第１及び第２の分岐配線は内層で分岐するので、従来のように主配線を表層にヴィアを介して引き出すと共にヴィアを介して内層に引き戻す必要がなく、ヴィアの数を削減でき、安価なプリント配線板を実現することができる。

第１実施形態に係るプリント回路板の概略構成を示す平面図である。 第１実施形態に係るプリント回路板の断面図である。 第１実施形態に係るプリント回路板のプリント配線板の一部を示す平面図である。 第１実施形態のメモリデバイスにおける信号の波形を示すグラフである。 プリント回路板のメモリデバイスの近傍を示す断面拡大図である。 分岐配線の長さとメモリデバイスで観測される波形を表した模式図である。 許容されるリンキングの電位差ΔＶと波形の傾きΔＶ／Δｔとを示す模式図である。 第１実施形態に係るプリント回路板のプリント配線板の一部を示す平面図である。 第２実施形態に係るプリント回路板の断面図である。 第３実施形態に係るプリント回路板の断面図である。 第４実施形態に係るプリント回路板の断面図である。 比較例のメモリデバイスにおける信号の波形を示すグラフである。 従来のフライバイ方式による配線構成を示す配線図である。 従来のプリント配線板における配線構造を示す断面図である。

以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。

［第１実施形態］
図１は、本発明の第１実施形態に係るプリント回路板の概略構成を示す平面図である。図２は、本発明の第１実施形態に係るプリント回路板の断面図である。図２（ａ）は図１のＡ−Ａ線に沿うプリント回路板の断面図、図２（ｂ）は図１のＢ−Ｂ線に沿うプリント回路板の断面図である。

図１に示すように、プリント回路板５００は、プリント配線板１００と、プリント配線板１００に実装された送信素子としてのメモリコントローラ２００と、を備えている。また、プリント回路板５００は、複数（本第１実施形態では４つ）の受信素子としてのメモリデバイス３００_１，３００_２，３００_３，３００_４を備えている。

メモリコントローラ２００は、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型の半導体パッケージである。メモリコントローラ２００は、データ信号を送受信する端子（不図示）の他、アドレスコマンド信号を送信する複数の送信端子を有している。これら複数の送信端子は、２つのグループに分けられ、第１のグループに属する送信端子（第１の送信端子）２０１と、第２のグループに属する送信端子（第２の送信端子）２０２とからなる。図１では、それぞれ１つの送信端子２０１，２０２を図示している。

メモリデバイス３００_１〜３００_４は、ＢＧＡ型の半導体パッケージである。メモリデバイス３００_１〜３００_４は、ＤＤＲ３メモリである。各メモリデバイス３００_１〜３００_４は、データ信号を送受信する端子（不図示）の他、アドレスコマンド信号を受信する複数の受信端子を有している。複数の受信端子は、第１のグループに属する受信端子（第１の受信端子）３０１と、第２のグループに属する受信端子（第２の受信端子）３０２とからなり、図１では、それぞれ１つの受信端子を図示している。

プリント配線板１００は、メモリコントローラ２００の送信端子２０１，２０２と各メモリデバイス３００_１〜３００_４の受信端子３０１，３０２とをフライバイと呼ばれるトポロジーで接続するアドレスコマンド配線を複数備えている。複数のアドレスコマンド配線は、第１のグループに属するアドレスコマンド配線（第１のアドレスコマンド配線）１０１と、第２のグループに属するアドレスコマンド配線（第２のアドレスコマンド配線）１０２とからなる。図１では、それぞれ１つのアドレスコマンド配線１０１，１０２を図示している。

アドレスコマンド配線１０１は、図２（ａ）に示すように、主配線（第１の主配線）１１１と、複数（本第１実施形態では、４つ）の分岐配線（第１の分岐配線）１２１_１，１２１_２，１２１_３，１２１_４とで構成されている。アドレスコマンド配線１０２は、図２（ｂ）に示すように、主配線（第２の主配線）１１２と、複数（本第１実施形態では、４つ）の分岐配線（第２の分岐配線）１２２_１，１２２_２，１２２_３，１２２_４とで構成されている。

主配線１１１は、一筆書き状に形成され、始端１１１ａがメモリコントローラ２００の送信端子（第１の送信端子）２０１に、終端１１１ｂが終端抵抗４０１の一端にそれぞれ電気的に接続されている。同様に、主配線１１２は、一筆書き状に形成され、始端１１２ａがメモリコントローラ２００の送信端子（第２の送信端子）２０２に、終端１１２ｂが終端抵抗４０２の一端にそれぞれ電気的に接続されている。各終端抵抗４０１，４０２の他端は、終端電位が印加される終端配線４０３（図１３参照）に電気的に接続されている。

各分岐配線１２１_１〜１２１_４は、主配線１１１の互いに異なる分岐点Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４から分岐して、４つのメモリデバイス３００_１〜３００_４のうち対応するメモリデバイスの受信端子（第１の受信端子）３０１にそれぞれ電気的に接続される。各分岐配線１２２_１〜１２２_４は、主配線１１２の互いに異なる分岐点Ｐ２１，Ｐ２２，Ｐ２３，Ｐ２４から分岐して、４つのメモリデバイス３００_１〜３００_４のうち対応するメモリデバイスの受信端子（第２の受信端子）３０２にそれぞれ電気的に接続される。具体的には、各分岐配線１２１_１〜１２１_４の一端が各分岐点Ｐ１１〜Ｐ１４に電気的に接続され、他端が各メモリデバイス３００_１〜３００_４の受信端子３０１に電気的に接続されている。また、各分岐配線１２２_１〜１２２_４の一端が各分岐点Ｐ２１〜Ｐ２４に電気的に接続され、他端が各メモリデバイス３００_１〜３００_４の受信端子３０２に電気的に接続されている。

本第１実施形態では、プリント配線板１００は、少なくとも２つの内層、即ち第１表層である表層１１３、第１内層である内層１１４、第２内層である内層１１５、第２表層である表層１１６の順に絶縁層１１７を介して積層された多層のプリント配線板である。なお、図示は省略するが、プリント配線板１００は、更に、グラウンドパターンが配置された内層と、電源パターンが配置された内層とが積層されている。メモリコントローラ２００、各メモリデバイス３００_１〜３００_４および各終端抵抗４０１，４０２は、表層１１３に実装されている。内層１１４は、メモリデバイス３００_１〜３００_４が実装された表層１１３に近い内層である。一方、内層１１５は、メモリデバイス３００_１〜３００_４が実装された表層１１３から遠い内層である。

プリント配線板１００には、図２（ａ）に示すように、アドレスコマンド配線１０１用に、表層１１３から表層１１３とは反対側の表層１１６まで貫通し、内周面に導体が設けられた複数（６つ）のヴィア１３１〜１３６が形成されている。また、プリント配線板１００には、図２（ｂ）に示すように、アドレスコマンド配線１０２用に、表層１１３から表層１１３とは反対側の表層１１６まで貫通し、内周面に導体が設けられた複数（６つ）のヴィア１４１〜１４６が形成されている。

第１の主配線である主配線１１１は、表層１１３に形成され、メモリコントローラ２００の送信端子２０１に接合される電極パッド１５１と、電極パッド１５１から延びる表層配線パターン１５２と、を有している。また、主配線１１１は、終端抵抗４０１の一端から延びる表層配線パターン１５５を有している。また、主配線１１１は、始端１１１ａから終端１１１ｂに向かって内層１１４と内層１１５との間で入れ替わるように内層１１４及び内層１１５に配線された複数（本実施形態では５つ）の第１の内層配線パターンである内層配線パターン１６１〜１６５を有している。また、主配線１１１は、５つの内層配線パターン１６１〜１６５を一筆書き状に連結する、分岐配線１２１_１〜１２１_４と同じ数の４つの第１の内層間ヴィア導体である内層間ヴィア導体１６６〜１６９を有している。また、主配線１１１は、表層配線パターン１５２と内層配線パターン１６１とを連結する表層内層間ヴィア導体１５３と、内層配線パターン１６５と表層配線パターン１５５とを連結する表層内層間ヴィア導体１５４と、を有している。

これら内層間ヴィア導体１６６〜１６９は、ヴィア１３２〜１３５における内層１１４と内層１１５との間の部分の導体である。表層内層間ヴィア導体１５３は、ヴィア１３１における表層１１３と内層１１４との間の部分の導体であり、表層内層間ヴィア導体１５４は、ヴィア１３６における表層１１３と内層１１４との間の部分の導体である。

また、第２の主配線である主配線１１２は、表層１１３に形成され、メモリコントローラ２００の送信端子２０２に接合される電極パッド１７１と、電極パッド１７１から延びる表層配線パターン１７２と、を有している。また、主配線１１２は、終端抵抗４０２の一端から延びる表層配線パターン１７５を有している。また、主配線１１２は、始端１１２ａから終端１１２ｂに向かって内層１１４と内層１１５との間で入れ替わるように内層１１４及び内層１１５に配線された複数（本実施形態では５つ）の第２の内層配線パターンである内層配線パターン１８１〜１８５を有している。また、主配線１１２は、５つの内層配線パターン１８１〜１８５を一筆書き状に連結する、分岐配線１２２_１〜１２２_４と同じ数の４つの第２の内層間ヴィア導体である内層間ヴィア導体１８６〜１８９を有している。また、主配線１１２は、表層配線パターン１７２と内層配線パターン１８１とを連結する表層内層間ヴィア導体１７３と、内層配線パターン１８５と表層配線パターン１７５とを連結する表層内層間ヴィア導体１７４と、を有している。

これら内層間ヴィア導体１８６〜１８９は、ヴィア１４２〜１４５における内層１１４と内層１１５との間の部分の導体である。表層内層間ヴィア導体１７３は、ヴィア１４１における表層１１３と内層１１５との間の部分の導体であり、表層内層間ヴィア導体１７４は、ヴィア１４６における表層１１３と内層１１５との間の部分の導体である。

主配線１１１は、内層配線パターン１６１が内層１１４、内層配線パターン１６２が内層１１５、内層配線パターン１６３が内層１１４、内層配線パターン１６４が内層１１５、内層配線パターン１６５が内層１１４に交互に入れ替わるように配線されている。また、主配線１１２は、内層配線パターン１８１が内層１１５、内層配線パターン１８２が内層１１４、内層配線パターン１８３が内層１１５、内層配線パターン１８４が内層１１４、内層配線パターン１８５が内層１１５に交互に入れ替わるように配線されている。このように、主配線１１２の内層配線パターン１８１〜１８５は、始端１１２ａから終端１１２ｂに向かって主配線１１１の内層配線パターン１６１〜１６５とは反対の内層に交互に入れ替わるように配線されている。

そして、複数の分岐配線１２１_１〜１２１_４のうち、少なくとも主配線１１１の始端１１１ａに最も近い分岐点Ｐ１１から分岐する分岐配線１２１_１が、主配線１１１の内層間ヴィア導体に電気的に接続されている。本第１実施形態では、全分岐配線１２１_１〜１２１_４のそれぞれが、主配線１１１のそれぞれの内層間ヴィア導体１６６〜１６９に電気的に接続されている。具体的に説明すると、各分岐配線１２１_１〜１２１_４の一端が、主配線１１１の各内層間ヴィア導体１６６〜１６９の一端に電気的に接続されている。内層間ヴィア導体１６６〜１６９の一端は、メモリデバイス３００_１〜３００_４が実装された表層１１３に近い内層１１４側の端である。

同様に、複数の分岐配線１２２_１〜１２２_４のうち、少なくとも主配線１１２の始端１１２ａに最も近い分岐点Ｐ２１から分岐する分岐配線１２２_１が、主配線１１２の内層間ヴィア導体に電気的に接続されている。本第１実施形態では、全分岐配線１２２_１〜１２２_４のそれぞれが、主配線１１２のそれぞれの内層間ヴィア導体１８６〜１８９に電気的に接続されている。具体的に説明すると、各分岐配線１２２_１〜１２２_４の一端が、主配線１１２の各内層間ヴィア導体１８６〜１８９の一端に電気的に接続されている。内層間ヴィア導体１８６〜１８９の一端は、メモリデバイス３００_１〜３００_４が実装された表層１１３に近い内層１１４側の端である。

各分岐配線１２１_１〜１２１_４は、対応するメモリデバイス３００_１〜３００_４が実装された表層１１３に形成され、メモリデバイス３００_１〜３００_４の受信端子３０１が接合された第１の電極パッドである電極パッド１２３_１〜１２３_４を有している。また、各分岐配線１２１_１〜１２１_４は、主配線１１１の内層間ヴィア導体１６６〜１６９から表層１１３まで延びる第１のヴィア導体である表層内層間ヴィア導体１２５_１〜１２５_４を有している。また、各分岐配線１２１_１〜１２１_４は、表層１１３に形成され、電極パッド１２３_１〜１２３_４と表層内層間ヴィア導体１２５_１〜１２５_４とを電気的に接続する第１の導体パターンである引き出し配線パターン１２４_１〜１２４_４を有している。

なお、内層間ヴィア導体１６６と表層内層間ヴィア導体１２５_１とはヴィア１３２において一体に形成されている。また、内層間ヴィア導体１６７と表層内層間ヴィア導体１２５_２とはヴィア１３３において一体に形成されている。また、内層間ヴィア導体１６８と表層内層間ヴィア導体１２５_３とはヴィア１３４において一体に形成されている。また、内層間ヴィア導体１６９と表層内層間ヴィア導体１２５_４とはヴィア１３５において一体に形成されている。

各分岐配線１２２_１〜１２２_４は、対応するメモリデバイス３００_１〜３００_４が実装された表層１１３に形成され、メモリデバイス３００_１〜３００_４の受信端子３０２が接合された第２の電極パッドである電極パッド１２６_１〜１２６_４を有している。また、各分岐配線１２２_１〜１２２_４は、主配線１１２の内層間ヴィア導体１８６〜１８９から表層１１３まで延びる第２のヴィア導体である表層内層間ヴィア導体１２８_１〜１２８_４を有している。また、各分岐配線１２２_１〜１２２_４は、表層１１３に形成され、電極パッド１２６_１〜１２６_４と表層内層間ヴィア導体１２８_１〜１２８_４とを電気的に接続する第２の導体パターンである引き出し配線パターン１２７_１〜１２７_４を有している。

なお、内層間ヴィア導体１８６と表層内層間ヴィア導体１２８_１とはヴィア１４２において一体に形成されている。また、内層間ヴィア導体１８７と表層内層間ヴィア導体１２８_２とはヴィア１４３において一体に形成されている。また、内層間ヴィア導体１８８と表層内層間ヴィア導体１２８_３とはヴィア１４４において一体に形成されている。また、内層間ヴィア導体１８９と表層内層間ヴィア導体１２８_４とはヴィア１４５において一体に形成されている。

図３は、本発明の第１実施形態に係るプリント回路板のプリント配線板の一部を示す平面図である。なお、図３では、メモリデバイス３００_１が実装される部分を図示しているが、他のメモリデバイスが実装される部分も同様の構成であり、図示を省略する。メモリデバイス３００_１〜３００_４は、ＢＧＡ型の半導体パッケージであるので、プリント配線板１００には、図３では電極パッド１２３_１，１２６_１を含む複数の電極パッドがアレイ状（正方格子状）に配置されている。電極パッドの間隔ｄは、例えば０．８［ｍｍ］である。

ヴィア１３１〜１３６，１４１〜１４６は、貫通ヴィアであり、プリント配線板１００をビルドアップ配線基板に比べて安価に製造することができる。しかし、ヴィア１３１〜１３６，１４１〜１４６の径は、ビルドアップ配線基板のヴィアよりもヴィア径が大きい。例えばヴィア１３１〜１３６，１４１〜１４６の径は、φ０．６［ｍｍ］程度であり、電極パッドの径はφ０．６［ｍｍ］程度である。そのため、ヴィア１３１〜１３６，１４１〜１４６は、電極パッド間に配置することができず、電極パッド群の外側に配置される。そのため、ビルドアップ配線基板よりも引き出し配線パターン１２４_１〜１２４_４，１２７_１〜１２７_４の配線長が長くなる。

そこで、主配線１１１は、メモリコントローラ２００からヴィア１３２の区間では、主に内層１１４に配線される。次に、主配線１１１は、ヴィア１３２で配線層を内層１１４から内層１１５に変え、ヴィア１３２からヴィア１３３の区間では内層１１５に配線される。ヴィア１３２には引き出し配線パターン１２４_１が接続され、引き出し配線パターン１２４_１とメモリデバイス３００_１の受信端子３０１が接合される電極パッド１２３_１とが接続される。次に、主配線１１１は、ヴィア１３３で配線層を内層１１５から内層１１４に変え、ヴィア１３３からヴィア１３４の区間では内層１１４に配線される。ヴィア１３３には引き出し配線パターン１２４_２が接続され、引き出し配線パターン１２４_２とメモリデバイス３００_２の受信端子３０１が接合される電極パッド１２３_２とが接続される。次に、主配線１１１は、ヴィア１３４で配線層を内層１１４から内層１１５に変え、ヴィア１３４からヴィア１３５の区間では内層１１５に配線される。ヴィア１３４には引き出し配線パターン１２４_３が接続され、引き出し配線パターン１２４_３とメモリデバイス３００_３の受信端子３０１が接合される電極パッド１２３_３とが接続される。次に、主配線１１１は、ヴィア１３５で配線層を内層１１５から内層１１４に変え、ヴィア１３５からヴィア１３６の区間では内層１１４に配線される。ヴィア１３５には引き出し配線パターン１２４_４が接続され、引き出し配線パターン１２４_４とメモリデバイス３００_４の受信端子３０１が接合される電極パッド１２３_４とが接続される。最後に、主配線１１１は、ヴィア１３６から終端抵抗４０１の区間では表層１１３に配線され、終端抵抗４０１に接続される。

一方、主配線１１２は、メモリコントローラ２００からヴィア１４２の区間では、主に内層１１５に配線される。次に、主配線１１２は、ヴィア１４２で配線層を内層１１５から内層１１４に変え、ヴィア１４２からヴィア１４３の区間では内層１１４に配線される。ヴィア１４２には引き出し配線パターン１２７_１が接続され、引き出し配線パターン１２７_１とメモリデバイス３００_１の受信端子３０２が接合される電極パッド１２６_１とが接続される。次に、主配線１１２は、ヴィア１４３で配線層を内層１１４から内層１１５に変え、ヴィア１４３からヴィア１４４の区間では内層１１５に配線される。ヴィア１４３には引き出し配線パターン１２７_２が接続され、引き出し配線パターン１２７_２とメモリデバイス３００_２の受信端子３０２が接合される電極パッド１２６_２とが接続される。次に、主配線１１２は、ヴィア１４４で配線層を内層１１５から内層１１４に変え、ヴィア１４４からヴィア１４５の区間では内層１１４に配線される。ヴィア１４４には引き出し配線パターン１２７_３が接続され、引き出し配線パターン１２７_３とメモリデバイス３００_３の受信端子３０２が接合される電極パッド１２６_３とが接続される。次に、主配線１１２は、ヴィア１４５で配線層を内層１１４から内層１１５に変え、ヴィア１４５からヴィア１４６の区間では内層１１５に配線される。ヴィア１４５には引き出し配線パターン１２７_４が接続され、引き出し配線パターン１２７_４とメモリデバイス３００_４の受信端子３０２が接合される電極パッド１２６_４とが接続される。最後に、主配線１１２は、ヴィア１４６から終端抵抗４０２の区間では表層１１３に配線され、終端抵抗４０２に接続される。

そして、各分岐配線１２１_１〜１２１_４は、各メモリデバイス３００_１〜３００_４が実装された表層１１３に近い内層１１４で主配線１１１から分岐しているので、分岐配線１２１_１〜１２１_４の配線長が従来よりも短くなる。同様に、各分岐配線１２２_１〜１２２_４は、各メモリデバイス３００_１〜３００_４が実装された表層１１３に近い内層１１４で主配線１１２から分岐しているので、分岐配線１２２_１〜１２２_４の配線長が従来よりも短くなる。具体的には、ヴィア１３２〜１３５，１４２〜１４５における表層内層間ヴィア導体１２５_１〜１２５_４，１２８_１〜１２８_４の配線長が従来よりも短くなる。従って、各分岐配線１２１_１〜１２１_４，１２２_１〜１２２_４に接続されたメモリデバイス３００_１〜３００_４においてリンギングを小さくすることができる。

図４は、第１実施形態のメモリデバイス３００_１における信号の波形を示すグラフである。なお、信号の波形はコンピュータシミュレーションによって算出した。シミュレータは、Ｓｙｎｏｐｓｙｓ社製のＨＳＰＩＣＥを用いた。

本第１実施形態の波形シミュレーションに用いた各パラメータは以下の通りである。メモリコントローラ２００は、出力電圧を１．５［Ｖ］、データレートを５３３［Ｍｂｐｓ］、出力インピーダンスを４０［Ω］とした。主配線１１２の内層配線パターン１８１の線路インピーダンスを４０［Ω］、配線の長さを５０［ｍｍ］とした。内層配線パターン１８２〜１８４の線路インピーダンスを５０［Ω］とし、長さを１６［ｍｍ］とした。内層配線パターン１８５の線路インピーダンスを５０［Ω］とし、長さを２０［ｍｍ］とした。引き出し配線パターン１２７_１〜１２７_４の線路インピーダンスを５０［Ω］とし、長さを５［ｍｍ］以下とした。プリント配線板１００の板厚を１．６［ｍｍ］とした。メモリデバイス３００_１〜３００_４が搭載された表層１１３と内層１１４との間隔を０．３［ｍｍ］とし、内層１１４と内層１１５との間隔を１．０［ｍｍ］とした。ヴィア１４１〜１４６は貫通ヴィアである。

メモリデバイス３００_１〜３００_４は、ＤＤＲ３−ＳＤＲＡＭのＩＢＩＳモデルとした。終端抵抗４０２の抵抗値は３９［Ω］とした。

一方、比較例として、内層配線パターン１８１〜１８５を配線層を変えずに全て内層１１５に配線した場合（図１４（ｂ）に相当）の信号波形もコンピュータシミュレーションによって算出した。図１２は、比較例のメモリデバイス３００_１における信号の波形を示すグラフである。シミュレータは、Ｓｙｎｏｐｓｙｓ社製のＨＳＰＩＣＥを用いた。なお、比較例の波形シミュレーションに用いた各パラメータは上記したパラメータと同様とした。

図４及び図１２において、ハイレベルの閾値電圧Ｖ_Ｈとローレベルの閾値電圧Ｖ_Ｌとの電位差は、例えば２００［ｍＶ］であり、入力電圧条件として、信号のハイレベルが閾値電圧Ｖ_Ｈを上回り、信号のローレベルが閾値電圧Ｖ_Ｌを下回る必要がある。

図１２に示すように、比較例では、信号がハイレベルの閾値電圧Ｖ_Ｈを上回っても、リンギングにより閾値電圧Ｖ_Ｈを下回ることがあった。また、信号がローレベルの閾値電圧Ｖ_Ｌを下回っても、リンギングにより閾値電圧Ｖ_Ｌを上回ることがあった。このため、信号の入力電圧条件を満足できなかった。これに対し、図４に示すように、本第１実施形態では、リンギングが小さくなり、入力電圧条件を満足していることが分かる。

次に、分岐配線の配線長について説明する。文献「ＤＤＲ３ ＳＤＲＡＭ Ｓｔａｎｄａｒｄ ＪＥＳＤ７９−３Ｄ」の８．１．１には、信号の入力電圧条件が記載されている。信号の入力電圧条件を満足するためには、分岐配線１２１_１〜１２１_４，１２２_１〜１２２_４の配線長を５［ｍｍ］以下にするのが好ましい。

図５は、プリント回路板５００のメモリデバイス３００_１近傍を示す断面拡大図である。分岐配線１２１_１の配線長は、破線矢印で示す分岐点Ｐ１１からメモリデバイス３００_１の受信端子３０１までの長さである。

図６は、分岐配線の長さとメモリデバイスで観測される波形を表した模式図である。図６（ａ）は分岐配線が入力電圧条件を満足できない配線長の場合を示しており、図６（ｂ）は分岐配線が入力電圧条件を満足する配線長の場合を示している。図６では、受信素子としてのメモリデバイス６１が分岐点Ｐで分岐する分岐配線５２により主配線５１に電気的に接続されている。

図６（ａ）に示したように、分岐配線５２が入力電圧条件を満足できない配線長の場合、時刻τに進行波がメモリデバイス６１の受信端に到達すると波形が立ち上り、式（１）で与えられるオーバーシュート電圧Ｖ_１に到達する。

ここにおいて、Ｚ_１は分岐配線５２の線路インピーダンスであり、Ｚ_２は分岐配線５２から見た主配線５１の線路インピーダンスである。Ｖ_ｉｎは主配線５１から分岐配線５２に入力される電圧である。メモリデバイス６１の受信端の反射係数を１とした。

時刻τで進行波が受信端で反射し、時刻３τに反射波が再度受信端に到達すると、波形は式（２）で与えられる、オーバーシュートの跳ね返り電圧Ｖ_２まで立ち下がる。

時刻５τに反射波が受信端に到達にすると、反射波によって再び波形が立ち上がる。

図６（ｂ）に示したように、分岐配線５２が入力電圧条件を満足する配線長の場合は、オーバーシュートの跳ね返り電圧に到達する前に波形が立ち上がるため、オーバーシュートの跳ね返り電圧が小さくなる。

図７は、許容されるリンキングの電位差ΔＶと波形の傾きΔＶ／Δｔとを示す模式図である。図７には、図５に示した分岐点Ｐ１１からメモリデバイス３００_１の受信端子３０１までを往復する時間Δｔを表している。往復する時間Δｔにより、分岐点Ｐ１１からメモリデバイス３００_１の受信端子３０１までの距離が求められる。

オーバーシュート電圧が１．２［Ｖ］から２［Ｖ／ｎｓｅｃ］の傾きで入力電圧条件の０．８１２５［Ｖ］まで降下するには、約２００［ｐｓｅｃ］かかる。これが分岐点Ｐ１１からメモリデバイス３００_１の受信端子３０１までを往復する時間である。プリント配線板１００の信号の伝搬速度は６．６［ｐｓｅｃ／ｍｍ］であるから、長さは１５［ｍｍ］となる。この１５［ｍｍ］には、メモリデバイス３００_１の内部の配線長（半導体パッケージの配線長）が含まれている。ＤＤＲ３−ＳＤＲＡＭのＩＢＩＳモデルに記載されたパッケージのパラメータから、メモリデバイス３００_１の内部の配線長は１０［ｍｍ］であった。これより、分岐配線１２１_１〜１２１_４，１２２_１〜１２２_４の配線長は５［ｍｍ］以下であれば、入力電圧条件を満足することが分かる。

以上、本第１実施形態によれば、ヴィア１３１〜１３６，１４１〜１４６の径の大きなローコストのプリント配線板１００で動作安定を確保したフライバイ配線構造を提供することができる。また、各分岐配線１２１_１〜１２１_４，１２２_１〜１２２_４の配線長、より具体的には、各表層内層間ヴィア導体１２５_１〜１２５_４，１２８_１〜１２８_４の配線長が短くなる。これにより、各メモリデバイス３００_１〜３００_４においてリンギングを抑制することができ、信号（ＤＤＲ３メモリのアドレスコマンド信号）の入力電圧条件を満足させることが可能である。そして、分岐配線１２１_１〜１２１_４，１２２_１〜１２２_４は内層１１４で分岐するので、従来のように主配線を表層にヴィアを介して引き出すと共にヴィアを介して内層に引き戻す必要がない。したがって、ヴィアの数を削減でき、安価なプリント配線板１００を実現することができる。

なお、プリント配線板１００におけるヴィア１３２，１４２が電極パッド群の外側に配置される場合について説明したが、図８に示すように、例えばヴィア１４２（又はヴィア１３２）が電極パッド間に配置されていてもよい。この場合、ヴィアを小径にするためにプリント配線板をビルドアップ基板等にする必要があり、コストアップになる可能性があるが、引き出し配線パターン、図８では引き出し配線パターン１２４_１，１２７_１を更に短くすることができる。したがって、分岐配線を更に短くすることができる。

［第２実施形態］
次に、本発明の第２実施形態に係るプリント回路板について説明する。図９は、本発明の第２実施形態に係るプリント回路板の断面図である。なお、上記第１実施形態と同様の構成については、同一符号を付して説明を省略する。

本第２実施形態のプリント回路板５００Ａは、プリント配線板６００と、プリント配線板６００に実装された送信素子としてのメモリコントローラ２００と、を備えている。また、プリント回路板５００Ａは、複数（本第２実施形態では４つ）の受信素子としてのメモリデバイス３００_１，３００_２，３００_３，３００_４を備えている。

プリント配線板６００は、メモリコントローラ２００の送信端子２０１，２０２と各メモリデバイス３００_１〜３００_４の受信端子３０１，３０２とをフライバイと呼ばれるトポロジーで接続するアドレスコマンド配線を複数備えている。複数のアドレスコマンド配線は、第１のグループに属するアドレスコマンド配線（第１のアドレスコマンド配線）６０１と、第２のグループに属するアドレスコマンド配線（第２のアドレスコマンド配線）６０２とからなる。図９（ａ）では、アドレスコマンド配線６０１を１つ、図９（ｂ）では、アドレスコマンド配線６０２を１つ図示している。

アドレスコマンド配線６０１は、図９（ａ）に示すように、主配線（第１の主配線）６１１と、複数（本第２実施形態では、４つ）の分岐配線（第１の分岐配線）６２１_１，６２１_２，６２１_３，６２１_４とで構成されている。アドレスコマンド配線６０２は、図９（ｂ）に示すように、主配線（第２の主配線）６１２と、複数（本第２実施形態では、４つ）の分岐配線（第２の分岐配線）６２２_１，６２２_２，６２２_３，６２２_４とで構成されている。

主配線６１１は、一筆書き状に形成され、始端６１１ａがメモリコントローラ２００の送信端子（第１の送信端子）２０１に、終端６１１ｂが終端抵抗４０１の一端にそれぞれ電気的に接続されている。同様に、主配線６１２は、一筆書き状に形成され、始端６１２ａがメモリコントローラ２００の送信端子（第２の送信端子）２０２に、終端６１２ｂが終端抵抗４０２の一端にそれぞれ電気的に接続されている。

各分岐配線６２１_１〜６２１_４は、主配線６１１の互いに異なる分岐点Ｐ３１，Ｐ３２，Ｐ３３，Ｐ３４から分岐して、４つのメモリデバイス３００_１〜３００_４のうち対応するメモリデバイスの受信端子（第１の受信端子）３０１にそれぞれ電気的に接続される。各分岐配線６２２_１〜６２２_４は、主配線６１２の互いに異なる分岐点Ｐ４１，Ｐ４２，Ｐ４３，Ｐ４４から分岐して、４つのメモリデバイス３００_１〜３００_４のうち対応するメモリデバイスの受信端子（第２の受信端子）３０２にそれぞれ電気的に接続される。具体的には、各分岐配線６２１_１〜６２１_４の一端が各分岐点Ｐ３１〜Ｐ３４に電気的に接続され、他端が各メモリデバイス３００_１〜３００_４の受信端子３０１に電気的に接続されている。また、各分岐配線６２２_１〜６２２_４の一端が各分岐点Ｐ４１〜Ｐ４４に電気的に接続され、他端が各メモリデバイス３００_１〜３００_４の受信端子３０２に電気的に接続されている。

メモリコントローラ２００、各メモリデバイス３００_１〜３００_４および各終端抵抗４０１，４０２は、表層１１３に実装されている。

プリント配線板６００には、図９（ａ）に示すように、アドレスコマンド配線６０１用に、表層１１３から表層１１６まで貫通し、内周面に導体が設けられた複数（６つ）のヴィア６３１〜６３６が形成されている。また、プリント配線板６００には、図９（ｂ）に示すように、アドレスコマンド配線６０２用に、表層１１３から表層１１６まで貫通し、内周面に導体が設けられた複数（６つ）のヴィア６４１〜６４６が形成されている。

第１の主配線である主配線６１１は、表層１１３に形成され、メモリコントローラ２００の送信端子２０１に接合される電極パッド６５１と、電極パッド６５１から延びる表層配線パターン６５２と、を有している。また、主配線６１１は、終端抵抗４０１の一端から延びる表層配線パターン６５５を有している。また、主配線６１１は、始端６１１ａから終端６１１ｂに向かって内層１１４と内層１１５との間で入れ替わるように内層１１４及び内層１１５に配線された複数（本実施形態では２つ）の第１の内層配線パターンである内層配線パターン６６１，６６２を有している。また、主配線６１１は、２つの内層配線パターン６６１，６６２を一筆書き状に連結する、１つの第１の内層間ヴィア導体である内層間ヴィア導体６６６を有している。また、主配線６１１は、表層配線パターン６５２と内層配線パターン６６１とを連結する表層内層間ヴィア導体６５３と、内層配線パターン６６２と表層配線パターン６５５とを連結する表層内層間ヴィア導体６５４と、を有している。

内層間ヴィア導体６６６は、ヴィア６３２における内層１１４と内層１１５との間の部分の導体である。表層内層間ヴィア導体６５３は、ヴィア６３１における表層１１３と内層１１４との間の部分の導体であり、表層内層間ヴィア導体６５４は、ヴィア６３６における表層１１３と内層１１５との間の部分の導体である。

また、第２の主配線である主配線６１２は、表層１１３に形成され、メモリコントローラ２００の送信端子２０２に接合される電極パッド６７１と、電極パッド６７１から延びる表層配線パターン６７２と、を有している。また、主配線６１２は、終端抵抗４０２の一端から延びる表層配線パターン６７５を有している。また、主配線６１２は、始端６１２ａから終端６１２ｂに向かって内層１１４と内層１１５との間で入れ替わるように内層１１４及び内層１１５に配線された複数（本実施形態では２つ）の第２の内層配線パターンである内層配線パターン６８１，６８２を有している。また、主配線６１２は、２つの内層配線パターン６８１，６８２を一筆書き状に連結する１つの第２の内層間ヴィア導体である内層間ヴィア導体６８６を有している。また、主配線６１２は、表層配線パターン６７２と内層配線パターン６８１とを連結する表層内層間ヴィア導体６７３と、内層配線パターン６８２と表層配線パターン６７５とを連結する表層内層間ヴィア導体６７４と、を有している。

内層間ヴィア導体６８６は、ヴィア６４２における内層１１４と内層１１５との間の部分の導体である。表層内層間ヴィア導体６７３は、ヴィア６４１における表層１１３と内層１１５との間の部分の導体であり、表層内層間ヴィア導体６７４は、ヴィア６４６における表層１１３と内層１１４との間の部分の導体である。

主配線６１１は、内層配線パターン６６１が内層１１４、内層配線パターン６６２が内層１１５に入れ替わるように配線されている。また、主配線６１２は、内層配線パターン６８１が内層１１５、内層配線パターン６８２が内層１１４に入れ替わるように配線されている。このように、主配線６１２の内層配線パターン６８１，６８２は、始端６１２ａから終端６１２ｂに向かって主配線６１１の内層配線パターン６６１，６６２とは反対の内層に入れ替わるように配線されている。

そして、複数の分岐配線６２１_１〜６２１_４のうち、少なくとも主配線６１１の始端６１１ａに最も近い分岐点Ｐ３１から分岐する分岐配線６２１_１、本第２実施形態では、分岐配線６２１_１が、主配線６１１の内層間ヴィア導体６６６に電気的に接続されている。具体的に説明すると、分岐配線６２１_１の一端が、主配線６１１の内層間ヴィア導体６６６の一端に電気的に接続されている。内層間ヴィア導体６６６の一端は、メモリデバイス３００_１が実装された表層１１３に近い内層１１４側の端である。分岐配線６２１_２〜６２１_４は、内層配線パターン６６２の両端の間の中間部に接続されている。

同様に、複数の分岐配線６２２_１〜６２２_４のうち、少なくとも主配線６１２の始端６１２ａに最も近い分岐点Ｐ４１から分岐する分岐配線６２２_１、本第２実施形態では、分岐配線６２２_１が、主配線６１２の内層間ヴィア導体６８６に電気的に接続されている。具体的に説明すると、分岐配線６２２_１の一端が、主配線６１２の内層間ヴィア導体６８６の一端に電気的に接続されている。内層間ヴィア導体６８６の一端は、メモリデバイス３００_１が実装された表層１１３に近い内層１１４側の端である。分岐配線６２２_２〜６２２_４は、内層配線パターン６８２の両端の間の中間部に接続されている。

各分岐配線６２１_１〜６２１_４は、対応するメモリデバイス３００_１〜３００_４が実装された表層１１３に形成され、メモリデバイス３００_１〜３００_４の受信端子３０１が接合された第１の電極パッドである電極パッド６２３_１〜６２３_４を有している。

また、分岐配線６２１_１は、主配線６１１の内層間ヴィア導体６６６から表層１１３まで延びる第１のヴィア導体である表層内層間ヴィア導体６２５_１を有している。各分岐配線６２１_２〜６２１_４は、主配線６１１の内層配線パターン６６２から表層１１３まで延びる第１のヴィア導体である表層内層間ヴィア導体６２５_２〜６２５_４を有している。

また、各分岐配線６２１_１〜６２１_４は、表層１１３に形成され、電極パッド６２３_１〜６２３_４と表層内層間ヴィア導体６２５_１〜６２５_４とを電気的に接続する第１の導体パターンである引き出し配線パターン６２４_１〜６２４_４を有している。なお、内層間ヴィア導体６６６と表層内層間ヴィア導体６２５_１とはヴィア６３２において一体に形成されている。

各分岐配線６２２_１〜６２２_４は、対応するメモリデバイス３００_１〜３００_４が実装された表層１１３に形成され、メモリデバイス３００_１〜３００_４の受信端子３０２が接合された第２の電極パッドである電極パッド６２６_１〜６２６_４を有している。

また、分岐配線６２２_１は、主配線６１２の内層間ヴィア導体６８６から表層１１３まで延びる第２のヴィア導体である表層内層間ヴィア導体６２８_１を有している。各分岐配線６２２_２〜６２２_４は、主配線６１２の内層配線パターン６８２から表層１１３まで延びる第２のヴィア導体である表層内層間ヴィア導体６２８_２〜６２８_４を有している。

また、各分岐配線６２２_１〜６２２_４は、表層１１３に形成され、電極パッド６２６_１〜６２６_４と表層内層間ヴィア導体６２８_１〜６２８_４とを電気的に接続する第２の導体パターンである引き出し配線パターン６２７_１〜６２７_４を有している。なお、内層間ヴィア導体６８６と表層内層間ヴィア導体６２８_１とはヴィア６４２において一体に形成されている。

本第２実施形態によれば、ヴィア６３１〜６３６，６４１〜６４６の径の大きなローコストのプリント配線板６００で動作安定を確保したフライバイ配線構造を提供することができる。

メモリデバイス３００_１〜３００_４で観測されるリンギングは、メモリコントローラ２００に近いメモリデバイスほど大きくなる傾向がある。そのため、本第２実施形態では、メモリコントローラ２００、即ち始端６１１ａ，６１２ａに最も近い分岐点Ｐ３１，Ｐ４１から分岐する分岐配線６２１_１，６２２_１の配線長、具体的には表層内層間ヴィア導体６２５_１，６２８_１の配線長を短くしている。これにより、メモリデバイス３００_１におけるリンギングを効果的に小さくすることができる。その結果、最も波形が乱れやすいメモリデバイス３００_１の入力電圧条件を満足させることが可能である。

［第３実施形態］
次に、本発明の第３実施形態に係るプリント回路板について説明する。図１０は、本発明の第３実施形態に係るプリント回路板の断面図である。なお、上記第１実施形態と同様の構成については、同一符号を付して説明を省略する。

本第３実施形態のプリント回路板５００Ｂは、プリント配線板７００と、プリント配線板７００に実装された送信素子としてのメモリコントローラ２００と、を備えている。また、プリント回路板５００Ｂは、複数（本第３実施形態では４つ）の受信素子としてのメモリデバイス３００_１，３００_２，３００_３，３００_４を備えている。

プリント配線板７００は、メモリコントローラ２００の送信端子２０１，２０２と各メモリデバイス３００_１〜３００_４の受信端子３０１，３０２とをフライバイと呼ばれるトポロジーで接続するアドレスコマンド配線を複数備えている。複数のアドレスコマンド配線は、第１のグループに属するアドレスコマンド配線（第１のアドレスコマンド配線）７０１と、第２のグループに属するアドレスコマンド配線（第２のアドレスコマンド配線）７０２とからなる。図１０（ａ）では、アドレスコマンド配線７０１を１つ、図１０（ｂ）では、アドレスコマンド配線７０２を１つ図示している。

アドレスコマンド配線７０１は、図１０（ａ）に示すように、主配線（第１の主配線）７１１と、複数（本第３実施形態では、４つ）の分岐配線（第１の分岐配線）７２１_１，７２１_２，７２１_３，７２１_４とで構成されている。アドレスコマンド配線７０２は、図１０（ｂ）に示すように、主配線（第２の主配線）７１２と、複数（本第３実施形態では、４つ）の分岐配線（第２の分岐配線）７２２_１，７２２_２，７２２_３，７２２_４とで構成されている。

主配線７１１は、一筆書き状に形成され、始端７１１ａがメモリコントローラ２００の送信端子（第１の送信端子）２０１に、終端７１１ｂが終端抵抗４０１の一端にそれぞれ電気的に接続されている。同様に、主配線７１２は、一筆書き状に形成され、始端７１２ａがメモリコントローラ２００の送信端子（第２の送信端子）２０２に、終端７１２ｂが終端抵抗４０２の一端にそれぞれ電気的に接続されている。

各分岐配線７２１_１〜７２１_４は、主配線７１１の互いに異なる分岐点Ｐ５１，Ｐ５２，Ｐ５３，Ｐ５４から分岐して、４つのメモリデバイス３００_１〜３００_４のうち対応するメモリデバイスの受信端子（第１の受信端子）３０１にそれぞれ電気的に接続される。各分岐配線７２２_１〜７２２_４は、主配線７１２の互いに異なる分岐点Ｐ６１，Ｐ６２，Ｐ６３，Ｐ６４から分岐して、４つのメモリデバイス３００_１〜３００_４のうち対応するメモリデバイスの受信端子（第２の受信端子）３０２にそれぞれ電気的に接続される。具体的には、各分岐配線７２１_１〜７２１_４の一端が各分岐点Ｐ５１〜Ｐ５４に電気的に接続され、他端が各メモリデバイス３００_１〜３００_４の受信端子３０１に電気的に接続されている。また、各分岐配線７２２_１〜７２２_４の一端が各分岐点Ｐ６１〜Ｐ６４に電気的に接続され、他端が各メモリデバイス３００_１〜３００_４の受信端子３０２に電気的に接続されている。

メモリコントローラ２００、各メモリデバイス３００_１〜３００_４および各終端抵抗４０１，４０２は、表層１１３に実装されている。

プリント配線板７００には、図１０（ａ）に示すように、アドレスコマンド配線７０１用に、表層１１３から表層１１６まで貫通し、内周面に導体が設けられた複数（６つ）のヴィア７３１〜７３６が形成されている。また、プリント配線板７００には、図１０（ｂ）に示すように、アドレスコマンド配線７０２用に、表層１１３から表層１１６まで貫通し、内周面に導体が設けられた複数（６つ）のヴィア７４１〜７４６が形成されている。

第１の主配線である主配線７１１は、表層１１３に形成され、メモリコントローラ２００の送信端子２０１に接合される電極パッド７５１と、電極パッド７５１から延びる表層配線パターン７５２と、を有している。また、主配線７１１は、終端抵抗４０１の一端から延びる表層配線パターン７５５を有している。また、主配線７１１は、始端７１１ａから終端７１１ｂに向かって内層１１４と内層１１５との間で入れ替わるように内層１１４及び内層１１５に配線された複数（本実施形態では３つ）の第１の内層配線パターンである内層配線パターン７６１〜７６３を有している。また、主配線７１１は、３つの内層配線パターン７６１〜７６３を一筆書き状に連結する、２つの第１の内層間ヴィア導体である内層間ヴィア導体７６６，７６７を有している。また、主配線７１１は、表層配線パターン７５２と内層配線パターン７６１とを連結する表層内層間ヴィア導体７５３と、内層配線パターン７６３と表層配線パターン７５５とを連結する表層内層間ヴィア導体７５４と、を有している。

これら内層間ヴィア導体７６６，７６７は、ヴィア７３２，７３３における内層１１４と内層１１５との間の部分の導体である。表層内層間ヴィア導体７５３は、ヴィア７３１における表層１１３と内層１１４との間の部分の導体であり、表層内層間ヴィア導体７５４は、ヴィア７３６における表層１１３と内層１１４との間の部分の導体である。

また、第２の主配線である主配線７１２は、表層１１３に形成され、メモリコントローラ２００の送信端子２０２に接合される電極パッド７７１と、電極パッド７７１から延びる表層配線パターン７７２と、を有している。また、主配線７１２は、終端抵抗４０２の一端から延びる表層配線パターン７７５を有している。また、主配線７１２は、始端７１２ａから終端７１２ｂに向かって内層１１４と内層１１５との間で入れ替わるように内層１１４及び内層１１５に配線された複数（本実施形態では３つ）の第２の内層配線パターンである内層配線パターン７８１〜７８３を有している。また、主配線７１２は、３つの内層配線パターン７８１〜７８３を一筆書き状に連結する、２つの第２の内層間ヴィア導体である内層間ヴィア導体７８６，７８７を有している。また、主配線７１２は、表層配線パターン７７２と内層配線パターン７８１とを連結する表層内層間ヴィア導体７７３と、内層配線パターン７８３と表層配線パターン７７５とを連結する表層内層間ヴィア導体７７４と、を有している。

これら内層間ヴィア導体７８６，７８７は、ヴィア７４２，７４３における内層１１４と内層１１５との間の部分の導体である。表層内層間ヴィア導体７７３は、ヴィア７４１における表層１１３と内層１１５との間の部分の導体であり、表層内層間ヴィア導体７７４は、ヴィア７４６における表層１１３と内層１１５との間の部分の導体である。

主配線７１１は、内層配線パターン７６１が内層１１４、内層配線パターン７６２が内層１１５、内層配線パターン７６３が内層１１４に交互に入れ替わるように配線されている。また、主配線７１２は、内層配線パターン７８１が内層１１５、内層配線パターン７８２が内層１１４、内層配線パターン７８３が内層１１５に交互に入れ替わるように配線されている。このように、主配線７１２の内層配線パターン７８１〜７８３は、始端７１２ａから終端７１２ｂに向かって主配線７１１の内層配線パターン７６１〜７６３とは反対の内層に交互に入れ替わるように配線されている。

そして、複数の分岐配線７２１_１〜７２１_４のうち、少なくとも主配線７１１の始端７１１ａに最も近い分岐点Ｐ５１から分岐する分岐配線７２１_１が、主配線７１１の内層間ヴィア導体に電気的に接続されている。本第３実施形態では、主配線７１１の始端７１１ａに最も近い分岐点Ｐ５１から分岐する分岐配線７２１_１、及び主配線７１１の始端７１１ａに２番目に近い分岐点Ｐ５２から分岐する分岐配線７２１_２が、各内層間ヴィア導体７６６，７６７に接続されている。具体的に説明すると、各分岐配線７２１_１，７２１_２の一端が、主配線７１１の各内層間ヴィア導体７６６，７６７の一端に電気的に接続されている。内層間ヴィア導体７６６，７６７の一端は、メモリデバイス３００_１，３００_２が実装された表層１１３に近い内層１１４側の端である。分岐配線７２１_３，７２１_４は、内層配線パターン７６３の両端の間の中間部に接続されている。

同様に、複数の分岐配線７２２_１〜７２２_４のうち、少なくとも主配線７１２の始端７１２ａに最も近い分岐点Ｐ６１から分岐する分岐配線７２２_１が、主配線７１２の内層間ヴィア導体に電気的に接続されている。本第３実施形態では、主配線７１２の始端７１２ａに最も近い分岐点Ｐ６１から分岐する分岐配線７２２_１、及び主配線７１２の始端７１２ａに２番目に近い分岐点Ｐ６２から分岐する分岐配線７２２_２が、各内層間ヴィア導体７８６，７８７に接続されている。具体的に説明すると、各分岐配線７２２_１，７２２_２の一端が、主配線７１２の各内層間ヴィア導体７８６，７８７の一端に電気的に接続されている。内層間ヴィア導体７８６，７８７の一端は、メモリデバイス３００_１，３００_２が実装された表層１１３に近い内層１１４側の端である。分岐配線７２２_３，７２２_４は、内層配線パターン７８３の両端の間の中間部に接続されている。

各分岐配線７２１_１〜７２１_４は、対応するメモリデバイス３００_１〜３００_４が実装された表層１１３に形成され、メモリデバイス３００_１〜３００_４の受信端子３０１が接合された第１の電極パッドである電極パッド７２３_１〜７２３_４を有している。

また、各分岐配線７２１_１，７２１_２は、主配線７１１の内層間ヴィア導体７６６，７６７から表層１１３まで延びる第１のヴィア導体である表層内層間ヴィア導体７２５_１，７２５_２を有している。各分岐配線７２１_３，７２１_４は、主配線７１１の内層配線パターン７６３から表層１１３まで延びる第１のヴィア導体である表層内層間ヴィア導体７２５_３，７２５_４を有している。

また、各分岐配線７２１_１〜７２１_４は、表層１１３に形成され、電極パッド７２３_１〜７２３_４と表層内層間ヴィア導体７２５_１〜７２５_４とを電気的に接続する第１の導体パターンである引き出し配線パターン７２４_１〜７２４_４を有している。

なお、内層間ヴィア導体７６６と表層内層間ヴィア導体７２５_１とはヴィア７３２において一体に形成されている。また、内層間ヴィア導体７６７と表層内層間ヴィア導体７２５_２とはヴィア７３３において一体に形成されている。

各分岐配線７２２_１〜７２２_４は、対応するメモリデバイス３００_１〜３００_４が実装された表層１１３に形成され、メモリデバイス３００_１〜３００_４の受信端子３０２が接合された第２の電極パッドである電極パッド７２６_１〜７２６_４を有している。

また、各分岐配線７２２_１，７２２_２は、主配線７１２の内層間ヴィア導体７８６，７８７から表層１１３まで延びる第２のヴィア導体である表層内層間ヴィア導体７２８_１，７２８_２を有している。各分岐配線７２２_３，７２２_４は、主配線７１２の内層配線パターン７８３から表層１１３まで延びる第２のヴィア導体である表層内層間ヴィア導体７２８_３，７２８_４を有している。

また、各分岐配線７２２_１〜７２２_４は、表層１１３に形成され、電極パッド７２６_１〜７２６_４と表層内層間ヴィア導体７２８_１〜７２８_４とを電気的に接続する第２の導体パターンである引き出し配線パターン７２７_１〜７２７_４を有している。

なお、内層間ヴィア導体７８６と表層内層間ヴィア導体７２８_１とはヴィア７４２において一体に形成されている。また、内層間ヴィア導体７８７と表層内層間ヴィア導体７２８_２とはヴィア７４３において一体に形成されている。

本第３実施形態によれば、ヴィア７３１〜７３６，７４１〜７４６の径の大きなローコストのプリント配線板７００で動作安定を確保したフライバイ配線構造を提供することができる。

メモリデバイス３００_１〜３００_４で観測されるリンギングは、メモリコントローラ２００に近いメモリデバイスほど大きくなる傾向がある。そのため、本第３実施形態では、メモリコントローラ２００、即ち始端７１１ａ，７１２ａに最も近い分岐点Ｐ５１，Ｐ６１から分岐する分岐配線７２１_１，７２２_１の配線長、具体的には表層内層間ヴィア導体７２５_１，７２８_１の配線長を短くしている。更に、本第３実施形態では、始端７１１ａ，７１２ａに２番目に近い分岐点Ｐ５２，Ｐ６２から分岐する分岐配線７２１_２，７２２_２の配線長、具体的には表層内層間ヴィア導体７２５_２，７２８_２の配線長を短くしている。これにより、メモリデバイス３００_１，３００_２におけるリンギングを効果的に小さくすることができる。その結果、最も波形が乱れやすいメモリデバイス３００_１と、次に波形が乱れやすいメモリデバイス３００_２の入力電圧条件を満足させることが可能である。

［第４実施形態］
次に、本発明の第４実施形態に係るプリント回路板について説明する。図１１は、本発明の第４実施形態に係るプリント回路板の断面図である。なお、上記第１実施形態と同様の構成については、同一符号を付して説明を省略する。上記第１〜第３実施形態では、プリント配線板の一方の表層にメモリデバイスが実装される場合について説明したが、これに限定するものではない。他方の表層或いは両方の表層にメモリデバイスが実装されていてもよく、本第４実施形態では、両方の表層にメモリデバイスが実装される場合について説明する。

本第４実施形態のプリント回路板５００Ｃは、プリント配線板８００と、プリント配線板８００に実装された送信素子としてのメモリコントローラ２００と、を備えている。また、プリント回路板５００Ｃは、複数（本第４実施形態では８つ）の受信素子としてのメモリデバイス３００_１〜３００_８を備えている。

プリント配線板８００は、メモリコントローラ２００の送信端子２０１，２０２と各メモリデバイス３００_１〜３００_８の受信端子３０１，３０２とをフライバイと呼ばれるトポロジーで接続するアドレスコマンド配線を複数備えている。複数のアドレスコマンド配線は、第１のグループに属するアドレスコマンド配線（第１のアドレスコマンド配線）８０１と、第２のグループに属するアドレスコマンド配線（第２のアドレスコマンド配線）８０２とからなる。図１１（ａ）では、アドレスコマンド配線８０１を１つ、図１１（ｂ）では、アドレスコマンド配線８０２を１つ図示している。

アドレスコマンド配線８０１は、図１１（ａ）に示すように、主配線（第１の主配線）８１１と、複数（本第４実施形態では、８つ）の分岐配線（第１の分岐配線）８２１_１〜８２１_８とで構成されている。アドレスコマンド配線８０２は、図１１（ｂ）に示すように、主配線（第２の主配線）８１２と、複数（本第４実施形態では、８つ）の分岐配線（第２の分岐配線）８２２_１〜８２２_８とで構成されている。

主配線８１１は、一筆書き状に形成され、始端８１１ａがメモリコントローラ２００の送信端子（第１の送信端子）２０１に、終端８１１ｂが終端抵抗４０１の一端にそれぞれ電気的に接続されている。同様に、主配線８１２は、一筆書き状に形成され、始端８１２ａがメモリコントローラ２００の送信端子（第２の送信端子）２０２に、終端８１２ｂが終端抵抗４０２の一端にそれぞれ電気的に接続されている。

各分岐配線８２１_１〜８２１_８は、主配線８１１の互いに異なる分岐点Ｐ７１〜Ｐ７８から分岐して、８つのメモリデバイス３００_１〜３００_８のうち対応するメモリデバイスの受信端子（第１の受信端子）３０１にそれぞれ電気的に接続される。各分岐配線８２２_１〜８２２_８は、主配線８１２の互いに異なる分岐点Ｐ８１〜Ｐ８８から分岐して、８つのメモリデバイス３００_１〜３００_８のうち対応するメモリデバイスの受信端子（第２の受信端子）３０２にそれぞれ電気的に接続される。具体的には、各分岐配線８２１_１〜８２１_８の一端が各分岐点Ｐ７１〜Ｐ７８に電気的に接続され、他端が各メモリデバイス３００_１〜３００_８の受信端子３０１に電気的に接続されている。また、各分岐配線８２２_１〜８２２_８の一端が各分岐点Ｐ８１〜Ｐ８８に電気的に接続され、他端が各メモリデバイス３００_１〜３００_８の受信端子３０２に電気的に接続されている。

メモリコントローラ２００、各メモリデバイス３００_１〜３００_４および各終端抵抗４０１，４０２は、表層１１３に実装され、各メモリデバイス３００_５〜３００_８は、表層１１６に実装されている。

プリント配線板８００には、図１１（ａ）に示すように、アドレスコマンド配線８０１用に、表層１１３から表層１１６まで貫通し、内周面に導体が設けられた複数（６つ）のヴィア８３１〜８３６が形成されている。また、プリント配線板８００には、図１１（ｂ）に示すように、アドレスコマンド配線８０２用に、表層１１３から表層１１６まで貫通し、内周面に導体が設けられた複数（６つ）のヴィア８４１〜８４６が形成されている。

第１の主配線である主配線８１１は、表層１１３に形成され、メモリコントローラ２００の送信端子２０１に接合される電極パッド８５１と、電極パッド８５１から延びる表層配線パターン８５２と、を有している。また、主配線８１１は、終端抵抗４０１の一端から延びる表層配線パターン８５５を有している。また、主配線８１１は、始端８１１ａから終端８１１ｂに向かって内層１１４と内層１１５との間で入れ替わるように内層１１４及び内層１１５に配線された複数（本実施形態では５つ）の第１の内層配線パターンである内層配線パターン８６１〜８６５を有している。また、主配線８１１は、５つの内層配線パターン８６１〜８６５を一筆書き状に連結する、４つの第１の内層間ヴィア導体である内層間ヴィア導体８６６〜８６９を有している。また、主配線８１１は、表層配線パターン８５２と内層配線パターン８６１とを連結する表層内層間ヴィア導体８５３と、内層配線パターン８６５と表層配線パターン８５５とを連結する表層内層間ヴィア導体８５４と、を有している。

これら内層間ヴィア導体８６６〜８６９は、ヴィア８３２〜８３５における内層１１４と内層１１５との間の部分の導体である。表層内層間ヴィア導体８５３は、ヴィア８３１における表層１１３と内層１１４との間の部分の導体であり、表層内層間ヴィア導体８５４は、ヴィア８３６における表層１１３と内層１１４との間の部分の導体である。

また、第２の主配線である主配線８１２は、表層１１３に形成され、メモリコントローラ２００の送信端子２０２に接合される電極パッド８７１と、電極パッド８７１から延びる表層配線パターン８７２と、を有している。また、主配線８１２は、終端抵抗４０２の一端から延びる表層配線パターン８７５を有している。また、主配線８１２は、始端８１２ａから終端８１２ｂに向かって内層１１４と内層１１５との間で入れ替わるように内層１１４及び内層１１５に配線された複数（本実施形態では５つ）の第２の内層配線パターンである内層配線パターン８８１〜８８５を有している。また、主配線８１２は、５つの内層配線パターン８８１〜８８５を一筆書き状に連結する、４つの第２の内層間ヴィア導体である内層間ヴィア導体８８６〜８８９を有している。また、主配線８１２は、表層配線パターン８７２と内層配線パターン８８１とを連結する表層内層間ヴィア導体８７３と、内層配線パターン８８５と表層配線パターン８７５とを連結する表層内層間ヴィア導体８７４と、を有している。

これら内層間ヴィア導体８８６〜８８９は、ヴィア８４２〜８４５における内層１１４と内層１１５との間の部分の導体である。表層内層間ヴィア導体８７３は、ヴィア８４１における表層１１３と内層１１５との間の部分の導体であり、表層内層間ヴィア導体８７４は、ヴィア８４６における表層１１３と内層１１５との間の部分の導体である。

主配線８１１は、内層配線パターン８６１が内層１１４、内層配線パターン８６２が内層１１５、内層配線パターン８６３が内層１１４、内層配線パターン８６４が内層１１５、内層配線パターン８６５が内層１１４に交互に入れ替わるように配線されている。また、主配線８１２は、内層配線パターン８８１が内層１１５、内層配線パターン８８２が内層１１４、内層配線パターン８８３が内層１１５、内層配線パターン８８４が内層１１４、内層配線パターン８８５が内層１１５に交互に入れ替わるように配線されている。このように、主配線８１２の内層配線パターン８８１〜８８５は、始端８１２ａから終端８１２ｂに向かって主配線８１１の内層配線パターン８６１〜８６５とは反対の内層に交互に入れ替わるように配線されている。

そして、複数の分岐配線８２１_１〜８２１_８のうち、少なくとも主配線８１１の始端８１１ａに最も近い分岐点Ｐ７１から分岐する分岐配線８２１_１が、主配線８１１の内層間ヴィア導体に電気的に接続されている。本第４実施形態では、全分岐配線８２１_１〜８２１_８のそれぞれが、主配線８１１のそれぞれの内層間ヴィア導体８６６〜８６９に電気的に接続されている。詳述すると、各分岐配線８２１_１〜８２１_４の一端が、主配線８１１の各内層間ヴィア導体８６６〜８６９の一端に電気的に接続され、各分岐配線８２１_５〜８２１_８の一端が、主配線８１１の各内層間ヴィア導体８６６〜８６９の他端に電気的に接続されている。内層間ヴィア導体８６６〜８６９の一端は、メモリデバイス３００_１〜３００_４が実装された表層１１３に近い内層１１４側の端である。内層間ヴィア導体８６６〜８６９の他端は、メモリデバイス３００_５〜３００_８が実装された表層１１６に近い内層１１５側の端である。

同様に、複数の分岐配線８２２_１〜８２２_８のうち、少なくとも主配線８１２の始端８１２ａに最も近い分岐点Ｐ８１から分岐する分岐配線８２２_５が、主配線１１２の内層間ヴィア導体に電気的に接続されている。本第４実施形態では、全分岐配線８２２_１〜８２２_８のそれぞれが、主配線８１２のそれぞれの内層間ヴィア導体８８６〜８８９に電気的に接続されている。詳述すると、各分岐配線８２２_１〜８２２_４の一端が、主配線８１２の各内層間ヴィア導体８８６〜８８９の一端に電気的に接続され、各分岐配線８２２_５〜８２２_８の一端が、主配線８１２の各内層間ヴィア導体８８６〜８８９の他端に電気的に接続されている。内層間ヴィア導体８８６〜８８９の一端は、メモリデバイス３００_１〜３００_４が実装された表層１１３に近い内層１１４側の端である。内層間ヴィア導体８８６〜８８９の他端は、メモリデバイス３００_５〜３００_８が実装された表層１１６に近い内層１１５側の端である。

各分岐配線８２１_１〜８２１_４は、対応するメモリデバイス３００_１〜３００_４が実装された表層１１３に形成され、メモリデバイス３００_１〜３００_４の受信端子３０１が接合された第１の電極パッドである電極パッド８２３_１〜８２３_４を有している。各分岐配線８２１_５〜８２１_８は、対応するメモリデバイス３００_５〜３００_８が実装された表層１１６に形成され、メモリデバイス３００_５〜３００_８の受信端子３０１が接合された第１の電極パッドである電極パッド８２３_５〜８２３_８を有している。

また、各分岐配線８２１_１〜８２１_４は、主配線８１１の内層間ヴィア導体８６６〜８６９から表層１１３まで延びる第１のヴィア導体である表層内層間ヴィア導体８２５_１〜８２５_４を有している。各分岐配線８２１_５〜８２１_８は、主配線８１１の内層間ヴィア導体８６６〜８６９から表層１１６まで延びる第１のヴィア導体である表層内層間ヴィア導体８２５_５〜８２５_８を有している。

また、各分岐配線８２１_１〜８２１_４は、表層１１３に形成され、電極パッド８２３_１〜８２３_４と表層内層間ヴィア導体８２５_１〜８２５_４とを電気的に接続する第１の導体パターンである引き出し配線パターン８２４_１〜８２４_４を有している。各分岐配線８２１_５〜８２１_８は、表層１１６に形成され、電極パッド８２３_５〜８２３_８と表層内層間ヴィア導体８２５_５〜８２５_８とを電気的に接続する第１の導体パターンである引き出し配線パターン８２４_５〜８２４_８を有している。

なお、内層間ヴィア導体８６６と表層内層間ヴィア導体８２５_１，８２５_５とはヴィア８３２において一体に形成されている。また、内層間ヴィア導体８６７と表層内層間ヴィア導体８２５_２，８２５_６とはヴィア８３３において一体に形成されている。また、内層間ヴィア導体８６８と表層内層間ヴィア導体８２５_３，８２５_７とはヴィア８３４において一体に形成されている。また、内層間ヴィア導体８６９と表層内層間ヴィア導体８２５_４，８２５_８とはヴィア８３５において一体に形成されている。

各分岐配線８２２_１〜８２２_４は、対応するメモリデバイス３００_１〜３００_４が実装された表層１１３に形成され、メモリデバイス３００_１〜３００_４の受信端子３０２が接合された第２の電極パッドである電極パッド８２６_１〜８２６_４を有している。各分岐配線８２２_５〜８２２_８は、対応するメモリデバイス３００_５〜３００_８が実装された表層１１６に形成され、メモリデバイス３００_５〜３００_８の受信端子３０２が接合された第２の電極パッドである電極パッド８２６_５〜８２６_８を有している。

また、各分岐配線８２２_１〜８２２_４は、主配線８１２の内層間ヴィア導体８８６〜８８９から表層１１３まで延びる第２のヴィア導体である表層内層間ヴィア導体８２８_１〜８２８_４を有している。各分岐配線８２２_５〜８２２_８は、主配線８１２の内層間ヴィア導体８８６〜８８９から表層１１６まで延びる第２のヴィア導体である表層内層間ヴィア導体８２８_５〜８２８_８を有している。

また、各分岐配線８２２_１〜８２２_４は、表層１１３に形成され、電極パッド８２６_１〜８２６_４と表層内層間ヴィア導体８２８_１〜８２８_４とを電気的に接続する第２の導体パターンである引き出し配線パターン８２７_１〜８２７_４を有している。各分岐配線８２２_５〜８２２_８は、表層１１６に形成され、電極パッド８２６_５〜８２６_８と表層内層間ヴィア導体８２８_５〜８２８_８とを電気的に接続する第２の導体パターンである引き出し配線パターン８２７_５〜８２７_８を有している。

なお、内層間ヴィア導体８８６と表層内層間ヴィア導体８２８_１，８２８_５とはヴィア８４２において一体に形成されている。また、内層間ヴィア導体８８７と表層内層間ヴィア導体８２８_２，８２８_６とはヴィア８４３において一体に形成されている。また、内層間ヴィア導体８８８と表層内層間ヴィア導体８２８_３，８２８_７とはヴィア８４４において一体に形成されている。また、内層間ヴィア導体８８９と表層内層間ヴィア導体８２８_４，８２８_８とはヴィア８４５において一体に形成されている。

以上、本第４実施形態によれば、ヴィア８３１〜８３６，８４１〜８４６の径の大きなローコストのプリント配線板８００で動作安定を確保したフライバイ配線構造を提供することができる。また、各分岐配線８２１_１〜８２１_８，８２２_１〜８２２_８の配線長、より具体的には、各表層内層間ヴィア導体８２５_１〜８２５_８，８２８_１〜８２８_８の配線長が短くなる。これにより、各メモリデバイス３００_１〜３００_８においてリンギングを抑制することができ、信号（ＤＤＲ３メモリのアドレスコマンド信号）の入力電圧条件を満足させることが可能である。そして、これら分岐配線８２１_１〜８２１_８，８２２_１〜８２２_８は内層１１４又は内層１１５で分岐するので、従来のように主配線を表層にヴィアを介して引き出すと共にヴィアを介して内層に引き戻す必要がない。したがって、ヴィアの数を削減でき、安価なプリント配線板８００を実現することができる。

また、両方の表層１１３，１１６にメモリデバイス３００_１〜３００_８を実装し、内層間ヴィア導体８６６〜８６９，８８６〜８８９の両端に分岐配線を接続したので、プリント配線板８００を大型化することなく、より多くのメモリデバイスを実装できる。

なお、本発明は、以上説明した実施形態に限定されるものではなく、多くの変形が本発明の技術的思想内で当分野において通常の知識を有する者により可能である。

また、上記第１〜第４実施形態では、プリント配線板にメモリコントローラが実装されている場合について説明したが、これに限るものではない。メモリコントローラがマザーボードに実装され、メモリデバイスを実装したプリント配線板が、マザーボードに対して着脱可能に構成され、マザーボードに装着された際に、主配線の始端がメモリコントローラに電気的に接続されるようにしてもよい。

１００…プリント配線板、１１１…主配線（第１の主配線）、１１１ａ…始端、１１１ｂ…終端、１１２…主配線（第２の主配線）、１１２ａ…始端、１１２ｂ…終端、１１３…表層（第１表層）、１１４…内層（第１内層）、１１５…内層（第２内層）、１１６…表層（第２表層）、１２１_１〜１２１_４…分岐配線（第１の分岐配線）、１２２_１〜１２２_４…分岐配線（第２の分岐配線）、１６１〜１６５…内層配線パターン（第１の内層配線パターン）、１６６〜１６９…内層間ヴィア導体（第１の内層間ヴィア導体）、１８１〜１８５…内層配線パターン（第２の内層配線パターン）、１８６〜１８９…内層間ヴィア導体（第２の内層間ヴィア導体）、２００…メモリコントローラ（送信素子）、３００_１〜３００_４…メモリデバイス（受信素子）、３０１…受信端子（第１の受信端子）、３０２…受信端子（第２の受信端子）、４０１，４０２…終端抵抗、５００…プリント回路板

Claims (8)

1. 第１表層と、前記第１表層とは反対側の第２表層と、前記第１表層と前記第２表層との間に配置された第１内層及び第２内層と、が絶縁層を介して積層されて構成されたプリント配線板において、
   始端が送信素子に接続され、終端が終端抵抗に接続される第１の主配線及び第２の主配線と、
   前記第１の主配線の互いに異なる分岐点から分岐して、複数の受信素子のうち対応する受信素子の第１の受信端子にそれぞれ接続される複数の第１の分岐配線と、
   前記第２の主配線の互いに異なる分岐点から分岐して、前記複数の受信素子のうち対応する受信素子の第２の受信端子にそれぞれ接続される複数の第２の分岐配線と、を備え、
   前記第１の主配線は、前記第１の主配線の始端から前記第１の主配線の終端に向かって前記第１内層と前記第２内層との間で入れ替わるように前記第１内層及び前記第２内層に配線された複数の第１の内層配線パターンと、前記複数の第１の内層配線パターンを一筆書き状に連結する第１の内層間ヴィア導体と、を有し、
   前記第２の主配線は、前記第２の主配線の始端から前記第２の主配線の終端に向かって前記第１内層と前記第２内層との間で前記第１の内層配線パターンが配線された内層とは反対の内層に入れ替わるように前記第１内層及び前記第２内層に配線された複数の第２の内層配線パターンと、前記複数の第２の内層配線パターンを一筆書き状に連結する第２の内層間ヴィア導体と、を有し、
   前記複数の第１の分岐配線のうち、少なくとも前記第１の主配線の始端に最も近い分岐点から分岐する第１の分岐配線が、前記第１の内層間ヴィア導体に接続され、
   前記複数の第２の分岐配線のうち、少なくとも前記第２の主配線の始端に最も近い分岐点から分岐する第２の分岐配線が、前記第２の内層間ヴィア導体に接続されていることを特徴とするプリント配線板。
2. 前記第１の主配線は、前記第１の内層間ヴィア導体として前記第１の分岐配線と同じ数の第１の内層間ヴィア導体を有しており、
   前記第２の主配線は、前記第２の内層間ヴィア導体として前記第２の分岐配線と同じ数の第２の内層間ヴィア導体を有しており、
   前記各第１の分岐配線が前記各第１の内層間ヴィア導体に接続されており、
   前記各第２の分岐配線が前記各第２の内層間ヴィア導体に接続されていることを特徴とする請求項１に記載のプリント配線板。
3. 前記第１の主配線は、前記第１の内層間ヴィア導体として１つの第１の内層間ヴィア導体を有しており、
   前記第２の主配線は、前記第２の内層間ヴィア導体として１つの第２の内層間ヴィア導体を有しており、
   前記第１の主配線の始端に最も近い分岐点から分岐する第１の分岐配線が、前記第１の内層間ヴィア導体に接続され、
   前記第２の主配線の始端に最も近い分岐点から分岐する第２の分岐配線が、前記第２の内層間ヴィア導体に接続されていることを特徴とする請求項１に記載のプリント配線板。
4. 前記第１の主配線は、前記第１の内層間ヴィア導体として２つの第１の内層間ヴィア導体を有しており、
   前記第２の主配線は、前記第２の内層間ヴィア導体として２つの第２の内層間ヴィア導体を有しており、
   前記第１の主配線の始端に最も近い分岐点から分岐する第１の分岐配線、及び前記第１の主配線の始端に２番目に近い分岐点から分岐する第１の分岐配線が、前記各第１の内層間ヴィア導体に接続されており、
   前記第２の主配線の始端に最も近い分岐点から分岐する第２の分岐配線、及び前記第２の主配線の始端に２番目に近い分岐点から分岐する第２の分岐配線が、前記各第２の内層間ヴィア導体に接続されていることを特徴とする請求項１に記載のプリント配線板。
5. 前記各第１の分岐配線は、
   前記第１表層及び前記第２表層のうち前記対応する受信素子が実装される表層に形成され、前記受信素子の第１の受信端子が接合される第１の電極パッドと、
   前記第１の主配線から前記対応する受信素子が実装される表層まで延びる第１のヴィア導体と、
   前記対応する受信素子が実装される表層に形成され、前記第１の電極パッドと前記第１のヴィア導体とを接続する第１の導体パターンと、有し、
   前記各第２の分岐配線は、
   前記対応する受信素子が実装される表層に形成され、前記対応する受信素子の第２の受信端子が接合される第２の電極パッドと、
   前記第２の主配線から、前記対応する受信素子が実装される表層まで延びる第２のヴィア導体と、
   前記受信素子が実装される表層に形成され、前記第２の電極パッドと前記第２のヴィア導体とを接続する第２の導体パターンと、有することを特徴とする請求項１乃至４のいずれか１項に記載のプリント配線板。
6. 前記第１の分岐配線及び前記第２の分岐配線の配線長が５［ｍｍ］以下であることを特徴とする請求項１乃至５のいずれか１項に記載のプリント配線板。
7. 請求項１乃至６のいずれか１項に記載のプリント配線板と、
   前記プリント配線板に実装され、前記プリント配線板の第１の分岐配線に接続された第１の受信端子、及び前記プリント配線板の第２の分岐配線に接続された第２の受信端子を有する複数の受信素子と、を備えたことを特徴とするプリント回路板。
8. 前記プリント配線板に実装され、前記プリント配線板の第１及び第２の主配線の始端に接続された送信素子を備えたことを特徴とする請求項７に記載のプリント回路板。

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