JP7279354B2 - 半導体素子及び半導体素子の識別方法 - Google Patents

半導体素子及び半導体素子の識別方法 Download PDF

Info

Publication number
JP7279354B2
JP7279354B2 JP2018235395A JP2018235395A JP7279354B2 JP 7279354 B2 JP7279354 B2 JP 7279354B2 JP 2018235395 A JP2018235395 A JP 2018235395A JP 2018235395 A JP2018235395 A JP 2018235395A JP 7279354 B2 JP7279354 B2 JP 7279354B2
Authority
JP
Japan
Prior art keywords
external connection
connection electrode
semiconductor device
chip
openings
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018235395A
Other languages
English (en)
Other versions
JP2020098822A (ja
Inventor
太一 狩野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2018235395A priority Critical patent/JP7279354B2/ja
Priority to US16/660,205 priority patent/US11408925B2/en
Priority to CN201911051901.2A priority patent/CN111326490A/zh
Publication of JP2020098822A publication Critical patent/JP2020098822A/ja
Application granted granted Critical
Publication of JP7279354B2 publication Critical patent/JP7279354B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2601—Apparatus or methods therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
    • G01B11/00—Measuring arrangements characterised by the use of optical techniques
    • G01B11/02—Measuring arrangements characterised by the use of optical techniques for measuring length, width or thickness
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/78—Apparatus for connecting with wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H01L2224/03614—Physical or chemical etching by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0391—Forming a passivation layer after forming the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/0558—Plural external layers being stacked
    • H01L2224/05582—Two-layer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0605—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/789—Means for monitoring the connection process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、特性の違いの識別が容易な半導体素子及び半導体素子の識別方法に関する。
半導体集積回路（ＩＣ）等では多結晶シリコン（ポリシリコン）薄膜を有する抵抗層が設けられた半導体素子が知られている（特許文献１参照。）。特許文献１に記載された半導体素子では、抵抗層の上面側で抵抗層の両端に２つの電極が接続され、２つの電極にボンディングワイヤがそれぞれ接合される。このため、チップサイズが大きくなると共に、２本のボンディングワイヤが必要となる。
そこで、抵抗層の上面側で抵抗層の一端が１つの電極に接続され、抵抗層の他端が中継配線を介して半導体基板にオーミック接続された構造で、縦方向に電流を流す縦型の半導体素子が考えられる。縦型の半導体素子とすることで、横型の半導体素子よりもチップサイズを削減できると共に、電極に接続するボンディングワイヤの本数を低減することができる。
半導体素子を高温動作させた場合の抵抗値の上昇を抑えるため、０ｐｐｍ／℃以下の負の温度係数とすることが好ましい。半導体素子の抵抗層は、ポリシリコンに不純物をイオン注入することにより形成される。半導体素子の温度係数は、イオン注入の不純物ドーズ量や加速電圧、及び注入した不純物の活性化熱処理の温度や時間を調整することで制御される。半導体素子の抵抗値は、抵抗層の長さ及び幅を調整して制御される。
半導体素子の実装では、抵抗層の上面側の電極の一部を露出させてパッドを形成し、パッドにボンディングワイヤが接合される。特許文献２には、チップやボンディングパッドのサイズ等の設計規格を提供することにより、組立工程における人為的ミスを低減することが提案されている。
しかし、抵抗値が異なる半導体素子が、チップやパッドのサイズが同じで、同一工程で製造される場合がある。抵抗値がそれぞれ異なる複数の半導体素子は、それぞれトレー等に格納されて、同一組立工程で実装される。上述のように、抵抗値は、抵抗層の平面上のパターンの長さ及び幅で調整されるので、他のチップが混入しても識別は困難である。また、他のチップと取違える可能性もある。そのため、組立工程において、所望の半導体素子であるか確認することが困難で、不良が発生する可能性がある。
特開平８－３０６８６１号公報 特開２００３－２８２６０３号公報
上記課題に鑑み、本発明は、組立時において、特性の違いの識別が容易な半導体素子及び半導体素子の識別方法を提供することを目的とする。
本発明の一態様は、（ａ）チップの上面側に設けられた第１外部接続電極と、（ｂ）第１外部接続電極から離間して、第１外部接続電極と並列に設けられた第２外部接続電極と、（ｃ）第１及び第２外部接続電極を覆い、一部に第１及び第２外部接続電極の上面の一部をそれぞれ露出させる第１開口部及び第２開口部を有する保護膜とを備え、第１及び第２開口部の平面パターンは、第１及び第２外部接続電極を内包する領域の中心点に関して２回回転対称で、且つ第１及び第２外部接続電極の間の中心線に関して非対称であり、第１及び第２開口部のそれぞれの平面パターンの角部において、内側に向かう凹部が設けられる半導体素子を要旨とする。
本発明の他の態様は、（ａ）参照チップの上面に設けられた第１参照外部接続電極、参照チップの上面に、第１参照外部接続電極と同一形状で離間して並列に設けられた第２参照外部接続電極、第１及び第２参照パッド電極の一部をそれぞれ露出させ、第１及び第２参照外部接続電極の間の中心線に関して対称である矩形状の第１参照開口部及び第２参照開口部を有し、参照チップの上面を覆う参照保護膜とを備える参照半導体素子の平面画像を取得し、第１及び第２参照開口部の平面パターンにおいて、第１及び第２開口部の対面する側の反対側に位置し、第１及び第２参照外部接続電極を内包する領域の中心点に関して２回回転対称な第１参照交点及び第２参照交点の間の長さを参照対角長として登録するステップと、（ｂ）対象チップの上面に設けられた第１外部接続電極、対象チップの上面に、第１外部接続電極と同形状で離間して並列に設けられた第２外部接続電極、第１及び第２外部接続電極の一部をそれぞれ露出させる第１開口部及び第２開口部を有し、対象チップの上面を覆う保護膜を備え、平面パターンにおいて、第１及び第２開口部は、第１及び第２外部接続電極を内包する領域の中心点に関して点対称であり、第１及び第２外部接続電極の間の中心線に関して非対称である対象半導体素子の平面画像を取得して、第１及び第２開口部の対面する側の反対側に位置するそれぞれの長辺が短辺と交叉する第１交点及び第２交点の間の長さを対象対角長として登録するステップと、（ｃ）対象対角長と参照対角長と差が、予め登録した規定値以上であれば、適正品と判定するステップとを含む半導体素子の識別方法であることを要旨とする。
本発明によれば、組立時において、特性の違いの識別が容易な半導体素子及び半導体素子の識別方法を提供することができる。
本発明の実施形態に係る半導体素子の一例を示す平面図である。 図１の半導体素子の一部となるＡ－Ａ線に沿った拡大断面を示す概略図である。 図１のＢ－Ｂ線から垂直に切った半導体素子の断面概略図である。 図１のＣ－Ｃ線から垂直に切った半導体素子の断面概略図である。 本発明の実施形態の説明に用いる従来の半導体素子の一例を示す平面図である。 本発明の実施形態に係る半導体素子の組立工程の一例の説明に用いるボンディング装置の概略図である。 本発明の実施形態に係る半導体素子の識別方法の一例を示すフローチャートである。 本発明の実施形態に係る半導体素子の識別方法の変形例の一例を示すフローチャートである。 本発明の実施形態に係る半導体素子の識別方法の変形例の他の例を示すフローチャートである。 本発明のその他の実施形態に係る半導体素子の一例を示す平面図である。 本発明のその他の実施形態に係る半導体素子の他の例を示す平面図である。 図１１のＤ－Ｄ線から垂直に切った半導体素子の断面概略図である。
以下、図面を参照して、本発明の実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の選択であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。同様に「表」「裏」の関係も１８０°回転すれば、反転した用語が定義される。
（実施形態）
＜半導体素子＞
本発明の実施形態に係る半導体素子は、図１に示すように、一対の第１外部接続電極５ａ及び第２外部接続電極５ｂ、並びに中継配線５ｃが並ぶ方向を長手方向とする矩形形状の平面パターンを有する抵抗素子である。平面パターンとして中継配線５ｃは、第１外部接続電極５ａと第２外部接続電極５ｂの間に配置されている。実施形態に係る半導体素子のチップサイズは例えば２．８ｍｍ×２．５ｍｍ程度である。図１に示すように、左側に配置した第１外部接続電極５ａと右側に配置した第２外部接続電極５ｂとは、ほぼ互いに相似形をなしている。第１外部接続電極５ａと第２外部接続電極５ｂは離間して並列して配置されている。例えば、一対の第１外部接続電極５ａ及び第２外部接続電極５ｂは、図１の上下方向を長手方向とする矩形の平面パターンを有し、長さは２．１ｍｍ程度、幅は１．０ｍｍ程度、間隔は０．５ｍｍ程度以上である。図１に示すように、第１抵抗層３ａ及び第２抵抗層３ｂ及び中継配線５ｃも、図１の上下方向を長手方向とする矩形の平面パターンを有する。
図２の中継配線５ｃの領域に着目した部分拡大断面図から分かるように、一対の第１外部接続電極５ａ及び第２外部接続電極５ｂ、並びに中継配線５ｃ上には、保護膜（パッシベーション膜）７が配置されている。保護膜７には第１外部接続電極５ａの上面の一部を露出する第１開口部８ａ、及び第２外部接続電極５ｂの上面の一部を露出する第２開口部８ｂが設けられている。図１に示すように、第１開口部８ａ及び第２開口部８ｂは長さＬ、幅Ｗの矩形の平面パターンである。例えば、第１開口部８ａ及び第２開口部８ｂの長さＬは１．９ｍｍ程度であり、幅Ｗは０．９ｍｍ程度である。第１開口部８ａ及び第２開口部８ｂから露出する一対の第１外部接続電極５ａ及び第２外部接続電極５ｂの部分がボンディングワイヤ、ボンディングリボン等の外部接続手段を接合可能な実効接続領域１０ａ及び実効接続領域１０ｂとなる。例えば、実効接続領域１０ａ、１０ｂは、１．３ｍｍ×０．７４ｍｍ程度以下である。
中継配線５ｃの矩形形状の平面パターンは、チップの中心点ＣＰを通る中心線ＣＬ上に設けられている。そして、第１抵抗層３ａ、第２抵抗層３ｂ、第１外部接続電極５ａ、第２外部接続電極５ｂ、中継配線５ｃは、平面パターン上、チップの中心点ＣＰを通る中心線ＣＬに関して線対称となるように設けられている。即ち、第１抵抗層３ａ、第２抵抗層３ｂ、第１外部接続電極５ａ、第２外部接続電極５ｂ、中継配線５ｃの平面パターンは、チップの中心点ＣＰに関して２回回転対称となる。回転対称性を有することにより、実施形態に係る半導体素子の実装時に１８０°回転して使用してもよく、組み立て作業時の配置の自由度が拡大される。
図１に示すように、第１開口部８ａ及び第２開口部８ｂは、表面パターンにおいて、チップの中心点ＣＰを通る中心線ＣＬに関して非対称となり、チップの中心点ＣＰに関して２回回転対称となるような位置に配置される。即ち、図１に示すように、左側に配置した第１開口部８ａの上側の端部は、右側に配置した第２開口部８ｂの上側の端部より、短縮長Ｒで下方にずれている。また、第１開口部８ａの下側の端部は、第２開口部８ｂの下側の端部より、短縮長Ｒで下方にずれている。第１開口部８ａにおいて、対面する第２開口部８ｂとは反対側に位置する第１開口部８ａの上側の交点を第１交点１１ａと規定する。第２開口部８ｂにおいて、対面する第１開口部８ａとは反対側に位置する第２開口部８ｂの下側の交点を第２交点１１ｂと規定する。第１交点１１ａ及び第２交点１１ｂとの間の長さを対角長ＤＬと規定する。例えば、実施形態に係る半導体素子の対角長ＤＬは２．９６ｍｍ程度に選択することが可能である。
実施形態に係る半導体素子は、図２～図４に示すように、第１導電型（ｎ－型）の半導体基板１、下層絶縁膜（２ａ，２ｂ）、第１抵抗層３ａ及び第２抵抗層３ｂを備える。下層絶縁膜（２ａ，２ｂ）は、半導体基板１上に配置される。薄膜の第１抵抗層３ａ及び第２抵抗層３ｂは、下層絶縁膜（２ａ，２ｂ）上に配置される。実施形態に係る半導体素子は、例えば絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）やＭＩＳトランジスタ等の絶縁ゲート型半導体素子を主半導体素子として、この主半導体素子のゲート抵抗として適用される抵抗素子が好適である。よって、ゲート抵抗等の抵抗素子として用いられる場合は、抵抗素子として要求される仕様に依存するが、半導体基板１の厚さは例えば２５０μｍ～４５０μｍ程度で、半導体基板１の比抵抗は、通常、比較的低い値に選定される。半導体基板１としては、例えばシリコン（Ｓｉ）基板等が使用可能である。
以下においては、実施形態に係る半導体素子が抵抗素子として用いられる場合に焦点を当てて説明するが、抵抗素子に限定されるものではない。図２～図４の断面図上では、下層絶縁膜（２ａ，２ｂ）として異なる符号を付しているが、下層絶縁膜（２ａ，２ｂ）は紙面の奥等で連続する一体の部材であってもかまわない。半導体基板１の上部には、図示は省略したが、下層絶縁膜２ａ，２ｂの間に半導体基板１よりも低比抵抗で第１導電型（ｎ＋型）のコンタクト領域が設けられている。なお、第２導電型（ｐ－型）の半導体基板１を使用して、半導体基板１の上部に半導体基板１よりも低比抵抗で第２導電型（ｐ＋型）の半導体領域を、コンタクト領域として設けてもよい。
下層絶縁膜（２ａ，２ｂ）は、例えば、６００ｎｍ～１０００ｎｍ程度の厚さのフィールド絶縁膜を用いることが可能である。下層絶縁膜（２ａ，２ｂ）としては、シリコン酸化膜（ＳｉＯ２膜）、シリコン窒化膜（Ｓｉ３Ｎ４膜）又はこれらの複合膜が使用可能である。下層絶縁膜（２ａ，２ｂ）としては、テトラエトキシシラン（ＴＥＯＳ）等の有機ケイ素系化合物のガスを用いた化学気相成長（ＣＶＤ）法等による絶縁膜等であってもよい。下層絶縁膜（２ａ，２ｂ）を厚くすることで寄生容量を低減することができる。
第１抵抗層３ａ及び第２抵抗層３ｂの厚さは例えば４００ｎｍ～６００ｎｍ程度であり、第１抵抗層３ａ及び第２抵抗層３ｂのシート抵抗は例えば１００Ω／□～２００Ω／□程度である。第１抵抗層３ａ及び第２抵抗層３ｂの抵抗値は、第１抵抗層３ａ及び第２抵抗層３ｂの厚さ、幅（図１の奥行き方向）及び長さ（図１の左右方向）並びに第１抵抗層３ａ及び第２抵抗層３ｂの材料を調整することにより制御可能である。第１抵抗層３ａ及び第２抵抗層３ｂとしては、例えばｎ型の不純物を添加した多結晶シリコン（ドープド・ポリシリコン：ＤＯＰＯＳ）が使用可能である。ｎ型のＤＯＰＯＳは、ポリシリコンに燐（Ｐ）や硼素（Ｂ）等の不純物元素をイオン注入で添加することや、ドーピングガスを用いて気相から不純物元素を添加しながらポリシリコンをＣＶＤ法により堆積することで形成可能である。ＤＯＰＯＳを第１抵抗層３ａ及び第２抵抗層３ｂに用いる場合は、ポリシリコン中に添加する不純物元素の添加量を調整することによっても、第１抵抗層３ａ及び第２抵抗層３ｂの抵抗値を制御することが可能である。
第１抵抗層３ａ及び第２抵抗層３ｂの温度係数は０ｐｐｍ／℃であるか、又は第１抵抗層３ａ及び第２抵抗層３ｂが負の温度係数を有することが好ましい。これにより、高温動作時の抵抗値の上昇を抑制することができる。例えば、実施形態に係る半導体素子をＩＧＢＴのゲート抵抗に適用した場合には、ＩＧＢＴのオン時のロスを抑制することができる。ＤＯＰＯＳの温度係数は、ポリシリコンに不純物をイオン注入するときのドーズ量を調整すること等で制御可能である。例えば、ドーズ量を７．０×１０１５ｃｍ－２以下程度とすれば、ＤＯＰＯＳの温度係数を０ｐｐｍ／℃以下にできる。なお、第１抵抗層３ａ及び第２抵抗層３ｂの温度係数は０ｐｐｍ／℃以下に必ずしも限定されず、第１抵抗層３ａ及び第２抵抗層３ｂが正の温度係数を有していてもよい。
第１抵抗層３ａ及び第２抵抗層３ｂはＤＯＰＯＳに限定されず、窒化タンタル（ＴａＮx）等の遷移金属の窒化物の膜や、クロム（Ｃｒ）－ニッケル（Ｎｉ）－マンガン（Ｍｎ）の順に積層された高融点金属膜の積層膜であってもよい。第１抵抗層３ａ及び第２抵抗層３ｂは、銀パラジウム（ＡｇＰｄ）や酸化ルテニウム（ＲｕＯ２）等の薄膜を使用してもよい。なお、図２～図４に示した構造とは変わるが、第１抵抗層３ａ及び第２抵抗層３ｂを半導体表面に形成したｐ型拡散層又はｎ型拡散層で実現することも可能である。
下層絶縁膜（２ａ，２ｂ）、第１抵抗層３ａ及び第２抵抗層３ｂを被覆するように層間絶縁膜４が配置されている。層間絶縁膜４の厚さは例えば１０００ｎｍ～２０００ｎｍ程度である。層間絶縁膜４としては、「ＮＳＧ膜」と称される不純物を含まないシリコン酸化膜（ＳｉＯ２膜）、燐を添加したシリコン酸化膜（ＰＳＧ膜）、ホウ素を添加したシリコン酸化膜（ＢＳＧ膜）等が使用可能である。更に、燐及びホウ素を添加したシリコン酸化膜（ＢＰＳＧ膜）又はシリコン窒化膜（Ｓｉ３Ｎ４膜）の単層膜又はこれらのうちの複数種を選択して組み合わせた複合膜等も層間絶縁膜４として採用可能である。例えば、層間絶縁膜４は、５００ｎｍ～８００ｎｍ程度のＮＳＧ膜と、４００ｎｍ～８００ｎｍ程度のＰＳＧ膜を積層した複合膜で構成できる。ＮＳＧ膜は抵抗バラツキを抑制する機能を有する。また、ＰＳＧ膜はワイヤボンディングの強度を確保する機能を有する。
図２の部分拡大断面図に示すように、層間絶縁膜４上には、一対の第１外部接続電極５ａ及び第２外部接続電極５ｂ並びに中継配線５ｃが配置されている。第１外部接続電極５ａは下層絶縁膜２ａの上方に位置し、第１外部接続電極５ａの端部の水平位置が第１抵抗層３ａの一端と深さ方向において重複する。第２外部接続電極５ｂは下層絶縁膜２ｂの上方に位置し、第２外部接続電極５ｂの端部の水平位置が第２抵抗層３ｂの一端と深さ方向において重複する。中継配線５ｃは、一対の第１外部接続電極５ａ及び第２外部接続電極５ｂに挟まれるように、下層絶縁膜２ａの上方から下層絶縁膜２ｂの上方に亘って、図２に示す断面構造がＴ字型に近い形状となるように配置されている。
第１外部接続電極５ａはコンタクト領域６ａを介して第１抵抗層３ａの一端に接続されている。第１抵抗層３ａの他端には、コンタクト領域６ｂを介して中継配線５ｃの一端である抵抗層接続端子が接続されている。第２外部接続電極５ｂは、コンタクト領域６ｃを介して第２抵抗層３ｂの一端に接続されている。第２抵抗層３ｂの他端には、コンタクト領域６ｄを介して中継配線５ｃの別の一端である抵抗層接続端子が接続されている。Ｔ字型を中継配線５ｃの中央端である基板接続端子は、コンタクト領域６ｅを介して半導体基板１の上部に設けられたｎ＋型コンタクト領域（図示省略）に低接触抵抗でオーミック接続されている。半導体基板１の裏面には対向電極９が設けられている。即ち、第１抵抗層３ａ及び第２抵抗層３ｂが中継配線５ｃを介して半導体基板１に直列接続され、第１外部接続電極５ａと対向電極９との間、及び第２外部接続電極５ｂと対向電極９との間を抵抗体とする縦型の半導体素子を実現している。
一対の第１外部接続電極５ａ及び第２外部接続電極５ｂ並びに中継配線５ｃの厚さは、例えば３μｍ程度である。第１外部接続電極５ａ、第２外部接続電極５ｂ及び中継配線５ｃは、例えば１００ｎｍ～１３０ｎｍ程度のバリアメタルとしてのチタン／窒化チタン（Ｔｉ／ＴｉＮ）、３μｍ程度のアルミニウム－シリコン（Ａｌ－Ｓｉ）、３５ｎｍ～５５ｎｍ程度の反射防止膜としてのＴｉＮ／Ｔｉの積層膜で構成できる。Ａｌ－Ｓｉの代わりに、Ａｌや、Ａｌ－Ｃｕ－Ｓｉ、Ａｌ－Ｃｕ等のＡｌ合金等を使用してもよい。一対の第１外部接続電極５ａ及び第２外部接続電極５ｂはそれぞれ出力用（実装用）の電極パッドを構成する。第１外部接続電極５ａ及び第２外部接続電極５ｂには、アルミニウム（Ａｌ）等の金属からなる直径２００μｍ～４００μｍ程度のボンディングワイヤが接続される。
図示は省略したが、層間絶縁膜４上にはガードリング層が配置されていてもよい。ガードリング層は、第１外部接続電極５ａ及び第２外部接続電極５ｂ並びに中継配線５ｃと同じ材料からなる。ガードリング層は、例えば、実施形態に係る半導体素子を構成するチップの外周部分にリング状に配置される。ガードリング層は、コンタクト領域を介して半導体基板１にオーミック接続される。
図２～図４に示すように、第１外部接続電極５ａ及び第２外部接続電極５ｂ並びに中継配線５ｃ上には、保護膜（パッシベーション膜）７が配置されている。保護膜７としては、例えばＴＥＯＳ膜、Ｓｉ３Ｎ４膜等の第１保護膜７ａ、及びポリイミド膜等の第２保護膜７ｂを積層した複合膜で構成できる。保護膜７には、第１開口部８ａ及び第２開口部８ｂがそれぞれ設けられている。例えば、プラズマＣＶＤ法等によりＳｉ３Ｎ４膜を堆積し、ポリイミド膜を塗布することで、第１保護膜７ａ及び第２保護膜７ｂからなる保護膜７を形成する。引き続き、フォトリソグラフィ技術及びウェットエッチング技術等により、ポリイミド膜を選択的に除去して、Ｓｉ３Ｎ４膜の表面が露出した開口部を形成する。次に、フォトリソグラフィ技術及びドライエッチング技術等により、Ｓｉ３Ｎ４膜が露出した開口部において、Ｓｉ３Ｎ４膜を選択的に除去して、第１外部接続電極５ａ及び第２外部接続電極５ｂの表面が露出した開口部を形成する。その結果、図２～図４に示すように、第１開口部８ａ及び第２開口部８ｂの端部では、ポリイミド膜からなる第２保護膜７ｂが後退して、Ｓｉ３Ｎ４膜からなる第１保護膜７ａが突出した第１開口部８ａ及び第２開口部８ｂが形成される。第１開口部８ａ及び第２開口部８ｂからそれぞれ露出する第１外部接続電極５ａ及び第２外部接続電極５ｂの部分がそれぞれボンディングワイヤを接続可能な実装用のパッド領域となる。
図２～図４に示すように、半導体基板１の下面には対向電極９が配置されている。対向電極９は、例えば金（Ａｕ）からなる単層膜や、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）の順で積層された金属膜で構成できる。対向電極９の最外層は、はんだ付け可能な材料で構成できる。対向電極９は金属板等にはんだ付け等により固定される。
実施形態に係る半導体素子が抵抗素子である場合では、図２に示すように、Ｔ字型の中継配線５ｃの両端をなす抵抗層接続端子が第１抵抗層３ａ及び第２抵抗層３ｂに接続された構造を基礎としている。そして、Ｔ字型の中継配線５ｃの中央側の端子である基板接続端子が、半導体基板１に設けられたｎ＋型コンタクト領域（図示省略）に低接触抵抗でオーミック接続されて、縦型の半導体素子を構成している。このため、第１抵抗層３ａに接続された第１外部接続電極５ａで構成される実装用の外部接続領域（パッド領域）が第１抵抗層３ａに１つ割り当てられる。第２抵抗層３ｂに接続された第２外部接続電極５ｂで構成される実装用の外部接続領域（パッド領域）が第２抵抗層３ｂに１つ割り当てられる。したがって、実施形態に係る半導体素子によれば、第１抵抗層３ａ及び第２抵抗層３ｂの１つ当たりのボンディングワイヤの本数が１本となり、横型の半導体素子と比較してボンディングワイヤの本数を低減することができる。更に、横型の半導体素子と比較して、上面側の実装用の外部接続領域（パッド領域）の占有面積を削減できるので、チップサイズを縮小することができる。
図５には、通常の半導体素子の平面パターンを示す。通常の半導体素子の第１抵抗層３ｃ第２抵抗層３ｄそれぞれの長さ及び幅は、抵抗値が異なるように、第１抵抗層３ａ及び第２抵抗層３ｂそれぞれの長さ及び幅と異なる。図５に示すように、保護膜７には、第１外部接続電極５ａ及び第２外部接続電極５ｂを部分的に露出させる一対の第１開口部８ｃ及び第２開口部８ｄが設けられる。第１開口部８ｃ及び第２開口部８ｄは、長さＬｘ、幅Ｗの矩形の平面パターンであり、相似形をなしている。第１開口部８ｃ及び第２開口部８ｄは、平面パターンにおいて、チップの中心点ＣＰを通る中心線ＣＬに関して線対称となり、チップの中心点ＣＰに関して２回回転対称となるような位置に配置される。第１開口部８ｃにおいて、対面する第２開口部８ｄとは反対側に位置する第１開口部８ｃの上側の角部の交点を第１交点１１ｃとする。第２開口部８ｄにおいて、対面する第１開口部８ｃとは反対側に位置する第２開口部８ｄの下側の角部の交点を第２交点１１ｄとする。第１交点１１ｃ及び第２交点１１ｄとの間の長さが対角長ＤＬｘとなる。例えば、第１開口部８ｃ及び第２開口部８ｄの長さＬｘは２．０ｍｍ程度で、幅Ｗは０．９ｍｍ程度で、対角長ＤＬｘは３．０８ｍｍ程度である。
一方、図１に示した実施形態に係る半導体素子では、第１開口部８ａ及び第２開口部８ｂは、表面パターンにおいて、チップの中心点ＣＰに関して２回回転対称となるような位置に配置される。しかし、第１開口部８ａ及び第２開口部８ｂは、チップの中心点ＣＰを通る中心線ＣＬに関して非対称となっている。このように、実施形態にかかる半導体素子は、従来の半導体素子と平面パターンが異なる。実施形態に係る半導体素子の第１開口部８ａ及び第２開口部８ｂそれぞれが長さＬであるのに対し、従来の半導体素子の第１開口部８ｃ及び第２開口部８ｄそれぞれは長さＬｘである点が異なる。即ち、第１開口部８ａ及び第２開口部８ｂそれぞれの長さＬは、第１開口部８ｃ及び第２開口部８ｄそれぞれの長さＬｘより短縮長Ｒだけ短縮されている。
例えば、パワーモジュール等の半導体装置に組み込まれる半導体素子では、半導体装置の使用によって抵抗値が異なる。抵抗値が異なる対象半導体素子を作製するために、従来の参照半導体素子に対して、抵抗層の幅や長さが調整されるが、チップサイズ、製造工程、組立工程等は同一とされている。対象半導体素子と参照半導体素子とは、異なるウェハを用いて製造されるので、製造工程中は混在することはない。しかし、組立工程において、例えば、半導体素子を供給するトレーを間違えたり、管理が悪いと、対象半導体素子に参照半導体素子が不適正品として混入することも考えられる。そのため、組立工程の段階で混入した不適正品を検出することが望まれる。
例えば、組立工程において、多数の半導体素子が形成されたウェハはダイシング等によって多数のチップに切断される。半導体素子のチップが配置された絶縁回路板等の回路基板がボンディング装置に供給される。ボンディング装置は、図６に示すように、ボンディングユニット４０、位置調整ユニット３０、入力装置４５、及び出力装置４６を備える。ボンディングユニット４０は、チップを保持する保持部４１及びワイヤボンディングを行うヘッド部４２を備える。位置調整ユニット３０は、チップ画像を撮影する撮像部３１、チップ画像の画像処理を行う画像処理部３２、チップの識別を行う識別部３３、及び画像処理部及び識別の結果を格納する記憶部３４を備える。入力装置４５は、作業者が行う入力操作を位置調整ユニットに伝達する。出力装置４６は、位置調整ユニット３０は、得られる画像や処理されるデータ等を表示する。
位置調整ユニット３０の撮像部３１に用いられる撮像装置は低解像度であり、数百μｍ程度の画像によって平面パターンの相違を確実に認識することには不向きであるが、画像のコントラストの違いを認識することが可能である。また、直径が数百μｍ程度の範囲の画像を取り込んで、基点を登録して、基点間の距離を測定することができる。また、半導体素子が配線基板などに接合部材を用いて接合されている場合、接合部材の厚さの不均一により半導体素子が傾いている場合がある。このように、半導体素子が傾いている場合、測定に誤差が生じる。ボンディング装置によって異なるが、例えば、２つの平面パターン間において、基点間の距離の差が５０μｍ以上あれば、異なる平面パターンと認識することができる。
上述のように、半導体素子のチップでは、実効接続領域となる第１開口部８ａ及び第２開口部８ｂは、周囲をＳｉ３Ｎ４膜からなる第１保護膜７ａで囲まれている。撮像部３１によって、第１開口部８ａ及び第２開口部８ｂの金属面と、周囲のＳｉ３Ｎ４膜とのコントラス差を認識することができる。実施形態では、図１に示した第１交点１１ａ及び第２交点１１ｂを含む画像をそれぞれ取り込んで、第１交点１１ａ及び第２交点１１ｂをそれぞれ基点として登録する。そして、第１交点１１ａ及び第２交点１１ｂの間の距離を対角長ＤＬとして登録する。また、実施形態に係る半導体素子の対角長ＤＬは２．９６ｍｍ程度である。従来の半導体素子の対角長ＤＬｘは３．０８ｍｍ程度である。対角長差は１２０μｍ程度となり、異なるチップと識別することができる。
実施形態に係る半導体素子では、相似形の第１開口部８ａ及び第２開口部８ｂは、チップの中心線ＣＬに関して非線対称となり、チップの中心点ＣＰに関して２回回転対称となるような位置に配置される。第１開口部８ａ及び第２開口部８ｂは、長辺方向に互いの位置がずれるように配置される。第１開口部８ａ及び第２開口部８ｂの平面画像パターンのそれぞれの第１交点１１ａ及び第２交点１１ｂの間の対角長ＤＬを抵抗値に応じて変えている。そのため、半導体素子の特性の違いの識別が容易となる。
また、３つの平面パターン間において、それぞれが異なる平面パターンと認識するためには、３つの平面パターンから選ばれる２つの平面パターンの基点間の距離全て（３つ）を５０μｍより大きく設定する必要がある。
＜半導体素子の識別方法＞
実施形態に係る半導体素子の識別方法の一例を、図７に示したフローチャートを参照して説明する。組立ラインにおいて、図５に平面パターンを示した従来の半導体素子の組立工程が、図６に示したボンディング装置を用いて既に実施されている。この組立ラインに、従来の半導体素子とは異なる抵抗値を有する新たな半導体素子として、図１に平面パターンを示した実施形態に係る半導体素子が投入される。
図７のステップＳ１００で、従来の半導体素子のチップをボンディング装置に供給し、ボンディングユニット４０の保持部４１に載置する。位置調整ユニット３０の撮像部３１により取得した画像を用いて画像処理部３２により、図５に示した第１交点１１ｃ及び第２交点１１ｄの位置を指定して記憶部３４に登録する。登録した第１交点１１ｃと第２交点１１ｄとの距離を検出して参照対角長ＤＬｘとして記憶部３４に登録する。
ステップＳ１０１で、ボンディング装置に実施形態に係る半導体素子を対象チップとして供給する。ステップＳ１０２で、対象チップをボンディングユニット４０の保持部４１に載置する。位置調整ユニット３０の撮像部３１により取得した画像を用いて画像処理部３２により、図１に示した第１交点１１ａ及び第２交点１１ｂの位置を指定して記憶部３４に登録する。ステップＳ１０３で、登録した第１交点１１ａと第２交点１１ｂとの距離を検出して対象対角長ＤＬとして記憶部３４に登録する。
ステップＳ１０４で、位置調整ユニット３０の識別部３３により、対象対角長ＤＬと参照対角長ＤＬｘとの対角長差を算出する。対角長差が規定値以上であれば、ステップＳ１０５で、適正品と識別してボンディングを実施する。対角長差にたいする規定値として、５０μｍが用いられる。対角長差が規定値未満であれば、ステップＳ１０６で、取り違えて混入したチップと識別する。
実施形態に係る半導体素子の識別方法では、コントラストの違いが大きなボンディングパッドとなる第１開口部８ａ及び第２開口部８ｂの平面画像パターンのそれぞれの第１交点１１ａ及び第２交点１１ｂを指定している。また、相似形の第１開口部８ａ及び第２開口部８ｂは、チップの中心線ＣＬに関して非線対称となり、チップの中心点ＣＰに関して２回回転対称となるような位置に配置される。第１開口部８ａ及び第２開口部８ｂは、長辺方向に互いの位置がずれるように配置される。そのため、従来の半導体素子に比べて対角長ＤＬを容易に短縮することが可能となり、特性の違いの識別が容易となる。
＜半導体素子の識別方法の変形例＞
上記では、従来の半導体素子とは異なる抵抗値を有する新たな半導体素子の抵抗値が１つの場合について示した。しかし、新たな半導体素子の抵抗値が２つ以上ある場合もある。１つの新たな半導体素子を他の新たな半導体素子および従来の半導体素子と識別する場合、例えば、抵抗値が３種類ある場合は、それぞれの半導体素子の対角長ＤＬが他の半導体素子の対角長ＤＬと５０μｍ以上異なるように製造する。例えば、１つの新たな半導体素子の対角長ＤＬが従来の半導体素子と１００μｍ異なり、他の新たな半導体素子の対角長ＤＬが従来の半導体素子と２００μｍ異なるように製造する。以下、図８及び図９に示すフローチャートを参照して２つの識別方法の変形例について説明する。
まず、図８に示した半導体素子の識別方法について説明する。ステップＳ２００で、３種類の抵抗値の異なる半導体素子、即ち、２つの新たな半導体素子および従来の半導体素子それぞれのチップを図６のボンディングユニット４０の保持部４１に載置する。抵抗値の異なる半導体素子のチップそれぞれについて、図７のステップＳ１００と同様に、位置調整ユニット３０の撮像部３１により取得した画像を用いて画像処理部３２により、参照対角長ＤＬｘを検出する。検出した参照対角長ＤＬｘのそれぞれは記憶部３４に登録される。
次に、ステップＳ２０１で、異なる抵抗値を有する３種類の半導体素子の内、識別の対象となる１つの半導体素子、例えば図１に示した半導体素子を対象チップとし、対象チップの参照対角長を登録する。そして、ステップＳ２０２で、識別対象となる半導体素子のチップを図６のボンディング装置に供給する。ステップＳ２０３で、図７のステップＳ１０２と同様に、図１に示した第１交点１１ａ及び第２交点１１ｂの位置を指定して記憶部３４に登録する。ステップＳ２０４で、図７のステップＳ１０３と同様に、登録した第１交点１１ａと第２交点１１ｂとの距離を検出して対象対角長ＤＬとして記憶部３４に登録する。
ステップＳ２０５で、位置調整ユニット３０の識別部３３により、対象対角長ＤＬと対象の半導体素子以外の参照対角長ＤＬｘとの対角長差を算出する。算出した対角長差全てが規定値以上であれば、ステップＳ２０６で、適正品と識別してボンディング装置でボンディングを実施する。対角長差に対する規定値として、５０μｍが用いられる。対角長差が１つでも規定値未満であれば、ステップＳ２０７で、取り違えて混入したチップと識別する。
次に、図９に示した半導体素子の識別方法について説明する。なお、図９に示すステップＳ２１０からＳ２１４までは、図８に示すステップＳ２００からステップＳ２０４と同じであるので説明を省略する。
ステップＳ２１５で、位置調整ユニット３０の識別部３３により、対象対角長ＤＬと対象の半導体素子の参照対角長ＤＬｘとの対角長差を算出する。対角長差が規定値未満であれば、ステップＳ２１６で、適正品と識別して図６のボンディング装置でボンディングを実施する。対角長差に対するする規定値として、５０μｍが用いられる。対角長差が規定値以上であれば、ステップＳ２１７で、取り違えて混入したチップと識別する。
実施形態の変形例においては、図８及び図９に示したように３種類の特性の異なる半導体素子の識別方法を例示している。しかし、２種類の半導体素子、あるいは４種類以上の半導体素子の識別方法にも適用できる。
（その他の実施形態）
上記のように、本発明は、抵抗素子を例示的に取り上げて記載したが、明細書の一部をなす実施形態等の論述及び図面は本発明を限定するものであると理解すべきではない。本発明の明細書や図面の開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
実施形態においては、従来の半導体素子の組立ラインに、新たな半導体素子が投入される場合について説明した。しかし、同一のチップサイズを有し、抵抗値がそれぞれ異なる複数種の半導体素子が投入される場合もある。実施形態では、図１に示したように、矩形状の第１開口部８ａ及び第２開口部８ｂのそれぞれの長辺の長さＬだけを短縮長Ｒで短縮して、従来の半導体素子の対角長ＤＬｘよりも短い対角長ＤＬを実現している。しかし、開口部の長さＬには、図１に示した実効接続領域１０ａ、１０ｂが必要であるので、開口部の長辺の長さＬの短縮には限界がある。このような場合、例えば、図８に示すように、平面パターンとして、第１開口部８ｅの左上側の角部に、第１開口部８ｅの内側に向かって長辺方向の長さＬｚ、短辺方向の幅Ｗｚで第１交点１１ｅを有する凹部を設ける。同様に、面パターンとして、第２開口部８ｆの右下側の角部に、第２開口部８ｆの内側に向かって長辺方向の長さＬｚ、短辺方向の幅Ｗｚで第２交点１１ｆを有する凹部を設ける。第１及び第２交点１１ｅ、１１ｆの間の距離を対角長ＤＬｙとする。図５に示した半導体素子の対角長ＤＬｘは３．０８ｍｍ程度で、図１に示した半導体素子の対角長ＤＬは２．９６ｍｍ程度である。一方、図８に示した半導体素子の対角長ＤＬｙは２．２９ｍｍであり、上記の半導体素子に対して識別可能となる。
また、実施形態に係る半導体素子として、図１及び図２に示すように中継配線５ｃを介して半導体基板１に接続された縦型構造の抵抗素子を例示したが、中継配線５ｃを省略した横型構造であってもよい。例えば、図１１及び図１２に示すように、矩形状の第１開口部８ｇ及び第２開口部８ｈのそれぞれの長辺の長さＬｙだけを短縮長Ｒｙで短縮して、従来の半導体素子の対角長ＤＬｘよりも短い対角長ＤＬｚを有する横型構造を実現している。横型構造の抵抗素子では、図１２の断面図に示すように、中継配線５ｃが省略されるだけでなく、図２に示したような下層絶縁膜２ｂ、第２抵抗層３ｂを含む構造を設けなくてもよい。また、横型構造の場合、回路基板等に半導体基板１の下面を接着剤等で接着して実装する場合、対向電極９は省略することができる。
このように、上記の実施形態の開示の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本発明に含まれ得ることが明らかとなろう。又、上記の実施形態及び各変形例において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の例示的説明から妥当な、特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１…半導体基板
２ａ，２ｂ…下層絶縁膜
３ａ…第１抵抗層
３ｂ…第２抵抗層
４…層間絶縁膜
５ａ…第１外部接続電極
５ｂ…第２外部接続電極
５ｃ…中継配線
６ａ，６ｂ，６ｃ，６ｄ，６ｅ…コンタクト領域
７ａ…第１保護膜
７ｂ…第２保護膜
８ａ，８ｃ，８ｅ…第１開口部
８ｂ，８ｄ，８ｆ…第２開口部
９…対向電極
１０ａ、１０ｂ…実効接続領域
１１ａ，１１ｃ，１１ｅ…第１交点
１１ｂ，１１ｄ，１１ｆ…第２交点
３０…位置調整ユニット
３１…撮像部
３２…画像処理部
３３…識別部
３４…記憶部
４０…ボンディングユニット
４１…保持部
４２…ヘッド部
４５…入力装置
４６…出力装置

Claims (9)

  1. チップの上面側に設けられた第１外部接続電極と、
    前記第１外部接続電極から離間して、前記第１外部接続電極と並列に設けられた第２外部接続電極と、
    前記第１及び第２外部接続電極を覆い、一部に前記第１及び第２外部接続電極の上面の一部をそれぞれ露出させる第１開口部及び第２開口部を有する保護膜
    とを備え、前記第１及び第２開口部の平面パターンは、前記第１及び第２外部接続電極を内包する領域の中心点に関して２回回転対称で、且つ前記第１及び第２外部接続電極の間の中心線に関して非対称であり、
    前記第１及び第２開口部のそれぞれの平面パターンの角部において、内側に向かう凹部が設けられることを特徴とする半導体素子。
  2. チップの上面側に設けられた第１外部接続電極と、
    前記第１外部接続電極から離間して、前記第１外部接続電極と並列に設けられた第２外部接続電極と、
    前記第１及び第２外部接続電極を覆い、一部に前記第１及び第２外部接続電極の上面の一部をそれぞれ露出させる第１開口部及び第２開口部を有する保護膜
    とを備え、前記第１及び第２開口部の平面パターンは、前記第１及び第２外部接続電極を内包する領域の中心点に関して２回回転対称で、且つ前記第１及び第２外部接続電極の間の中心線に関して非対称であり、
    前記第１及び第２開口部が矩形状であり、前記第１及び第２開口部のそれぞれの長手方 向において、前記第１及び第２開口部のそれぞれの端部の位置が異なり、
    前記チップの一部をなす半導体基板と、
    前記半導体基板上に設けられた下層絶縁膜と、
    前記下層絶縁膜上に設けられた第１抵抗層と、
    前記下層絶縁膜上に設けられ、前記第１抵抗層と離間して並列する第２抵抗層と、
    前記第１及び第２抵抗層を被覆する層間絶縁膜と、
    前記第１及び第２抵抗層にそれぞれ接続され、且つ前記半導体基板にオーミック接続される中継配線と、
    前記半導体基板下に設けられた対向電極
    とを更に備え、
    前記第１外部接続電極が、前記第１抵抗層に接続されて前記層間絶縁膜上に配置され、
    前記第２外部接続電極が、前記第２抵抗層に接続されて前記層間絶縁膜上に配置されることを特徴とする半導体素子。
  3. 前記チップの一部をなす半導体基板と、
    前記半導体基板上に設けられた下層絶縁膜と、
    前記下層絶縁膜上に設けられた第１抵抗層と、
    前記下層絶縁膜上に設けられ、前記第１抵抗層と離間して並列する第２抵抗層と、
    前記第１及び第２抵抗層を被覆する層間絶縁膜と、
    前記第１及び第２抵抗層にそれぞれ接続され、且つ前記半導体基板にオーミック接続される中継配線と、
    前記半導体基板下に設けられた対向電極
    とを更に備え、
    前記第１外部接続電極が、前記第１抵抗層に接続されて前記層間絶縁膜上に配置され、
    前記第２外部接続電極が、前記第２抵抗層に接続されて前記層間絶縁膜上に配置される
    ことを特徴とする請求項１に記載の半導体素子。
  4. 参照チップの上面に設けられた第１参照外部接続電極、前記参照チップの上面に、前記第１参照外部接続電極と同一形状で離間して並列に設けられた第２参照外部接続電極、前記第１及び第２参照外部接続電極の一部をそれぞれ露出させ、前記第１及び第２参照外部接続電極の間の中心線に関して対称である矩形状の第１参照開口部及び第２参照開口部を有し、前記参照チップの上面を覆う参照保護膜とを備える参照半導体素子の平面画像を取得し、前記第１及び第２参照開口部の平面パターンにおいて、前記第１及び第２開口部の対面する側の反対側に位置し、前記第１及び第２参照外部接続電極を内包する領域の中心 点に関して２回回転対称な第１参照交点及び第２参照交点の間の長さを参照対角長として登録するステップと、
    対象チップの上面に設けられた第１外部接続電極、前記対象チップの上面に、前記第１外部接続電極と同形状で離間して並列に設けられた第２外部接続電極、前記第１及び第２外部接続電極の一部をそれぞれ露出させる第１開口部及び第２開口部を有し、前記対象チップの上面を覆う保護膜を備え、平面パターンにおいて、前記第１及び第２開口部は、前記第１及び第２外部接続電極を内包する領域の中心点に関して点対称であり、前記第１及び第２外部接続電極の間の中心線に関して非対称である対象半導体素子の平面画像を取得して、前記第１及び第２開口部の対面する側の反対側に位置するそれぞれの長辺が短辺と交叉する第１交点及び第２交点の間の長さを対象対角長として登録するステップと、
    前記対象対角長と前記参照対角長と差が、予め登録した規定値以上であれば、適正品と判定するステップ
    とを含むことを特徴とする半導体素子の識別方法。
  5. 特性が互いに異なる複数の半導体素子それぞれの上面に設けられた第１外部接続電極、前記複数の半導体素子それぞれの上面に、前記第１外部接続電極と同形状で離間して並列に設けられた第２外部接続電極、前記第１及び第２外部接続電極の一部をそれぞれ露出させる第１開口部及び第２開口部を有し、前記半導体素子の上面を覆う保護膜を備え、前記第１及び第２開口部の平面パターンにおいて、前記第１及び第２開口部の対面する側の反対側に位置し、前記第１及び第２外部接続電極を内包する領域の中心点に関して２回回転対称な第１交点及び第２交点の間の長さである対角長がそれぞれ異なる前記複数の半導体素子の識別方法であって、
    前記複数の半導体素子それぞれについて、平面画像を取得して、前記対角長を参照対角 長として予め登録するステップと、
    前記複数の半導体素子の内の１つを対象半導体素子として登録するステップと、
    前記対象半導体素子の新たなチップを供給して、該チップの平面画像を取得して、前記対角長を対象対角長として登録するステップと、
    前記対象半導体素子の前記参照対角長以外の前記参照対角長と前記対象対角長との差が、予め登録した規定値以上であれば、適正品と判定するステップ
    とを含むことを特徴とする半導体素子の識別方法。
  6. 特性が互いに異なる複数の半導体素子それぞれの上面に設けられた第１外部接続電極、前記複数の半導体素子それぞれの上面に、前記第１外部接続電極と同形状で離間して並列に設けられた第２外部接続電極、前記第１及び第２外部接続電極の一部をそれぞれ露出させる第１開口部及び第２開口部を有し、前記半導体素子の上面を覆う保護膜を備え、前記第１及び第２開口部の平面パターンにおいて、前記第１及び第２開口部の対面する側の反対側に位置し、前記第１及び第２外部接続電極を内包する領域の中心点に関して２回回転対称な第１交点及び第２交点の間の長さである対角長がそれぞれ異なる前記複数の半導体素子の識別方法であって、
    前記複数の半導体素子それぞれについて、平面画像を取得して、前記対角長を参照対角 長として予め登録するステップと、
    前記複数の半導体素子の内の１つを対象半導体素子として登録するステップと、
    前記対象半導体素子の新たなチップを供給して、該チップの平面画像を取得して、前記対角長を対象対角長として登録するステップと、 前記対象対角長と前記対象半導体素子の前記参照対角長との差が、予め登録した規定値未満であれば、適正品と判定するステップ
    とを含むことを特徴とする半導体素子の識別方法。
  7. 前記第１及び第２開口部が矩形状であり、前記第１及び第２開口部のそれぞれの長手方 向において、前記第１及び第２開口部のそれぞれの端部の位置が異なることを特徴とする請求項４～６のいずれか１項に記載の半導体素子の識別方法。
  8. 前記第１及び第２交点のそれぞれが、平面パターンにおいて、前記第１及び第２開口部のそれぞれの角部が内部に向かって凹部となる位置に設けられることを特徴とする請求項４～６のいずれか１項に記載の半導体素子の識別方法。
  9. 前記規定値が５０μｍであることを特徴とする請求項４～８のいずれか１項に記載の半導体素子の識別方法。
JP2018235395A 2018-12-17 2018-12-17 半導体素子及び半導体素子の識別方法 Active JP7279354B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2018235395A JP7279354B2 (ja) 2018-12-17 2018-12-17 半導体素子及び半導体素子の識別方法
US16/660,205 US11408925B2 (en) 2018-12-17 2019-10-22 Semiconductor element and method for identifying semiconductor element
CN201911051901.2A CN111326490A (zh) 2018-12-17 2019-10-31 半导体元件和半导体元件的识别方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018235395A JP7279354B2 (ja) 2018-12-17 2018-12-17 半導体素子及び半導体素子の識別方法

Publications (2)

Publication Number Publication Date
JP2020098822A JP2020098822A (ja) 2020-06-25
JP7279354B2 true JP7279354B2 (ja) 2023-05-23

Family

ID=71073592

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018235395A Active JP7279354B2 (ja) 2018-12-17 2018-12-17 半導体素子及び半導体素子の識別方法

Country Status (3)

Country Link
US (1) US11408925B2 (ja)
JP (1) JP7279354B2 (ja)
CN (1) CN111326490A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7180359B2 (ja) * 2018-12-19 2022-11-30 富士電機株式会社 抵抗素子

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060131998A1 (en) 2004-12-17 2006-06-22 Seiko Epson Corporation Surface acoustic wave device and method of manufacturing the same, IC card, and mobile electronic apparatus
JP5621951B1 (ja) 2012-12-19 2014-11-12 株式会社村田製作所 チップ部品の実装構造およびモジュール部品
JP2018050048A (ja) 2017-09-27 2018-03-29 ルネサスエレクトロニクス株式会社 半導体装置
JP2018160633A (ja) 2017-03-23 2018-10-11 旭化成エレクトロニクス株式会社 ホール素子

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0756898B2 (ja) * 1990-01-31 1995-06-14 三洋電機株式会社 磁電変換素子の製造方法
JP2932469B2 (ja) * 1994-03-04 1999-08-09 日本ビクター株式会社 ホール素子及びその製造方法
JPH08306861A (ja) 1995-04-27 1996-11-22 Sanyo Electric Co Ltd チップ抵抗体
JP3699237B2 (ja) * 1996-03-13 2005-09-28 セイコーインスツル株式会社 半導体集積回路
KR100442697B1 (ko) 2002-03-11 2004-08-02 삼성전자주식회사 자동 와이어 본딩 공정을 위한 통합 관리 시스템
US7588970B2 (en) * 2005-06-10 2009-09-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7518850B2 (en) * 2006-05-18 2009-04-14 International Business Machines Corporation High yield, high density on-chip capacitor design
CN101589335A (zh) * 2007-01-26 2009-11-25 夏普株式会社 液晶显示装置
JP4435864B2 (ja) * 2008-05-13 2010-03-24 パナソニック株式会社 半導体素子
JP5713650B2 (ja) * 2009-12-08 2015-05-07 Ｄｏｗａエレクトロニクス株式会社 発光素子およびその製造方法
JP2013038311A (ja) * 2011-08-10 2013-02-21 Panasonic Corp 認識マーク及び当該認識マークを用いた半導体装置
JP2013186310A (ja) * 2012-03-08 2013-09-19 Shinko Electric Ind Co Ltd 光電気複合基板及びその製造方法
KR102108358B1 (ko) * 2013-08-28 2020-05-11 삼성디스플레이 주식회사 유기 발광 표시 장치 리페어 방법
JP6249892B2 (ja) * 2014-06-27 2017-12-20 三菱電機株式会社 半導体装置の製造方法
JP6355541B2 (ja) * 2014-12-04 2018-07-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6269612B2 (ja) * 2015-08-05 2018-01-31 株式会社デンソー 放射熱センサ
WO2017073233A1 (ja) * 2015-10-28 2017-05-04 三菱電機株式会社 電力用半導体装置
JP2017204622A (ja) * 2016-05-14 2017-11-16 猛英 白土 半導体装置及びその製造方法
JP6809334B2 (ja) * 2017-03-29 2021-01-06 Tdk株式会社 半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060131998A1 (en) 2004-12-17 2006-06-22 Seiko Epson Corporation Surface acoustic wave device and method of manufacturing the same, IC card, and mobile electronic apparatus
JP2006197554A (ja) 2004-12-17 2006-07-27 Seiko Epson Corp 弾性表面波デバイス及びその製造方法、ｉｃカード、携帯用電子機器
JP5621951B1 (ja) 2012-12-19 2014-11-12 株式会社村田製作所 チップ部品の実装構造およびモジュール部品
JP2018160633A (ja) 2017-03-23 2018-10-11 旭化成エレクトロニクス株式会社 ホール素子
JP2018050048A (ja) 2017-09-27 2018-03-29 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
US11408925B2 (en) 2022-08-09
US20200191857A1 (en) 2020-06-18
JP2020098822A (ja) 2020-06-25
CN111326490A (zh) 2020-06-23

Similar Documents

Publication Publication Date Title
US10727180B2 (en) Resistive element and method of manufacturing the resistive element
JP6939497B2 (ja) 抵抗素子
JP6300301B2 (ja) 半導体装置および半導体装置の製造方法
US11114351B2 (en) Dummy element and method of examining defect of resistive element
JP7279354B2 (ja) 半導体素子及び半導体素子の識別方法
JP7127413B2 (ja) 抵抗素子及びその製造方法
US20230082803A1 (en) Semiconductor element
TW531776B (en) Metal pad structure suitable for connection pad and inspection pad
US10896887B2 (en) Stress relieving structure for semiconductor device
JP7172328B2 (ja) 半導体装置
US11114222B2 (en) Resistive element and method of manufacturing the same
US20190081006A1 (en) Semiconductor device and manufacturing method of semiconductor device
JP7180359B2 (ja) 抵抗素子
US8169084B2 (en) Bond pad structure and method for producing same
US8716874B2 (en) Semiconductor device having metal posts non-overlapping with other devices and layout method of semiconductor device
US20230378245A1 (en) Semiconductor device
US20220415705A1 (en) Integrated electronic device with a pad structure including a barrier structure and related manufacturing process
US20190074258A1 (en) Solder pad, semiconductor chip comprising solder pad, and forming method therefor

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211115

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20221013

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221025

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221209

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230411

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230424

R150 Certificate of patent or registration of utility model

Ref document number: 7279354

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150