CN109346477A - 3d存储器件及其制造方法 - Google Patents
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Abstract
本申请公开了一种3D存储器件及其制造方法。所述3D存储器件包括：衬底；位于衬底上方的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；贯穿所述叠层结构的多个沟道柱；以及贯穿所述叠层结构的导电通道，所述导电通道经由所述衬底连接至所述多个沟道柱的底端，并且采用氧化物层与所述多个栅极导体彼此隔开，其中，所述3D存储器件还包括阻隔层，所述阻隔层将所述多个导电通道与所述氧化物层彼此隔开。该3D存储器件中的阻隔层可以增加栅极导体与导电通道之间的等效氧化层厚度，提高击穿电压，从而提高3D存储器件的良率和可靠性。
Description
技术领域
本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。
在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用贯穿叠层结构的并与叠层结构绝缘的导电通道实现存储单元串的互连。
参考图1a-1c，现有技术中，上述结构的制备工艺如下：
S1，参考图1a，提供一具有沟道槽1叠层结构，进行栅线缝隙(GLS)中钨(W)2的湿法刻蚀；
S2，参考图1b，间隙层氧化物3的沉积，并回刻蚀间隙层氧化物3；
S3，参考图1c，在沟道槽1中进行TI/TIN的离子注入(IMP)沉积，然后进行共源极钨墙4的沉积，最后通过化学机械研磨使得共源极钨墙4表面平坦。
叠层结构中的栅极导体与共源极钨墙4彼此距离接近，二者之间由氧化硅隔离。然而，氧化硅沉积过程中易被氧化(如图1c中虚线处)，且致密度较低，使得栅极导体与导电通道之间的击穿电压低，导致3D存储器件的电气性能较差。期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。
发明内容
本发明的目的是提供一种改进的3D存储器件及其制造方法，其中，采用氧化物层和阻隔层将栅极导体与导电通道彼此隔开，从而增加栅极导体与导电通道之间的等效氧化层厚度，提高栅极导体与导电通道之间的击穿电压。
根据本发明的一方面，提供一种3D存储器件，包括：衬底；位于衬底上方的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体层和多个层间绝缘层；多个沟道柱，贯穿所述叠层结构；导电通道，贯穿所述叠层结构，并通过隔离层与所述叠层结构绝缘；以及，阻隔层，将所述多个导电通道与所述隔离层彼此隔开。
优选地，所述隔离层为氧化物层。
优选地，所述多个沟道柱的底端经由所述衬底形成共源极连接，所述导电通道提供所述共源极连接至源极线的导电路径。
优选地，所述3D存储器件还包括位于所述衬底中的掺杂区，所述导电通道与所述掺杂区接触。
优选地，所述3D存储器件还包括：核层，位于所述层间绝缘层的表面上。
优选地，所述3D存储器件还包括栅线缝隙，所述栅线缝隙贯穿所述叠层结构，从而将所述多个栅极导体分割成多条栅线，所述导电通道位于所述栅线缝隙中。
优选地，所述隔离层位于所述栅线缝隙的侧壁上，所述导电通道填充所述栅线缝隙，所述阻隔层位于所述隔离层和所述导电通道之间。
优选地，所述隔离层的一部分位于所述叠层结构中相邻的层间绝缘层之间。
优选地，所述3D存储器件还包括阻挡层，位于所述阻隔层和导电通道之间。
优选地，所述沟道柱包括围绕中心层叠形成的沟道层，隧穿介质层、电荷存储层和栅介质层。
根据本发明的另一方面，提供一种制造3D存储器件的方法，包括：在衬底上形成叠层结构和贯穿所述叠层结构的多个沟道柱，所述第一叠层结构包括交替堆叠的多个栅极导体层和多个层间绝缘层；形成封闭所述多个栅极导体的隔离层；形成覆盖所述隔离层的阻隔层；以及形成贯穿所述叠层结构的导电通道；其中，所述叠层结构通过隔离层与所述导电通道绝缘，所述导电通道通过阻隔层与所述隔离层彼此隔开。
优选地，所述隔离层为氧化物层。
优选地，在形成叠层结构之前，形成第一叠层结构，所述第一叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；采用多个栅极导体层置换所述多个牺牲层，形成叠层结构。
优选地，形成叠层结构的步骤包括：形成贯穿所述第一叠层结构的栅线缝隙；通过栅线缝隙去除所述第一叠层结构中的所述多个牺牲层，以形成与所述栅线缝隙连通的空腔；通过栅线缝隙在所述栅线缝隙和所述空腔中填充金属层；以及对所述金属层进行蚀刻，重新形成栅线缝隙，从而将所述金属层分割成不同层面的所述多个栅极导体。
优选地，所述制造3D存储器件的方法还包括：在所述衬底中形成掺杂区。
优选地，在形成空腔的步骤和填充金属层的步骤之间，还包括：经由所述栅线缝隙，在所述多个层间绝缘层的表面上形成核层。
优选地，在重新形成栅线缝隙的步骤中，所述栅线缝隙将同一层面的栅极导体分割成多条栅线。
优选地，在形成导电通道之前还包括：在所述栅线缝隙中沉积阻挡层。
本发明实施例提供的3D存储器件及其制造方法，在衬底上方形成包括交替堆叠的栅极导体和层间绝缘层的叠层结构，不仅形成贯穿该叠层结构的沟道柱，而且形成贯穿该叠层结构的导电通道。该导电通道位于栅线缝隙中，用于提供共源极连接至源极线的导电路径。与在专用的布线区形成的导电通道相比，在栅线缝隙中形成的导电通道可以减小芯片占用面积。该导电通道便于实现3D存储器件与CMOS芯片之间的连接，并且易于同现有的工艺集成，特别是当叠层结构的厚度不断增加后，无需蚀刻叠层结构来形成用于源极线引出的导电通道，有利于工艺的实现和集成度的不断提高。
进一步地，采用氧化物层和阻隔层将栅极导体和导电通道隔开，该阻隔层为高K介质层，有效增加了栅极导体与导电通道之间的等效氧化层厚度，并改善了栅极导体与导电通道之间的薄膜质量，有效地提高了击穿电压，从而提高3D存储器件的良率和可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1a至图1c示出根据现有技术的3D存储器件制造方法的各个阶段的截面图；
图2a和图2b分别示出3D存储器件的存储单元串的电路图和结构示意图；
图3示出3D存储器件的透视图；
图4a至图4h示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图2a和图2b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图2a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。
如图2b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体层122和123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。
在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。
在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。
在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图3示出3D存储器件的透视图。为了清楚起见，在图3中未示出3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。
沟道柱110的内部结构如图2b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。
沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。
串选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)102分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。
存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙161分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。
地选择晶体管Q2的栅极导体连接成一体。如果地选择晶体管Q2的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。
图4a至图4h示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。
该方法开始于已经形成沟道柱110的半导体结构，如图4a所示。
在衬底101上形成层间绝缘层151和牺牲层152交替堆叠形成的叠层结构150，以及形成贯穿叠层结构150的沟道柱110。如下文所述，牺牲层152将替换成栅极导体。在该实施例中，衬底101例如是单晶硅衬底，层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。
为了清楚起见，在图4a中未示出沟道柱110的内部结构。参见图1b，在沟道柱110的中间部分，沟道柱110包括依次堆叠的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114，在沟道柱110的两端，沟道柱110包括依次堆叠的沟道层111和栅介质层114。
进一步地，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在叠层结构150中形成栅线缝隙161，如图4b所示。
各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在衬底101的表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
在该实施例中，栅线缝隙161不仅用于将栅极导体分割成多条栅线，而且用于形成源极连接的导电通道。为此，栅线缝隙161贯穿叠层结构150到达衬底101。
优选地，经由栅线缝隙161进行离子注入，在衬底101中形成N型(使用N型掺杂剂，例如P、As)或P型(使用P型掺杂剂，例如B)的掺杂区102。掺杂区102作为共源极连接的接触区，用于降低随后形成的导电通道与衬底101之间的接触电阻。
进一步地，利用栅线缝隙161作为蚀刻剂通道，采用各向同性蚀刻去除叠层结构150中的牺牲层152从而形成空腔162，如图4c所示。
各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。在叠层结构150中的层间绝缘层151和牺牲层152分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙161。叠层结构150中的牺牲层152的端部暴露于栅线缝隙161的开口中，因此，牺牲层152接触到蚀刻剂。蚀刻剂由栅线缝隙161的开口逐渐向叠层结构150的内部蚀刻牺牲层152。由于蚀刻剂的选择性，该蚀刻相对于叠层结构150中的层间绝缘层151去除牺牲层152。
优选地，在上述的湿法蚀刻步骤之后，可以采用附加的蚀刻步骤去除在层间绝缘层151上附着的蚀刻产物(例如氧化硅)，使得层间绝缘层151在空腔162中的暴露表面平整。
优选地，在上述的湿法蚀刻步骤之后，采用原子层沉积(ALD)，在层间绝缘层151的暴露表面上形成核层153，如图4d所示。
在该实施例中，核层153例如由钨的硅化物或氮化物组成。
进一步地，利用栅线缝隙161作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙161和空腔162中填充金属层154，如图4e所示。
在该实施例中，金属层154例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。
金属层154形成在核层153的表面上，可以改善原子层沉积期间前驱源在表面上的化学吸附特性，并且可以提高金属层154在层间绝缘层151上的附着强度。
进一步地，在半导体结构的表面上形成光致抗蚀剂掩模，然后进行回蚀刻(etchback)，在金属层154中重新形成栅线缝隙161，如图4f所示。
该回蚀刻使用氟化硫、氮及氯作为蚀刻剂，以移除该栅线缝隙161的钨材料。进一步地，栅线缝隙161不仅将金属层154分离成不同的层面，从而形成栅极导体121、122和123，而且将每个层面的栅极导体分隔成多条栅线。在栅线缝隙161的侧壁上，栅极导体121、122和123邻接栅线缝隙161的端部暴露。
在该步骤中形成的栅极导体121、122和123与层间绝缘层151交替堆叠，从而形成叠层结构120。与叠层结构150相比，叠层结构120中的栅极导体121、122和123置换了叠层结构150中的牺牲层152。
进一步地，利用栅线缝隙161作为沉积物通道，形成隔离层125，如图4g所示。所述隔离层125部分位于所述叠层结构中相邻的层间绝缘层151之间。
在该实施例中，隔离层125与层间绝缘层151的材料可以相同，例如均由氧化硅组成。在其他实施例中，隔离层125与层间绝缘层151的材料也可以不同。
优选地，进行回蚀刻(etch back)，对栅线缝隙161内的隔离层125进行塑性，其中，隔离层125在栅线缝隙161的侧壁上形成一定的厚度。
进一步地，在栅线缝隙161中形成覆盖所述隔离层125的阻隔层141以及填充其内部空间的导电通道142，如图4h所示。
在该实施例中，导电通道142与栅极导体121、122和123之间由阻隔层141隔开。阻隔层141由高K介电材料制成，包括但不限于氧化铝、氧化铪、氧化镧、氧化钇和/或氧化钽，能有效防止漏电产生。与沟道柱110类似，导电通道142贯穿叠层结构120。导电通道142的第一端与衬底101相连接，第二端延伸至叠层结构120的顶部。在优选的实施例中，导电通道142的第一端接触衬底101中的掺杂区102，从而实现与衬底101之间的连接。
如上所述，沟道柱110经由衬底100形成共源极连接，导电通道142提供共源极连接至源极线SL的导电路径。
在一个优选地实施例中，在所述阻隔层141和导电通道142之间还形成阻挡层(图中未示出)，该阻挡层例如由钛与氮化钛(Ti/TiN)复合结构组成。该阻挡层为了避免高活性的金属扩展到衬底中。
本发明实施例采用氧化物层和阻隔层将栅极导体和导电通道隔开，该阻隔层为高K介质层，有效增加了栅极导体与导电通道之间的等效氧化层厚度，并改善了栅极导体与导电通道之间的薄膜质量，有效地提高了击穿电压，从而提高3D存储器件的良率和可靠性。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (18)
1.一种3D存储器件，包括:
衬底；
位于衬底上方的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体层和多个层间绝缘层；
多个沟道柱，贯穿所述叠层结构；
导电通道，贯穿所述叠层结构，并通过隔离层与所述叠层结构绝缘；以及，
阻隔层，将所述多个导电通道与所述隔离层彼此隔开。
2.根据权利要求2所述的3D存储器件，其中，所述隔离层为氧化物层。
3.根据权利要求1所述的3D存储器件，其中，所述多个沟道柱的底端经由所述衬底形成共源极连接，所述导电通道提供所述共源极连接至源极线的导电路径。
4.根据权利要求1所述的3D存储器件，其中，还包括位于所述衬底中的掺杂区，所述导电通道与所述掺杂区接触。
5.根据权利要求1所述的3D存储器件，还包括：核层，位于所述层间绝缘层的表面上。
6.根据权利要求1所述的3D存储器件，其中，还包括栅线缝隙，所述栅线缝隙贯穿所述叠层结构，从而将所述多个栅极导体分割成多条栅线，所述导电通道位于所述栅线缝隙中。
7.根据权利要求6所述的3D存储器件，其中，所述隔离层位于所述栅线缝隙的侧壁上，所述导电通道填充所述栅线缝隙，所述阻隔层位于所述隔离层和所述导电通道之间。
8.根据权利要求7所述的3D存储器件，其中，所述隔离层的一部分位于所述叠层结构中相邻的层间绝缘层之间。
9.根据权利要求5所述的3D存储器件，其中，还包括阻挡层，位于所述阻隔层和导电通道之间。
10.根据权利要求1所述的3D存储器件，其中，所述沟道柱包括围绕中心层叠形成的沟道层，隧穿介质层、电荷存储层和栅介质层。
11.一种制造3D存储器件的方法，包括：
在衬底上形成叠层结构和贯穿所述叠层结构的多个沟道柱，所述第一叠层结构包括交替堆叠的多个栅极导体层和多个层间绝缘层；
形成封闭所述多个栅极导体的隔离层；
形成覆盖所述隔离层的阻隔层；以及
形成贯穿所述叠层结构的导电通道；
其中，所述叠层结构通过隔离层与所述导电通道绝缘，所述导电通道通过阻隔层与所述隔离层彼此隔开。
12.根据权利要求11所述的方法，所述隔离层为氧化物层。
13.根据权利要求11所述的方法，在形成叠层结构之前，形成第一叠层结构，所述第一叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；
采用多个栅极导体层置换所述多个牺牲层，形成叠层结构。
14.根据权利要求13所述的方法，其中，形成叠层结构的步骤包括：
形成贯穿所述第一叠层结构的栅线缝隙；
通过栅线缝隙去除所述第一叠层结构中的所述多个牺牲层，以形成与所述栅线缝隙连通的空腔；
通过栅线缝隙在所述栅线缝隙和所述空腔中填充金属层；以及
对所述金属层进行蚀刻，重新形成栅线缝隙，从而将所述金属层分割成不同层面的所述多个栅极导体。
15.根据权利要求11所述的方法，还包括：在所述衬底中形成掺杂区。
16.根据权利要求14所述的方法，在形成空腔的步骤和填充金属层的步骤之间，还包括：经由所述栅线缝隙，在所述多个层间绝缘层的表面上形成核层。
17.根据权利要求14所述的方法，其中，在重新形成栅线缝隙的步骤中，所述栅线缝隙将同一层面的栅极导体分割成多条栅线。
18.根据权利要求11所述的方法，其中，在形成导电通道之前还包括：
在所述栅线缝隙中沉积阻挡层。
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