JP7260153B2 - 半導体装置、およびその製造方法 - Google Patents
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 114
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 239000012535 impurity Substances 0.000 claims description 124
- 239000000758 substrate Substances 0.000 claims description 46
- 238000002513 implantation Methods 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 34
- 238000002955 isolation Methods 0.000 claims description 18
- 150000002500 ions Chemical class 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 74
- 230000004913 activation Effects 0.000 description 37
- 238000005468 ion implantation Methods 0.000 description 31
- 230000015556 catabolic process Effects 0.000 description 28
- 229910052698 phosphorus Inorganic materials 0.000 description 16
- 239000011574 phosphorus Substances 0.000 description 16
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 238000011156 evaluation Methods 0.000 description 5
- -1 phosphorus ions Chemical class 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
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Description
保護ダイオードとしては、例えば、P型基板上に形成したP型ウェルの表面にN型不純物を注入して形成したPN接合ダイオードが提案されている(特許文献1参照)。
P型のシリコン基板101の表面近傍の全面にP型ウェル104が形成され、幅1μmから3μm程度のシリコン酸化膜による素子分離領域102(STI:Shallow Trench Isolation)を挟んで表面に高濃度N型活性化層105と高濃度P型活性化層106が隣接して形成されている。高濃度N型活性化層105とP型ウェル104間に形成された接合が保護ダイオードを構成するPN接合ダイオードとなる。
高濃度N型活性化層105と高濃度P型活性化層106とは、それぞれカソード電極、アノード電極として機能する。高濃度N型活性化層105と高濃度P型活性化層106はシリコン酸化膜による層間絶縁膜107を挟んで形成された独立したアルミ配線109に、コンタクト108を通して導通される。本構造の保護ダイオードを半導体集積回路の入出力部とグランド間に挿入するに当たり、グランド側をアノード端子、入出力側をカソード端子に接続する。
このように接続された保護ダイオードに対しては、過大な正電位の入力電圧に耐えられる逆方向破壊耐圧が必要とされる。同時に、過大な負電位の入力電圧に伴う順方向電流にも耐えられる順方向破壊電流が必要となる。さらに半導体集積回路の微細化に伴い、素子面積の縮小化も要求される。
前記半導体基板における前記高濃度第2導電型不純物領域の下方に前記高濃度第2導電型不純物領域と離間した前記第2の導電型を有する浮遊層と、
を備えた半導体装置である。
前記本開示に係る半導体装置を製造する方法であって、
前記第1の導電型を有する半導体基板を準備する工程と、
前記半導体基板に前記素子分離領域を形成する工程と、
前記半導体基板の前記高濃度第2導電型不純物領域となる部分を含む領域に対し、第2の導電型の不純物を1回または複数回イオン注入する第1の不純物注入、第1の導電型の不純物を1回または複数回イオン注入する第2の不純物注入、及び第2の導電型の不純物を1回または複数回イオン注入する第3の不純物注入のうち、前記第2の不純物注入と、前記第1の不純物注入及び前記第3の不純物注入の少なくとも一方の不純物注入とを、前記不純物注入の番号順に行うことにより、前記浮遊層を形成する工程と、
前記半導体基板の前記高濃度第2導電型不純物領域となる部分に第2の導電型の不純物を1回または複数回イオン注入することにより、前記高濃度第2導電型不純物領域を形成する工程と、
前記半導体基板の前記高濃度第1導電型不純物領域となる部分に第1の導電型の不純物を1回または複数回イオン注入することにより、前記高濃度第1導電型不純物領域を形成する工程と、
を含む、半導体装置の製造方法である。
また、本明細書において「工程」との語は、独立した工程だけでなく、他の工程と明確に区別できない場合であっても工程の所期の目的が達成されれば、本用語に含まれる。
第2の導電型を有する高濃度第2導電型不純物領域と第2の導電型を有する浮遊層は、それぞれ第2の導電型の不純物が含まれている。浮遊層は、平面視において高濃度第2導電型不純物領域と重複し、半導体基板における高濃度第2導電型不純物領域よりも深い領域にダイオード素子と電気的に接続せずに存在する層である。浮遊層における第2の導電型の不純物濃度は、高濃度第2導電型不純物領域における第2の導電型の不純物濃度よりも低いことが好ましい。
また、素子分離領域は、高濃度第1導電型不純物領域と高濃度第2導電型不純物領域との間に挟まれた領域であり、酸化膜、窒化膜等の絶縁性の材料によって構成されている。
また、前記ダイオード素子が、静電気放電等による過大な入力電圧・電流に対し、半導体集積回路の内部回路を保護する保護ダイオードであることが好ましい。
前記第1の導電型を有する半導体基板を準備する工程と、
前記半導体基板に前記素子分離領域を形成する工程と、
前記半導体基板の前記高濃度第2導電型不純物領域となる部分を含む領域に対し、第2の導電型の不純物を1回または複数回イオン注入する第1の不純物注入、第1の導電型の不純物を1回または複数回イオン注入する第2の不純物注入、及び第2の導電型の不純物を1回または複数回イオン注入する第3の不純物注入のうち、前記第2の不純物注入と、前記第1の不純物注入及び前記第3の不純物注入の少なくとも一方の不純物注入とを、前記不純物注入の番号順に行うことにより、前記浮遊層を形成する工程と、
前記半導体基板の前記高濃度第2導電型不純物領域となる部分に第2の導電型の不純物を1回または複数回イオン注入することにより、前記高濃度第2導電型不純物領域を形成する工程と、
前記半導体基板の前記高濃度第1導電型不純物領域となる部分に第1の導電型の不純物を1回または複数回イオン注入することにより、前記高濃度第1導電型不純物領域を形成する工程と、を含む半導体装置の製造方法によって好適に製造することができる。
また、製造工程の簡略化のため、前記浮遊層を形成する工程における前記不純物注入の一部または全部を、前記ダイオード素子以外の領域の不純物注入と兼ねて行ってもよい。
以下、本開示に係る半導体装置及びその製造方法について、3つの実施形態を例に具体的に説明する。
図1は、本開示の第1実施形態に係る半導体装置の断面を概略的に示している。第1実施形態に係る半導体装置は、第1の導電型がP型であり、第2の導電型がN型となっている。P型シリコン基板1の表面に、高濃度P型活性化層6(高濃度第1導電型不純物領域)、高濃度N型活性化層5(高濃度第2導電型不純物領域)、高濃度P型活性化層6と高濃度N型活性化層5とに挟まれた素子分離領域2を含む、PN接合を利用したダイオード素子とともに、高濃度N型活性化層5の下方に高濃度N型活性化層と離間した(すなわち、P型シリコン基板1の一部を挟んで形成された)N型浮遊層3を備えている。
第1実施形態に係る半導体装置は、上記のようにPN接合の下方にN型浮遊層を有していることで、ダイオード素子が、例えばESDによる過大な入力電圧・電流に対して半導体装置の内部回路を保護する保護ダイオードとして機能し、信頼性の高い半導体装置となる。
また、第1実施形態に係る半導体装置は、さらに、P型ウェル4、層間絶縁膜7、コンタクト8、アルミ配線9を備えているが、第1実施形態に係る半導体装置を平面視した場合、図8と同様の構成を有し、素子面積の増加が抑制されている。
まず、第1の導電型の半導体基板を準備する。半導体基板はP型でもN型でもよいが、製造容易性の観点から、P型の半導体基板であることが好ましい。また、半導体基板として、化合物半導体基板でもよいが、製造コスト、入手容易性などの観点から、シリコン基板が好ましい。以下、ボロン等の不純物を含むP型シリコン基板を用いる場合について説明する。
ボロン等の不純物を含むP型シリコン基板1の表面に熱酸化法により0.02μm程度のシリコン酸化膜(図示せず)を形成した後、CVD(Chemical Vapor Deposition)法により全面に0.2μm程度のシリコン窒化膜(図示せず)を形成する。
引き続きフォトリソグラフィ・エッチング法により所望の領域のシリコン窒化膜とシリコン酸化膜を除去し、シリコン基板1表面に深さ1μm程度の溝を形成することで、素子分離領域2とする。
その後、素子分離領域2以外に残ったシリコン窒化膜とシリコン酸化膜を除去する(図2A参照)。
引き続きシリコン基板1表面に熱酸化法により0.02μm程度のシリコン酸化膜(図示せず)を形成し、エネルギー500keV、ドーズ量1×1013cm-2程度までの1回、または複数回のボロンのイオン注入(第2のイオン注入)を対象となるダイオード領域全面に行い、さらに、エネルギー2000keV、ドーズ量1×1013cm-2程度までの1回、または複数回の第2のリンのイオン注入(第3のイオン注入)を、表面が高濃度N型活性化層5となる領域に行う。
図2Bに示した通り、P型ウェル領域4を形成することで、高濃度N型活性化層5の下方に、半導体基板1の一部を介してN型浮遊層3が形成される。深さにより、P型ウェル4を形成するボロンの濃度がリンの濃度よりも高い領域が形成されるためである。図2Bでは高濃度N型活性化層5とN型浮遊層3の間の深さにおいて、ボロンの濃度がリンの濃度よりも高くなっている。
その後、公知の方法により、層間絶縁膜7、コンタクト8、アルミ配線9を順次形成し、さらに必要に応じて素子、回路等を形成又は接続する。これにより、第1実施形態に係る半導体装置又は第1実施形態に係る半導体装置を備えた電子部品を製造することができる。
第1実施形態に係る半導体装置の実施例として、TLP法による一連の評価結果を図3A,図3Bに示す。図3AにはTLP法による順方向電流電圧特性を示す。■、▲、◆はそれぞれ第1実施形態の実施例による電流電圧特性、従来技術(図8及び図9に示す構成を有する半導体装置)による電流電圧特性、第1実施形態の実施例による各条件の電流電圧特性評価後のリーク電流特性を示す。順方向破壊電流は、破壊により前記リーク電流が急激に増加する直前の電流値で規定する。図3BにはTLP法による逆方向電流電圧特性を示す。■、▲はそれぞれ第1実施形態の実施例による電流電圧特性、従来技術による電流電圧特性を示す。逆方向破壊耐圧は、破壊により電流値が急激に増加する直前の電圧値で規定する。
一方、第1実施形態により順方向破壊電流が従来技術と同等であるのは、順方向の印加時にはPN接合の空乏層がN型浮遊層3に達しないため、N型浮遊層3に依らず、従来技術によるPN接合ダイオードと同様に電流経路が高濃度N型活性化層5とP型ウェル4間の接合から高濃度P型活性化層6へ至るためであると考えられる。
図4に本開示の第2実施形態に係る半導体装置の断面を示す。第2実施形態に係る半導体装置を平面視した場合、図8と同様の構成を有し、素子面積の増加が抑制される。また、第1実施形態と同様、PN接合の下方にN型浮遊層を有する。
第2実施形態に係る半導体装置の実施例として、TLP法による一連の評価結果を図5A,図5Bに示す。図5AにはTLP法による順方向電流電圧特性を示す。■、▲、◆はそれぞれ第2実施形態の実施例による電流電圧特性、従来技術による電流電圧特性、第2実施形態の実施例による各条件の電流電圧特性評価後のリーク電流特性を示す。図5BにはTLP法による逆方向電流電圧特性を示す。■、▲はそれぞれ第2実施形態の実施例による電流電圧特性、従来技術による電流電圧特性を示す。
第2実施形態では順方向電流電圧特性は従来技術と同等であり、順方向破壊電流も-6.5Aと従来技術の-6.4Aと同等であるのに対し、逆方向電流電圧特性から得られる逆方向破壊耐圧のみが従来技術の70.5Vに対して83.5Vであり、13.0V(18.4%)向上していることが分かる。この理由は第1実施形態に示した理由と同様である。
第2実施形態では、製造方法において、第1実施形態で示した第1のリンのイオン注入(第1のイオン注入)を行わないので、工程の簡略化を行うことが可能となる。
また、図4から明らかなように、図1で示した第1実施形態に比べて高濃度N型活性化層5とその下方のN型浮遊層3の間隔が開いているので、イオン注入条件や熱処理条件の変動ばらつきに対して両者の連結に対する余裕が取れる利点がある。
図6に本開示の第3実施形態に係る半導体装置の断面を示す。第3実施形態に係る半導体装置を平面視した場合、図8と同様の構成を有し、素子面積の増加が抑制される。第1実施形態と同様、PN接合の下方にN型浮遊層3を有する。
第3実施形態に係る半導体装置における基本的な動作は、公知の半導体装置と同様である。高濃度N型活性化層5とP型ウェル4間に形成された接合が保護ダイオードを構成するPN接合ダイオードとなる。高濃度N型活性化層5と高濃度P型活性化層6とは、それぞれカソード電極、アノード電極として機能する。それらはシリコン酸化膜による層間絶縁膜7を挟んで形成された独立したアルミ配線9に、コンタクトを通して導通される。本構造の保護ダイオードを半導体集積回路の入出力部とグランド間に挿入するに当たり、グランド側をアノード端子、入出力側をカソード端子に接続する。
第3実施形態に係る半導体装置の実施例として、TLP法による一連の評価結果を図7A、図7Bに示す。図7AにはTLP法による順方向電流電圧特性を示す。■、▲、◆はそれぞれ第3実施形態の実施例による電流電圧特性、従来技術による電流電圧特性、第3実施形態の実施例による各条件の電流電圧特性評価後のリーク電流特性を示す。図7BにはTLP法による逆方向電流電圧特性を示す。■、▲はそれぞれ第3実施形態の実施例による電流電圧特性、従来技術による電流電圧特性を示す。
第3実施形態では順方向電流電圧特性は従来技術と同等であり、順方向破壊電流も-6.4Aと従来技術の-6.4Aと同等であるのに対し、逆方向電流電圧特性から得られる逆方向破壊耐圧のみが従来技術の70.5Vに対して79.0Vであり、8.5V(12.1%)向上していることが分かる。この理由は第1実施形態に示した理由と同様である。
第3実施形態では、製造方法において、第1実施形態で示した第2のリンのイオン注入(第3のイオン注入)を行わないので、工程の簡略化を行うことが可能となる。
また、図6から明らかなように、第3実施形態では、図1、図4で示した第1、第2実施形態に比べて高濃度N型活性化層5とその下方のN型浮遊層3の間隔が開いているので、イオン注入条件や熱処理条件の変動ばらつきに対して両者の連結に対する余裕が取れる利点がある。
同様にN型浮遊層3を形成するための全面に行うボロンのイオン注入は、同一集積回路内のP型ウェル4の形成工程と同一とすることが可能である。
また、本開示に係る半導体装置におけるダイオード素子の用途は限定されず、ESDによる過大な入力電圧・電流に対して半導体装置の内部回路を保護する保護ダイオードに限定されるものではない。
2 素子分離領域
3 N型浮遊層
4 P型ウェル
5 高濃度N型不純物領域(高濃度N型活性化層)
6 高濃度P型不純物領域(高濃度P型活性化層)
7 層間絶縁膜
8 コンタクト
9 アルミ配線
Claims (8)
- P型又はN型である第1の導電型を有する半導体基板の表面において、前記第1の導電型を有する高濃度第1導電型不純物領域、前記第1の導電型とは逆の導電型である第2の導電型を有する高濃度第2導電型不純物領域、及び前記高濃度第1導電型不純物領域と前記高濃度第2導電型不純物領域とに挟まれた素子分離領域を含む、PN接合を利用したダイオード素子と、
前記半導体基板における前記高濃度第2導電型不純物領域の下方に前記高濃度第2導電型不純物領域と離間した前記第2の導電型を有する浮遊層と、
を備え、
前記ダイオード素子が、静電気放電に対して半導体集積回路の内部回路を保護する保護ダイオードである半導体装置。 - 前記第1の導電型がP型であり、前記第2の導電型がN型である請求項1に記載の半導体装置。
- P型又はN型である第1の導電型を有する半導体基板の表面において、前記第1の導電型を有する高濃度第1導電型不純物領域、前記第1の導電型とは逆の導電型である第2の導電型を有する高濃度第2導電型不純物領域、及び前記高濃度第1導電型不純物領域と前記高濃度第2導電型不純物領域とに挟まれた素子分離領域を含む、PN接合を利用したダイオード素子と、
前記半導体基板における前記高濃度第2導電型不純物領域の下方に前記高濃度第2導電型不純物領域と離間した前記第2の導電型を有する浮遊層と、
前記高濃度第2導電型不純物領域と前記浮遊層との間に、前記第1の導電型を有する第1導電型ウエルと、
を備え、
前記高濃度第2導電型不純物領域と前記第1導電型ウエルとの間に前記PN接合が形成された半導体装置。 - P型又はN型である第1の導電型を有する半導体基板の表面において、前記第1の導電型を有する高濃度第1導電型不純物領域、前記第1の導電型とは逆の導電型である第2の導電型を有する高濃度第2導電型不純物領域、及び前記高濃度第1導電型不純物領域と前記高濃度第2導電型不純物領域とに挟まれた素子分離領域を含む、PN接合を利用したダイオード素子と、
前記半導体基板における前記高濃度第2導電型不純物領域の下方に前記高濃度第2導電型不純物領域と離間した前記第2の導電型を有する浮遊層と、
を備えた半導体装置を製造する方法であって、
前記第1の導電型を有する半導体基板を準備する工程と、
前記半導体基板に前記素子分離領域を形成する工程と、
前記半導体基板の前記高濃度第2導電型不純物領域となる部分を含む領域に対し、第2の導電型の不純物を1回または複数回イオン注入する第1の不純物注入、第1の導電型の不純物を1回または複数回イオン注入する第2の不純物注入、及び第2の導電型の不純物を1回または複数回イオン注入する第3の不純物注入のうち、前記第2の不純物注入と、前記第1の不純物注入及び前記第3の不純物注入の少なくとも一方の不純物注入とを、前記不純物注入の番号順に行うことにより、前記浮遊層を形成する工程と、
前記半導体基板の前記高濃度第2導電型不純物領域となる部分に第2の導電型の不純物を1回または複数回イオン注入することにより、前記高濃度第2導電型不純物領域を形成する工程と、
前記半導体基板の前記高濃度第1導電型不純物領域となる部分に第1の導電型の不純物を1回または複数回イオン注入することにより、前記高濃度第1導電型不純物領域を形成する工程と、
を含む、半導体装置の製造方法。 - 前記浮遊層を形成する工程において、前記第1の不純物注入及び前記第3の不純物注入の少なくとも一方の不純物注入として、前記第3の不純物注入のみを行う請求項4に記載の半導体装置の製造方法。
- 前記浮遊層を形成する工程において、前記第1の不純物注入及び前記第3の不純物注入の少なくとも一方の不純物注入として、前記第1の不純物注入のみを行う請求項4に記載の半導体装置の製造方法。
- 前記浮遊層を形成する工程における前記不純物注入の一部または全部を、前記ダイオード素子以外の領域の不純物注入と兼ねて行う請求項4~請求項6のいずれか1項に記載の半導体装置の製造方法。
- 前記第1の導電型がP型であり、前記第2の導電型がN型である請求項4~請求項7のいずれか1項に記載の半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019069320A JP7260153B2 (ja) | 2019-03-29 | 2019-03-29 | 半導体装置、およびその製造方法 |
US16/828,958 US11177252B2 (en) | 2019-03-29 | 2020-03-25 | Semiconductor device and method of fabricating the same |
CN202010216709.0A CN111755439A (zh) | 2019-03-29 | 2020-03-25 | 半导体装置及其制造方法 |
JP2023056106A JP2023082123A (ja) | 2019-03-29 | 2023-03-30 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019069320A JP7260153B2 (ja) | 2019-03-29 | 2019-03-29 | 半導体装置、およびその製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023056106A Division JP2023082123A (ja) | 2019-03-29 | 2023-03-30 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020167357A JP2020167357A (ja) | 2020-10-08 |
JP7260153B2 true JP7260153B2 (ja) | 2023-04-18 |
Family
ID=72604906
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019069320A Active JP7260153B2 (ja) | 2019-03-29 | 2019-03-29 | 半導体装置、およびその製造方法 |
JP2023056106A Pending JP2023082123A (ja) | 2019-03-29 | 2023-03-30 | 半導体装置 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023056106A Pending JP2023082123A (ja) | 2019-03-29 | 2023-03-30 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US11177252B2 (ja) |
JP (2) | JP7260153B2 (ja) |
CN (1) | CN111755439A (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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2019
- 2019-03-29 JP JP2019069320A patent/JP7260153B2/ja active Active
-
2020
- 2020-03-25 US US16/828,958 patent/US11177252B2/en active Active
- 2020-03-25 CN CN202010216709.0A patent/CN111755439A/zh active Pending
-
2023
- 2023-03-30 JP JP2023056106A patent/JP2023082123A/ja active Pending
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Also Published As
Publication number | Publication date |
---|---|
US20200312836A1 (en) | 2020-10-01 |
JP2023082123A (ja) | 2023-06-13 |
CN111755439A (zh) | 2020-10-09 |
US11177252B2 (en) | 2021-11-16 |
JP2020167357A (ja) | 2020-10-08 |
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A621 | Written request for application examination |
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