JP2012004350A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】低容量保護ダイオードを採用した静電破壊防止用保護ダイオードからなる半導体装置において、半導体基板の表面に電圧制限素子としてのツェナーダイオード形成のための占有面積を不要とする。
【解決手段】Ｐ＋型半導体基板１にＰ＋型埋め込み拡散層１ｂを形成する。次に、その上をノンドープの第１エピタキシャル層４ａで被覆する。次に、該第１エピタキシャル層４ａ上にＮ型の高比抵抗の第２エピタキシャル層４ｂを形成する。該第２エピタキシャル層４ｂをＰ＋分離層６で第１保護ダイオード形成領域５０と第２保護ダイオード形成領域５１に分離する。第１保護ダイオード形成領域５０の第１エピタキシャル層４ａの表面から第１エピタキシャル層４ａ及び第２エピタキシャル層４ｂに延在するＮ＋型埋め込み層２等を形成する。Ｐ＋型埋め込み拡散層１ｂから延在するＰ＋型這い上がり層１ｃとＮ＋型埋め込み層２でツェナーダイオードＴＤ等を形成する。
【選択図】 図１
【解決手段】Ｐ＋型半導体基板１にＰ＋型埋め込み拡散層１ｂを形成する。次に、その上をノンドープの第１エピタキシャル層４ａで被覆する。次に、該第１エピタキシャル層４ａ上にＮ型の高比抵抗の第２エピタキシャル層４ｂを形成する。該第２エピタキシャル層４ｂをＰ＋分離層６で第１保護ダイオード形成領域５０と第２保護ダイオード形成領域５１に分離する。第１保護ダイオード形成領域５０の第１エピタキシャル層４ａの表面から第１エピタキシャル層４ａ及び第２エピタキシャル層４ｂに延在するＮ＋型埋め込み層２等を形成する。Ｐ＋型埋め込み拡散層１ｂから延在するＰ＋型這い上がり層１ｃとＮ＋型埋め込み層２でツェナーダイオードＴＤ等を形成する。
【選択図】 図１
Description
本発明は、静電破壊防止用保護ダイオードからなる半導体装置及びその製造方法に関し、特に電源ラインとグランドラインの間を接続するツェナーダイオードの構成に係る半導体装置及びその製造方法に関するものである。
近年、半導体集積回路等の半導体装置を組み込んだ、例えばパソコンとデジタルカメラ等のような機器相互間の信号伝送速度の高速化の進展が著しい。また、高速化を実現するため半導体集積回路等を構成するデバイス素子等の微細化も日進月歩で進展している。
デバイス素子等の微細化が進むと静電気に対する静電破壊耐量が小さくなくなることから半導体集積回路等に種々の静電破壊防止用保護ダイオードを内蔵させる半導体装置も製品化されている。図６に第１保護ダイオード１、第２保護ダイオード２、及びツェナーダイオードＴＤ等から構成される静電破壊防止用保護ダイオードを示す。
Ｖｐは電源ラインに、Ｖｎはグランドラインに、また、ＣＨ１〜ＣＨ４は半導体集積回路等の各信号ラインに接続される。なお、第１保護ダイオード１とは電源ラインＶｐとそのカソードが接続されるＤ１１、Ｄ２１、Ｄ３１、Ｄ４１のそれぞれのダイオードを指し、第２保護ダイオード２とはグランドラインＶｎとそのアノードが接続されるＤ１２、Ｄ２２、Ｄ３２、Ｄ４２のそれぞれのダイオードを指す。
各信号ラインからの端子ＣＨ１等は電源ラインＶｐとグランドラインＶｎの間に直列接続された第１保護ダイオード１と第２保護ダイオード２の間に接続される。また電源ラインＶｐとグランドラインＶｎはツェナーダイオードＴＤ等で接続される。同図では各信号ラインと接続される端子はＣＨ１〜ＣＨ４まで４個示されているが必要数に応じ、増減可能である。
係る構成の静電破壊防止用保護ダイオードの動作について簡単に説明する。例えば、ＣＨ１に接続される信号ラインに正の大きな静電気が乗った場合、通常、電源ラインＶｐが正電位、グランドラインＶｎが接地されているので、該静電気は順バイアス状態の第１保護ダイオード１を経由しブレークダウン状態のツェナーダイオードＴＤ等を通りグランドラインＶｎに流れる。
また、ＣＨ１に接続される信号ラインに負の大きな静電気が乗った場合、該静電気は順バイアス状態の第２保護ダイオード２を経由して直接グランドラインＶｎに流れる。電源ラインＶｐとグランドラインＶｎ間に大きな静電気が乗った場合もブレークダウン状態のツェナーダイオードＴＤ等を通り電源ライン間を流れる。従って、上記いずれの静電気も各信号ラインを通って半導体集積回路等を破壊等することはない。
静電破壊防止用保護ダイオードの特性として、静電破壊耐量が大きいこと、寄生容量が小さいこと、また、瞬間的に大電流が流れることから寄生抵抗が小さいこと等が要求される。静電破壊耐量を大きくするためには静電破壊防止用保護ダイオードのサイズを大きくしてＰＮ接合を流れる電流密度を小さくすれば良い。
また、信号の伝送速度高速化のためには静電破壊防止用保護ダイオードの寄生容量を小さくする必要がある。そのためには静電破壊防止用保護ダイオードのサイズは小さくすることが重要になる。即ち、静電破壊防止用保護ダイオードの静電破壊耐量と寄生容量とは該ダイオードのサイズに関してトレードオフの関係にある。
係る静電破壊耐量が大きく、寄生容量が小さく、且つ寄生抵抗も小さな所望の保護ダイオードを実現するためには、保護ダイオードの面積を大きくすると共に低比抵抗の半導体基板上に高比抵抗のエピタキシャル層を形成し、保護ダイオードに逆方向バイアスが印加されたとき空乏層を十分に拡げ寄生容量を低減させ、且つ寄生抵抗を低減させる必要がある。
近年、従来以上に厳しい上記諸特性を満たす静電破壊防止用保護ダイオードへの要求が高まっている。この場合、通常の半導体集積回路等を形成する半導体基板より低抵抗の半導体基板が必要なことや、半導体装置を組み込んだ各機器間の入出力端子等の信号端子に不規則に乗ってくる静電気に臨機応変に対応するため、図６に示すような静電破壊防止用保護ダイオードからなる専用の半導体装置への要求が高まっている。
静電破壊防止用保護ダイオードの動作原理については以下の特許文献１に開示されている。また、内部回路を保護するためエピタキシャル層に形成された静電破壊防止用保護ダイオード等の形成面積を縮小する一例が断面図と共に以下の特許文献２に開示されている。
静電破壊耐量が大きく、寄生容量が小さく、且つ寄生抵抗も小さな所望の第１保護ダイオード１、第２保護ダイオード２を実現するため低比抵抗半導体基板上に高比抵抗エピタキシャル層を形成する方法がある。即ち、一般的なバイポーラ型集積回路の製造工程を一部修正する製造方法が採用される。この場合、通常は、図５に示す後述の比較例のように、余分な工程を極力増やさず一般的なバイポーラ型集積回路製造工程でフォトリソマスクパターンの修正のみを行い静電破壊防止用保護ダイオードを形成する。
しかしながら、図５で示す比較例の静電破壊防止用保護ダイオードは、電圧制限素子であり大電流が流れるツェナーダイオードＴＤ等がＰ＋型半導体基板１の表面に占める面積が大きくならざるを得ない。そこで、ツェナーダイオードＴＤ等の形成のためのＰ＋型半導体基板１の表面を占有する面積を不要とし、トータルで低コストの静電破壊防止用保護ダイオードを形成することが課題となる。
本発明の半導体装置は、低比抵抗の第１導電型の半導体層上に形成されたノンドープの第１エピタキシャル層と、前記第１エピタキシャル層上に形成された高比抵抗の第２導電型の第２エピタキシャル層と、前記第２エピタキシャル層を第１保護ダイオード形成領域と第２保護ダイオード形成領域に分離する第１導電型の分離層と、前記第１保護ダイオード形成領域の前記第１エピタキシャル層の表面から該第１エピタキシャル層内及び前記第２エピタキシャル層内まで延在する第２導電型の第２埋め込み層及び該第２埋め込み層内の第１埋め込み層と、前記半導体層から熱拡散により前記第１エピタキシャル層内及び前記第２埋め込み層の上層部を除く前記第２エピタキシャル層内まで延在して形成された第１導電型の這い上がり層と、を備え、前記第１エピタキシャル層内に延在する前記第１埋め込み層をカソード層とし、前記半導体層から前記第１エピタキシャル層まで延在し前記第１埋め込み層とＰＮ接合を形成する前記這い上がり層をアノード層とするツェナーダイオードを具備することを特徴とする。
また、本発明の半導体装置は、前記第１保護ダイオード形成領域と前記第２保護ダイオード形成領域が交互に複数配置されることを特徴とする。
また、本発明の半導体装置は、前記第１保護ダイオード形成領域に形成された前記第２埋め込み層内から前記第２エピタキシャル層の表面まで延在する第２導電型のカソード層と該カソード層に隣接して前記第２エピタキシャル層に形成された第１導電型のアノード層とからなる第１保護ダイオードと、前記第２保護ダイオード形成領域の前記第２エピタキシャル層に形成された第２導電型のカソード層と前記分離層と一体となる第１導電型のアノード層からなる第２保護ダイオードとを備えることを特徴とする。
また、本発明の半導体装置は、前記第１保護ダイオードの前記カソード層が電源ラインと、前記第２保護ダイオードの前記アノード層がグランドラインとそれぞれ接続され、前記第１保護ダイオードのアノード層と前記第２保護ダイオードのカソード層が同一信号ラインに接続され、前記ツェナーダイオードの前記カソード層が電源ラインと、前記ツェナーダイオードの前記アノード層がグランドラインと接続されることを特徴とする。
また、本発明の半導体装置は、前記半導体層が第１導電型の半導体基板にその表面から不純物が拡散された第１導電型の埋め込み拡散層であることを特徴とする。
また、本発明の半導体装置の製造方法は、低比抵抗の第１導電型の半導体層上にノンドープの第１エピタキシャル層を形成する工程と、前記第１エピタキシャル層上に高比抵抗の第２導電型の第２エピタキシャル層を形成する工程と、前記第２エピタキシャル層を第１保護ダイオード形成領域と第２保護ダイオード形成領域に分離する第１導電型の分離層を形成する工程と、前記第１保護ダイオード形成領域の前記第１エピタキシャル層の表面から該第１エピタキシャル層内及び前記第２エピタキシャル層内まで延在する第２導電型の第２埋め込み層及び該第２埋め込み層内の第１埋め込み層を形成する工程と、前記半導体層からの熱拡散により前記第１エピタキシャル層内及び前記第２埋め込み層の上層部を除く前記第２エピタキシャル層内まで延在する第１導電型の這い上がり層を形成する工程と、を有し、前記第１エピタキシャル層内に延在する前記第１埋め込み層をカソード層とし、前記半導体層から前記第１エピタキシャル層内まで延在し該第１埋め込み層とＰＮ接合を形成する前記這い上がり層をアノード層とするツェナーダイオードを有することを特徴とする。
また、本発明の半導体装置の製造方法は、前記第１保護ダイオード形成領域と前記第２保護ダイオード形成領域を交互に複数配置、形成することを特徴とする。
また、本発明の半導体装置の製造方法は、前記第１保護ダイオード形成領域の前記第２埋め込み層内から前記第２エピタキシャル層の表面まで延在して形成する第２導電型のカソード層と該カソード層に隣接して前記第２エピタキシャル層に形成する第１導電型のアノード層とからなる第１保護ダイオードと、前記第２保護ダイオード形成領域の前記第２エピタキシャル層に形成する第２導電型のカソード層と前記分離層と一体として形成する第１導電型のアノード層とからなる第２保護ダイオードとを有することを特徴とする。
また、本発明の半導体装置の製造方法は、前記第１保護ダイオードの前記カソード層を電源ラインと、前記第２保護ダイオードの前記アノード層をグランドラインとそれぞれ接続し、前記第１保護ダイオードのアノード層と前記第２保護ダイオードのカソード層を同一信号ラインに接続し、前記ツェナーダイオードの前記カソード層を電源ラインと、前記ツェナーダイオードの前記アノード層をグランドラインと接続して形成することを特徴とする。
また、本発明の半導体装置の製造方法は、前記半導体層が第１導電型の半導体基板にその表面から不純物を拡散し形成した第１導電型の埋め込み拡散層であることを特徴とする。
本発明の半導体装置及びその製造方法によれば、第１保護ダイオード１の下層に電圧制限素子としてのツェナーダイオードＴＤ等を形成することができる。従って、Ｐ＋型半導体基板１の表面にツェナーダイオードＴＤ等の占有する面積を必要とせず、その分チップサイズを小さくできることからトータルの製造コストの低減が可能である。
本発明の実施形態について図１に基づいて説明する。図１は本実施形態における半導体装置及びその製造方法を示す断面図である。なお、同図は、図６に示す複数並列接続された直列接続の第１保護ダイオード１と第２保護ダイオード２の組み合わせの内の１組を表示している。静電気から保護すべき信号ラインの数に応じ、同図の左右に同様に直列接続された第１保護ダイオード１と第２保護ダイオード２の組み合わせが形成される。
その表面から内部に向かってＰ＋型埋め込み拡散層１ｂが形成されたＰ＋型半導体基板１上にノンドープの第１エピタキシャル層４ａが形成される。また、該第１エピタキシャル層４ａ上には高比抵抗の第２エピタキシャル層４ｂが形成される。前記第２エピタキシャル層４ｂはその表面からＰ＋型分離層６により、第１保護ダイオード１が形成される第１保護ダイオード形成領域５０と第２保護ダイオード２が形成される第２保護ダイオード形成領域５１に分離される。
また、前記Ｐ＋型埋め込み拡散層１ｂからボロン（Ｂ）が拡散され、第１エピタキシャル層４ａ内の全てがＰ＋型這い上がり層１ｃに変換され、第２エピタキシャル層４ｂの途中までＰ型這い上がり層１ｄが形成される。前記Ｐ＋型分離層６はＰ＋型埋め込み拡散層１ｂから拡散されるボロン（Ｂ）によっても形成され、Ｐ＋型這い上がり層１ｃやＰ型這い上がり層１ｄと接続される。
また、第１保護ダイオード形成領域５０の第１エピタキシャル層４ａ内から第２エピタキシャル層４ｂに延在する砒素（Ａｓ）からなる第１Ｎ＋型埋め込み層２及びリン（Ｐ）からなる第２Ｎ＋型埋め込み層３が形成される。なお、同図に示すように、Ｐ型這い上がり層１ｄは第２Ｎ＋型埋め込み層３の上層部の第２エピタキシャル層４ｂ内には形成されない。第２Ｎ＋型埋め込み層３を構成するリン（Ｐ）で相殺されるからである。
第１保護ダイオード形成領域５０の第２エピタキシャル層４ｂにはその表面から第２Ｎ＋型埋め込み層３内まで延在する第１保護ダイオード１のＮ＋型カソード層７が形成される。また、同第２エピタキシャル層４ｂには該Ｎ＋型カソード層７に隣接して第１保護ダイオード１のＰ型アノード層１０が形成される。第２保護ダイオード形成領域５１の第２エピタキシャル層４ｂには第２保護ダイオード２のＮ＋型カソード層９が形成される。
また、上記第１保護ダイオード１のＰ型アノード層１０等が形成された第２エピタキシャル層４ｂ等上を被覆する絶縁膜１１に形成されたコンタクトホールを介して、第１保護ダイオード１のＮ＋型カソード層７と接続されるカソード電極１２ｂ、Ｐ型アノード層１０と接続されるアノード電極１２ｃが形成される。
同様に、第２保護ダイオード２のＮ＋型カソード層９と接続されるカソード電極１２ｄ、アノード層となるＰ＋型分離層６と接続されるアノード電極１２ｅが形成される。カソード電極１２ｄ等が形成されたＰ＋型半導体基板１の上には不図示の層間絶縁膜等を介して多層配線構造が形成され、最上層にシリコン窒化膜等からなるパッシベーション膜が形成される。
その結果、第１保護ダイオード形成領域５０にはＮ＋型カソード層７とＰ型アノード層１０等からなる第１保護ダイオード１が形成される。また、第１保護ダイオード１の直下の第１保護ダイオード形成領域５０に第１Ｎ＋型埋め込み層２をＮ＋型カソード層とし、Ｐ＋型這い上がり層１ｃをＰ＋型アノード層とする図６に示す電圧制限素子としてのツェナーダイオードＴＤ等が形成される。また、第２保護ダイオード形成領域５１にはＮ＋型カソード層９と、Ｐ＋型分離層６で構成されるＰ＋型アノード層とからなる第２保護ダイオード２が形成される。
第１保護ダイオード１のカソード電極１２ｂは電源ラインＶｐと接続され、第２保護ダイオード２のアノード電極１２ｅはグランドラインＶｎに接続される。また、第１保護ダイオード１のアノード電極１２ｃと第２保護ダイオード２のカソード電極１２ｄとは互いに接続され信号ラインＣＨ１等に接続される。その結果、図６に示す静電破壊防止用保護ダイオードからなる半導体装置が形成される。
図５に示す後述の比較例の場合と異なり、電圧制限素子としてのツェナーダイオードＴＤ等を形成するため、第２エピタキシャル層４ｂの表面にツェナーダイオードＴＤ等用の占有面積を必要としない。即ち、ツェナーダイオードＴＤ等を形成するため、第１保護ダイオード形成領域５０の第１保護ダイオード１の下層を有効に利用している。
その結果、信号ラインごとに第１保護ダイオード１と第２保護ダイオード２が直列に接続される直列接続保護ダイオードに、第１保護ダイオード形成領域５０の第１保護ダイオード１の下層のツェナーダイオードＴＤ等を有する静電破壊防止用保護ダイオードが形成される。従って、図５に示すように、Ｐ＋型分離層６の表面にツェナーダイオードＴＤ等を形成する比較例に比して、その分だけチップサイズを縮小することが可能になる。保護すべき信号ラインが多いほどチップサイズ縮小効果は大きくなる。これが本発明の第１の特徴である。
なお、比較例において、通常、ツェナーダイオードＴＤ等を各直列接続された第1保護ダイオード１、第２保護ダイオード２の組み合わせごとに設けず、一つのツェナーダイオードＴＤ等で複数の直列接続された第１保護ダイオード１、第２保護ダイオード２の組み合わせをカバーする構成をとる。この場合、本発明のチップサイズ縮小効果は一つのツェナーダイオードＴＤ等が一つの直列接続された第１保護ダイオード１、第２保護ダイオード２の組み合わせをカバーするような構成の比較例と比べて小さくなる。
しかし、係る構成の比較例では、ツェナーダイオードＴＤ等から離れた位置にある直列接続された第１保護ダイオード１、第２保護ダイオード２の組み合わせに接続された信号ラインに大きな静電気が乗った場合ツェナーダイオードＴＤ等の差動が遅れる恐れがある。それに対して、本実施形態においては各直列接続された第１保護ダイオード１、第２保護ダイオード２の組み合わせごとにツェナーダイオードＴＤ等を備えているため即時応答が可能である。これが本発明の第２の特徴となる。
また、Ｐ＋型半導体基板１に該Ｐ＋型半導体基板１より不純物濃度の高いＰ＋型埋め込み拡散層１ｂを形成し、該Ｐ＋型埋め込み拡散層１ｂからのボロン（Ｂ）の拡散により高濃度のＰ＋型這い上がり層１ｃを形成している。これにより保護ダイオードの寄生抵抗の低減を図ったのが本発明の第３の特徴である。
また、後述のようにＰ＋型埋め込み拡散層１ｂが形成されたＰ＋型半導体基板１上にノンドープの第１エピタキシャル層４ａを形成し、該第１エピタキシャル層４ａに砒素（Ａｓ）からなる第１Ｎ＋型埋め込み層２及びリン（Ｐ）からなる第２Ｎ＋型埋め込み層３を形成する。第２Ｎ＋型埋め込み層３を構成するリン（Ｐ）は、前述の如くＰ＋型埋め込み拡散層１ｂから拡散してくるボロン（Ｂ）を相殺する。その結果、第２Ｎ＋型埋め込み層３の上層部の第２エピタキシャル層４ｂにＰ型這い上がり層１ｄが形成されるのを防止したのが本発明の第４の特徴である。
以下に、本実施形態の半導体装置の製造方法について図１及び図２〜図４に基づいて説明する。先ず、図２に示すように、Ｐ＋型半導体基板１を準備する。該Ｐ＋型半導体基板１の比抵抗は通常のバイポーラ集積回路に使用される比抵抗１より２桁程度低くしている。これは保護ダイオードの寄生抵抗を小さくするためである。
次に、Ｐ＋型半導体基板１の表面から三臭化ボロン（ＢＢｒ３）等を不純物源としてボロン（Ｂ）を高温炉中で熱拡散してＰ＋型埋め込み拡散層１ｂを形成する。ＢＢｒ３等の代わりにボロン（Ｂ）をイオン注入して高温炉でドライブインしても良い。熱拡散後のＰ＋型埋め込み拡散層１ｂの表面不純物濃度はＰ＋型半導体基板１の不純物濃度の２倍程度以上の高濃度になる。
高濃度のＰ＋型埋め込み拡散層１ｂを形成する目的は、保護ダイオードの寄生抵抗の低減に加え、後述する第１Ｎ＋型埋め込み層２等とＰ＋型埋め込み拡散層１ｂから拡散するボロン（Ｂ）により形成されるＰ＋型這い上がり層１ｃで形成されるツェナーダイオードＴＤ等の耐圧を所望の値にすることである。Ｐ＋型埋め込み拡散層１ｂを形成せずＰ＋型半導体基板１の不純物濃度を更に高くする方法もあるが、ツェナーダイオードＴＤ等の耐圧のばらつきの点等からＰ＋型埋め込み拡散層１ｂを形成するのが好ましい。
次に、Ｐ＋型埋め込み拡散層１ｂの形成されたＰ＋型半導体基板１上に不純物がドープされない所定の膜厚のノンドープの第１エピタキシャル層４ａを所定のエピタキシャル法により形成する。
次に、図３に示すように、第１保護ダイオード形成領域５０の第１エピタキシャル層４ａの所定の領域に不図示のシリコン熱酸化膜等をマスクとして高ドーズ量のリン（Ｐ）を所定の方法でイオン注入して第１Ｎ＋型埋め込み層３をデポする。更に重畳してリン（Ｐ）より１桁程高ドーズ量となる砒素（Ａｓ）をイオン注入することにより第２Ｎ＋型埋め込み層２をデポする。
その後、高温炉中で熱処理することにより、前記第１エピタキシャル層４ａ内に砒素（Ａｓ）からなる第１Ｎ＋型埋め込み層２及びリン（Ｐ）からなる第２Ｎ＋型埋め込み層３を形成する。この際、前記Ｐ＋型埋め込み拡散層１ｂからボロン（Ｂ）も熱拡散され第１エピタキシャル層４ａ内にＰ＋型這い上がり層１ｃが形成される。
この第１エピタキシャル層４ａの上面から熱拡散された第１Ｎ＋型埋め込み層２と下面から熱拡散されたＰ＋型這い上がり層１ｃとは、その交差面でＰＮ接合を形成し静電破壊防止用保護ダイオードの電圧制限素子となる図６に示すツェナーダイオードＴＤ等を形成する。
該ツェナーダイオードＴＤ等のブレークダウン電圧は、後述の比較例で示す場合より低くすることができる。即ち、Ｐ＋型這い上がり層１ｃの拡散源となるＰ＋型埋め込み拡散層１ｂの不純物濃度を最適化することにより所望のブレークダウン電圧を有するツェナーダイオードＴＤ等を形成することができる。
次に、図４に示すように、第１Ｎ＋型埋め込み層２等が形成された第１エピタキシャル層４ａ上の全面を被覆するＮ型の高比抵抗からなる第２エピタキシャル層４ｂを所定のエピタキシャル法により形成する。第２エピタキシャル層４ｂの形成に当たっては高不純物濃度のＰ＋型半導体基板１からボロン（Ｂ）が放出され第２エピタキシャル層４ｂがオートドープされないようにＰ＋型半導体基板１の裏面を絶縁膜等で十分バックシールする等留意する。
次に、第１保護ダイオード形成領域５０の所定の領域に第２エピタキシャル層４ｂの表面から、該第２エピタキシャル層４ｂの上方に向かって熱拡散する第２Ｎ＋型埋め込み層３内まで延在するＮ＋型カソード層７を形成する。Ｎ＋型カソード層７はシリコン熱酸化膜等をマスクとしてリン（Ｐ）をイオン注入するか、三塩化オキシリン（ＰＯＣｌ３）等を不純物源として熱拡散することにより形成する。
このとき同時に、第２エピタキシャル層４ｂの表面の所定の領域から、該第２エピタキシャル層４ｂを第１保護ダイオード形成領域５０と第２保護ダイオード形成領域５１に分離するＰ＋型分離層６を形成する。Ｐ＋型分離層６は不図示のシリコン熱酸化膜等をマスクにしてボロン（Ｂ）のイオン注入または三臭化ボロン（ＢＢｒ３）を不純物源としてボロン（Ｂ）を熱拡散することにより形成する。
なお、同図では、一対の第１保護ダイオード形成領域５０と第２保護ダイオード形成領域５１のみを表示しているが、実際は保護すべき信号端子数が複数あるので、それに対応する為、同様の組み合わせが複数対形成される。
各熱処理工程でＰ＋型埋め込み拡散層１ｂから第１エピタキシャル層４ａに拡散されたボロン（Ｂ）により、ノンドープの第１エピタキシャル層４ａ全体は高濃度のボロン（Ｂ）からなるＰ＋型這い上がり層１ｃに変換される。更に、Ｐ＋型這い上がり層１ｃから第２エピタキシャル層４ｂにもボロン（Ｂ）が拡散され、第２Ｎ＋型埋め込み層３の上層部を除く第２エピタキシャル層４ｂにＰ型這い上がり層１ｄが形成される。
前述のＰ＋型分離層６は、第１エピタキシャル層４ａに形成された不図示の埋め込みボロン（Ｂ）層から上方に拡散するボロン拡散層とあわせ上下分離して形成するのが一般的である。しかし、本実施形態のＰ型分離層６は、Ｐ＋型半導体基板１に形成された高濃度のＰ＋型埋め込み拡散層１ｂから上方に拡散されるボロン（Ｂ）により、Ｐ＋型這い上がり層１ｃ及びＰ型這い上がり層１ｄと併せて形成される。
第１Ｎ＋型埋め込み層２の砒素（Ａｓ）及び第２Ｎ＋型埋め込み層３のリン（Ｐ）も第２エピタキシャル層４ｂ内に拡散される。第２Ｎ＋型埋め込み層３の上層部の第２エピタキシャル層４ｂ領域は、該第２Ｎ＋型埋め込み層３を構成するリン（Ｐ）の作用によりＰ＋型這い上がり層１ｃから這い上がってくるボロン（Ｂ）が相殺されるためＰ型化されることはない。
次に、第１保護ダイオード形成領域５０の第２エピタキシャル層４ｂに第１保護ダイオード１のＰ型アノード層１０を不図示のシリコン酸化膜等の絶縁膜をマスクとしてボロン（Ｂ）のイオン注入等で形成する。次に、第２保護ダイオード形成領域５１の第２エピタキシャル層４ｂに第２保護ダイオード２のＮ型カソード層９を不図示のシリコン酸化膜等の絶縁膜をマスクとしてリン（Ｐ）等のイオン注入等で形成する。
次に、図１に示すように、Ｎ型カソード層９等が形成された第２エピタキシャル層４ｂ上にシリコン熱酸化膜等の絶縁膜１１を形成する。その後、該絶縁膜１１に所定のフォトエッチング処理を行うことによりコンタクトホールを形成してからその表面全面に所定のスパッタリング法等によりアルミニューム（Ａｌ）等の金属膜を形成する。
その後、所定のフォトエッチング処理を行うことにより該コンタクトホールを介して、第１保護ダイオード１のＮ＋型カソード層７と接続されるカソード電極１２ｂ、Ｐ型アノード層１０と接続されるアノード電極１２ｃ、及び第２保護ダイオード２のＮ＋型カソード層９と接続されるカソード電極１２ｄ、Ｐ型アノード層となるＰ＋型分離層６と接続されるアノード電極１２ｅを形成する。最後にシリコン窒化膜等からなるパッシベーション用保護膜を形成することによりウエハ状態での本実施形態の半導体装置が完成する。
なお、前述したように、カソード電極１２ｂは電源ラインＶｐに接続され、アノード電極１０とカソード電極９とは接続され一体となり各信号ラインＣＨ１等に接続され、アノード電極１２ｅはグランドラインＶｎに接続される。また、ツェナーダイオードＴＤ等のカソード層となる第１Ｎ＋型埋め込み層２は第２Ｎ＋型埋め込み層３及びＮ＋型カソード層７を経由して電源ラインＶｐに接続され、アノード層となるＰ＋型埋め込み層１ｃはＰ＋型分離層６を経由してグランドラインＶｎに接続される。かかる構成により所定の静電破壊防止用ダイオードが形成される。
「比較例」
図５は、フォトマスクパターンの変更のみでバイポーラ型集積回路製造工程を殆どそのまま利用した比較例となる静電破壊防止用保護ダイオードからなる半導体装置及びその製造方法を示す断面図である。通常のバイポーラ型集積回路製造工程との相違点は、本実施形態と同様で、Ｐ＋型半導体基板１の比抵抗が２桁程度以上低いこと、第２Ｎ＋型埋め込み層３を設けたこと、及びエピタキシャル層４ｃを高比抵抗層としたことである。
図５は、フォトマスクパターンの変更のみでバイポーラ型集積回路製造工程を殆どそのまま利用した比較例となる静電破壊防止用保護ダイオードからなる半導体装置及びその製造方法を示す断面図である。通常のバイポーラ型集積回路製造工程との相違点は、本実施形態と同様で、Ｐ＋型半導体基板１の比抵抗が２桁程度以上低いこと、第２Ｎ＋型埋め込み層３を設けたこと、及びエピタキシャル層４ｃを高比抵抗層としたことである。
第２Ｎ＋型埋め込み層３を設けた理由は、Ｐ＋型半導体基板１からのボロン（Ｂ）拡散により第１保護ダイオード形成領域５０のエピタキシャル層４ｃにＰ型這い上がり層１ａが形成されるのを防止するためである。即ち、第２Ｎ＋型埋め込み層３を構成するリン（Ｐ）によりＰ＋型半導体基板１から拡散してくるボロン（Ｂ）を相殺してＰ型這い上がり層１ａの形成を防止している。
本実施形態との第１の相違点はＰ＋型半導体基板１に本実施形態のＰ＋型埋め込み拡散層１ｂに相当するものがないことである。その結果、第１保護ダイオード形成領域５０の第１Ｎ＋型埋め込み層２等とＰ＋型半導体基板１で形成するＰＮ接合のブレークダウン電圧は、半導体集積回路等からなる半導体装置を採用した各機器で使用される電源電圧より相当高い値となる。従って、このＰＮ接合で電圧制限素子となるツェナーダイオードＴＤ等を形成した場合、機器を静電気から十分に保護することができない恐れがある。
Ｐ＋型半導体基板１の不純物濃度を更に高くすることで所望の耐圧からなるツェナーダイオードＴＤ等を形成する事は可能であるが、この場合Ｐ＋型半導体基板１からエピタキシャル層４ｃへのボロン（Ｂ）の拡散量が増加し、第２Ｎ＋型埋め込み層３の上層部のエピタキシャル層４ｃ内にＰ型層が出現するという不具合が生じる。また、エピタキシャル層４ｃへのオートドープも厳しくなる。
そこで、比較例では、通常のバイポーラ型集積回路製造工程に上記修正点を加味しつつ利用して、フォトマスクパターンのみ変更してツェナーダイオードＴＤ等を形成する。即ち、ツェナーダイオードＴＤ等のアノード層となるＰ＋型分離層６に大面積のツェナーダイオードＴＤ等のＮ＋型カソード層８を形成している。Ｐ＋型分離層６とＮ＋型カソード層８からなるツェナーダイオードＴＤ等は各機器に使用される電源電圧に対して適合する耐圧を有している。
この場合、ツェナーダイオードＴＤ等には瞬間的に数１０アンペアの電流が流れる場合があるためＮ＋型カソード層８の面積は大きくせざるを得ず、Ｎ＋型カソード層８が形成される保護ダイオード形成領域のＰ＋型分離層６の幅も大きくなる。従って、チップサイズがその分だけ大きくなるという欠点がある。保護すべき信号ラインが多くなればツェナーダイオードＴＤ等の数を増やすことも考える必要がある。
比較例の半導体装置の製造方法は、Ｐ＋型埋め込み拡散層１ｂ、及びノンドープの第１エピタキシャル層４ａがないことだけが本実施形態と相違するだけで、他の工程は同様である。Ｎ＋型カソード層８は、フォトマスクパターンを変更するだけでＮ＋型カソード層９を形成するとき同時に形成できる。
１ Ｐ＋型半導体基板 １ａ，１ｄ Ｐ型這い上がり層
１ｂ Ｐ＋型埋め込み拡散層 １ｃ Ｐ＋型這い上がり層
２ 第１Ｎ＋型埋め込み層 ３ 第２Ｎ＋型埋め込み層
４ｃ エピタキシャル層 ４ａ 第１エピタキシャル層
４ｂ 第２エピタキシャル層 ６ Ｐ＋型分離層
７，８，９ Ｎ＋型カソード層 １０ Ｐ型アノード層 １１ 絶縁膜
１２ａ，１２ｂ，１２ｄ カソード電極 １２ｃ アノード電極
Ｖｐ 電源ライン Ｖｎ グランドライン ＣＨ１〜ＣＨ４ 信号ライン
Ｄ１１，Ｄ２１，Ｄ３１，Ｄ４１ 第１保護ダイオード１
Ｄ１２，Ｄ２２，Ｄ３２，Ｄ４２ 第２保護ダイオード２
ＴＤ ツェナーダイオード
５０ 第１保護ダイオード形成領域 ５１ 第２保護ダイオード形成領域
１ｂ Ｐ＋型埋め込み拡散層 １ｃ Ｐ＋型這い上がり層
２ 第１Ｎ＋型埋め込み層 ３ 第２Ｎ＋型埋め込み層
４ｃ エピタキシャル層 ４ａ 第１エピタキシャル層
４ｂ 第２エピタキシャル層 ６ Ｐ＋型分離層
７，８，９ Ｎ＋型カソード層 １０ Ｐ型アノード層 １１ 絶縁膜
１２ａ，１２ｂ，１２ｄ カソード電極 １２ｃ アノード電極
Ｖｐ 電源ライン Ｖｎ グランドライン ＣＨ１〜ＣＨ４ 信号ライン
Ｄ１１，Ｄ２１，Ｄ３１，Ｄ４１ 第１保護ダイオード１
Ｄ１２，Ｄ２２，Ｄ３２，Ｄ４２ 第２保護ダイオード２
ＴＤ ツェナーダイオード
５０ 第１保護ダイオード形成領域 ５１ 第２保護ダイオード形成領域
Claims (10)
- 低比抵抗の第１導電型の半導体層上に形成されたノンドープの第１エピタキシャル層と、
前記第１エピタキシャル層上に形成された高比抵抗の第２導電型の第２エピタキシャル層と、
前記第２エピタキシャル層を第１保護ダイオード形成領域と第２保護ダイオード形成領域に分離する第１導電型の分離層と、
前記第１保護ダイオード形成領域の前記第１エピタキシャル層の表面から該第１エピタキシャル層内及び前記第２エピタキシャル層内まで延在する第２導電型の第２埋め込み層及び該第２埋め込み層内の第１埋め込み層と、
前記半導体層から熱拡散により前記第１エピタキシャル層内及び前記第２埋め込み層の上層部を除く前記第２エピタキシャル層内まで延在して形成された第１導電型の這い上がり層と、を備え、前記第１エピタキシャル層内に延在する前記第１埋め込み層をカソード層とし、前記半導体層から前記第１エピタキシャル層まで延在し前記第１埋め込み層とＰＮ接合を形成する前記這い上がり層をアノード層とするツェナーダイオードを具備することを特徴とする静電破壊防止用保護ダイオードからなる半導体装置。 - 前記第１保護ダイオード形成領域と前記第２保護ダイオード形成領域が交互に複数配置されることを特徴とする請求項１に記載の静電破壊防止用保護ダイオードからなる半導体装置。
- 前記第１保護ダイオード形成領域に形成された前記第２埋め込み層内から前記第２エピタキシャル層の表面まで延在する第２導電型のカソード層と該カソード層に隣接して前記第２エピタキシャル層に形成された第１導電型のアノード層とからなる第１保護ダイオードと、前記第２保護ダイオード形成領域の前記第２エピタキシャル層に形成された第２導電型のカソード層と前記分離層と一体となる第１導電型のアノード層からなる第２保護ダイオードとを備えることを特徴とする請求項１または請求項２に記載の静電破壊防止用保護ダイオードからなる半導体装置。
- 前記第１保護ダイオードの前記カソード層が電源ラインと、前記第２保護ダイオードの前記アノード層がグランドラインとそれぞれ接続され、前記第１保護ダイオードのアノード層と前記第２保護ダイオードのカソード層が同一信号ラインに接続され、前記ツェナーダイオードの前記カソード層が電源ラインと、前記ツェナーダイオードの前記アノード層がグランドラインと接続されることを特徴とする請求項１乃至請求項３のいずれかに記載の静電破壊防止用保護ダイオードからなる半導体装置。
- 前記半導体層が第１導電型の半導体基板にその表面から不純物が拡散された第１導電型の埋め込み拡散層であることを特徴とする請求項１乃至請求項４のいずれかに記載の静電破壊防止用保護ダイオードからなる半導体装置。
- 低比抵抗の第１導電型の半導体層上にノンドープの第１エピタキシャル層を形成する工程と、
前記第１エピタキシャル層上に高比抵抗の第２導電型の第２エピタキシャル層を形成する工程と、
前記第２エピタキシャル層を第１保護ダイオード形成領域と第２保護ダイオード形成領域に分離する第１導電型の分離層を形成する工程と、
前記第１保護ダイオード形成領域の前記第１エピタキシャル層の表面から該第１エピタキシャル層内及び前記第２エピタキシャル層内まで延在する第２導電型の第２埋め込み層及び該第２埋め込み層内の第１埋め込み層を形成する工程と、
前記半導体層からの熱拡散により前記第１エピタキシャル層内及び前記第２埋め込み層の上層部を除く前記第２エピタキシャル層内まで延在する第１導電型の這い上がり層を形成する工程と、を有し、前記第１エピタキシャル層内に延在する前記第１埋め込み層をカソード層とし、前記半導体層から前記第１エピタキシャル層内まで延在し該第１埋め込み層とＰＮ接合を形成する前記這い上がり層をアノード層とするツェナーダイオードを有することを特徴とする静電破壊防止用保護ダイオードからなる半導体装置の製造方法。 - 前記第１保護ダイオード形成領域と前記第２保護ダイオード形成領域を交互に複数配置形成することを特徴とする請求項６に記載の静電破壊防止用保護ダイオードからなる半導体装置の製造方法。
- 前記第１保護ダイオード形成領域の前記第２埋め込み層内から前記第２エピタキシャル層の表面まで延在して形成する第２導電型のカソード層と該カソード層に隣接して前記第２エピタキシャル層に形成する第１導電型のアノード層とからなる第１保護ダイオードと、前記第２保護ダイオード形成領域の前記第２エピタキシャル層に形成する第２導電型のカソード層と前記分離層と一体として形成する第１導電型のアノード層とからなる第２保護ダイオードとを有することを特徴とする請求項６または請求項７に記載の静電破壊防止用保護ダイオードからなる半導体装置の製造方法。
- 前記第１保護ダイオードの前記カソード層を電源ラインと、前記第２保護ダイオードの前記アノード層をグランドラインとそれぞれ接続し、前記第１保護ダイオードのアノード層と前記第２保護ダイオードのカソード層を同一信号ラインに接続し、前記ツェナーダイオードの前記カソード層を電源ラインと、前記ツェナーダイオードの前記アノード層をグランドラインと接続して形成することを特徴とする請求項６乃至請求項８のいずれかに記載の静電破壊防止用保護ダイオードからなる半導体装置の製造方法。
- 前記半導体層が第１導電型の半導体基板にその表面から不純物を拡散し形成した第１導電型の埋め込み拡散層であることを特徴とする請求項６乃至請求項９のいずれかに記載の静電破壊防止用保護ダイオードからなる半導体装置の製造方法。
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