CN117712121A - 静电放电保护结构及其制作方法 - Google Patents
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Abstract
本发明提供一种静电放电保护结构及其制作方法。所述静电放电保护结构的基底中，第一阱区和第二阱区的导电类型相反且相接；第一加浓区位于第一阱区的靠近第二阱区的基底上方，第一加浓区的导电类型与第一阱区相同且掺杂浓度比第一阱区高；第二加浓区位于基底的顶部且位于第二阱区和第一阱区的相接处，第二加浓区覆盖部分第二阱区且至少覆盖部分第一加浓区，第二加浓区的导电类型与第二阱区相同且掺杂浓度比第二阱区高。如此，静电放电保护结构的触发电压和保持电压都会下降，使得静电放电保护结构的性能在设计窗口内。本发明的静电放电保护结构的制作方法用于制作上述的静电放电保护结构。
Description
技术领域
本发明涉及半导体器件技术领域，特别涉及一种静电放电保护结构及其制作方法。
背景技术
在芯片设计中，静电防护关系到芯片的可靠性。在芯片的静电放电（Electro-Static discharge，ESD）保护结构的设计过程中，必须确保静电放电保护结构能够通过人体模型（Human Body Model，HBM）和充电设备模型（Charged Device Model，CDM）的测试要求，同时又不对与芯片的栅极氧化物相关的功能和/或芯片引脚可靠性产生任何负面影响。
图1为ESD保护策略的典型设计窗口图。参考图1所示，静电放电保护结构的设计受IC工作区域（IC Operating Area）、IC击穿区域（IC Breakdown Area）和热击穿区域（Thermal Breakdown Region）的限制，即静电放电保护结构应该在IC工作区域、IC击穿区域和热击穿区域限制出的“设计窗口”内工作。根据ESD保护策略的典型设计窗口，操作电压（Vop）为5V的器件的击穿电压（BV）为13.5V，5V器件的静电放电保护结构的触发电压应该低于13.5V，保持电压（Vhold）应该大于5V但也不能过大。
图2为一种静电放电保护结构的剖面示意图。如图2所示，该静电放电保护结构包括基底10，基底10的顶部具有相接的N阱11（NW）和P阱12（PW）。图3为一种静电放电保护结构的电流电压曲线图。参考图2和图3所示，该静电放电保护结构的触发电压（Vtrigger）大约为18.5V，保持电压（Vhold）大约为9.2V。利用图2所示的静电放电保护结构保护操作电压（Vop）为5V的器件时，该静电放电保护结构的触发电压远大于13.5V，保持电压（Vhold）远大于5V，该静电放电保护结构的性能超出了设计窗口，无法满足满足5V器件的静电放电保护需求。此外，该静电放电保护结构可能烧坏的电流约为0.010A，可能烧坏的电流较小，鲁棒性较差。
发明内容
本发明提供一种静电放电保护结构及其制作方法，可以使得静电放电保护器件的性能在设计窗口内，满足半导体器件的静电放电保护需求，且可以提高静电放电器件的鲁棒性。
为了实现上述目的，本发明一方面提供一种静电放电保护结构。所述静电放电保护结构包括基底，所述基底中形成有第一阱区、第二阱区、第一加浓区和第二加浓区；所述第一阱区和所述第二阱区的导电类型相反且均部分位于所述基底的顶部，所述第一阱区位于所述第二阱区的侧边且与所述第二阱区相接；所述第一加浓区位于所述第一阱区的靠近所述第二阱区的基底上方，所述第一加浓区的导电类型与所述第一阱区的导电类型相同且掺杂浓度比所述第一阱区的掺杂浓度高；所述第二加浓区位于所述基底的顶部且位于所述第二阱区和所述第一阱区的相接处，所述第二加浓区覆盖部分所述第二阱区且至少覆盖部分所述第一加浓区，所述第二加浓区的导电类型与所述第二阱区的导电类型相同且掺杂浓度比所述第二阱区的掺杂浓度高。
可选的，所述第一加浓区与所述第二阱区相接。
可选的，所述第二加浓区的基底两侧均形成有所述隔离结构，以使所述第二加浓区与所述第一阱区和所述第二阱区顶部的其它掺杂区分隔。
可选的，所述第一阱区的基底顶部形成有间隔设置的第一掺杂区和第二掺杂区，所述第二阱区的基底顶部也形成有间隔设置的第一掺杂区和第二掺杂区，所述第一掺杂区的导电类型与所述第一阱区的导电类型相同且所述第一掺杂区的掺杂浓度大于所述第一阱区的掺杂浓度，所述第二掺杂区的导电类型与所述第二阱区的导电类型相同且所述第二掺杂区的掺杂浓度大于所述第二阱区的掺杂浓度。
可选的，所述静电放电保护结构还包括介质层，所述介质层位于所述基底上方，且所述介质层中具有贯穿所述介质层的多个接触插塞；每个所述第一掺杂区和每个所述第二掺杂区均具有对应的接触插塞且与对应的所述接触插塞电连接。
本发明的另一方面还提供一种静电放电保护结构的制作方法。所述静电放电保护结构的制作方法包括：提供基底；在所述基底的顶部形成第一阱区和位于所述第一阱区侧边的第二阱区，所述第一阱区和所述第二阱区相接且导电类型相反；在所述第一阱区的靠近所述第二阱区的基底顶部形成第一加浓区，所述第一加浓区的导电类型与所述第一阱区的导电类型相同且掺杂浓度比所述第一阱区的掺杂浓度高；在所述第二阱区的靠近所述第一阱区的基底顶部以及所述第一加浓区的基底顶部形成第二加浓区，所述第二加浓区的导电类型与所述第二阱区的导电类型相同且掺杂浓度比所述第二阱区的掺杂浓度高。
可选的，提供基底的方法包括：在所述基底上形成多个隔离结构；其中，所述第二加浓区的基底两侧均形成有所述隔离结构。
可选的，所述静电放电保护结构的制作方法还包括：在所述第一阱区的靠近所述第二阱区的基底顶部形成第一加浓区之后，在所述第一阱区的基底顶部形成间隔设置的第一掺杂区和第二掺杂区，以及在所述第二阱区的基底顶部形成间隔设置的第一掺杂区和第二掺杂区，所述第一掺杂区的导电类型与所述第一阱区的导电类型相同且掺杂浓度大于所述第一阱区的掺杂浓度，所述第二掺杂区的导电类型与所述第二阱区的导电类型相同且掺杂浓度大于所述第二阱区的掺杂浓度。
可选的，所述第二掺杂区和所述第二加浓区在同一工艺步骤中形成。
可选的，所述基底还包括用于形成高压器件的高压器件形成区，所述高压器件包括体掺杂区，所述第一加浓区与所述体掺杂区在同一工艺步骤中形成。
本发明提供的静电放电保护结构及其制作方法中，在基底中增加形成第一加浓区和第二加浓区；第一加浓区位于第一阱区的靠近第二阱区的基底上方，第一加浓区的导电类型与第一阱区的导电类型相同且掺杂浓度比所述第一阱区的掺杂浓度高；第二加浓区位于基底的顶部且位于第二阱区和第一阱区的相接处，第二加浓区覆盖部分第二阱区且至少覆盖部分第一加浓区，第二加浓区的导电类型与第二阱区的导电类型相同且掺杂浓度比第二阱区的掺杂浓度高，如此静电放电保护结构的主结由第一阱区和第二阱区之间的PN结变为掺杂浓度更高的第一加浓区和第二加浓区之间的PN结，相当于在静电放电保护结构的SCR通路中植入了寄生的齐纳二极管（Zener Diode），如此在外加电压的情况下，耗尽区电场强度会更快的到达临界电场强度导致PN结雪崩击穿，使得静电放电保护结构的触发电压（Vtrigger）和保持电压（Vhold）都会下降，使得静电放电保护结构到达合适的工作区间，即使得静电放电保护器件的性能在设计窗口内，满足半导体器件的静电放电保护需求；此外，还可以提高静电放电保护结构可能烧坏的电流，提高静电放电器件的鲁棒性。
附图说明
图1为ESD保护策略的典型设计窗口图。
图2为一种静电放电保护结构的剖面示意图。
图3为一种静电放电保护结构的电流电压曲线图。
图4为本发明一实施例提供的静电放电保护结构的制作方法的流程示意图。
图5至图8为本发明一实施例提供的静电放电保护结构的制作方法的分步骤过程示意图。
图9为本发明一实施例提供的静电放电保护结构的剖面示意图。
图10为本发明一实施例提供的静电放电保护结构的电流电压曲线图。
图11为现有的静电放电保护结构和本申请的静电放电保护结构的电流电压曲线图。
附图标记说明：
（图2）10-基底；11-N阱；12-P阱；
（图5至图9） 100-基底；101-隔离结构；102-第一阱区；103-第二阱区；104-第一加浓区；105-第二加浓区；106-第一掺杂区；107-第二掺杂区；108-介质层；109-接触插塞。
具体实施方式
为了使得静电放电保护器件的性能在设计窗口内，满足半导体器件的静电放电保护需求，且为了提高静电放电器件的鲁棒性，本申请提供一种静电放电保护结构及其制作方法。
以下结合附图和具体实施例对本发明提出的静电放电保护结构及其制作方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图4为本发明一实施例提供的静电放电保护结构的制作方法的流程示意图。参考图4所示，本实施例提供的静电放电保护结构的制作方法包括：
步骤S1，提供基底；
步骤S2，在所述基底的顶部形成第一阱区和位于所述第一阱区侧边的第二阱区，所述第一阱区和所述第二阱区相接且导电类型相反；
步骤S3，在所述第一阱区的靠近所述第二阱区的基底顶部形成第一加浓区，所述第一加浓区的导电类型与所述第一阱区的导电类型相同且掺杂浓度比所述第一阱区的掺杂浓度高；以及
步骤S4，在所述基底顶部形成第二加浓区，所述第二加浓区位于所述第二阱区和所述第一阱区的相接处，覆盖部分所述第二阱区且至少覆盖部分所述第一加浓区，所述第二加浓区的导电类型与所述第二阱区的导电类型相同且掺杂浓度比所述第二阱区的掺杂浓度高。
需要说明的是，虽然图4的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图4中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
图5至图8为本发明一实施例提供的静电放电保护结构的制作方法的分步骤过程示意图。图9为本发明一实施例提供的静电放电保护结构的剖面示意图。以下结合图4至图9对本实施例的静电放电保护结构的制作方法进行说明。
参考图5所示，步骤S1提供基底100的方法可以包括：在基底100上形成多个隔离结构101。也就是说，在基底100上形成阱区之前，基底100上已经完成了隔离结构101的制作。隔离结构101可以是浅沟槽隔离结构（STI）、结隔离或局部硅氧化隔离（LOCOS）等。
在基底100上形成多个浅沟槽隔离结构的方法可以包括：在基底100上形成图形化的掩模层，所述图形化的掩模层定义出浅沟槽的形成位置；以图形化的掩模层为掩模，刻蚀基底100，在基底100中形成多个浅沟槽；在浅沟槽内填充氧化硅形成浅沟槽隔离结构。
本实施例中，基底100可以是硅基底。在其它实施例中，基底100还可以是锗基底、硅锗基底、绝缘体上硅 (Silicon On Insulator，SOI)或绝缘体上锗(Germanium OnInsulator，GOI )等。
本实施例中，基底100可以是P型基底，但不限于此。在其它实施例中，基底100还可以是N型基底。
参考图6所示，执行步骤S2，在基底100的顶部形成第一阱区102和位于第一阱区102侧边的第二阱区103，所述第一阱区102和所述第二阱区103相接且导电类型相反。
本实施例中，第一阱区102可以为P阱，第二阱区103可以为N阱。在其它实施例中，第一阱区102可以为N阱，第二阱区103可以为P阱。
本实施例中，如图6所示，第一阱区102和第二阱区103的深度可以相等，但不限于此。在其它实施例中，第一阱区102和第二阱区103的深度可以不同，例如第二阱区103的深度可以大于第一阱区102的深度。
本实施例中，可以通过离子注入工艺在基底100中形成第一阱区102和第二阱区103。其中，在形成第一阱区102的过程中，可以通过光刻胶层遮盖住第二阱区103的形成区域；在形成第二阱区103的过程中，可以通过光刻胶层遮盖住第一阱区102的形成区域。
参考图6所示，本实施例中，第一阱区102和第二阱区103的深度可以大于隔离结构101的深度，多个隔离结构101的形成使得基底100的顶部具有多个凸鳍，第一阱区102和第二阱区103的基底顶部可以包括若干个凸鳍。本实施例中，第一阱区102和第二阱区103可以在一凸鳍所在的区域内相接，但不限于此。
执行步骤S3，参考图7所示，在第一阱区102的靠近第二阱区103的基底顶部形成第一加浓区104，所述第一加浓区104的导电类型与第一阱区102的导电类型相同且第一加浓区104的掺杂浓度比第一阱区102的掺杂浓度高。
示例性的，第一加浓区104可以P型掺杂区，可以通过离子注入工艺形成在基底100中。
本实施例中，第一加浓区104可以通过在第一阱区102的靠近第二阱区103的基底顶部增加注入P型掺杂物质形成。
示例性的，基底100还可以包括用于形成高压器件的高压器件形成区，所述高压器件可以包括P型的体掺杂区（P-body），第一加浓区104可以与体掺杂区在同一工艺步骤中形成，第一加浓区104的掺杂浓度可以是体掺杂区的掺杂浓度和第一阱区102的掺杂浓度之和。此外，第一加浓区104与体掺杂区在同一工艺步骤中形成时，可以与体掺杂区共用同一光罩，如此不会增加额外的光罩和工艺，有利于节约成本。示例性的，高压器件可以为DEMOS（Drain Extension MOS）或LDMOS（Lateral-Diffused MOS）等。
执行步骤S4，参考图8所示，在第二阱区103的靠近第一阱区102的基底顶部以及第一加浓区104的基底顶部形成第二加浓区105，第二加浓区105的导电类型与第二阱区103的导电类型相同且第二加浓区105的掺杂浓度比第二阱区103的掺杂浓度高。参考图8所示，形成的第二加浓区105位于第二阱区103和第一阱区102的相接处，覆盖部分第二阱区103且至少覆盖部分第一加浓区104，第二加浓区105的底面与第二阱区103和第一加浓区102相接。
参考图8所示，第二加浓区105可以形成在第一阱区102和第二阱区103相接处的凸鳍的顶部，第二加浓区105的基底两侧均形成有隔离结构101，以使第二加浓区105与第一阱区102和第二阱区103顶部的其它掺杂区分隔。示例型的，第二加浓区105为N型掺杂区。
参考图8所示，本实施例的静电放电保护结构的制作方法还可以包括：在第一阱区102的靠近第二阱区103的基底顶部形成第一加浓区104之后，在第一阱区102的基底顶部形成间隔设置的第一掺杂区106和第二掺杂区107，以及在第二阱区103的基底顶部形成间隔设置的第一掺杂区106和第二掺杂区107，第一掺杂区106的导电类型与第一阱区102的导电类型相同且掺杂浓度大于第一阱区102的掺杂浓度，第二掺杂区107的导电类型与第二阱区103的导电类型相同且掺杂浓度大于所述第二阱区103的掺杂浓度。
具体的，参考图8所示，第一阱区102顶部的第一掺杂区106和第二掺杂区107可以形成在第一阱区102的基底顶部的一凸鳍的两端。第二阱区103顶部的第一掺杂区106和第二掺杂区107可以形成在第二阱区103的基底顶部的一凸鳍的两端。第二加浓区105与第一掺杂区106和第二掺杂区107之间通过隔离结构101分隔。
示例性的，第一掺杂区106可以为P型掺杂区，第二掺杂区107可以为N型掺杂区。
本实施例中，第一阱区102和第二阱区103上的第一掺杂区106可以同时形成，如此有助于简化工艺流程，节约制造成本。第一阱区102和第二阱区103的第二掺杂区107也可以同时形成。
进一步的，为了简化工艺和节约成本，所述第二掺杂区107和所述第二加浓区105在同一工艺步骤中形成，但不限于此。第二加浓区105可以单独形成，如此便于控制第二加浓区105的掺杂浓度。
参考图9所示，在形成第一加浓区104、第二加浓区105、第一掺杂区106和第二掺杂区107之后，可以在基底100上形成介质层108，介质层108包括但不限于氧化硅层，介质层108覆盖基底100；在介质层108中形成贯穿所述介质层108的多个导通孔，所述导通孔露出基底100的部分表面，每个第一掺杂区106和每个第二掺杂区107均具有对应的导通孔；在所述导通孔内填充导电材料，形成接触插塞109，每个第一掺杂区106和每个第二掺杂107区均具有对应的接触插塞109且与对应的接触插塞109电连接。
本申请还提供一种静电放电保护结构，所述静电放电保护结构可以通过上述的静电放电保护结构的制作方法制成，但不限于此。
参考图9所示，本实施例提供的静电放电保护结构包括基底100，所述基底100中形成有第一阱区102、第二阱区103、第一加浓区104和第二加浓区105；所述第一阱区102和所述第二阱区103的导电类型相反且均部分位于所述基底100的顶部，所述第一阱区102位于所述第二阱区103的侧边且与所述第二阱区103相接；所述第一加浓区104位于所述第一阱区102的靠近所述第二阱区103的基底上方，所述第一加浓区104的导电类型与所述第一阱区102的导电类型相同且掺杂浓度比所述第一阱区102的掺杂浓度高；所述第二加浓区105位于所述基底的顶部且位于所述第二阱区103和所述第一阱区102的相接处，所述第二加浓区105覆盖部分所述第二阱区103且至少覆盖部分所述第一加浓区104，所述第二加浓区105的导电类型与所述第二阱区103的导电类型相同且掺杂浓度比所述第二阱区103的掺杂浓度高。
示例性的，基底100可以是硅基底。在其它实施例中，基底100还可以是锗基底、硅锗基底、绝缘体上硅或绝缘体上锗等。本实施例中，基底100可以是P型基底，但不限于此。在其它实施例中，基底100还可以是N型基底。
本实施例中，第一阱区102可以为P阱，第二阱区103可以为N阱。在其它实施例中，第一阱区102可以为N阱，第二阱区103可以为P阱。
本实施例中，如图6所示，第一阱区102和第二阱区103的深度可以相等，但不限于此。在其它实施例中，第一阱区102和第二阱区103的深度可以不同，例如第二阱区103的深度可以大于第一阱区102的深度。
参考图9所示，本实施例中，第一加浓区104与第二阱区103相接。所述第二加浓区105的底面与所述第一加浓区104的顶面以及第二阱区103的顶面相接。
基底100的顶部还形成有多个隔离结构101，多个隔离结构101的形成使得基底100的顶部具有多个凸鳍，第一阱区102和第二阱区103的基底顶部可以包括若干个凸鳍。参考图9所示，本实施例中，第一阱区102和第二阱区103可以在一凸鳍所在的区域内相接，但不限于此。
第二加浓区105可以形成在第一阱区102和第二阱区103相接处的凸鳍的顶部，所述第二加浓区105的基底两侧均形成有隔离结构101，以使第二加浓区105与第一阱区102和第二阱区103顶部的其它掺杂区分隔。
参考图9所示，第一阱区102和第二阱区103顶部的其它掺杂区可以包括第一掺杂区106和第二掺杂区107。具体的，所述第一阱区102的基底顶部可以形成有间隔设置的第一掺杂区106和第二掺杂区107，所述第二阱区103的基底顶部也可以形成有间隔设置的第一掺杂区106和第二掺杂区107，第一掺杂区106的导电类型与第一阱区102的导电类型相同且第一掺杂区106的掺杂浓度大于第一阱区102的掺杂浓度，第二掺杂区107的导电类型与第二阱区103的导电类型相同且第二掺杂区107的掺杂浓度大于第二阱区103的掺杂浓度。
示例性的，第一掺杂区106可以是P+掺杂区，第二掺杂区107可以是N+掺杂区。第一阱区102顶部的第一掺杂区106和第二掺杂区107可以形成在第一阱区102的基底顶部的一凸鳍的两端。第二阱区103顶部的第一掺杂区106和第二掺杂区107可以形成在第二阱区103的基底顶部的一凸鳍的两端。
继续参考图9所示，所述静电放电保护结构还可以包括介质层108，介质层108位于基底100上方，且介质层108中具有贯穿介质层108的多个接触插塞109；每个第一掺杂区106和每个第二掺杂区107均具有对应的接触插塞109且与对应的所述接触插塞109电连接。
本实施例的静电放电保护结构可以用于保护操作电压为5V的半导体器件，但不限于此。
图10为本发明一实施例提供的静电放电保护结构的电流电压曲线图。参考图10所示，本实施例的静电放电保护结构的触发电压（Vtrigger）大约为12V，该触发电压小于5V半导体器件的击穿电压（13.5V）和栅氧化层的击穿电压（18V）；本实施例的静电放电保护结构的保持电压（Vhold）大约为6V，略微大于5V。图11为现有的静电放电保护结构和本申请的静电放电保护结构的电流电压曲线图。参考图11所示，与现有的静电放电保护结构相比，本申请的静电放电保护结构的触发电压和保持电压均有所下降，以使静电放电保护结构的性能在设计窗口的范围内；此外，本申请的静电放电保护结构可能烧坏的电流约为0.012A，比现有的静电放电保护结构可能烧坏的电流高，有助于提高静电放电保护结构的鲁棒性。
本发明提供的静电放电保护结构及其制作方法中，在基底100中增加形成第一加浓区104和第二加浓区105；第一加浓区104位于第一阱区102的靠近第二阱区103的基底上方，第一加浓区104的导电类型与第一阱区102的导电类型相同且掺杂浓度比第一阱区102的掺杂浓度高；第二加浓区105位于基底100的顶部且位于第二阱区103和第一阱区102的相接处，第二加浓区105覆盖部分第二阱区103且至少覆盖部分第一加浓区104，第二加浓区105的导电类型与第二阱区103的导电类型相同且掺杂浓度比第二阱区103的掺杂浓度高，如此静电放电保护结构的主结由第一阱区和第二阱区之间的PN结变为掺杂浓度更高的第一加浓区和第二加浓区之间的PN结，相当于在静电放电保护结构的SCR通路中植入了寄生的齐纳二极管（Zener Diode），如此在外加电压的情况下，耗尽区电场强度会更快的到达临界电场强度导致PN结雪崩击穿，使得静电放电保护结构的触发电压（Vtrigger）和保持电压（Vhold）都会下降，使得静电放电保护结构到达合适的工作区间，即使得静电放电保护器件的性能在设计窗口内，满足半导体器件的静电放电保护需求；此外，还可以提高静电放电保护结构可能烧坏的电流，提高静电放电器件的鲁棒性。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (10)
1.一种静电放电保护结构，其特征在于，包括基底，所述基底中形成有第一阱区、第二阱区、第一加浓区和第二加浓区；
所述第一阱区和所述第二阱区的导电类型相反且均部分位于所述基底的顶部，所述第一阱区位于所述第二阱区的侧边且与所述第二阱区相接；
所述第一加浓区位于所述第一阱区的靠近所述第二阱区的基底上方，所述第一加浓区的导电类型与所述第一阱区的导电类型相同且掺杂浓度比所述第一阱区的掺杂浓度高；
所述第二加浓区位于所述基底的顶部且位于所述第二阱区和所述第一阱区的相接处，所述第二加浓区覆盖部分所述第二阱区且至少覆盖部分所述第一加浓区，所述第二加浓区的导电类型与所述第二阱区的导电类型相同且掺杂浓度比所述第二阱区的掺杂浓度高。
2.如权利要求1所述的静电放电保护结构，其特征在于，所述第一加浓区与所述第二阱区相接。
3.如权利要求1所述的静电放电保护结构，其特征在于，所述第二加浓区的基底两侧均形成有所述隔离结构，以使所述第二加浓区与所述第一阱区和所述第二阱区顶部的其它掺杂区分隔。
4.如权利要求1所述的静电放电保护结构，其特征在于，所述第一阱区的基底顶部形成有间隔设置的第一掺杂区和第二掺杂区，所述第二阱区的基底顶部也形成有间隔设置的第一掺杂区和第二掺杂区，所述第一掺杂区的导电类型与所述第一阱区的导电类型相同且所述第一掺杂区的掺杂浓度大于所述第一阱区的掺杂浓度，所述第二掺杂区的导电类型与所述第二阱区的导电类型相同且所述第二掺杂区的掺杂浓度大于所述第二阱区的掺杂浓度。
5.如权利要求4所述的静电放电保护结构，其特征在于，所述静电放电保护结构还包括介质层，所述介质层位于所述基底上方，且所述介质层中具有贯穿所述介质层的多个接触插塞；每个所述第一掺杂区和每个所述第二掺杂区均具有对应的接触插塞且与对应的所述接触插塞电连接。
6.一种静电放电保护结构的制作方法，其特征在于，包括：
提供基底；
在所述基底的顶部形成第一阱区和位于所述第一阱区侧边的第二阱区，所述第一阱区和所述第二阱区相接且导电类型相反；
在所述第一阱区的靠近所述第二阱区的基底顶部形成第一加浓区，所述第一加浓区的导电类型与所述第一阱区的导电类型相同且掺杂浓度比所述第一阱区的掺杂浓度高；以及
在所述第二阱区的靠近所述第一阱区的基底顶部以及所述第一加浓区的基底顶部形成第二加浓区，所述第二加浓区的导电类型与所述第二阱区的导电类型相同且掺杂浓度比所述第二阱区的掺杂浓度高。
7.如权利要求6所述的静电放电保护结构的制作方法，其特征在于，提供基底的方法包括：在所述基底上形成多个隔离结构；其中，所述第二加浓区的基底两侧均形成有所述隔离结构。
8.如权利要求6所述的静电放电保护结构的制作方法，其特征在于，还包括：
在所述第一阱区的靠近所述第二阱区的基底顶部形成第一加浓区之后，在所述第一阱区的基底顶部形成间隔设置的第一掺杂区和第二掺杂区，以及在所述第二阱区的基底顶部形成间隔设置的第一掺杂区和第二掺杂区，所述第一掺杂区的导电类型与所述第一阱区的导电类型相同且掺杂浓度大于所述第一阱区的掺杂浓度，所述第二掺杂区的导电类型与所述第二阱区的导电类型相同且掺杂浓度大于所述第二阱区的掺杂浓度。
9.如权利要求8所述的静电放电保护结构的制作方法，其特征在于，所述第二掺杂区和所述第二加浓区在同一工艺步骤中形成。
10.如权利要求6所述的静电放电保护结构的制作方法，其特征在于，所述基底还包括用于形成高压器件的高压器件形成区，所述高压器件包括体掺杂区，所述第一加浓区与所述体掺杂区在同一工艺步骤中形成。
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