KR20060077116A - 이에스디 보호회로 및 그 제조방법 - Google Patents
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Abstract
Description
Claims (16)
- 반도체 기판;상기 반도체 기판에 형성된 도전형 웰;상기 도전형 웰과 일부가 중첩되도록 형성된 도전형 드리프트;상기 도전형 웰과, 상기 도전형 드리프트 내에 각각 형성된 제1 도전형 확산층;상기 도전형 웰 내에서 상기 제1 도전형 확산층과 분리되어 형성되고, 상기 도전형 드리프트 내에서 상기 제1 도전형 확산층과 인접하게 형성된 제2 도전형 확산층;상기 도전형 웰 내의 상기 제2 도전형 접속층을 감싸도록 형성된 도전형 소오스; 및상기 도전형 소오스와 상기 도전형 드리프트 사이의 상기 도전형 웰 상에 형성된 도전형 전극;을 포함하는 ESD 보호회로.
- 반도체 기판;상기 반도체 기판에 형성된 도전형 웰;상기 도전형 웰 내에 형성된 도전형 드리프트;상기 도전형 웰과, 상기 도전형 드리프트 내에 각각 형성된 제1 도전형 확산층;상기 도전형 웰 내에서 상기 제1 도전형 확산층과 분리되어 형성되고, 상기 도전형 드리프트 내에서 상기 제1 도전형 확산층과 인접하게 형성된 제2 도전형 확산층;상기 도전형 웰 내의 상기 제2 도전형 접속층을 감싸도록 형성된 도전형 소오스; 및상기 도전형 소오스와 상기 도전형 드리프트 사이의 상기 도전형 웰 상에 형성된 도전형 전극;을 포함하는 ESD 보호회로.
- 제 1 항 또는 제 2 항에 있어서,상기 도전형 웰 내의 상기 제1 및 제2 도전형 확산층과, 상기 도전형 전극은 제1 전극과 접속되고, 상기 도전형 드리프트 내의 상기 제1 및 제2 도전형 확산층은 제2 전극과 접속되며, 상기 제1 및 제2 전극을 통해 ESD 스트레스가 가해지도록 구성된 ESD 보호회로.
- 제 1 항 또는 제 2 항에 있어서,상기 도전형 소오스는 상기 도전형 웰 내의 상기 제2 도전형 확산층과 서로 다른 타입의 도전성을 갖는 ESD 보호회로.
- 제 1 항 또는 제 2 항에 있어서,상기 도전형 소오스는 상기 도전형 웰 내의 상기 제2 도전형 확산층의 도즈보다는 작고, 상기 도전형 드리프트의 도즈보다는 높은 도즈로 형성된 ESD 보호회로.
- 제 1 항 또는 제 2 항에 있어서,상기 도전형 드리프트 내의 상기 제2 도전형 확산층은 상기 도전형 전극에 인접하게 위치된 상기 도전형 드리프트의 끝단과 일정 거리 이격되어 형성된 ESD 보호회로.
- 제 1 항 또는 제 2 항에 있어서,상기 도전형 웰 내의 상기 제1 및 제2 도전형 확산층과 상기 도전형 전극이 접속된 제1 전극에 양전압이 인가되고, 상기 도전형 드리프트 내의 상기 제1 및 제2 도전형 확산층이 접속된 제2 전극에 접지전압이 인가되는 경우 상기 도전형 웰 또는 상기 반도체 기판과 상기 도전형 드리프트가 순방향 다이오드로 동작하는 ESD 보호회로.
- 제 1 항 또는 제 2 항에 있어서,상기 도전형 웰 내의 제2 도전형 확산층, 상기 도전형 소오스, 상기 도전형 웰, 상기 도전형 드리프트 및 상기 도전형 드리프트 내의 상기 제2 도전형 확산층으로 이루어진 제1 트랜지스터와, 상기 도전형 웰 내의 상기 제1 도전형 확산층, 상기 도전형 웰, 상기 도전형 드리프트 및 상기 도전형 드리프트 내의 상기 제1 도전형 확산층으로 이루어진 제2 트랜지스터가 결합되어 SCR를 구성하는 ESD 보호회로.
- 제 8 항에 있어서,상기 SCR은 상기 도전형 웰 내의 상기 제1 및 제2 도전형 확산층과 상기 도전형 전극이 접속된 제1 전극에 접지전압이 인가되고, 상기 도전형 드리프트 내의 상기 제1 및 제2 도전형 확산층이 접속된 제2 전극에 양전압이 인가되는 경우 동작하는 ESD 보호회로.
- 제 1 항에 있어서,상기 도전형 웰 내의 상기 제2 도전형 확산층과 상기 도전형 소오스 간에는 상기 도전형 확산층을 감싸도록 개재된 도전형 드리프트를 더 포함하는 ESD 보호회로.
- 제 1 항 또는 제 2 항에 있어서,상기 도전형 웰 내에서 상기 제1 및 제2 도전형 확산층을 서로 분리시키기 위하여 상기 제1 및 제2 도전형 확산층 사이에 개재된 소자 분리막을 더 포함하는 ESD 보호회로.
- 제 11 항에 있어서,상기 소자 분리막 하부에 형성된 확산 방지영역을 더 포함하는 ESD 보호회로.
- 제 12 항에 있어서,상기 도전형 소오스는 상기 확산 방지영역과 동시에 형성되거나, 동일한 온도 조건 하에서 상기 확산 방지영역 형성공정 전/후에 형성된 ESD 보호회로.
- 도전형 웰, 소자 분리막 및 확산 방지영역이 형성된 반도체 기판이 제공되는 단계;상기 소자 분리막과 상기 확산 방지영역의 일측벽과 접속되는 도전형 소오스를 형성하는 단계;상기 도전형 웰과 적어도 일부가 중첩되도록 도전형 드리프트를 형성하는 단계;상기 도전형 소오스와 상기 도전형 드리프트 사이의 상기 도전형 웰 상에 도전형 전극을 형성하는 단계;상기 도전형 웰과 상기 도전형 드리프트 내에 각각 제1 도전형 확산층을 형성하는 단계; 및상기 도전형 웰 내에서 상기 소자 분리막을 통해 상기 제1 도전형 확산층과 분리되고, 상기 도전형 드리프트 내에서 상기 제1 도전형 확산층과 인접하게 제2 도전형 확산층을 형성하는 단계;를 포함하는 ESD 보호회로의 제조방법.
- 제 14 항에 있어서,상기 도전형 소오스는 상기 확산방지 영역을 형성하기 위한 임플란트 공정시 가해지는 온도 범위 내에서 실시되는 임플란트 공정에 의해 형성되는 ESD 보호회로의 제조방법.
- 제 14 항에 있어서,상기 도전형 소오스는 상기 도전형 웰 내의 상기 제2 도전형 확산층의 도즈보다는 작고, 상기 도전형 드리프트의 도즈보다는 높은 도즈로 형성되는 ESD 보호회로의 제조방법.
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