CN116261787A - 碳化硅半导体器件 - Google Patents

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Abstract

碳化硅半导体器件具备碳化硅衬底，所述碳化硅衬底具有第一主面和与所述第一主面相对的第二主面，所述碳化硅衬底具有：漂移区，具有第一导电型；体区，设置在所述漂移区上，具有与所述第一导电型不同的第二导电型；源极区，以与所述漂移区隔开的方式设置在所述体区上，并且具有所述第一导电型；以及接触区，设置在所述体区上，并且具有所述第二导电型，在所述第一主面上设置有多个栅极沟槽，所述多个栅极沟槽由贯通所述源极区及所述体区而到达所述漂移区的侧面和与所述侧面相连的底面规定，并且在与所述第一主面平行的第一方向上延伸，所述接触区在与所述第一方向垂直的第二方向上从两侧与所述多个栅极沟槽中的一个第一栅极沟槽相接，并且在所述第二方向上从与所述第一栅极沟槽相邻的第二栅极沟槽分离。

Description

碳化硅半导体器件
技术领域
本公开涉及一种碳化硅半导体器件。
本申请基于2020年12月23日申请的日本申请第2020-213691号来主张优先权，并援引所述日本申请中记载的全部记载内容。
背景技术
作为碳化硅半导体器件之一，公开了在形成于层间绝缘膜的接触孔的内侧，沿着栅极沟槽断续地配置有与体区连接的接触区的沟槽栅极型MOSFET(Metal OxideSemiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)(例如，专利文献1)。
现有技术文献
专利文献
专利文献1：日本特开2012-23291号公报
发明内容
本公开的碳化硅半导体器件具备碳化硅衬底，所述碳化硅衬底具有第一主面和与所述第一主面相对的第二主面，所述碳化硅衬底具有：漂移区，具有第一导电型；体区，设置在所述漂移区上，具有与所述第一导电型不同的第二导电型；源极区，以与所述漂移区隔开的方式设置在所述体区上，并且具有所述第一导电型；以及接触区，设置在所述体区上，并且具有所述第二导电型，在所述第一主面上设置有多个栅极沟槽，所述多个栅极沟槽由贯通所述源极区及所述体区而到达所述漂移区的侧面和与所述侧面相连的底面规定，并且在与所述第一主面平行的第一方向上延伸，所述接触区在与所述第一方向垂直的第二方向上从两侧与所述多个栅极沟槽中的一个第一栅极沟槽相接，并且在所述第二方向上从与所述第一栅极沟槽相邻的第二栅极沟槽分离。
附图说明
图1是示出实施方式所涉及的碳化硅半导体器件中的层间绝缘膜、源极区和接触区之间的关系的图。
图2是示出实施方式所涉及的碳化硅半导体器件的结构的截面图(其1)。
图3是示出实施方式所涉及的碳化硅半导体器件的结构的截面图(其2)。
图4是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其1)。
图5是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其2)。
图6是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其3)。
图7是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其4)。
图8是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其5)。
图9是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其6)。
图10是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其7)。
图11是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其8)。
图12是示出实施方式所涉及的碳化硅半导体器件的制造方法的截面图(其9)。
图13是示出实施方式所涉及的碳化硅半导体器件的制造方法中的源极区和接触区之间的关系的图。
图14是示出实施方式所涉及的碳化硅半导体器件的制造方法中的栅极沟槽、源极区和接触区之间的关系的图。
图15是示出实施方式所涉及的碳化硅半导体器件的制造方法中的层间绝缘膜、源极区和接触区之间的关系的图。
图16是示出在实施方式所涉及的碳化硅半导体器件的制造方法中产生了图案的位置偏移时的源极区和接触区之间的关系的图。
图17是示出在实施方式所涉及的碳化硅半导体器件的制造方法中产生了图案的位置偏移时的层间绝缘膜、源极区和接触区之间的关系的图。
图18是示出产生了图案的位置偏移的实施方式所涉及的碳化硅半导体器件的结构的截面图。
具体实施方式
[本公开要解决的技术问题]
在现有的断续地配置有接触区的MOSFET中，动作时的温度分布的均匀性容易变低。这是因为，源极-漏极间的电流流过源极区而不流过接触区，容易产生温度的不均。另外，在将接触区配置在接触孔的内侧的情况下，如果在制造时产生图案的位置偏移，则接触区的面积不足，特性发生变动。
本公开的目的在于，提供一种可以提高动作时的温度分布的均匀性的碳化硅半导体器件。
[本公开的效果]
根据本公开，可以提高动作时的温度分布的均匀性。
以下对用于实施的方式进行说明。
[本公开的实施方式的说明]
首先，列举本公开的实施方式进行说明。在以下的说明中，对相同或对应的要素标注相同的附图标记，对它们不重复相同的说明。在本说明书中的结晶学的记载中，分别将单独的晶向表示为[]，将组晶向表示为＜＞，将单独面表示为()，将组面表示为{}。另外，结晶学上的指数为负，通常通过在数字上附加“-”(横杠)来表现，但在本说明书中，在数字之前附加负的符号。
〔1〕本公开的一个方式所涉及的碳化硅半导体器件具备碳化硅衬底，所述碳化硅衬底具有第一主面和与所述第一主面相对的第二主面，所述碳化硅衬底具有：漂移区，具有第一导电型；体区，设置在所述漂移区上，具有与所述第一导电型不同的第二导电型；源极区，以与所述漂移区隔开的方式设置在所述体区上，并且具有所述第一导电型；以及接触区，设置在所述体区上，并且具有所述第二导电型，在所述第一主面上设置有多个栅极沟槽，所述多个栅极沟槽由贯通所述源极区及所述体区而到达所述漂移区的侧面和与所述侧面相连的底面规定，并且在与所述第一主面平行的第一方向上延伸，所述接触区在与所述第一方向垂直的第二方向上从两侧与所述多个栅极沟槽中的一个第一栅极沟槽相接，并且在所述第二方向上从与所述第一栅极沟槽相邻的第二栅极沟槽分离。
接触区与第一栅极沟槽相接，并且从第二栅极沟槽分离。在接触区与第一栅极沟槽以及第二栅极沟槽相接的情况下，在第一方向上源极区被接触区分割。在导通时，源极区成为导通区域，接触区成为非导通区域，因此在该情况下，在第一方向上导通区域被非导通区域分割。与此相对，在本一个方式所涉及的碳化硅半导体器件中，在第二栅极沟槽与接触区之间存在源极区，在第一方向上源极区连续。因此，根据本一个方式所涉及的碳化硅半导体器件，可以确保在第一方向上连续的导通区域。另外，虽然由于流过电流而发热，但由于导通区域在第一方向上连续，因此能够提高发热的均匀性，提高温度分布的均匀性。此外，由于接触区在第二方向上从两侧与第一栅极沟槽相接，因此即使在形成接触区时产生了图案的位置偏移，也能够使接触区的总面积保持恒定。因此，即使产生接触区的位置偏移，也可以得到稳定的特性。
〔2〕也可以是，在〔1〕中，多个所述栅极沟槽在所述第二方向上以第一节距排列，所述接触区的所述第二方向的尺寸为所述第一节距的0.90倍以上且1.10倍以下。在该情况下，容易通过接触区对体区赋予电位，容易通过源极区流过充分的电流。
〔3〕也可以是，在〔1〕或〔2〕中，多个所述接触区在所述第一方向上沿着所述第一栅极沟槽排列。在该情况下，容易提高温度分布的均匀性。
〔4〕也可以是，在〔1〕～〔3〕中，在所述第一栅极沟槽与所述第二栅极沟槽之间，所述源极区在所述第一方向上连续。在该情况下，容易流过大电流。
〔5〕也可以是，在〔1〕～〔4〕中，多个所述接触区在所述第二方向上每隔多个所述栅极沟槽中的一个而排列。在该情况下，容易流过大电流，容易通过接触区对体区赋予电位。
〔6〕也可以是，在〔1〕～〔5〕中，多个所述接触区相对于所述第一方向以及所述第二方向以倾斜格子状排列。在该情况下，容易流过大电流，容易通过接触区对体区赋予电位。
〔7〕也可以是，在〔1〕～〔6〕中，所述栅极沟槽的所述侧面包括{0-33-8}面或{11-20}面。在该情况下，可以在栅极沟槽的侧面得到良好的迁移率，能够降低沟道电阻。
[本公开的实施方式]
本公开的实施方式涉及所谓的纵型的MOSFET(碳化硅半导体器件)。图1是示出实施方式所涉及的碳化硅半导体器件中的层间绝缘膜、源极区和接触区之间的关系的图。图2以及图3是示出实施方式所涉及的碳化硅半导体器件的结构的截面图。图1相当于示出碳化硅衬底的第一主面中的栅极沟槽、源极区以及接触区的配置的俯视图。图2相当于沿着图1中的II-II线的截面图。图3相当于沿着图1中的III-III线的截面图。
如图1～图3所示，本实施方式所涉及的MOSFET100主要具有碳化硅衬底10、栅极绝缘膜81、栅电极82、层间绝缘膜83、源电极60和漏电极70。碳化硅衬底10包括碳化硅单晶衬底50和位于碳化硅单晶衬底50上的碳化硅外延层40。碳化硅衬底10具有第一主面1和与第一主面1相对的第二主面2。碳化硅外延层40构成第一主面1，碳化硅单晶衬底50构成第二主面2。碳化硅单晶衬底50以及碳化硅外延层40例如由多型4H的六方晶碳化硅构成。碳化硅单晶衬底50含有例如氮(N)等施主(n型杂质)，具有n型(第一导电型)。
第一主面1是{0001}面或{0001}面向偏离方向倾斜8°以下的偏离角的面。优选为，第一主面1是(000-1)面或(000-1)面向偏离方向倾斜8°以下的偏离角的面。偏离方向例如可以是＜11-20＞方向，也可以是＜1-100＞方向。偏离角例如可以是1°以上，也可以是2°以上。偏离角可以为6°以下，也可以为4°以下。
碳化硅外延层40主要具有漂移区11、体区12、源极区13和接触区18。
漂移区11例如通过添加氮或磷(P)等施主而具有n型。优选施主向漂移区11的添加不是通过离子注入来进行，而是通过漂移区11的外延生长时的杂质添加来进行。优选漂移区11的施主浓度比碳化硅单晶衬底50的施主浓度低。漂移区11的施主浓度优选为1×1015cm-3以上且5×1016cm-3以下，例如为8×1015cm-3左右。
体区12设置在漂移区11上。体区12通过添加例如铝(Al)等受主(p型杂质)而具有p型(第二导电型)。体区12的受主浓度例如为1×1018cm-3左右。
源极区13以被体区12从漂移区11隔开的方式设置在体区12上。源极区13例如通过添加氮或磷等施主而具有n型。源极区13构成第一主面1。源极区13的施主浓度例如为1×1019cm-3左右。
接触区18通过添加例如铝等受主而具有p型。接触区18构成第一主面1。接触区18贯通源极区13，与体区12相接。接触区18的受主浓度例如为1×1018cm-3以上且1×1020cm-3以下。
在第一主面1上设置有多个栅极沟槽5。栅极沟槽5例如在与第一主面1平行的第一方向上延伸，多个栅极沟槽5在与第一主面1平行且与第一方向正交的第二方向上排列。栅极沟槽5具有由漂移区11构成的底面4。栅极沟槽5具有贯通接触区18、源极区13以及体区12并与底面4相连的侧面3。底面4例如是与第二主面2平行的平面。侧面3相对于包含底面4的平面的角度θ1例如为45°以上且65°以下。角度θ1例如也可以是50°以上。角度θ1例如也可以是60°以下。侧面3优选具有{0-33-8}面或{11-20}面。{0-33-8}面以及{11-20}面是可以得到优异的迁移率的晶面。
多个接触区18在第一方向上沿着栅极沟槽5排列。各接触区18在第二方向上从两侧与多个栅极沟槽5中的一个栅极沟槽5相接。如果将与该接触区18相接的栅极沟槽5设为第一栅极沟槽、将在第二方向上与第一栅极沟槽相邻的栅极沟槽5设为第二栅极沟槽，则接触区18从第二栅极沟槽分离。在接触区18与第二栅极沟槽之间也可以存在源极区13。在第一栅极沟槽与第二栅极沟槽之间，源极区13也可以在第一方向上连续。多个接触区18也可以在第二方向上每隔多个栅极沟槽5中的一个而排列。多个接触区18也可以相对于第一方向以及第二方向排列成倾斜格子状。
栅极绝缘膜81例如是氧化膜。栅极绝缘膜81例如由含有二氧化硅的材料构成。栅极绝缘膜81与侧面3以及底面4相接。栅极绝缘膜81在底面4与漂移区11相接。栅极绝缘膜81在侧面3分别与接触区18、源极区13、体区12以及漂移区11相接。栅极绝缘膜81也可以在第一主面1与源极区13相接。
栅电极82设置在栅极绝缘膜81上。栅电极82例如由含有导电性杂质的多晶硅(Poly-Si)构成。栅电极82配置在栅极沟槽5的内部。
层间绝缘膜83设置为与栅电极82以及栅极绝缘膜81相接。层间绝缘膜83例如由含有二氧化硅的材料构成。层间绝缘膜83将栅电极82和源电极60电绝缘。
在层间绝缘膜83以及栅极绝缘膜81上，在第二方向以恒定的间隔形成接触孔90。接触孔90以栅极沟槽5位于在第二方向上互邻的接触孔90之间的方式设置。接触孔90在第一方向上延伸。通过接触孔90，源极区13以及接触区18从层间绝缘膜83以及栅极绝缘膜81露出。
源电极60与第一主面1相接。源电极60具有设置在接触孔90内的接触电极61和源极布线62。接触电极61在第一主面1上与源极区13以及接触区18相接。接触电极61例如由含有硅化镍(NiSi)的材料构成。接触电极61可以由含有钛(Ti)、Al和Si的材料构成。接触电极61与源极区13以及接触区18欧姆接合。源极布线62覆盖层间绝缘膜83的上表面和侧面以及接触电极61的上表面。源极布线62与接触电极61相接。源极布线62例如由含有Al的材料构成。
漏电极70与第二主面2相接。漏电极70在第二主面2上与碳化硅单晶衬底50相接。漏电极70与漂移区11电连接。漏电极70例如由含有NiSi的材料构成。漏电极70也可以由含有Ti、Al、Si的材料构成。漏电极70与碳化硅单晶衬底50欧姆接合。
需要说明的是，上述各杂质区域中的受主的浓度以及施主的浓度例如可以使用扫描型静电电容显微镜(scanning capacitance microscope：SCM)来测定，或者通过二次离子质谱分析(secondary ion mass spectrometry：SIMS)等来测定。
接着，对实施方式所涉及的MOSFET100的制造方法进行说明。图4～图12是示出实施方式所涉及的MOSFET100的制造方法的截面图。图4～图12示出图2所示的截面的变化。图13是示出实施方式所涉及的MOSFET100的制造方法中的源极区13和接触区18之间的关系的图。图14是示出实施方式所涉及的MOSFET100的制造方法中的栅极沟槽5、源极区13和接触区18之间的关系的图。图15是示出实施方式所涉及的MOSFET100的制造方法中的层间绝缘膜83、源极区13和接触区18之间的关系的图。
首先，如图4以及图13所示，在碳化硅单晶衬底50上通过外延生长形成漂移区11。该外延生长能够通过化学气相沉积(Chemical Vapor Deposition：CVD)法来进行，该化学气相沉积法例如使用硅烷(SiH4)和丙烷(C3H8)的混合气体作为原料气体，使用例如氢气(H2)作为载气。另外，此时优选导入例如氮(N)或磷(P)作为施主。接着，形成漂移区11上的体区12和体区12上的源极区13。具体而言，在漂移区11的上表面进行离子注入。在用于形成体区12的离子注入中，离子注入例如铝(Al)等受主。在用于形成源极区13的离子注入中，例如离子注入磷(P)等施主。由此，形成具有漂移区11、体区12和源极区13的碳化硅衬底10。需要说明的是，也可以使用伴随有杂质的添加的外延生长来代替离子注入。接着，通过离子注入形成接触区18。如图13所示，接触区18以与形成栅极沟槽5的区域交叉的方式形成为岛状。接着，进行用于活化通过离子注入添加的杂质的活化热处理。该热处理的温度优选为1500℃以上且1900℃以下，例如为1700℃左右。热处理的时间例如为30分钟左右。热处理的气氛优选为惰性气体气氛，例如为Ar气氛。如上所述制备碳化硅衬底10。
接着，如图5所示，在碳化硅衬底10上形成掩模9，该掩模9具有使源极区13以及接触区18局部露出的开口部。开口部与栅极沟槽5的位置对应地形成。作为掩模9，例如能够使用通过热氧化形成的硅氧化膜。
接着，如图6所示，在掩模9的开口部中，通过蚀刻除去源极区13、接触区18、体区12和漂移区11的一部分。作为蚀刻的方法，例如能够使用反应性离子蚀刻(Reactive IonEtching：RIE)，特别是电感耦合等离子体(Inductive Coupled Plasma：ICP)RIE。具体而言，例如能够使用采用了SF6或SF6与O2的混合气体作为反应气体的ICP-RIE。通过这样的蚀刻，能够在应形成栅极沟槽5的区域形成侧面具有相对于碳化硅单晶衬底50的主面大致垂直的内表面3A的凹部5A。
接着，使用掩模9蚀刻碳化硅衬底10。具体而言，在凹部5A的内表面3A对碳化硅衬底10进行热蚀刻。热蚀刻例如可以通过在含有具有至少一种以上的卤素原子的反应性气体的气氛中加热碳化硅衬底10来进行。至少一种以上的卤素原子含有氯(Cl)原子以及氟(F)原子中的至少任意一种。该气氛例如为Cl2、BCl3、SF6或CF4。例如，使用氯气和氧气的混合气体作为反应气体，使热处理温度例如为700℃以上且1000℃以下，进行热蚀刻。需要说明的是，反应气体除了氯气和氧气以外还可以含有载气。作为载气，例如能够使用氮(N2)气、氩气、氦气等。另外，如上所述，在使热处理温度为700℃以上且1000℃以下的情况下，SiC的蚀刻速度例如约为70μm/小时。另外，在该情况下，由氧化硅制成的掩模9相对于SiC的选择比极大，所以在SiC的蚀刻中实质上不被蚀刻。
如图7以及图14所示，通过上述的热蚀刻，在碳化硅衬底10上形成具有侧面3和底面4的栅极沟槽5。在形成栅极沟槽5时，碳化硅衬底10如箭头SE所示，以从掩模9的开口部被侧面蚀刻的方式被蚀刻。另外，在热蚀刻时，在侧面3上自行形成{0-33-8}面。
接着，如图8所示，从第一主面1除去掩模9，形成栅极绝缘膜81。例如通过对碳化硅衬底10进行热氧化，形成与源极区13、体区12、漂移区11和接触区18相接的栅极绝缘膜81。具体而言，碳化硅衬底10在含有氧的气氛中例如以1300℃以上且1400℃以下的温度被加热。由此，形成与第一主面1、侧面3以及底面4相接的栅极绝缘膜81。需要说明的是，在栅极绝缘膜81通过热氧化而形成的情况下，严格来说，碳化硅衬底10的一部分进入栅极绝缘膜81。因此，在以后的处理中，第一主面1、侧面3以及底面4向热氧化后的栅极绝缘膜81与碳化硅衬底10之间的界面稍微移动。
接着，也可以在一氧化氮(NO)气体气氛中对碳化硅衬底10进行热处理(NO退火)。在NO退火中，碳化硅衬底10例如在1100℃以上且1400℃以下的条件下保持1小时左右。由此，向栅极绝缘膜81与体区12的界面区域导入氮原子。其结果是，通过抑制界面区域中的界面态的形成，能够提高沟道迁移率。
接着，如图9所示，形成栅电极82。栅电极82形成在栅极绝缘膜81上。栅电极82例如通过减压化学气相沉积(Low Pressure-Chemical Vapor Deposition：LP-CVD)法形成。栅电极82以面对源极区13、体区12、漂移区11中的每一个的方式形成。
接着，如图10所示，形成层间绝缘膜83。具体而言，以覆盖栅电极82并且与栅极绝缘膜81相接的方式形成层间绝缘膜83。层间绝缘膜83例如通过化学气相沉积法形成。层间绝缘膜83例如由含有二氧化硅的材料构成。层间绝缘膜83的一部分也可以形成在栅极沟槽5的内部。
接着，如图11以及图15所示，通过进行层间绝缘膜83以及栅极绝缘膜81的蚀刻，在层间绝缘膜83以及栅极绝缘膜81形成接触孔90。其结果是，源极区13以及接触区18从层间绝缘膜83以及栅极绝缘膜81露出。
接着，在第一主面1上形成与源极区13以及接触区18相接的接触电极61用的金属膜(未图示)。接触电极61用的金属膜例如通过溅射法形成。接触电极61用的金属膜例如由含有Ni的材料构成。接着，在第二主面2上形成与碳化硅单晶衬底50相接的漏电极70用的金属膜(未图示)。漏电极70用的金属膜例如通过溅射法形成。漏电极70用的金属膜例如由含有Ni的材料构成。
接着，实施合金化退火。接触电极61用的金属膜以及漏电极70用的金属膜例如在900℃以上且1100℃以下的温度下保持5分钟左右。由此，接触电极61用的金属膜的至少一部分以及漏电极70用的金属膜的至少一部分与碳化硅衬底10所含有的硅反应而硅化物化。由此，形成与源极区13以及接触区18欧姆接合的接触电极61和与碳化硅单晶衬底50欧姆接合的漏电极70。接触电极61也可以由含有Ti、Al、Si的材料构成。漏电极70也可以由含有Ti、Al、Si的材料构成。
接着，如图12所示，形成源极布线62。具体而言，形成覆盖接触电极61以及层间绝缘膜83的源极布线62。源极布线62例如通过基于溅射法的成膜以及RIE而形成。源极布线62例如由含有铝的材料构成。这样，形成具有接触电极61和源极布线62的源电极60。
这样，完成实施方式所涉及的MOSFET100。
在本实施方式所涉及的MOSFET100中，导通时在源电极60与漏电极70之间流过电流，但该电流流过源极区13而不流过接触区18。即，源极区13成为导通区域，接触区18成为非导通区域。接触区18与一个栅极沟槽5相接，并且从相邻的栅极沟槽5分离。因此，在该相邻的栅极沟槽5与接触区18之间存在源极区13，在第一方向上源极区13连续。在接触区18与两个栅极沟槽5相接的情况下，在第一方向上源极区13被接触区18分割。因此，根据本实施方式，可以确保在第一方向上连续的导通区域。另外，虽然由于流过电流而发热，但由于导通区域在第一方向上连续，因此能够提高发热的均匀性，提高温度分布的均匀性。
此外，由于接触区18在第二方向上从两侧与一个栅极沟槽5相接，因此如以下说明的那样，即使在形成接触区18时产生了图案的位置偏移，也能够使在接触孔90露出的接触区18的总面积保持恒定。图16～图18是示出产生了图案的位置偏移时的MOSFET100的图。图16是示出在实施方式所涉及的MOSFET100的制造方法中产生了图案的位置偏移时的源极区13和接触区18之间的关系的图。图17是示出在实施方式所涉及的MOSFET100的制造方法中产生了图案的位置偏移时的层间绝缘膜83、源极区13和接触区18之间的关系的图。图18是示出产生了图案的位置偏移的实施方式所涉及的MOSFET100的结构的截面图。
在此，如图16所示，由于图案的位置偏移，接触区18向第二方向偏移地形成。在这样的情况下，在通过进行上述的实施方式的处理而制造的MOSFET100中，如图17以及图18所示，在各接触区18仍产生了位置偏移。但是，在各接触孔90露出的接触区18的总面积与未产生位置偏移时(参照图15)的总面积相同。因此，即使产生接触区18的位置偏移，也难以产生特性的变动，可以得到稳定的特性。
另外，在本实施方式中，多个接触区18在第一方向上沿着栅极沟槽5排列，由此容易提高温度分布的均匀性。
通过使源极区13在第一方向上连续，能够较宽地确保导通区域，容易在更宽的范围内流过电流。即，容易流过大电流。
多个接触区18在第二方向上每隔多个栅极沟槽5中的一个而排列，从而容易流过大电流，容易从源电极60对体区12赋予电位。
通过将多个接触区18相对于第一方向以及第二方向排列成倾斜格子状，容易流过大电流，容易从源电极60对体区12赋予电位。
需要说明的是，如图1所示，多个栅极沟槽5在第二方向上以第一节距P排列，接触区18的第二方向的尺寸L优选为第一节距P的0.90倍以上且1.10倍以下，更优选为0.92倍以上且1.08倍以下。如果尺寸L小于第一节距P的0.90倍，则接触区18变得过小，有可能难以对体区12充分地赋予电位。如果尺寸L超过第一节距P的1.10倍，则接触区18变得过大，在产生了图案偏移时，接触区18有可能与互邻的两个栅极沟槽5相接。如果接触区18与互邻的两个栅极沟槽5相接，则在第一方向上导通区域被非导通区域分割，有可能发热的均匀性降低，温度分布的均匀性降低。
以上，对实施方式进行了详述，但并不限定于特定的实施方式，在权利要求书所记载的范围内，能够进行各种变形以及变更。
附图标记说明
1第一主面；2第二主面；3侧面；3A内表面；4底面；5栅极沟槽；5A凹部；9掩模；10碳化硅衬底；11漂移区；12体区；13源极区；18接触区；40碳化硅外延层；50碳化硅单晶衬底；60源电极；61接触电极；62源极布线；70漏电极；81栅极绝缘膜；82栅电极；83层间绝缘膜；90接触孔；100MOSFET。

Claims (7)

1.一种碳化硅半导体器件，具备碳化硅衬底，所述碳化硅衬底具有第一主面和与所述第一主面相对的第二主面，
所述碳化硅衬底具有：
漂移区，具有第一导电型；
体区，设置在所述漂移区上，具有与所述第一导电型不同的第二导电型；
源极区，以与所述漂移区隔开的方式设置在所述体区上，并且具有所述第一导电型；以及
接触区，设置在所述体区上，并且具有所述第二导电型，
在所述第一主面上设置有多个栅极沟槽，所述多个栅极沟槽由贯通所述源极区及所述体区而到达所述漂移区的侧面和与所述侧面相连的底面规定，并且在与所述第一主面平行的第一方向上延伸，
所述接触区在与所述第一方向垂直的第二方向上从两侧与所述多个栅极沟槽中的一个第一栅极沟槽相接，并且在所述第二方向上从与所述第一栅极沟槽相邻的第二栅极沟槽分离。
2.根据权利要求1所述的碳化硅半导体器件，其中，
多个所述栅极沟槽在所述第二方向上以第一节距排列，
所述接触区的所述第二方向的尺寸为所述第一节距的0.90倍以上且1.10倍以下。
3.根据权利要求1或2所述的碳化硅半导体器件，其中，
多个所述接触区在所述第一方向上沿着所述第一栅极沟槽排列。
4.根据权利要求1至3中任一项所述的碳化硅半导体器件，其中，
在所述第一栅极沟槽与所述第二栅极沟槽之间，所述源极区在所述第一方向上连续。
5.根据权利要求1至4中任一项所述的碳化硅半导体器件，其中，
多个所述接触区在所述第二方向上每隔多个所述栅极沟槽中的一个而排列。
6.根据权利要求1至5中任一项所述的碳化硅半导体器件，其中，
多个所述接触区相对于所述第一方向以及所述第二方向以倾斜格子状排列。
7.根据权利要求1至6中任一项所述的碳化硅半导体器件，其中，
所述栅极沟槽的所述侧面包括{0-33-8}面或{11-20}面。
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