JP7134905B2 - 半導体集積回路 - Google Patents

Description

本実施形態は、半導体集積回路に関する。

電源側と出力側との間に設けられたスイッチトランジスタを有する半導体集積回路では、そのスイッチトランジスタがオンして電源側及び出力側の間を導通させる。このとき、スイッチトランジスタを通って出力側へ流れ出す電流を適切に制御することが望まれる。

特開２０１３－２５８５４９号公報

一つの実施形態は、スイッチトランジスタを通って出力側へ流れ出す電流を適切に制御できる半導体集積回路を提供することを目的とする。

一つの実施形態によれば、第１のスイッチトランジスタと第１のリファレンストランジスタと差動増幅回路と電流源と第２のリファレンストランジスタと第２のスイッチトランジスタとを有する半導体集積回路が提供される。第１のスイッチトランジスタは、電源側の第１のノードと出力側の第２のノードとの間に電気的に接続されている。第１のリファレンストランジスタは、第１のノードと第３のノードとの間に電気的に接続されている。差動増幅回路は、第１の入力ノードが第２のノードに電気的に接続され、第２の入力ノードが第３のノードに電気的に接続され、出力ノードが第１のスイッチトランジスタのゲートと第１のリファレンストランジスタのゲートとに電気的に接続されている。電流源は、前記第３のノードと基準電位との間に電気的に接続されている。第２のリファレンストランジスタは、第３のノードと電流源との間に電気的に接続される。第２のスイッチトランジスタは、第２のノードと出力端子との間に電気的に接続される。第１のリファレンストランジスタのディメンジョンは、第１のスイッチトランジスタのディメンジョンより小さい。差動増幅回路の出力ノードは、第２のリファレンストランジスタのゲートと第２のスイッチトランジスタのゲートにさらに電気的に接続される。第１のスイッチトランジスタ及び第２のスイッチトランジスタは、ソースが電気的に共通接続される。第１のリファレンストランジスタ及び第２のリファレンストランジスタは、ソースが電気的に共通接続される。

図１は、実施形態にかかる半導体集積回路の構成を示す回路図である。 図２は、実施形態の第１の変形例にかかる半導体集積回路の構成を示す回路図である。 図３は、実施形態の第２の変形例にかかる半導体集積回路の構成を示す回路図である。 図４は、実施形態の第３の変形例にかかる半導体集積回路の構成を示す回路図である。 図５は、実施形態の第４の変形例にかかる半導体集積回路の構成を示す回路図である。 図６は、実施形態及びその変形例にかかる半導体集積回路が適用される電源システムの構成を示す図である。

以下に添付図面を参照して、実施形態にかかる半導体集積回路を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（実施形態）
実施形態にかかる半導体集積回路は、入力端子と出力端子との間に電気的に接続され、入力端子から出力端子へ流れ出す電流を制御する過電流保護機能を有する。半導体集積回路１は、図１に示すように構成され得る。図１は、半導体集積回路１の構成を示す回路図である。

半導体集積回路１は、入力端子ＴＭｉｎと出力端子ＴＭｏｕｔとを有し、入力端子ＴＭｉｎから出力端子ＴＭｏｕｔへ至るメイン電流経路ＣＰｍａｉｎと、メイン電流経路ＣＰｍａｉｎ上のノードＮ１からグランド電位ＡＧＮＤへ至るリファレンス電流経路ＣＰｒｅｆとが設けられている。入力端子ＴＭｉｎには、入力電圧ＶＩＮが供給され、半導体集積回路１は、それに応じて、入力端子ＴＭｉｎから出力端子ＴＭｏｕｔへ電流を流し、出力端子ＴＭｏｕｔから出力電圧ＶＯＵＴを出力する。

例えば、入力端子ＴＭｉｎの電源（バッテリ）が接続され、出力端子Ｔｏｕｔに負荷回路が接続された場合、半導体集積回路１は、電源から負荷回路へ過電流が流れることを防止するＬｏａｄ ＳＷ、Ｅ－Ｆｕｓｅ ＩＣなどとして機能し得る。

このとき、半導体集積回路１は、過電流の判定をメイン電流経路ＣＰｍａｉｎで行い、その判定に応じた電流制御の判定をリファレンス電流経路ＣＰｒｅｆで行う。

すなわち、メイン電流経路ＣＰｍａｉｎに比べてリファレンス電流経路ＣＰｒｅｆの抵抗を大きくする。例えば、リファレンス電流経路ＣＰｒｅｆにおけるノードＮ１とノードＮ３との間の抵抗Ｒ_{Ｎ１＿Ｎ３}がメイン電流経路ＣＰｍａｉｎにおけるノードＮ１とノードＮ２との間の抵抗Ｒ_{Ｎ１＿Ｎ２}のＮ倍（Ｎは２以上の整数）となるように構成する。ノードＮ３は、ノードＮ１とグランド端子ＴＭｇｎｄとの間のノードである。グランド端子ＴＭｇｎｄは、グランド電位ＡＧＮＤを有する。ノードＮ２は、ノードＮ１と出力端子ＴＭｏｕｔとの間のノードである。

これにより、負荷変動などで過電流が入力端子ＴＭｉｎから出力端子ＴＭｏｕｔに流れ込んだ際に、ノードＮ２の電位が低下することを検知することで、過電流を判定できる。

半導体集積回路１は、スイッチトランジスタＳＮＴ１、レファレンストランジスタＲＮＴ１、差動増幅回路１１、及び電流源ＣＳを有する。スイッチトランジスタＳＮＴ１は、メイン電流経路ＣＰｍａｉｎ上に配される。スイッチトランジスタＳＮＴ１は、オンすることで入力端子ＴＭｉｎと出力端子ＴＭｏｕｔとの間を導通させる。差動増幅回路１１は、反転入力端子１１ａがノードＮ３に電気的に接続され、非反転入力端子１１ｂがノードＮ２に電気的に接続され、出力端子１１ｃがノードＮｇに電気的に接続されている。ノードＮｇは、スイッチトランジスタＳＮＴ１のゲートに電気的に接続されている。電流源ＣＳは、リファレンス電流経路ＣＰｒｅｆ上に配される。電流源ＣＳは、メイン電流経路ＣＰｍａｉｎで検出したい目標電流Ｉｔに応じたリファレンス電流Ｉｒｅｆをリファレンス電流経路ＣＰｒｅｆに流す。電流源ＣＳは、例えば、次の数式１で示されるリファレンス電流Ｉｒｅｆをリファレンス電流経路ＣＰｒｅｆに流す。
Ｉｒｅｆ＝Ｉｔ／Ｎ・・・数式１

これにより、ノードＮ１及びノードＮ３の間の抵抗Ｒ_{Ｎ１＿Ｎ３}がノードＮ１及びノードＮ２の間の抵抗Ｒ_{Ｎ１＿Ｎ２}のＮ倍であれば、ノードＮ３の電位は、目標電流Ｉｔに対応したノードＮ２の目標電位に略等しくなる。すなわち、差動増幅回路１１がノードＮ２の電位とノードＮ３の電位とが等電位になるようにスイッチトランジスタＳＮＴ１のゲート電圧を制御するので、メイン電流経路ＣＰｍａｉｎを流れる電流を目標電流Ｉｔに略等しくなるように制御する。すなわち、入力端子ＴＭｉｎから過電流がノードＮ１に流れ込んだ際に、過電流保護動作が働く。すなわち、ノードＮ２の電位が低下した際に、差動増幅回路１１がスイッチトランジスタＳＮＴ１のゲート電圧を絞ってメイン電流経路ＣＰｍａｉｎに電流が流れにくくし、入力端子ＴＭｉｎから出力端子ＴＭｏｕｔへ過電流が流れることを制限する。

このとき、抵抗Ｒ_{Ｎ１＿Ｎ３}をポリシリコン等の抵抗素子で実現し、抵抗Ｒ_{Ｎ１＿Ｎ２}をノードＮ１及びスイッチトランジスタＳＮＴ１間の配線抵抗で実現すると、抵抗Ｒ_{Ｎ１＿Ｎ３}に対する抵抗Ｒ_{Ｎ１＿Ｎ２}の比率がＮ倍からずれやすい。抵抗Ｒ_{Ｎ１＿Ｎ３}に対する抵抗Ｒ_{Ｎ１＿Ｎ２}の比率がＮ倍からずれると、過電流の判定精度がばらつき、適切な過電流保護動作が困難になる。

例えば、抵抗Ｒ_{Ｎ１＿Ｎ２}に対する抵抗Ｒ_{Ｎ１＿Ｎ３}の比率がＮ倍より小さい方にずれると、過電流保護動作が効きやすくなるため、スイッチトランジスタＳＮＴ１が必要な電流をメイン電流経路ＣＰｍａｉｎ上で流せない可能性がある。あるいは、抵抗Ｒ_{Ｎ１＿Ｎ２}に対する抵抗Ｒ_{Ｎ１＿Ｎ３}の比率がＮ倍より大きい方にずれると、過電流保護動作が効きにくくなるため、スイッチトランジスタＳＮＴ１に過電流を流してしまいスイッチトランジスタＳＮＴ１が破壊する可能性があり、出力端子Ｔｏｕｔに接続される回路（例えば、負荷回路）が破壊する可能性がある。

それに対して、製造工程でトリミングを行って過電流の判定精度の高精度化を図ると、トリミング素子として、多数の抵抗素子を設けることになり、半導体集積回路１の面積が増大しコストが増大する可能性がある。そのため、トリミング素子無しに高精度に過電流を判定することが望まれる。

また、抵抗Ｒ_{Ｎ１＿Ｎ２}をノードＮ１及びスイッチトランジスタＳＮＴ１間の配線抵抗で実現すると、ノードＮ１及びノードＮ２間の配線におけるビアの配置が偏ることなどにより、電界集中しやすい箇所ができ、エレクトロマイグレーションによる断線などの不具合が起きやすくなる可能性もある。

そこで、本実施形態では、半導体集積回路１において、スイッチトランジスタＳＮＴ１のディメンジョンより小さい（例えば、１／Ｎ倍のディメンジョンを有する）レファレンストランジスタＲＮＴ１をリファレンス電流経路ＣＰｒｅｆに設けることで、過電流の判定精度の高精度化を図る。

具体的には、スイッチトランジスタＳＮＴ１は、メイン電流経路ＣＰｍａｉｎにおけるノードＮ１とノードＮ２との間に配される。スイッチトランジスタＳＮＴ１は、ドレインがノードＮ１に電気的に接続され、ソースがノードＮ２に電気的に接続され、ゲートがノードＮｇに電気的に接続される。

レファレンストランジスタＲＮＴ１は、リファレンス電流経路ＣＰｒｅｆにおけるノードＮ１とノードＮ３との間に配される。レファレンストランジスタＲＮＴ１は、ドレインがノードＮ１に電気的に接続され、ソースがノードＮ３に電気的に接続され、ゲートがノードＮｇに電気的に接続される。

レファレンストランジスタＲＮＴ１のディメンジョンは、スイッチトランジスタＳＮＴ１のディメンジョンより小さい。例えば、レファレンストランジスタＲＮＴ１のディメンジョンは、スイッチトランジスタＳＮＴ１のディメンジョンの１／Ｎ倍に構成される。レファレンストランジスタＲＮＴ１のチャネル幅をＷｒ１、チャネル長をＬｒ１とし、スイッチトランジスタＳＮＴ１のチャネル幅をＷｓ１、チャネル長をＬｓ１とするとき、次の数式２～数式４のいずれかが成り立つように、レファレンストランジスタＲＮＴ１及びスイッチトランジスタＳＮＴ１を構成してもよい。
Ｗｒ１≒（１／Ｎ）×Ｗｓ１，Ｌｒ１≒Ｌｓ１・・・数式２
Ｌｒ１≒Ｎ×Ｌｓ１，Ｗｒ１≒Ｗｓ１・・・数式３
Ｗｒ１／Ｌｒ１≒（１／Ｎ）×（Ｗｓ１／Ｌｓ１）・・・数式４

この構成では、レファレンストランジスタＲＮＴ１とスイッチトランジスタＳＮＴ１とは、ゲートとドレインとがそれぞれ同電位であるので、ソース電圧を比較すれば高精度に電流判定をすることができる。また、目標電流Ｉｔに応じたレファレンス電流Ｉｒｅｆ（数式１参照）は、レファレンストランジスタＲＮＴ１とスイッチトランジスタＳＮＴ１とのディメンジョン比（すなわち、１／Ｎ）で決められ得るのでそのバラツキが少なくされ得る。これにより、トリミング回路が不要である。また、レファレンス電流Ｉｒｅｆに温度変動の少ない電流を使えば、過電流判定の温度変動を低減できる。また、実質的に、レファレンストランジスタＲＮＴ１及びスイッチトランジスタＳＮＴ１におけるゲート・ソース間電圧ＶＧＳの比較なので、入力電圧ＶＩＮ変動の影響を受けにくい。

以上のように、実施形態では、半導体集積回路１において、レファレンストランジスタＲＮＴ１をリファレンス電流経路ＣＰｒｅｆに設け、レファレンストランジスタＲＮＴ１のディメンジョンをスイッチトランジスタＳＮＴ１のディメンジョンより小さくする（例えば、１／Ｎ倍にする）。これにより、過電流の判定精度を容易に高精度化でき、適切な過電流保護動作を行うことができる。すなわち、半導体集積回路１において、スイッチトランジスタＳＮＴ１を通って出力側へ流れ出す電流を適切に制御できる。

なお、図２に示すように、半導体集積回路１ｉにおいて、低消費電力化の工夫が行われてもよい。図２は、実施形態の第１の変形例にかかる半導体集積回路１ｉの構成を示す回路図である。半導体集積回路１ｉでは、リファレンス電流経路ＣＰｒｅｆにおけるノードＮ１とノードＮ３との間に、ｍ段（ｍは任意の２以上の整数）のレファレンストランジスタＲＮＴ１－１～ＲＮＴ１－ｍが配される。各レファレンストランジスタＲＮＴ１－１～ＲＮＴ１－ｍのディメンジョンは、実施形態におけるレファレンストランジスタＲＮＴ１のディメンジョンと同様である。この構成とすることで、リファレンス電流経路ＣＰｒｅｆにおけるレファレンストランジスタＲＮＴ１－１～ＲＮＴ１－ｍによる電圧降下をｍ倍にできる。

これに応じて、電流源ＣＳｉは、次の数式５で示されるリファレンス電流Ｉｒｅｆをリファレンス電流経路ＣＰｒｅｆに流す。
Ｉｒｅｆ＝（Ｉｔ／Ｎ）×１／ｍ・・・数式５

これにより、実施形態に比べてリファレンス電流Ｉｒｅｆを１／ｍに低減しながら、ノードＮ３の電位を目標電流Ｉｔに対応したノードＮ２の目標電位に略等しくできる。すなわち、半導体集積回路１ｉを低消費電力化できる。なお、段数を増やす代わりにチャネル長を大きくする（ｍ倍にする）ことでも同様の効果を得られる。

また、図３に示すように、半導体集積回路１ｊにおいて、メイン電流経路ＣＰｍａｉｎにおける電流の逆流を防止するための工夫が行われてもよい。図３は、実施形態の第２の変形例にかかる半導体集積回路１ｊの構成を示す回路図である。半導体集積回路１ｊでは、メイン電流経路ＣＰｍａｉｎにおけるノードＮ１とノードＮ２との間に、ソースが電気的に共通接続されたスイッチトランジスタＳＮＴ１，ＳＮＴ２が配される。スイッチトランジスタＳＮＴ１は、ドレインがノードＮ１に電気的に接続され、ソースがスイッチトランジスタＳＮＴ２のソースに電気的に接続され、ゲートがノードＮｇに電気的に接続される。スイッチトランジスタＳＮＴ２は、ドレインがノードＮ２に電気的に接続され、ソースがスイッチトランジスタＳＮＴ１のソースに電気的に接続され、ゲートがノードＮｇに電気的に接続される。

リファレンス電流経路ＣＰｒｅｆにおけるノードＮ１とノードＮ３との間に、ソースが電気的に共通接続されたレファレンストランジスタＲＮＴ１，ＲＮＴ２が配される。レファレンストランジスタＲＮＴ１は、ドレインがノードＮ１に電気的に接続され、ソースがレファレンストランジスタＲＮＴ２のソースに電気的に接続され、ゲートがノードＮｇに電気的に接続される。レファレンストランジスタＲＮＴ２は、ドレインがノードＮ３に電気的に接続され、ソースがレファレンストランジスタＲＮＴ１のソースに電気的に接続され、ゲートがノードＮｇに電気的に接続される。

この構成では、スイッチトランジスタＳＮＴ１，ＳＮＴ２がオフ状態の時に、何らかの原因で出力電圧ＶＯＵＴが入力電圧ＶＩＮより高くなった場合に、出力端子ＴＭｏｕｔ側（負荷回路側）から入力端子ＴＭｉｎ側（電源側）に電流が逆流するのを防ぐことができる。すなわち、出力端子ＴＭｏｕｔから入力端子ＴＭｉｎへ向かう電流方向に対して、スイッチトランジスタＳＮＴ１の寄生ダイオード（ボディダイオード）は、順方向となるが、スイッチトランジスタＳＮＴ２の寄生ダイオード（ボディダイオード）は、逆方向となる。このため、出力端子ＴＭｏｕｔから入力端子ＴＭｉｎへ向かう逆電流を防止できる。

また、図４に示すように、半導体集積回路１ｋにおいて、メイン電流経路ＣＰｍａｉｎにおける電流の逆流の防止に加えて、差動増幅回路１１のＥＤＳ耐性を向上するための工夫が行われてもよい。図４は、実施形態の第３の変形例にかかる半導体集積回路１ｋの構成を示す回路図である。すなわち、図３に示すノードＮ２，Ｎ３の位置が、それぞれ、図４に示すように、スイッチトランジスタＳＮＴ１，ＳＮＴ２の共通ソースの位置、レファレンストランジスタＲＮＴ１，ＲＮＴ２の共通ソースの位置に変更されている。

この構成とすることで、出力端子ＴＭｏｕｔと差動増幅回路１１の非反転入力端子１１ｂとの間に差動増幅回路１１内の素子に比較して面積の大きな逆流防止用トランジスタ（すなわち、スイッチトランジスタＳＮＴ２）が入ることになる。これにより、差動増幅回路１１の非反転入力端子１１ｂのＥＳＤ耐性強化が期待できる。

また、図５に示すように、半導体集積回路１ｎにおいて、メイン電流経路ＣＰｍａｉｎにおける電流の逆流の防止と差動増幅回路１１のＥＤＳ耐性の向上とに加えて、低消費電力化の工夫が行われてもよい。図５は、実施形態の第４の変形例にかかる半導体集積回路１ｎの構成を示す回路図である。すなわち、図４に示すノードＮ３の位置が、図５に示すように、レファレンストランジスタＲＮＴ２と電流源ＣＳとの間の位置に変更されている。

この構成とすることで、リファレンス電流経路ＣＰｒｅｆにおけるレファレンストランジスタＲＮＴ１，ＲＮＴ２による電圧降下を２倍にできる。

これに応じて、電流源ＣＳｎは、次の数式６で示されるリファレンス電流Ｉｒｅｆをリファレンス電流経路ＣＰｒｅｆに流す。
Ｉｒｅｆ＝（Ｉｔ／Ｎ）×１／２・・・数式６

これにより、実施形態に比べてリファレンス電流Ｉｒｅｆを１／２に低減しながら、ノードＮ３の電位を目標電流Ｉｔに対応したノードＮ２の目標電位に略等しくできる。すなわち、半導体集積回路１ｎを低消費電力化できる。なお、段数を増やす代わりにチャネル長を大きくする（２倍にする）ことでも同様の効果を得られる。

また、実施形態及びその変形例にかかる半導体集積回路は、過電流保護機能が必要とされる任意のシステムに適用可能であるが、例えば、図６に示すような箇所に適用され得る。図６は、実施形態及びその変形例にかかる半導体集積回路が適用される電源システム１００の構成を示す図である。電源システム１００は、電源１１０、Ｅｆｕｓｅ１０２、ＰＭＩＣ１０３、ＤＣＤＣコンバータ１０４、ＬＤＯ（Ｌｏｗ Ｄｒｏｐ ＯＵＴ）１０５、Ｌｏａｄ ＳＷ１０６、及び負荷回路１０７～１０９を有する。Ｅｆｕｓｅ１０２は、過電流保護機能を有する半導体集積回路１０１ａを含む。半導体集積回路１０１ａには、半導体集積回路１～１ｎのいずれかが用いられ得る。ＬＤＯ１０５は、その出力側に、過電流保護機能を有する半導体集積回路１０１ｂを含む。半導体集積回路１０１ｂには、半導体集積回路１～１ｎのいずれかが用いられ得る。Ｌｏａｄ ＳＷ１０６は、過電流保護機能を有する半導体集積回路１０１ｃを含む。半導体集積回路１０１ｃには、半導体集積回路１～１ｎのいずれかが用いられ得る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，１ｉ，１ｊ，１ｋ，１ｎ 半導体集積回路、１１ 差動増幅回路、ＳＮＴ１，ＳＮＴ２ スイッチトランジスタ、ＲＮＴ１，ＲＮＴ１－１～ＲＮＴ１－ｍ，ＲＮＴ２ リファレンストランジスタ、ＣＳ，ＣＳｉ，ＣＳｎ 電流源。

Claims (2)

1. 入力端子側の第１のノードと出力端子側の第２のノードとの間に電気的に接続された第１のスイッチトランジスタと、
   前記第１のノードと第３のノードとの間に電気的に接続された第１のリファレンストランジスタと、
   第１の入力ノードが前記第２のノードに電気的に接続され、第２の入力ノードが前記第３のノードに電気的に接続され、出力ノードが前記第１のスイッチトランジスタのゲートと前記第１のリファレンストランジスタのゲートとに電気的に接続された差動増幅回路と、
   前記第３のノードと基準電位との間に電気的に接続された電流源と、
   前記第３のノードと前記電流源との間に電気的に接続された第２のリファレンストランジスタと、
   前記第２のノードと前記出力端子との間に電気的に接続された第２のスイッチトランジスタと、
   を備え、
   前記第１のリファレンストランジスタのディメンジョンは、前記第１のスイッチトランジスタのディメンジョンより小さく、
   前記差動増幅回路の出力ノードは、前記第２のリファレンストランジスタのゲートと前記第２のスイッチトランジスタのゲートにさらに電気的に接続され、
   前記第１のスイッチトランジスタ及び前記第２のスイッチトランジスタは、ソースが電気的に共通接続され、
   前記第１のリファレンストランジスタ及び前記第２のリファレンストランジスタは、ソースが電気的に共通接続される
   半導体集積回路。
2. 前記電流源は、前記第１のスイッチトランジスタのディメンジョンに対する前記第１のリファレンストランジスタのディメンジョンの比率に応じた電流を流す
   請求項１に記載の半導体集積回路。

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