JP7063518B2 - パワーオンリセット回路、および半導体装置 - Google Patents
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Description
そのため、ノードnode01a01の電圧変化は電源VDDLの起動を知らせる信号とみることができるので、この信号を、電源VDDLのパワーオンリセット信号(電源投入時に自動的にリセットをかける信号)として用いることができる。なお、パワーオンリセット回路100は、Nチャネル型MOS電界効果トランジスタ(以下、「NMOSトランジスタ」)N100、電流源CS2、およびインバータ101を用いて図11(e)に示すパワーオンリセット回路100Aのように構成してもよい。
図1から図3を参照して、本実施の形態に係るパワーオンリセット回路、および半導体装置について説明する。
一方、LVT NMOSはエンハンスメント型で、閾値電圧VTは正であるが、標準的な閾値電圧VTよりも低くされている。本実施の形態では、一例として、NMOSトランジスタN1(DMOS)の閾値電圧VTは約-0.5V、NMOSトランジスタN2(LVT MOS)の閾値電圧VTは約0.45Vとされている。
なお、後述するように、POR回路10では回路構成上の理由からpgate信号は所定の電圧値となり、0Vまで落ちきることはない。
pgate=vref-1LVT ・・・ (式1)
ここでは、NMOSトランジスタN2のソース-ドレイン間の電圧を0Vとしている。また、リセットがかかっている電圧領域ではvref=VDDL(基準電圧vrefは電源VDDLに追従する)であることを考慮している。
つまり、vref=VDDLであり、かつpgate信号はNMOSトランジスタN2のドレイン端子出力であるため、pgate信号は、NMOSトランジスタN2のソース電圧である(式1)で表される電圧以下になることはない。なお、図1に示す容量C1は位相補償用の容量である。
図4および図5を参照して、本実施の形態に係るパワーオンリセット回路、および半導体装置について説明する。本実施の形態は、上記実施の形態に係るパワーオンリセット回路10にヒステリシス回路を追加した形態である。従って、同様の構成には同じ符号を付して詳細な説明を省略する。
図6および図7を参照して、本実施の形態に係るパワーオンリセット回路30について説明する。本実施の形態は、差動部にミラー回路を付加し上記実施の形態に係るPOR回路におけるノードpgateの動作点を変えた形態である。すなわち、POR回路30は、図1(a)に示すPOR回路10に対し、PMOSトランジスタP8、P9、NMOSトランジスタN10、N11が付加されている。
図8および図9を参照して、本実施の形態に係るパワーオンリセット回路について説明する。図8(a)に示すように、本実施の形態に係るPOR回路40は、図7に示すPOR回路30Aにおいて、NMOSトランジスタN4の部分を、抵抗R1とR2の直列回路に置き換えた形態である。基準電圧vref(1.3V)は抵抗R1と抵抗R2との接続点から取り出されている。基準電圧vref(1.3V)の値は1.3Vである。図8(b)、(c)、(d)は、POR回路40の各部波形を示している。
図10を参照して、本実施の形態に係るパワーオンリセット回路について説明する。本実施の形態は、基準電圧の生成にバイポーラトランジスタによるバンドギャップを用い、さらにDMOSを使用しない構成とした形態である。図10(a)は本実施の形態に係るPOR回路50を示す回路図であり、図10(b)、(c)、(d)はPOR回路50の各部動作波形、図10(e)はPOR回路50の等価ブロック図を各々示している。
70 差動部
71 出力部
72 比較部
73 バンドギャップ部
100、100A パワーオンリセット回路
BN1~BN4 NPNトランジスタ
C1 容量
R1~R8 抵抗
CS1、CS2 電流源
HIS1 ヒステリシス回路
INV1、INV2 インバータ
INV100、INV101 インバータ
N1~N12 Nチャネル型MOS電界効果トランジスタ(NMOSトランジスタ)
P1~P10 Pチャネル型MOS電界効果トランジスタ(PMOSトランジスタ)
P100 Pチャネル型MOS電界効果トランジスタ(PMOSトランジスタ)
N100 Nチャネル型MOS電界効果トランジスタ(NMOSトランジスタ)
por パワーオンリセット信号
vref 基準電圧
VDDL 電源
Claims (11)
- 電源の起動に伴って被給電回路にリセット信号を供給するパワーオンリセット回路であって、
第1のトランジスタと第2のトランジスタからなる一対の入力部を含み、前記第1のトランジスタに入力された電圧と前記第2のトランジスタに入力された電圧との差分を用いて制御電圧を出力する差動部、および前記制御電圧を用いて生成した基準電圧を前記一対の入力部の一方のトランジスタに帰還させる出力部を含む基準電圧生成部と、
前記電源の起動に伴って変化する前記制御電圧と前記基準電圧との比較動作を行ってリセット解除信号を生成し前記被給電回路に供給する比較部と、
を備えたパワーオンリセット回路。 - 前記比較部は、前記電源に接続されるとともに前記制御電圧が入力される第3のトランジスタ、および前記第3のトランジスタと前記電源の電圧より低い電圧の低電圧側電源とに接続された第1の電流源を含み、かつ前記第3のトランジスタと前記第1の電流源の接続点から前記リセット信号を出力し、
前記リセット信号は、前記電源が前記基準電圧に達するまでの間は前記第3のトランジスタにより前記リセット信号の電圧が定まり、前記基準電圧を越えた以降は前記第1の電流源により前記リセット信号の電圧が定まる
請求項1に記載のパワーオンリセット回路。 - 前記第1の電流源は第4のトランジスタにより構成され、
前記第3のトランジスタのサイズより前記第4のトランジスタのサイズのほうが大きい
請求項2に記載のパワーオンリセット回路。 - 前記出力部は、前記電源に接続されるとともに前記制御電圧が入力される第5のトランジスタ、および前記第5のトランジスタと前記低電圧側電源とに接続された第2の電流源を含み、前記第3のトランジスタと前記第2の電流源との接続点の電圧を前記基準電圧として前記一対の入力部の一方のトランジスタに帰還させる
請求項2又は3に記載のパワーオンリセット回路。 - 前記出力部は、前記電源に接続されるとともに前記制御電圧が入力される第5のトランジスタ、および前記第5のトランジスタと前記低電圧側電源との間に接続された直列接続の複数の抵抗を含み、前記複数の抵抗の間の複数の接続点のすくなくとも1つの接続点の電圧を前記基準電圧として前記一対の入力部の一方のトランジスタに帰還させる
請求項2又は3に記載のパワーオンリセット回路。 - 前記比較部の出力端子に接続されるとともに前記制御電圧が入力され前記制御電圧に対する前記基準電圧の電圧をずらすように動作するヒステリシス部をさらに含む、
請求項1から請求項5のいずれか1項に記載のパワーオンリセット回路。 - 前記差動部は、前記一対の入力部のトランジスタに各々接続された第1の一対のトランジスタ、および前記第1の一対のトランジスタに各々接続された第2の一対のトランジスタを含むミラー回路を含み、前記制御電圧は前記第1の一対のトランジスタの一方の出力端子から出力される
請求項1から請求項6のいずれか1項に記載のパワーオンリセット回路。 - 前記基準電圧は前記第1のトランジスタの閾値電圧と前記第2のトランジスタの閾値電圧との差分を用いて生成される
請求項1から請求項7のいずれか1項に記載のパワーオンリセット回路。 - 前記第1のトランジスタおよび前記第2のトランジスタの一方がデプレッション型の電界効果トランジスタであり、他方が低閾値電圧型の電界効果トランジスタである
請求項8に記載のパワーオンリセット回路。 - 前記基準電圧生成部は、各々、1つまたは複数の抵抗と1つまたは複数のダイオードとが直列に接続された2つのバンドギャップ回路が並列に接続され、かつ前記出力部に接続されたバンドギャップ部を含み、前記2つのバンドギャップ回路の各々の前記1または複数の抵抗と前記1つまたは複数のダイオードとの間の接続点が各々前記一対の入力部に帰還された
請求項1から請求項7のいずれか1項に記載のパワーオンリセット回路。 - 請求項1から請求項10のいずれか1項に記載のパワーオンリセット回路と、
前記電源から電力が供給されるとともに前記電源の起動に伴って前記パワーオンリセット回路からリセット信号が供給される被給電回路と、
を備えた半導体装置。
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