JP6926716B2 - 半導体集積装置及びそのゲートスクリーニング試験方法 - Google Patents

半導体集積装置及びそのゲートスクリーニング試験方法 Download PDF

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Description

本発明は、絶縁ゲート型デバイスの駆動回路等のゲートスクリーニング試験機能を搭載した半導体集積装置及びそのゲートスクリーニング試験方法に関する。
この種の半導体集積装置として、例えば特許文献１に記載された構成が知られている。
この特許文献１に記載された先行技術では、ＭＯＳ型半導体素子であるＭＯＳＦＥＴとその制御回路とをＩＣチップ内に４チャンネル設けられ、各パワーＭＯＳＦＥＴのゲート電極に電圧レベルシフト回路を接続し、各電圧レベルシフト回路に制御回路が接続されている。
各ＭＯＳＦＥＴのゲート電極が逆流防止回路を介して一つのゲートスクリーニング試験端子に接続されている。
特開２０１２−４２２８１号公報
上記特許文献１に記載された先行技術では、ゲートスクリーニング試験の対象となる各パワーＭＯＳＦＥＴのゲート端子とゲートスクリーニング端子との間に逆流防止回路を必要とするとともに、制御回路と各パワーＭＯＳＦＥＴのゲートとの間に電圧シフト回路を必要とし、パワーＭＯＳＦＥＴの数が増加すると、チップ面積が増加するという課題がある。
そこで、本発明は、上記先行技術の課題に着目してなされたものであり、付加回路を設ける必要がないとともに、ゲートスクリーニング端子を別途設けることなく、ゲートスクリーニング試験を行うことができる半導体集積装置及びそのゲートスクリーニング試験方法を提供することを目的としている。
上記目的を達成するために、本発明に係る半導体集積装置の一態様は、電圧制御型半導体素子のゲートを駆動するゲート駆動部と、このゲート駆動部にゲート駆動電圧を供給するレギュレータとを備えている。そして、レギュレータは、ゲートスクリーニング試験時に、前記電圧制御形半導体素子に対するゲートスクリーニング用電圧を印加可能な外部接続端子を備え、前記ゲート駆動部を通じて前記外部接続端子に印加されたゲートスクリーニング用電圧を前記電圧制御型半導体素子に供給する。
また、本発明に係る半導体集積装置のゲートスクリーニング試験方法は、電圧制御型半導体素子のゲートを駆動するゲート駆動部と、該ゲート駆動部にゲート駆動電圧を供給するレギュレータとを備える半導体集積装置のゲートスクリーニング試験方法であって、
ゲートスクリーニング試験時に、レギュレータの動作を停止させた状態で、レギュレータの外部接続端子に電圧制御型半導体素子に対するゲートスクリーニング用電圧を印加し、ゲート駆動部を通じて外部接続端子に印加したゲートスクリーニング用電圧を電圧制御型半導体素子に供給する。
本発明の一態様によれば、ゲートスクリーニング試験時に、レギュレータの既存の端子にゲートスクリーニング試験用電圧を印加することにより、ゲートスクリーニング試験を行うことができ、ゲートスクリーニング試験用の回路を増設する必要がなく、チップ面積の増加を抑制することができる。
本発明に係る半導体集積装置の第１の実施形態を示すブロック図である。 図１のレギュレータの具体的構成を示す回路図である。 ゲートスクリーニング端子に印加するゲートスクリーニング試験用電圧を示す波形図であって、（ａ）はｎチャネル電圧制御型半導体素子用の試験電圧を示し、（ｂ）はｐチャネル電圧制御型半導体素子用の試験電圧を示す。 本発明に係る半導体集積装置の第２の実施形態を示すブロック図である。
次に、図面を参照して、本発明の一実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
また、以下に示す実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
以下、本発明の一の実施形態に係る半導体集積装置について図面を参照して説明する。
半導体集積装置１０は、図１に示すように、直流電源配線Ｌｐ及び接地配線Ｌｅ間に、駆動対象となる例えばパワーＭＯＳＦＥＴで構成されるｐチャネル電圧制御型半導体素子Ｑ１と、同様に例えばパワーＭＯＳＦＥＴで構成されるｎチャネル電圧制御型半導体素子Ｑ２とが直列に接続されている。これらｐチャネル電圧制御型半導体素子Ｑ１及びｎチャネル電圧制御型半導体素子Ｑ２の接続点から出力電圧が出力される。この半導体集積装置１０には、ｐチャネル電圧制御型半導体素子Ｑ１及びｎチャネル電圧制御型半導体素子Ｑ２に対して後述するゲートスクリーニング試験を行うことができるゲートスクリーニング試験機能を持たせている。
また、半導体集積装置１０は、ｐチャネル電圧制御型半導体素子Ｑ１及びｎチャネル電圧制御型半導体素子Ｑ２のゲートを駆動するゲート駆動回路１１を備えている。このゲート駆動回路１１は、ｐチャネル電圧制御型半導体素子Ｑ１及びｎチャネル電圧制御型半導体素子Ｑ２のゲートにゲート電圧Ｖｇ１及びＶｇ２を供給するゲート駆動部としてのプリドライバ１２と、このプリドライバ１２にゲート駆動電圧Ｖｇを供給するレギュレータ１３とを備えている。
プリドライバ１２は、レギュレータ１３から入力されるゲート駆動電圧Ｖｇを外部から入力されるゲート駆動信号によってオン・オフ制御して生成されるゲート電圧Ｖｇ１をｐチャネル電圧制御型半導体素子Ｑ１のゲートに供給するとともに、同様に生成されるゲート電圧Ｖｇ２をｎチャネル電圧制御型半導体素子Ｑ２のゲートに供給する。
レギュレータ１３は、直流電源配線Ｌｐ及び接地配線Ｌｅ間に接続されて入力される直流電源電圧Ｖｃｃを降圧してゲート駆動電圧Ｖｇを生成し、生成したゲート駆動電圧Ｖｇをプリドライバ１２に出力する。
このレギュレータ１３の具体的構成は、図２に示すように、差動段２１と、この差動段２１の出力側が位相補償回路２２を介して出力端子ｔｏｕｔに接続されている。差動段２１は、直流電源配線Ｌｐに定電流回路２３を介してドレインが接続された一対のｐチャネルＭＯＳＦＥＴＱ１１及びＱ１２と、これらｐチャネルＭＯＳＦＥＴＱ１１及びＱ１２のソースと接地配線Ｌｅとの間に接続されたカレントミラー回路を構成する２つのｎチャネルＭＯＳＦＥＴＱ２１及びＱ２２とで差動増幅器を構成している。
そして、差動段２１のｐチャネルＭＯＳＦＥＴＱ１２のゲートには基準電圧Ｖｒｅｆが入力される入力端子ｔｒｅｆが接続されている。また、ｐチャネルＭＯＳＦＥＴＱ１１のゲートには後述するフィードバック電圧Ｖｆが入力されている。さらに、ｐチャネルＭＯＳＦＥＴＱ１２のドレイン及びｎチャネルＭＯＳＦＥＴＱ２２の接続点Ｐ１から出力される出力電圧が位相補償回路２２を介して出力端子ｔｏｕｔに出力される。この位相補償回路２２はコンデンサＣと抵抗Ｒとの直列回路で構成されている。
また、差動段２１のｐチャネルＭＯＳＦＥＴＱ１２のドレインとｎチャネルＭＯＳＦＥＴＱ２２の接続点をＰ１とする。さらに位相補償回路２２とｎチャネルＭＯＳＦＥＴＱ３１の接続点をＰ２とする。ｎチャネルＭＯＳＦＥＴ３１のゲートには外部から動作切換信号Ｓｏｃが入力される動作切換端子ｔｏｃが接続されている。
さらに、位相補償回路２２と出力端子ｔｏｕｔとの接続点Ｐ３と接地配線Ｌｅとの間に分圧抵抗Ｒ１及びＲ２が直列に接続され、これら分圧抵抗Ｒ１及びＲ２の接続点Ｐ４から出力されるフィードバック電圧Ｖｆが差動段２１のｐチャネルＭＯＳＦＥＴＱ１１のゲートに供給されている。
また、レギュレータ１３には、位相補償回路２２とｎチャネルＭＯＳＦＥＴＱ３１との接続点Ｐ２にゲートが接続されたｎチャネルＭＯＳＦＥＴＱ４１と、調整回路２４とが設けられている。この調整回路２４には直流電源配線Ｌｐから直流電源電圧Ｖｃｃが供給される。調整回路２４の一方はｎチャネルＭＯＳＦＥＴＱ４１のドレインに接続し、他方は位相補償回路２２と出力端子ｔｏｕｔとの接続点であるＰ３に接続されている。ここで、調整回路２４は、出力端子ｔｏｕｔから出力されるゲート駆動電圧Ｖｇの起動時に発生するオーバーシュート等の変動を抑制するように動作する。
さらに、レギュレータ１３は、出力端子ｔｏｕｔと接続点Ｐ３との間の接続点Ｐ５に外部の容量を接続する外部接続用端子としての容量接続端子ｔｃが設けられている。この容量接続端子ｔｃは、通常時には遅延時間等の調整用の外付けコンデンサを接続するが、ウエハ試験時に行うゲートスクリーニング試験時には、通常のゲート駆動電圧Ｖｇより高いゲートスクリーニング用電圧Ｖｇｓを印加するゲートスクリーニング端子ｔｇｓとして使用する。
一方、ｐチャネルＭＯＳＦＥＴＱ１については、プリドライバ１２とｐチャネルＭＯＳＦＥＴＱ１のゲートとの間にゲートスクリーニング用端子（パッド）ｔｇｓｐを接続し、ｐチャネルＭＯＳＦＥＴＱ１のゲートスクリーニング試験時にゲートスクリーニング用端子ｔｇｓｐにグランド電位を印加する。
次に、上記第１の実施形態の動作を説明する。
まず、レギュレータ１３では、動作切換端子ｔｏｃに例えば外部のＥＰＲＯＭからハイレベルの動作切換信号Ｓｏｃが入力されている状態では、ｎチャネルＭＯＳＦＥＴＱ３１がオン状態となり、差動段２１の接続点Ｐ１及び出力端子ｔｏｕｔが接地配線Ｌｅに接続されるので、出力端子ｔｏｕｔからゲート駆動電圧Ｖｇが接地レベルとなる動作停止状態となっている。
このレギュレータ１３の動作停止状態から、動作切換端子ｔｏｃに入力される動作切換信号Ｓｏｃをローレベルとすることにより、ｎチャネルＭＯＳＦＥＴＱ３１がオフ状態となって、差動段２１の接続点Ｐ１から基準電圧Ｖｒｅｆとフィードバック電圧Ｖｆとの差に比例した出力電圧が出力される。この出力電圧は、位相補償回路２２で位相補償されてから出力端子ｔｏｕｔに出力され、この出力端子ｔｏｕｔからゲート駆動電圧Ｖｇとしてプリドライバ１２に供給される。
このプリドライバ１２では、外部から入力されるゲート駆動信号にしたがって、レギュレータ１３から入力されるゲート駆動電圧Ｖｇをオン・オフ制御してゲート電圧Ｖｇ１又はＶｇ２をｐチャネルＭＯＳＦＥＴＱ１又はｎチャネルＭＯＳＦＥＴＱ２に出力する。これによって、ｐチャネルＭＯＳＦＥＴＱ１又はｎチャネルＭＯＳＦＥＴＱ２が駆動されて、ｐチャネルＭＯＳＦＥＴＱ１及びｎチャネルＭＯＳＦＥＴＱ２の接続点から出力信号が出力される。
ところで、上述した半導体集積装置１０の製造過程で、半導体集積装置の製造が完了した時点で行うウエハ試験時に、ｎチャネルＭＯＳＦＥＴＱ２のゲートスクリーニング試験を行う場合には、図３（ａ）に示すように、レギュレータ１３の動作切換端子ｔｏｃにハイレベルの動作切換信号Ｓｏｃを入力する。これにより、ｎチャネルＭＯＳＦＥＴＱ３１がオン状態となり、前述したようにレギュレータ１３をゲート駆動電圧Ｖｇの出力を停止する動作停止状態とする。この状態で、ゲートスクリーニング試験を実施する。このゲートスクリーニング試験は、容量接続端子ｔｃをゲートスクリーニング端子ｔｇｓとし、このゲートスクリーニング端子ｔｇｓにウエハ試験機の電源から通常のゲート駆動電圧より高いゲートスクリーニング用電圧Ｖｇｓを所定時間ｔ１の間印加する。このとき、プリドライバ１２に対してｎチャネルＭＯＳＦＥＴＱ２にゲート電圧Ｖｇ２を供給する状態となるように、所定のゲート駆動信号を供給する。
これにより、レギュレータ１３の出力端子ｔｏｕｔから出力されるゲートスクリーニング用電圧Ｖｇｓがプリドライバ１２を通じてｎチャネルＭＯＳＦＥＴＱ２のゲートに供給され、ゲートスクリーニング試験を行うことができる。
一方、ｐチャネルＭＯＳＦＥＴＱ１に対してゲートスクリーニング試験を行うには、スクリーニング用端子ｔｇｓｐに、図３（ｂ）に示すように、所定時間ｔ２の間にグランド電位Ｖｂを印加する。これにより、ｐチャネルＭＯＳＦＥＴＱ１に図３（ｂ）に示すように、電源電圧Ｖｃｃからグランド電位Ｖｂを減算したゲートスクリーニング用電圧Ｖｇｓが印加される。電源電圧Ｖｃｃを任意に変化させることにより、ゲートスクリーニング試験を行うことができる。
このように、上記第１の実施形態では、ｎチャネルＭＯＳＦＥＴＱ２に対してゲートスクリーニング試験を行う場合には、レギュレータ１３の容量接続端子ｔｃを、ゲートスクリーニング用電圧Ｖｇｓを印加するゲートスクリーニング端子ｔｇｓとして使用している。このため、ｎチャネルＭＯＳＦＥＴＱ２に対するゲートスクリーニング端子を増設する必要がなく、チップ面積の増加も生じない。
また、ｐチャネルＭＯＳＦＥＴＱ１については、プリドライバ１２及びｐチャネルＭＯＳＦＥＴＱ１のゲートとの間にスクリーニング用端子（パッド）ｔｇｓｐを設け、このスクリーニング用端子ｔｇｓｐにグランド電位を印加することにより、スクリーニング試験を行うことができる。
しかも、先行技術のように電圧シフト回路等を設ける必要がなく、チップ面積の増加を抑制することができる。
次に、本発明の第２の実施形態について図４を伴って説明する。
この第２の実施形態では、プリドライバで複数のｎチャネルＭＯＳＦＥＴを駆動するようにしたものである。
すなわち、第２の実施形態では、図４に示すように、直流電源配線Ｌｐに１つのｐチャネルＭＯＳＦＥＴＱ１のソースが接続され、このｐチャネルＭＯＳＦＥＴＱ１のドレイン及び接地配線Ｌｅ間に複数例えば３つのｎチャネルＭＯＳＦＥＴＱ２ａ、Ｑ２ｂ及びＱ２ｃが並列に接続されている。
そして、各ｎチャネルＭＯＳＦＥＴＱ２ａ、Ｑ２ｂ及びＱ３ｃのゲートがインバータ４１ａ、４１ｂ及び４１ｃを介してプリドライバ１２に並列に接続されている。
なお、ｐチャネルＭＯＳＦＥＴＱ１のゲートは、直流電源配線Ｌｐとプリドライバ１２との間に定電流回路４２と直列に接続されたｐチャネルＭＯＳＦＥＴＱ５１のゲートに接続されている。そして、両ｐチャネルＭＯＳＦＥＴＱ１及びＱ５１のゲートがｐチャネルＭＯＳＦＥＴＱ５１及び定電流回路４２の接続点に接続されているとともに、ダイオードＤ１を介して直流電源配線Ｌｐに接続されている。
その他の構成については前述した第１の実施形態と同様の構成を有し、図１との対応部分には同一符号を付し、その詳細説明はこれを省略する。
この第２の実施形態によると、ｐチャネルＭＯＳＦＥＴＱ１に対して並列に接続されたｎチャネルＭＯＳＦＥＴＱ２ａ〜Ｑ２ｃのゲートがそれぞれインバータ４１ａ〜４１ｃを介してプリドライバ１２に並列に接続されている。このため、レギュレータ１３からのゲート駆動電圧Ｖｇがプリドライバ１２を介して各ｎチャネルＭＯＳＦＥＴＱ２ａ〜Ｑ２ｃに並列に供給される。
したがって、前述した第１の実施形態と同様に、半導体集積装置１０の製造が終了した段階のウエハ試験でゲートスクリーニング試験を行う場合には、レギュレータ１３の動作切換端子ｔｏｃにハイレベルの動作切換信号Ｓｏｃを入力してレギュレータ１３を動作停止状態とする。この状態で、容量接続端子ｔｃをゲートスクリーニング端子ｔｇｓとし、このゲートスクリーニング端子ｔｇｓにゲートスクリーニング用電圧Ｖｇｓを印加する。これと同時に、プリドライバ１２に供給するゲート駆動信号を選択することにより、各ｎチャネルＭＯＳＦＥＴＱ２ａ〜Ｑ２ｃのゲートに個別に通常のゲート駆動電圧Ｖｇより高いゲートスクリーニング用電圧Ｖｇｓを印加することができる。したがって、複数のｎチャネルＭＯＳＦＥＴＱ２ａ〜Ｑ２ｂに対して個別にゲートスクリーニング試験を行うことができる。
しかも、この第２の実施形態でも、複数のｎチャネルＭＯＳＦＥＴＱ２ａ〜Ｑ２ｃに対して、スクリーニング用端子を増設する必要がなく、各ｎチャネルＭＯＳＦＥＴＱ２ａ〜Ｑ２ｃに対して逆流防止用のダイオードを個別に設ける必要もない。
なお、上記第１及び第２の実施形態では、電圧制御型半導体素子としてパワーＭＯＳＦＥＴＱ１及びＱ２を適用した場合について説明したが、これに限定されるものではなく絶縁ゲートバイポーラトランジスタやＳｉＣ等のワイドギャップ半導体素子を適用することができる。
また、上記第１及び第２の実施形態では、ゲート駆動回路１１の駆動対象にｐチャネルＭＯＳＦＥＴを含む場合について説明したが、これに限定されるものではなく、駆動対象がｎチャネルＭＯＳＦＥＴのみである場合には、スクリーニング用端子の増設は必要ない。
さらに、上記第１及び第２の実施形態では、ｐチャネルＭＯＳＦＥＴＱ１及びｎチャネルＭＯＳＦＥＴＱ２を１つのプリドライバ１２で駆動する場合について説明したが、これに限定されるものではなく、ｐチャネルＭＯＳＦＥＴＱ１とｎチャネルＭＯＳＦＥＴＱ２とを個別のプリドライバで駆動するようにしてもよい。この場合、各プリドライバに対して共通のレギュレータからゲート駆動電圧Ｖｇを供給するようにすればよい。
また、上記第１及び第２の実施形態では、動作切換端子ｔｏｃから動作切換信号Ｓｏｃが入力されるスイッチ素子としてｎチャネルＭＯＳＦＥＴＱ３１を適用した場合について説明したが、これに限定されるものではなく、バイポーラトランジスタや他のＦＥＴ等の任意の極性のスイッチ素子を適用することができる。
１０…半導体集積装置、１１…ゲート駆動回路、１２…プリドライバ、１３…レギュレータ、２１…差動段、２２…位相補償回路、２３…定電流回路、２４…調整回路、ｔｒｅｆ…入力端子、ｔｏｕｔ…出力端子、ｔｏｃ…動作切換端子、ｔｃ…容量接続端子、ｔｇｓ，ｔｇｓｐ…ゲートスクリーニング端子、Ｑ１…ｐチャネルＭＯＳＦＥＴ、Ｑ２，Ｑ２ａ〜Ｑ２ｃ…ｎチャネルＭＯＳＦＥＴ、Ｑ１１，Ｑ１２…ｐチャネルＭＯＳＦＥＴ、Ｑ２１，Ｑ２２，Ｑ３１，Ｑ４１…ｎチャネルＭＯＳＦＥＴ

Claims (7)

  1. 電圧制御型半導体素子のゲートを駆動するゲート駆動部と、
    該ゲート駆動部にゲート駆動電圧を供給するレギュレータとを備え、
    前記レギュレータは、ゲートスクリーニング試験時に、前記電圧制御型半導体素子に対するゲートスクリーニング用電圧を印加可能な外部接続端子を備え、前記ゲート駆動部を通じて該外部接続端子に印加された該ゲートスクリーニング用電圧を前記電圧制御型半導体素子に供給する半導体集積装置。
  2. 前記レギュレータは、動作状態及び動作停止状態を制御する動作切換信号が入力される動作切換端子を備え、前記ゲートスクリーニング試験時に前記動作切換端子に動作停止状態に制御する動作切換信号が入力されたときに、前記ゲート駆動電圧の出力が停止される請求項１に記載の半導体集積装置。
  3. 前記レギュレータは、基準電圧が入力される差動段と、該差動段の出力電圧が位相補償回路を介して供給される出力端子と、前記差動段の出力側と前記位相補償回路との間の接続点と接地との間に接続されたスイッチ素子とをさらに備え、前記動作切換端子が前記スイッチ素子の制御端子に接続され、前記外部接続端子が前記位相補償回路及び前記出力端子間に接続されている請求項２に記載の半導体集積装置。
  4. 前記ゲート駆動部は、前記レギュレータのゲート駆動電圧に基づいて前記電圧制御型半導体素子のゲートを駆動するプリドライバで構成されている請求項１から３の何れか一項に記載の半導体集積装置。
  5. 前記プリドライバの出力側にｎチャネル電圧制御型半導体素子のゲートとｐチャネル電圧制御型半導体素子のゲートとが個別に接続され、前記プリドライバと前記ｐチャネル電圧制御型半導体素子のゲートとの間にゲートスクリーニング用端子が接続されている請求項４に記載の半導体集積装置。
  6. 前記ゲート駆動部に複数のｎチャネル電圧制御型半導体素子のゲートが並列に接続されている請求項１から５の何れか一項に記載の半導体集積装置。
  7. 電圧制御型半導体素子のゲートを駆動するゲート駆動部と、該ゲート駆動部にゲート駆動電圧を供給するレギュレータとを備える半導体集積装置のゲートスクリーニング試験方法であって、
    前記レギュレータの動作を停止させた状態で、前記レギュレータの外部接続端子に前記電圧制御型半導体素子に対するゲートスクリーニング用電圧を印加し、前記ゲート駆動部を通じて該外部接続端子に印加した該ゲートスクリーニング用電圧を前記電圧制御型半導体素子に供給してゲートスクリーニング試験を行う半導体装置のゲートスクリーニング試験方法。
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