JP5382544B2 - 半導体集積回路および半導体集積回路に対するゲートスクリーニング試験の方法 - Google Patents

Description

本発明は、半導体集積回路および半導体集積回路に対するゲートスクリーニング試験の方法に関し、より詳細には、複数のＭＯＳ型半導体素子が集積された半導体集積回路および当該半導体集積回路に対するゲートスクリーニング試験の方法に関する。

近年、パワーＭＯＳＦＥＴや絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のＭＯＳ型半導体素子を出力段とする半導体集積回路（ＩＣ）が開発されている。このような半導体集積回路の信頼性を高めるために、ＭＯＳ型半導体素子のゲートに対してゲートスクリーニング試験が行われる。ウェーハプロセスを終了した時点でチップを試験し、欠陥を有する製品が排除される。

特許文献１には、ＭＯＳ型半導体素子と当該ＭＯＳ型半導体素子の制御回路とを同一半導体基体に集積したＩＣにおいて、ＭＯＳ型半導体素子よりも低耐圧である制御回路に悪影響を及ぼすことなく、ＭＯＳ型半導体素子のゲート酸化膜周辺の異常品を低チップ温度、短時間の試験で除去する技術が開示されている。図１は、特許文献１に開示された発明に係るＩＣを示しており、ＭＯＳ型半導体素子であるＭＯＳＦＥＴ１と、ＭＯＳＦＥＴ１の制御回路２と、ＭＯＳＦＥＴ１のゲート電極１６に接続された試験用ゲート端子Ｇと、ＭＯＳＦＥＴ１と制御回路２との間に接続された電圧レベルシフト回路６とを備える。ＭＯＳＦＥＴ１のゲート電極１６に試験用ゲート端子Ｇを接続したことにより、高いゲート電圧をゲート電極１６に印加することができ、低耐圧の制御回路２が一緒に集積化されていないＭＯＳＦＥＴ単体の場合と同様に、低チップ温度で短時間にゲート酸化膜周辺の異常部を破壊させることができる。高印加電圧の制御回路２に対する悪影響を抑えるために、制御回路２とＭＯＳＦＥＴ１との間に電圧レベルシフト回路６が設けられており、電圧レベルシフト回路６は、試験用ゲート端子Ｇに与えられた高電圧を制御回路２の側へ低くシフトする。

図２は、図１の構成を１チップ内に４チャンネル設けたＩＣの例を示している。パワーＭＯＳＦＥＴ１０１、１０２、１０３、１０４のゲート電極に電圧レベルシフト回路１０５、１０６、１０７、１０８が接続され、電圧レベルシフト回路１０５、１０６、１０７、１０８に制御回路（駆動・検出・保護回路）１０９、１１０、１１１、１１２が接続されている。パワーＭＯＳＦＥＴ１０１、１０２、１０３、１０４のゲート電極に、ゲートスクリーニング試験端子（または端子パッド）Ｇ１、Ｇ２、Ｇ３、Ｇ４が接続されている。制御回路１０９、１１０、１１１、１１２の入力には入力端子（または端子パッド）ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４、電源にはドレイン端子（または端子パッド）Ｄ１、Ｄ２、Ｄ３、Ｄ４、グランドにはソース端子（または端子パッド）Ｓ１、Ｓ２、Ｓ３、Ｓ４が接続されている。パワーＭＯＳＦＥＴ１０１、１０２、１０３、１０４のソース電極は、ソース端子Ｓ１、Ｓ２、Ｓ３、Ｓ４に、ドレイン電極は、ドレイン端子Ｄ１、Ｄ２、Ｄ３、Ｄ４に接続されている。図３は、図２のＩＣの上面図であり、チップの端子（端子パッド）のみを示す。電圧レベルシフト回路の詳細については特許文献１に説明されており、本明細書では説明しない。

図２の例のように、１チップに複数のＭＯＳＦＥＴを有する場合、ＭＯＳＦＥＴ毎にゲートスクリーニング試験端子パッドを設けてゲートスクリーニング試験を実施していたため、ゲートスクリーニング端子パッドの分だけチップサイズが拡大してしまう。また、ゲートスクリーニング試験時間の長時間化により生産能力の低下を招いていた。

１チップ上にある複数のＭＯＳ型半導体素子のゲートスクリーニングを一度に済ませるためには入力の共通化が考えられ、特許文献２において、バーンインテスト（ＢＴ）時のＩＣに対する外付け回路部品を簡略化する技術が開示されている。特許文献２の技術では、ＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）の特定の入力端子３の電圧によりＢＴがどうかを判断し、ＢＴであると判断されたら、ＤＵＴ内の複数の被試験素子に対する入力を全てＤＵＴの電源電圧ＶＤＤにしてしまうことで入力の共通化を図り、ＢＴ時に必要な入力配線等の部品点数を削減することができる。

特開平７−２８３３７０号公報 特開平６−１０９８１５号公報

しかしながら、特許文献２のＩＣまたはゲートスクリーニング試験方法には、次のような問題点がある。まず、高電圧検出回路２０が必要である。加えて、高電圧検出回路２０が接続されている素子Ｇ３には通常動作時に自由に入力することができない。また、特許文献２の技術は、ＢＴ時に被試験素子を構成するＭＯＳＦＥＴのゲートがオープンにならないようにすることが目的なので被試験素子の入力が電源電圧ＶＤＤに限定されていて、電源電圧ＶＤＤを超えた電圧を印加した状態でゲートスクリーニングを実施することができない。

本発明は、このような問題点に鑑みてなされたものであり、その目的は、複数のＭＯＳ型半導体素子が集積された半導体集積回路であって、ゲートスクリーニング試験を効率的に実施することのできる半導体集積回路を提供することにある。また、本発明の他の目的は、複数のＭＯＳ型半導体素子が集積された半導体集積回路に対して、ゲートスクリーニング試験を効率的に実施する方法を提供することにある。

このような目的を達成するために、本発明の第１の態様は、複数のＭＯＳ型半導体素子が集積された半導体集積回路において、複数のＭＯＳ型半導体素子と、それぞれが各ＭＯＳ型半導体素子のための制御回路である複数の制御回路と、それぞれが、各ＭＯＳ型半導体素子のゲート電極と、前記各ＭＯＳ型半導体素子のための各制御回路との間に接続されている複数の電圧レベルシフト回路と、各ＭＯＳ型半導体素子のゲート電極が接続された逆流防止回路と、前記逆流防止回路に接続された単一のゲートスクリーニング試験端子と
を備えることを特徴とする。

また、本発明の第２の態様は、第１の態様において、前記逆流防止回路が、前記複数のＭＯＳ型半導体素子に対応する数のＭＯＳＦＥＴが並列に接続された回路であることを特徴とする。

また、本発明の第３の態様は、第１の態様において、前記逆流防止回路が、前記複数のＭＯＳ型半導体素子に対応する数のダイオードが並列に接続された回路であることを特徴とする。

また、本発明の第４の態様は、複数のＭＯＳ型半導体素子が集積された半導体集積回路に対するゲートスクリーニング試験の方法において、単一のゲートスクリーニング試験端子に電圧を印加して、前記単一のゲートスクリーニング試験端子から逆流防止回路を介して前記複数のＭＯＳ型半導体素子のゲート電極に電圧を印加するステップを含むことを特徴とする。

本発明によれば、複数のＭＯＳ型半導体素子が集積された半導体集積回路において、各ＭＯＳ型半導体素子のゲート電極が接続された逆流防止回路と、当該逆流防止回路に接続された単一のゲートスクリーニング試験端子と備えることにより、ゲートスクリーニング試験を効率的に実施することができる。

特許文献１に開示された発明に係るＩＣを示す図である。 図１の構成を１チップ内に４チャンネル設けたＩＣの例を示す図である。 図２のＩＣの上面図である。 本発明の実施形態に係るＩＣを示す図である。 図４のＩＣの上面図である。 ＭＯＳＦＥＴのゲート端子とソース端子に電圧を印加したときのゲート・ソース間電圧に対する破壊電圧値の分布図である。 逆流防止回路の実施例を示す図である。 逆流防止回路の実施例を示す図である。

以下、本発明の実施形態を詳細に説明する。

図４に、本発明の実施形態に係るＩＣを示す。図２のＩＣと、ゲートスクリーニング試験端子Ｇの周辺以外は同様である。ＩＣ４００は、ＭＯＳ型半導体素子であるＭＯＳＦＥＴとその制御回路とを１チップ内に４チャンネル設けたＩＣであり、パワーＭＯＳＦＥＴ４０１、４０２、４０３、４０４のゲート電極に電圧レベルシフト回路４０５、４０６、４０７、４０８が接続され、電圧レベルシフト回路４０５、４０６、４０７、４０８に制御回路（駆動・検出・保護回路）４０９、４１０、４１１、４１２が接続されている。パワーＭＯＳＦＥＴ４０１、４０２、４０３、４０４のゲート電極がすべて逆流防止回路４１３に接続され、その先にゲートスクリーニング試験端子（または端子パッド）Ｇが１つ接続される。制御回路４０９、４１０、４１１、４１２の入力には入力端子（または端子パッド）ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４、電源にはドレイン端子（または端子パッド）Ｄ１、Ｄ２、Ｄ３、Ｄ４、グランドにはソース端子（または端子パッド）Ｓ１、Ｓ２、Ｓ３、Ｓ４が接続されている。パワーＭＯＳＦＥＴ４０１、４０２、４０３、４０４のソース電極は、ソース端子Ｓ１、Ｓ２、Ｓ３、Ｓ４に、ドレイン電極は、ドレイン端子Ｄ１、Ｄ２、Ｄ３、Ｄ４に接続されている。

図４のゲートスクリーニング試験端子Ｇに電圧ｄを印加することにより、複数のパワーＭＯＳＦＥＴのゲートスクリーニング試験を一度に実施することができる。ただし、実使用時、あるパワーＭＯＳＦＥＴのゲート電位が高電位、別のパワーＭＯＳＦＥＴのゲート電位が低電位の場合、低電位側へ電流が流れ込むので、逆流防止のために逆流防止回路４１３を接続する。本発明では、ゲートスクリーニング試験端子数の低減によりチップサイズを縮小することができる。また、ゲートスクリーニング試験時間の短時間化により生産能力の向上が図れる。図５は、図４のＩＣの上面図である。

ここで、特許文献２の技術との比較を行うと、本発明のＩＣ４００は、ゲート・ソース間に電源電圧より高い電圧を印加してスクリーニングすることでＢＴ試験によるスクリーニングを不要にすることを目的としていて、逆流防止回路４１３という追加の回路が必要ではあるものの、特許文献２の技術のように高電圧検出回路２０に加えてＢＴ試験を必要とするものではなく、ＢＴ試験費が不要というメリットがある。また、特許文献２の技術では、インバータＧ３（特許文献２図１参照）に対しては、通常動作でも電源電圧ＶＤＤまでの電圧は印加されるので、電源電圧ＶＤＤ以下の電圧を高電圧と判定すると実動作にならなくなるため、ＶＨ＞ＶＤＤとする必要がある。これを実現するためには、ＶＨをレベルシフトして電源電圧ＶＤＤ以下にするレベルシフト回路と、レベルシフト回路の出力が高いか低いかを判定する回路が必要となる。例えば、抵抗による分圧回路、コンパレータ、基準電圧、といった無視できない規模の回路となる。従い、特許文献２の技術のように高電圧検出回路２０を設けるということは、相当規模のチップサイズ増大につながることになる。これに対し、本発明の逆流防止回路は単純なダイオードやＭＯＳＦＥＴで構成することができるので、チップサイズ、すなわちコストに与える影響は小さなものになり、パッド数の削減の効果によって全体としてコスト削減を図ることができる。

また、特許文献２の技術では、ＢＴ時の要請により被試験素子の入力が電源電圧ＶＤＤに限定されていて、電源電圧ＶＤＤを超えた電圧を印加した状態でゲートスクリーニングを実施することができないが、本発明はＢＴ試験をベースとしたものではなく、むしろＢＴ試験を避けるためのものであるため、印加電圧ｄが電源電圧Ｄに限定されない。従い、積極的に印加電圧ｄを電源電圧ＶＤＤ以上とすることにより、試験を加速することができる。

印加電圧ｄの好ましい値について図６を参照して説明する。図６（特許文献１図４に対応）は、ＭＯＳＦＥＴのゲート端子とソース端子に電圧を印加したときのゲート・ソース間電圧に対する破壊電圧値の分布図である。印加電圧ｄを、電圧ｃと電圧ｂの間にある値として一定時間だけ印加し、電圧ａ及びｂ付近に分布する素子のゲート酸化膜等を破壊するのが好ましい。

図７及び８に、逆流防止回路の実施例を示す。図７は、ＭＯＳＦＥＴ７０１、７０２、７０３、７０４を利用する例であり、図８は、ダイオード８０１、８０２、８０３、８０４を利用する例である。いずれも、ＭＯＳＦＥＴ４０１〜４０４に対応する数のＭＯＳＦＥＴ又はダイオードが並列に接続されている。

なお、本発明は、パワーＭＯＳＦＥＴやＩＧＢＴのＭＯＳ型半導体素子が集積された出力段用のＩＣのゲートスクリーニング試験の他に、複数のＭＯＳ型半導体素子がその出力段として集積された完結した回路（例えばスイッチング電源装置用の制御回路等）のゲートスクリーニング試験にも適用可能である。

４００ ＩＣ
４０１〜４０４ ＭＯＳＦＥＴ（「ＭＯＳ型半導体素子」に対応）
４０５〜４０８ 電圧レベルシフト回路
４０９〜４１２ 制御回路
４１３ 逆流防止回路
ＩＮ１〜ＩＮ４ 入力端子
Ｓ１〜Ｓ４ ソース端子
Ｄ１〜Ｄ４ ドレイン端子

Claims (4)

1. 複数のＭＯＳ型半導体素子が集積された半導体集積回路において、
   複数のＭＯＳ型半導体素子と、
   それぞれが各ＭＯＳ型半導体素子のための制御回路である複数の制御回路と、
   それぞれが、各ＭＯＳ型半導体素子のゲート電極と、前記各ＭＯＳ型半導体素子のための各制御回路との間に接続されている複数の電圧レベルシフト回路と、
   各ＭＯＳ型半導体素子のゲート電極が接続された逆流防止回路と、
   前記逆流防止回路に接続された単一のゲートスクリーニング試験端子と
   を備えることを特徴とする半導体集積回路。
2. 前記逆流防止回路は、前記複数のＭＯＳ型半導体素子に対応する数のＭＯＳＦＥＴが並列に接続された回路であることを特徴とする請求項１記載の半導体集積回路。
3. 前記逆流防止回路は、前記複数のＭＯＳ型半導体素子に対応する数のダイオードが並列に接続された回路であることを特徴とする請求項１記載の半導体集積回路。
4. 複数のＭＯＳ型半導体素子が集積された請求項１に記載の半導体集積回路に対するゲートスクリーニング試験の方法において、
   単一のゲートスクリーニング試験端子に電圧を印加して、前記単一のゲートスクリーニング試験端子から逆流防止回路を介して前記複数のＭＯＳ型半導体素子のゲート電極に電圧を印加するステップを含むことを特徴とするゲートスクリーニング試験の方法。

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