JP5382544B2 - 半導体集積回路および半導体集積回路に対するゲートスクリーニング試験の方法 - Google Patents
半導体集積回路および半導体集積回路に対するゲートスクリーニング試験の方法 Download PDFInfo
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Description
を備えることを特徴とする。
401〜404 MOSFET(「MOS型半導体素子」に対応)
405〜408 電圧レベルシフト回路
409〜412 制御回路
413 逆流防止回路
IN1〜IN4 入力端子
S1〜S4 ソース端子
D1〜D4 ドレイン端子
Claims (4)
- 複数のMOS型半導体素子が集積された半導体集積回路において、
複数のMOS型半導体素子と、
それぞれが各MOS型半導体素子のための制御回路である複数の制御回路と、
それぞれが、各MOS型半導体素子のゲート電極と、前記各MOS型半導体素子のための各制御回路との間に接続されている複数の電圧レベルシフト回路と、
各MOS型半導体素子のゲート電極が接続された逆流防止回路と、
前記逆流防止回路に接続された単一のゲートスクリーニング試験端子と
を備えることを特徴とする半導体集積回路。 - 前記逆流防止回路は、前記複数のMOS型半導体素子に対応する数のMOSFETが並列に接続された回路であることを特徴とする請求項1記載の半導体集積回路。
- 前記逆流防止回路は、前記複数のMOS型半導体素子に対応する数のダイオードが並列に接続された回路であることを特徴とする請求項1記載の半導体集積回路。
- 複数のMOS型半導体素子が集積された請求項1に記載の半導体集積回路に対するゲートスクリーニング試験の方法において、
単一のゲートスクリーニング試験端子に電圧を印加して、前記単一のゲートスクリーニング試験端子から逆流防止回路を介して前記複数のMOS型半導体素子のゲート電極に電圧を印加するステップを含むことを特徴とするゲートスクリーニング試験の方法。
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