JP7419769B2 - 半導体装置およびその試験方法 - Google Patents
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Description
本発明は半導体装置およびその試験方法に関し、特に内部電源生成回路および不揮発性メモリ回路を備えた半導体装置およびそのような半導体装置の初期不良を事前に除去する試験方法に関する。
集積化された半導体装置の中には、アナログ信号を処理する回路とデジタル信号を処理する回路とを混在したものがあり、一般に、アナログ回路は、外部電源電圧で動作し、デジタル回路は、外部電源電圧よりも低い電圧で動作するよう構成されている。この理由としては、デジタル回路は、電源電圧が低いほど耐圧構造が不要で、配線などの微細化が可能になるため、高集積化が可能であることによる。
図１３は異なる電源電圧で動作する回路を備えた一般的な半導体装置の構成例を示すブロック図である。なお、以下の説明において、端子名とその端子における電圧、信号などは、同じ符号を用いることがある。
半導体装置１００は、外部電源端子であるＶＣＣ端子、信号入力端子であるＩＮ端子、グランド端子であるＧＮＤ端子および内部電源の出力端子であるＶＤＤ端子を有している。半導体装置１００は、また、クロック信号入力端子であるＳＣＬ端子、データ入出力端子であるＳＤＡ端子および信号出力端子であるＯＵＴ端子を有している。
半導体装置１００は、たとえば、ＶＣＣ系制御回路１０１、内部電源生成回路１０２、レベル変換回路１０３、ＶＤＤ系制御回路１０４および不揮発性メモリ回路１０５を備えている。
ＶＣＣ端子は、ＶＣＣ系制御回路１０１および内部電源生成回路１０２の電源端子に接続され、ＶＣＣ系制御回路１０１は、ＶＣＣ端子に印加された電圧ＶＣＣによって動作し、内部電源生成回路１０２は、電圧ＶＣＣから電圧ＶＤＤを生成する。この内部電源生成回路１０２が生成した電圧ＶＤＤは、ＶＤＤ端子、ＶＤＤ系制御回路１０４および不揮発性メモリ回路１０５に供給される。
レベル変換回路１０３は、ＶＣＣ系制御回路１０１とＶＤＤ系制御回路１０４との間に配置されてＶＣＣ系制御回路１０１の信号レベルとＶＤＤ系制御回路１０４の信号レベルとを相互に変換する。
不揮発性メモリ回路１０５は、ＶＤＤ系制御回路１０４に対して機能を追加・変更したり、ＶＤＤ系制御回路１０４が有する機能に対して各種調整したりするためのデータを格納しておくものであり、必要に応じて外部からＳＣＬ端子およびＳＤＡ端子を介してデータが転送される。
以上のような半導体装置１００は、ウエハの製造工程、ウエハを個片化したチップの組立工程、製品出荷前などの段階で初期不良を検出することを目的とした各種試験が行われている。そのような試験の中で、ＶＣＣ端子に規定の電圧よりも高い電圧を印加して内部の回路にストレスを与え、内部回路の特性が変化しないかを判断するバーンイン試験が知られている。
半導体装置１００に対するバーンイン試験は、ウエハの状態で行う場合、バーンイン試験装置とウエハ上のＶＣＣ端子、ＶＤＤ端子およびＧＮＤ端子との間を配線して行われる。この場合、半導体装置１００の回路構成によっては、バーンイン電圧の印加による不具合を回避するために余分に付加回路を設けなければならない場合がある。このようなバーンイン試験のための付加回路を増設することなしに試験を行うことができる半導体装置が知られている（たとえば、特許文献１参照）。
この特許文献１に記載の半導体装置は、電圧制御型半導体素子のゲートスクリーニング試験時にゲートスクリーニング用電圧を印加可能にする外部接続端子を備えている。ゲートスクリーニング試験時に、外部接続端子にゲートスクリーニング用電圧を印加することで、電圧制御型半導体素子のゲートに接続されていた回路の動作を強制的に無効にするようにしている。
しかしながら、バーンイン試験装置は、試験対象のウエハと接続することができる配線の数に制限があり、また、１回の試験でできるだけ多くの半導体装置を試験したいので、試験用の端子はできるだけ少ないことが望ましい。
さらに、上記の半導体装置では、ＶＣＣ端子およびＶＤＤ端子に対して異なるバーンイン電圧を印加しなければならないため、バーンイン試験装置としては、それぞれのバーンイン電圧を生成できる電源回路を備える必要がある。
本発明はこのような点に鑑みてなされたものであり、試験用の端子を減らしてより多くの半導体装置の試験を可能にする半導体装置およびその試験方法を提供することを目的とする。
本発明では、上記の課題を解決するために、１つの案では、外部電源端子に印加された外部電源電圧から内部電源電圧を生成する内部電源生成回路と、外部からデータを書き換えできる不揮発性メモリ回路とを備えた半導体装置が提供される。この半導体装置の内部電源生成回路は、不揮発性メモリ回路に格納されたデータに基づいて内部電源電圧を設定する。不揮発性メモリ回路は、データが格納される不揮発性メモリと、不揮発性メモリを制御するメモリインタフェース回路と、メモリインタフェース回路が不揮発性メモリから読み出したデータを保持するレジスタ回路とを有し、外部電源電圧が印加される起動時にリセット信号を出力し、内部電源生成回路が十分に安定した電圧を出力後にリセット信号を解除するリセット回路を備え、不揮発性メモリ回路は、リセット信号の解除により動作を開始し、メモリインタフェース回路が不揮発性メモリのデータをレジスタ回路に保持させる。
本発明は、また、外部電源端子と、グランド端子と、外部電源端子に印加された外部電源電圧から内部電源電圧を生成する内部電源生成回路と、外部からデータを書き換えできる不揮発性メモリ回路と、外部電源電圧の印加による起動時に不揮発性メモリ回路に格納されたデータをもとに動作する制御回路とを備えた半導体装置の試験方法が提供される。この半導体装置の試験方法によれば、特性試験装置が不揮発性メモリ回路にバーンインモードのデータを書き込み、バーンイン試験装置が外部電源端子に第１のバーンイン電圧を印加して起動したときに不揮発性メモリ回路に格納されたデータを読み出し、データに従って内部電源生成回路に第２のバーンイン電圧を生成させることで、第１のバーンイン電圧および第２のバーンイン電圧による半導体装置のバーンイン試験を行い、特性試験装置がバーンイン試験後に不揮発性メモリ回路のデータを通常モードに書き換える。
上記構成の半導体装置およびその試験方法は、外部から与えるべき試験用電圧を半導体装置内部で生成するため、試験用端子を減らすことができる。また、半導体装置と接続される配線数が減るので、試験装置は、１回の試験で多くの半導体装置を試験できるという利点がある。
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、図中、同一の符号で示される部分は、同一の構成要素を示している。また、各実施の形態は、矛盾のない範囲で複数の実施の形態を部分的に組み合わせて実施することができる。
図１は第１の実施の形態に係る半導体装置の構成例を示すブロック図、図２は第１の実施の形態に係る半導体装置のバーンイン試験を行う試験方法の試験手順の一例を示す図である。
第１の実施の形態に係る半導体装置１０は、外部電源端子であるＶＣＣ端子、信号入力端子であるＩＮ端子、グランド端子であるＧＮＤ端子および内部電源の端子であるＶＤＤ端子を有している。半導体装置１０は、また、クロック信号の入力端子であるＳＣＬ端子、データの入出力端子であるＳＤＡ端子およびこの半導体装置１０によって処理された信号を出力する端子であるＯＵＴ端子を有している。ここで、ＶＤＤ端子、ＳＣＬ端子およびＳＤＡ端子は、スクリーニング試験などにて特性を測定または調整するために使用されるものである。
半導体装置１０は、ＶＣＣ系制御回路１１、内部電源生成回路１２、レベル変換回路１３、ＶＤＤ系制御回路１４および不揮発性メモリ回路１５を備え、電圧ＶＣＣおよび電圧ＶＤＤの２電源で動作する回路構成を有している。不揮発性メモリ回路１５は、複数回の書き換えが可能な不揮発性メモリが望ましい。たとえば、不揮発性メモリとして、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read-Only Memory）やフラッシュメモリを用いることができる。
ＶＣＣ系制御回路１１は、ＶＣＣ端子に給電される外部電源の電圧ＶＣＣによって動作され、たとえば、ＩＮ端子に入力された信号を処理するアナログ回路である。ここで、電圧ＶＣＣは、たとえば、５ボルト（Ｖ）である。
内部電源生成回路１２は、ＶＣＣ端子に給電された外部の電圧ＶＣＣから内部電源の電圧ＶＤＤを生成し、生成した電圧ＶＤＤをＶＤＤ系制御回路１４および不揮発性メモリ回路１５に供給する。ここで、電圧ＶＤＤは、たとえば、３．３Ｖである。
レベル変換回路１３は、ＶＣＣ系制御回路１１の信号レベルをＶＤＤ系制御回路１４の信号レベルに変換したり、ＶＤＤ系制御回路１４の信号レベルをＶＣＣ系制御回路１１の信号レベルに変換したりする。
なお、ＩＮ端子に入力される信号としては、たとえば、物理量センサの出力値がある。また、物理量センサが半導体装置１０に集積されている場合は、物理量センサとＶＣＣ系制御回路１１の入力端子を内部配線で接続することにより、ＩＮ端子は不要となる。
ＶＤＤ系制御回路１４および不揮発性メモリ回路１５は、たとえば、デジタル回路である。不揮発性メモリ回路１５は、ＶＤＤ系制御回路１４に対して機能を追加・変更したり、ＶＤＤ系制御回路１４が有する機能に対して各種調整したりするためのデータや、内部電源生成回路１２にバーンインモードを設定・解除するモード信号ｍｏｄｅを格納している。
この半導体装置１０は、バーンイン試験を行う前に、ＳＣＬ端子に入力されるクロック信号およびＳＤＡ端子に入力されるデータを用いて不揮発性メモリ回路１５に格納されているモード信号ｍｏｄｅを通常モードからバーンインモードに書き換える。
バーンイン試験を行うとき、内部電源生成回路１２は、不揮発性メモリ回路１５に格納されたモード信号ｍｏｄｅを受けてバーンインモードに設定される。これにより、内部電源生成回路１２は、バーンイン試験時に、ＶＣＣ端子に、たとえば、７．８ＶのＶＣＣバーンイン電圧が印加されているとき、たとえば、４．５ＶのＶＤＤバーンイン電圧を生成する。このとき、ＶＣＣ系制御回路１１は、ＶＣＣバーンイン電圧で所定期間エージングされ、同時に、ＶＤＤ系制御回路１４および不揮発性メモリ回路１５は、ＶＤＤバーンイン電圧で所定期間エージングされる。つまり、半導体装置１０は、ＶＣＣ端子にＶＣＣバーンイン電圧を印加するだけで、ＶＤＤ系制御回路１４および不揮発性メモリ回路１５にＶＤＤバーンイン電圧が印加されることになる。したがって、バーンイン試験装置は、ＶＤＤ端子へＶＤＤバーンイン電圧を印加するための配線が不要になるので、１回のバーンイン試験で試験可能な半導体装置１０の数を増やすことができる。
バーンイン試験を行った後は、不揮発性メモリ回路１５に格納されているモード信号ｍｏｄｅをバーンインモードから通常モードに書き換え、通常モードの設定に戻される。これにより、ＶＣＣ端子に５Ｖの電圧ＶＣＣが印加されて半導体装置１０が起動されると、内部電源生成回路１２は、規定の３．３Ｖの電圧ＶＤＤを生成することになる。このように、内部電源生成回路１２は、不揮発性メモリ回路１５に格納されたデータに基づいて内部電源電圧を設定することができる。
次に、半導体装置１０のバーンイン試験を行う試験方法の試験手順について説明する。ここでは、バーンイン試験を半導体装置１０がウエハの状態で行う場合を例に図２を参照して説明する。
まず、ウエハが製造されると、そのウエハは、ウエハ試験装置に移されて、不揮発性メモリの特性試験が行われる（ステップＳ１）。ここで、不揮発性メモリの特性が正常であることをウエハ試験装置が確認すると、ウエハ試験装置は、ＶＣＣ端子に通常モードの電圧ｖｃｃ＿ｎｏｒｍａｌを印加した状態で、半導体装置１０の各種特性試験を行う（ステップＳ２）。
次に、ウエハ試験装置は、ＳＣＬ端子およびＳＤＡ端子を使って不揮発性メモリ回路１５のモード信号ｍｏｄｅを通常モードからバーンインモードに書き換え、ＶＤＤバーンインモードの設定を行う（ステップＳ３）。
次に、ウエハ試験装置は、ＶＤＤ端子の電圧を測定して、内部電源生成回路１２が４．５ＶのＶＤＤバーンイン電圧を生成できていることを確認する（ステップＳ４）。ここで、内部電源生成回路１２が４．５ＶのＶＤＤバーンイン電圧を生成していれば、半導体装置１０は、バーンインモードに設定されていることになる。
次に、半導体装置１０がバーンインモードに設定されたウエハは、バーンイン試験装置に移されて、バーンイン試験が行われる（ステップＳ５）。すなわち、バーンイン試験装置は、半導体装置１０のＶＣＣ端子にバーンインモードの電圧ｖｃｃ＿ｂｕｒｎｉｎを印加し、電圧ｖｃｃ＿ｂｕｒｎｉｎの印加状態を所定期間継続する。これにより、試験期間中、ＶＣＣ系制御回路１１は、通常の５Ｖの電圧より高い７．８Ｖの電圧ｖｃｃ＿ｂｕｒｎｉｎで動作され、ＶＤＤ系制御回路１４および不揮発性メモリ回路１５は、通常の３．３Ｖの電圧より高い４．５Ｖの電圧で動作される。
バーンイン試験が終了したウエハは、次に、ウエハ試験装置に戻され、ウエハ試験装置は、不揮発性メモリ回路１５のモード信号ｍｏｄｅをバーンインモードから通常モードに書き換え、ＶＤＤ通常モードの設定を行う（ステップＳ６）。そして、ウエハ試験装置は、半導体装置１０のＶＣＣ端子に通常モードの電圧ｖｃｃ＿ｎｏｒｍａｌを印加した状態で、半導体装置１０のバーンイン試験後特性試験を行う（ステップＳ７）。ここで、バーンイン試験後特性試験をパスしたウエハは、組立工程に移される。
組立工程では、ウエハは、半導体チップ（半導体装置１０）に個片化され、個片化された半導体装置１０は、樹脂やセラミックなどからなりリード端子を備えた容器に組み込まれる。
図３は個片化された半導体装置としての圧力センサチップを樹脂ケースに組み込んだ圧力センサ装置の例を示す平面図、図４は図３のｘ－ｘ矢視断面図である。なお、図３は、半導体圧力センサチップを露出した状態で示している。
圧力センサ装置５０は、圧力センサチップ５１を樹脂ケース５２に組み込んで形成されている。圧力センサチップ５１は、ダイヤフラム５３とガラス台座とを有している。ダイヤフラム５３は、シリコンの略中央部を薄膜加工して形成され、受圧面上には、図示しないひずみゲージが設けられている。樹脂ケース５２は、エポキシ樹脂などの熱硬化性樹脂、またはポリフェニレンサルファイド樹脂やポリブチレンテレフタレート樹脂などの熱可塑性樹脂でできており、中央部には、センサマウント凹部５４が形成されている。センサマウント凹部５４には、圧力センサチップ５１が接着剤５５によって接着されている。樹脂ケース５２は、また、樹脂ケース５２を貫通するようインサート成型された外部導出用のリード端子５６～６３を一体に有している。これらのリード端子５６～６３は、圧力センサチップ５１のボンディングパッド６４～７１とボンディングワイヤ７２～７９によって電気的に接続されている。圧力センサチップ５１の表面およびボンディングワイヤ７２～７９は、被測定圧力媒体に含まれる汚染物質などから保護しつつ、被測定圧力を圧力センサチップ５１に伝達させるためのゲル状保護部材８０により保護されている。
この圧力センサチップ５１は、図示の例では、８つのボンディングパッド６４～７１を有している。ここでは、一例として、第１のボンディングパッド６４は、センサ検出出力用パッドであり、第２のボンディングパッド６５は、電圧ＶＣＣ入力用パッドであり、第３のボンディングパッド６６は、グランド用パッドである。また、第４ないし第８のボンディングパッド６７～７１は、圧力センサ装置５０の感度調整などを行う際に使用される端子である。なお、圧力センサ装置５０の感度調整などを行う際に使用されるリード端子およびボンディングパッドの数は、５個に限らず、４個以下でもよいし、６個以上でもよい。
なお、半導体装置１０を圧力センサチップに適用した場合について説明したが、圧力センサチップ以外の物理量センサチップにも同様に適用することができる。また、半導体装置１０は、物理量センサチップを備えていない半導体装置にも適用することができる。
図５は第１の実施の形態に係る半導体装置の内部電源生成回路および不揮発性メモリ回路の具体的な構成例を示す回路図、図６は第１の実施の形態に係る半導体装置の起動時の動作シーケンスを、（Ａ）が通常モード、（Ｂ）がバーンインモードの場合で示す図、図７は本発明の効果を示す図である。
内部電源生成回路１２は、基準電圧生成回路２１、誤差アンプ２２、出力トランジスタ２３および内部電源電圧設定回路２４を有し、内部電源電圧設定回路２４は、抵抗Ｒ１，Ｒ２，Ｒ３およびスイッチＳＷ１を有している。出力トランジスタ２３は、ここでは、ＰチャネルのＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を用いているが、他の形式のトランジスタを用いてもよい。
基準電圧生成回路２１は、高電位端子がＶＣＣ端子に接続され、低電位端子が接地されて、電圧ＶＣＣから一定の電圧を基準電圧Ｖｒｅｆとして生成し、出力している。誤差アンプ２２は、その反転入力端子に基準電圧生成回路２１が生成した基準電圧Ｖｒｅｆを入力し、誤差アンプ２２の出力端子は、出力トランジスタ２３のゲート端子に接続されている。出力トランジスタ２３のソース端子は、ＶＣＣ端子に接続され、出力トランジスタ２３のドレイン端子は、内部電源電圧設定回路２４とＶＤＤ端子とに接続されている。内部電源電圧設定回路２４では、抵抗Ｒ１の一方の端子が出力トランジスタ２３のドレイン端子およびＶＤＤ端子に接続され、抵抗Ｒ１の他方の端子は、抵抗Ｒ３の一方の端子およびスイッチＳＷ１の一方の端子に接続されている。抵抗Ｒ３の他方の端子およびスイッチＳＷ１の他方の端子は、誤差アンプ２２の非反転入力端子および抵抗Ｒ２の一方の端子に接続され、抵抗Ｒ２の他方の端子は、接地されている。これにより、内部電源生成回路１２は、いわゆるリニアレギュレータを構成している。
ＶＤＤ系制御回路１４は、高電位端子がＶＤＤ端子に接続され、低電位端子が接地されていて、内部にリセット回路２５を有している。このリセット回路２５は、この第１の実施の形態では、ＶＤＤ系制御回路１４に設けられているが、他の回路に内蔵されたり、半導体装置１０の中に独立して設けられたりしてもよい。なお、リセット回路２５が出力するリセット信号ｒｅｓｅｔは、たとえば、半導体装置１０の起動時に出力され、ＶＤＤ端子の電圧が規定の電圧まで上昇し、十分に安定した電圧に達した後に解除されるような信号である。
不揮発性メモリ回路１５は、高電位端子がＶＤＤ端子に接続され、低電位端子が接地されていて、内部にレジスタ回路２６と、メモリインタフェース（Ｉ／Ｆ）回路２７と、通信インタフェース回路２８と、不揮発性メモリ２９とを有している。
レジスタ回路２６は、ｎ個のレジスタを有し、そのうちのレジスタ１の出力は、内部電源電圧設定回路２４のスイッチＳＷ１の制御入力端子に接続され、レジスタ回路２６のレジスタ１の格納値がモード信号ｍｏｄｅとしてスイッチＳＷ１に与えられる。レジスタ４からレジスタｎの格納値は、ＶＤＤ系制御回路１４に与えられ、ＶＤＤ系制御回路１４では、内部機能の微調整などに使用される。
レジスタ回路２６は、メモリインタフェース回路２７を介して不揮発性メモリ２９に接続されており、メモリインタフェース回路２７が不揮発性メモリ２９を制御し、不揮発性メモリ２９に格納されているデータを読み出してレジスタ回路２６に書き込む。メモリインタフェース回路２７は、通信インタフェース回路２８が接続されていている。通信インタフェース回路２８は、外部から与えられた通信信号をレジスタ回路２６および不揮発性メモリ２９に格納するデータに変換し、レジスタ回路２６および不揮発性メモリ２９に格納されたデータを通信信号に変換して外部へ出力する。
ここで、内部電源生成回路１２において、誤差アンプ２２は、反転入力端子に基準電圧Ｖｒｅｆを入力し、非反転入力端子に電圧ＶＤＤを抵抗Ｒ１，Ｒ２，Ｒ３で分圧した帰還電圧Ｖｆｂを入力している。誤差アンプ２２は、基準電圧Ｖｒｅｆと帰還電圧Ｖｆｂとを比較して差分がゼロになるように出力トランジスタ２３を制御し、電圧ＶＤＤを一定の値に保持する。帰還電圧Ｖｆｂを作る内部電源電圧設定回路２４では、電圧ＶＤＤの分圧比の切り換えを決定する抵抗Ｒ３がスイッチＳＷ１によって短絡可能に構成されている。スイッチＳＷ１は、レジスタ回路２６のレジスタ１から通常モードのモード信号ｍｏｄｅを受けているとき、クローズ（オン）状態に制御され、バーンインモードのモード信号ｍｏｄｅを受けているとき、オープン（オフ）状態に制御される。したがって、帰還電圧Ｖｆｂは、通常モードのとき、抵抗Ｒ１の値と抵抗Ｒ２の値との分圧比（Ｒ２／（Ｒ１＋Ｒ２））によって決まる。また、バーンインモードのときの帰還電圧Ｖｆｂは、抵抗Ｒ１および抵抗Ｒ３の和の値と抵抗Ｒ２の値との分圧比（Ｒ２／（Ｒ１＋Ｒ３＋Ｒ２））によって決まる。分圧比は、通常モードのときよりもバーンインモードのときの方が小さく、その分、帰還電圧Ｖｆｂが低くなる。誤差アンプ２２は、低くなった帰還電圧Ｖｆｂを基準電圧Ｖｒｅｆに等しくなるよう制御するので、その結果、電圧ＶＤＤは、通常モードのときよりもバーンインモードのときの方が高い電圧になる。
次に、この半導体装置１０が起動したときにモード信号ｍｏｄｅが通常モードであるかバーンインモードであるかを判断してスイッチＳＷ１を制御するが、そのときの動作シーケンスについて説明する。
まず、不揮発性メモリ２９に通常モードのモード信号ｍｏｄｅが設定されていて、ＶＣＣ端子に通常モードの電圧が印加された場合、図６（Ａ）に示したように、ＶＣＣ端子の電圧の上昇に追従してＶＤＤ端子の電圧およびリセット信号ｒｅｓｅｔの電圧が上昇していく。
その後、ＶＣＣ端子への印加電圧が通常モードの電圧ｖｃｃ＿ｎｏｒｍａｌに到達し、安定すると、ＶＤＤ端子の電圧が通常モードの電圧ｖｄｄ＿ｎｏｒｍａｌに制御される。リセット信号ｒｅｓｅｔは、電圧ｖｄｄ＿ｎｏｒｍａｌと同レベルの電圧レベルに維持される。このリセット信号ｒｅｓｅｔがＶＤＤ端子の電圧と同等の電圧レベルに維持されている間、レジスタ回路２６および不揮発性メモリ２９のメモリ動作は、待機（ｗａｉｔ）状態になる。
リセット回路２５は、ＶＣＣ端子およびＶＤＤ端子の少なくとも一方の電圧が所定の電圧以上であることを検出し、一定時間を経過すると、リセット信号ｒｅｓｅｔを「Ｌ：ロー」レベルに変化させ、リセットを解除する。これに伴い、不揮発性メモリ回路１５は、リセットが解除されて動作を開始する。不揮発性メモリ回路１５では、メモリインタフェース回路２７が不揮発性メモリ２９の各アドレスの内容をレジスタ回路２６の対応するレジスタに読み出す読み出し（ｒｅａｄ）動作が行われる。レジスタ回路２６のレジスタ１に読み出される不揮発性メモリ２９のアドレスの内容は、通常モードでは、「Ｌ」としてあるので、レジスタ１に読み出されたモード信号ｍｏｄｅも「Ｌ」レベルであり、この場合、スイッチＳＷ１は、クローズ状態に制御される。したがって、通常モードでは、ＶＣＣ端子は、電圧ｖｃｃ＿ｎｏｒｍａｌが印加され、ＶＤＤ端子の電圧は、電圧ｖｄｄ＿ｎｏｒｍａｌに制御される。メモリインタフェース回路２７は、不揮発性メモリ２９の各アドレスの内容のレジスタ回路２６への読み出し、各レジスタへの格納が完了すると、レジスタ回路２６および不揮発性メモリ２９のメモリ動作は、待機状態になる。
次に、不揮発性メモリ２９にバーンインモードのモード信号ｍｏｄｅが設定されていて、ＶＣＣ端子にバーンインモードの電圧ｖｃｃ＿ｂｕｒｎｉｎが印加された場合、図６（Ｂ）に示したように、ＶＣＣ端子の電圧の上昇に追従してＶＤＤ端子の電圧およびリセット信号ｒｅｓｅｔの電圧は、電圧ｖｄｄ＿ｎｏｒｍａｌまで上昇していく。
その後、ＶＣＣ端子への印加電圧がバーンインモードの電圧ｖｃｃ＿ｂｕｒｎｉｎに到達し、安定すると、ＶＤＤ端子の電圧は、通常モードの電圧ｖｄｄ＿ｎｏｒｍａｌに制御される。リセット信号ｒｅｓｅｔは、電圧ｖｄｄ＿ｎｏｒｍａｌと同等の電圧レベルに維持される。このリセット信号ｒｅｓｅｔがＶＤＤ端子の電圧と同等の電圧レベルに維持されている間、レジスタ回路２６および不揮発性メモリ２９のメモリ動作は、待機状態になる。
ここで、リセット回路２５がリセット信号ｒｅｓｅｔを「Ｌ」レベルに変化させて不揮発性メモリ回路１５のリセットを解除すると、メモリインタフェース回路２７では、不揮発性メモリ２９の各アドレスの内容をレジスタ回路２６の対応するレジスタに読み出す読み出し動作が行われる。レジスタ回路２６のレジスタ１に読み出される不揮発性メモリ２９の内容は、バーンインモードでは、「Ｈ：ハイ」としてあるので、モード信号ｍｏｄｅも「Ｈ」レベルであり、この場合、スイッチＳＷ１は、オープン状態に制御される。したがって、バーンインモードでは、ＶＣＣ端子は、電圧ｖｃｃ＿ｂｕｒｎｉｎが印加され、ＶＤＤ端子の電圧は、電圧ｖｄｄ＿ｎｏｒｍａｌから電圧ｖｄｄ＿ｂｕｒｎｉｎに切り換えられ、電圧ｖｄｄ＿ｂｕｒｎｉｎに制御される。メモリインタフェース回路２７は、不揮発性メモリ２９の各アドレスの内容のレジスタ回路２６への読み出し、各レジスタへの格納が完了すると、レジスタ回路２６および不揮発性メモリ２９のメモリ動作は、待機状態になる。このようにして、ＶＤＤ端子の電圧は、バーンインモードの電圧ｖｄｄ＿ｂｕｒｎｉｎに設定されることになる。
以上のように、この半導体装置１０は、バーンイン試験のとき、不揮発性メモリ回路１５にあらかじめ設定したモード信号ｍｏｄｅを読み取って内部電源生成回路１２がバーンインモードの電圧ｖｄｄ＿ｂｕｒｎｉｎを生成するようにした。
このため、図７に示したように、バーンイン試験装置３０は、ウエハ上の複数の半導体装置１０，１０－１～１０－ｍに対してそれぞれＶＣＣ端子およびＧＮＤ端子にだけ配線すればよい。バーンイン試験装置３０と半導体装置１０，１０－１～１０－ｍとの間の配線数を減らすことができるので、１回のバーンイン試験で試験可能な半導体装置数を増やすことができ、試験のスループットを向上させることができる。また、バーンイン試験装置３０は、電圧ｖｃｃ＿ｂｕｒｎｉｎだけを出力できる電源装置を用意すればよいので、バーンイン試験装置３０のコストを低減することができる。
図８は第２の実施の形態に係る半導体装置の構成例を示すブロック図である。この図８において、図１に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。
第２の実施の形態に係る半導体装置１０ａは、電圧ＶＣＣ、電圧ＶＤＤ１および電圧ＶＤＤ２の３電源で動作する回路構成を有している。すなわち、半導体装置１０ａは、電圧ＶＣＣから電圧ＶＤＤ１を生成する内部電源生成回路１２ａおよび電圧ＶＤＤ２を生成する内部電源生成回路１２ｂと、電圧ＶＤＤ１で動作するＶＤＤ１系制御回路１４ａおよび電圧ＶＤＤ２で動作するＶＤＤ２系制御回路１４ｂを有している。内部電源生成回路１２ａで生成された電圧ＶＤＤ１は、ＶＤＤ１端子に出力され、内部電源生成回路１２ｂで生成された電圧ＶＤＤ２は、ＶＤＤ２端子に出力される。
半導体装置１０ａは、さらに、ＶＣＣ系制御回路１１とＶＤＤ１系制御回路１４ａおよびＶＤＤ２系制御回路１４ｂとの間でレベル変換するレベル変換回路１３ａおよびレベル変換回路１３ｂと、ＶＤＤ１系制御回路１４ａとＶＤＤ２系制御回路１４ｂとの間でレベル変換するレベル変換回路１３ｃとを有している。
この半導体装置１０ａでは、外部から供給される電圧ＶＣＣは、たとえば、５Ｖであり、内部で生成される電圧ＶＤＤ１および電圧ＶＤＤ２は、それぞれ、たとえば、３．３Ｖおよび１．８Ｖである。
この半導体装置１０ａにおいても、バーンイン試験の前に、不揮発性メモリ回路１５にバーンインモードのモード信号ｍｏｄｅをあらかじめ書き込んでおく。バーンイン試験のときには、不揮発性メモリ回路１５にあらかじめ設定したモード信号ｍｏｄｅを読み取って内部電源生成回路１２ａが３．３Ｖより高いバーンイン電圧を生成し、内部電源生成回路１２ｂが１．８Ｖより高いバーンイン電圧を生成する。バーンイン試験の終了後は、不揮発性メモリ回路１５のモード信号ｍｏｄｅを通常モードに書き換えておく。
図９は第３の実施の形態に係る半導体装置の内部電源生成回路および不揮発性メモリ回路の具体的な構成例を示す回路図である。この図９において、図５に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。
第３の実施の形態に係る半導体装置は、第１の実施の形態に係る半導体装置１０の内部電源生成回路１２を内部電源生成回路１２ｃに変更している。内部電源生成回路１２ｃは、基準電圧生成回路２１、誤差アンプ２２、出力トランジスタ２３および内部電源電圧設定回路２４ａを有している。
内部電源電圧設定回路２４ａは、抵抗Ｒ１ａ，Ｒ１ｂ，Ｒ２，Ｒ３、スイッチＳＷ２ａ，ＳＷ２ｂおよびインバータ回路ＩＮＶ１を有している。スイッチＳＷ２ａの一方の端子は、出力トランジスタ２３のドレインおよびＶＤＤ端子に接続され、スイッチＳＷ２ａの他方の端子は、抵抗Ｒ１ａの一方の端子に接続されている。抵抗Ｒ１ａの他方の端子は、抵抗Ｒ２の一方の端子および誤差アンプ２２の非反転入力端子に接続され、抵抗Ｒ２の他方の端子は、接地されている。スイッチＳＷ２ｂの一方の端子は、出力トランジスタ２３のドレインおよびＶＤＤ端子に接続され、スイッチＳＷ２ｂの他方の端子は、抵抗Ｒ１ｂの一方の端子に接続され、抵抗Ｒ１ｂの他方の端子は、抵抗Ｒ３の一方の端子に接続されている。抵抗Ｒ３の他方の端子は、抵抗Ｒ１ａの他方の端子、抵抗Ｒ２の一方の端子および誤差アンプ２２の非反転入力端子に接続されている。これにより、抵抗Ｒ１ａ，Ｒ２は、第１の分圧回路を構成し、抵抗Ｒ１ｂ，Ｒ２，Ｒ３は、第２の分圧回路を構成し、第１の分圧回路および第２の分圧回路は、スイッチＳＷ２ａおよびスイッチＳＷ２ｂによって相補的に有効にされている。スイッチＳＷ２ａの制御入力端子は、インバータ回路ＩＮＶ１の出力端子に接続され、インバータ回路ＩＮＶ１の入力端子およびスイッチＳＷ２ｂの制御入力端子は、レジスタ回路２６のレジスタ１の出力に接続されている。ここで、抵抗Ｒ１ａ，Ｒ１ｂは、それぞれ、図５の内部電源電圧設定回路２４の抵抗Ｒ１と同じであり、抵抗Ｒ２，Ｒ３は、図５の内部電源電圧設定回路２４の抵抗Ｒ２，Ｒ３とそれぞれ同じである。
この内部電源電圧設定回路２４ａによれば、レジスタ回路２６のレジスタ１から出力されるモード信号ｍｏｄｅは、通常モードでは、「Ｌ」レベルであるので、この場合、スイッチＳＷ２ａは、クローズ状態に制御され、スイッチＳＷ２ｂは、オープン状態に制御される。
一方、バーンインモードのとき、レジスタ回路２６のレジスタ１から出力されるモード信号ｍｏｄｅは、「Ｈ」レベルであるので、この場合、スイッチＳＷ２ａは、オープン状態に制御され、スイッチＳＷ２ｂは、クローズ状態に制御される。
したがって、通常モードのときの帰還電圧Ｖｆｂは、抵抗Ｒ１ａの値と抵抗Ｒ２の値との分圧比によって決まり、バーンインモードのときの帰還電圧Ｖｆｂは、抵抗Ｒ１ｂおよび抵抗Ｒ３の和の値と抵抗Ｒ２の値との分圧比によって決まる。分圧比は、通常モードのときよりもバーンインモードのときの方が小さいので、電圧ＶＤＤは、通常モードのときよりもバーンインモードのときの方が高い電圧になる。
この第３の実施の形態に係る半導体装置では、内部電源電圧設定回路２４ａは、第１の実施の形態に係る半導体装置１０の内部電源電圧設定回路２４と構成が異なるが、通常モードとバーンインモードとで同じ動作をする。したがって、第３の実施の形態に係る半導体装置は、第１の実施の形態に係る半導体装置１０と同じ動作をすることになる。
図１０は第４の実施の形態に係る半導体装置の内部電源生成回路および不揮発性メモリ回路の具体的な構成例を示す回路図、図１１は不揮発性メモリ回路に格納されるトリム信号の内部電源電圧と設定値との関係を示す図である。この図１０において、図５に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。
第４の実施の形態に係る半導体装置は、第１の実施の形態に係る半導体装置１０の内部電源生成回路１２を内部電源生成回路１２ｄに変更している。内部電源生成回路１２ｄは、基準電圧生成回路２１、誤差アンプ２２、出力トランジスタ２３および内部電源電圧設定回路２４ｂを有している。
内部電源電圧設定回路２４ｂは、抵抗Ｒ１，Ｒ２ａ～Ｒ２ｎ，Ｒ３、スイッチＳＷ１，ＳＷ３ｂ～ＳＷ３ｎおよびインバータ回路ＩＮＶ２を有している。抵抗Ｒ２ａ～Ｒ２ｎは、図５の抵抗Ｒ２を細分化した調整抵抗であり、スイッチＳＷ３ｂ～ＳＷ３ｎは、抵抗値調整用スイッチである。抵抗Ｒ１、抵抗Ｒ２ａ～Ｒ２ｎおよび抵抗Ｒ３は直列に接続され、抵抗Ｒ１の一方の端子が出力トランジスタ２３のドレインおよびＶＤＤ端子に接続され、抵抗Ｒ２ｎの他方の端子が接地されている。抵抗Ｒ３は、スイッチＳＷ１が並列に接続され、抵抗Ｒ２ｂ～Ｒ２ｎは、スイッチＳＷ３ｂ～ＳＷ３ｎがそれぞれ並列に接続されている。スイッチＳＷ１は、その制御入力端子がレジスタ回路２６のレジスタ１の出力に接続されてモード信号ｍｏｄｅによりオン・オフ制御される。スイッチＳＷ３ｂは、その制御入力端子がインバータ回路ＩＮＶ２の出力端子に接続されている。インバータ回路ＩＮＶ２の入力端子およびスイッチＳＷ３ｃ～ＳＷ３ｎの制御入力端子は、レジスタ回路２６のレジスタ２の出力に接続されている。レジスタ２は、トリム信号ｔｒｉｍを出力し、スイッチＳＷ３ｂ～ＳＷ３ｎをオン・オフ制御する。
ここで、抵抗Ｒ１，Ｒ３は、図５の内部電源電圧設定回路２４の抵抗Ｒ１，Ｒ３の抵抗値とそれぞれ同じであり、抵抗Ｒ２ａ～Ｒ２ｎの合計の抵抗値は、図５の内部電源電圧設定回路２４の抵抗Ｒ２の抵抗値と同じである。これにより、帰還電圧Ｖｆｂを決める分圧比は、スイッチＳＷ３ｂ～ＳＷ３ｎのオン・オフの組み合わせを変更して抵抗Ｒ２ａ～Ｒ２ｎの合計の抵抗値を変更することにより変更されるので、帰還電圧Ｖｆｂおよび電圧ＶＤＤの値を正確に微調整することができる。好ましい実施の形態では、内部電源電圧設定回路２４ｂにて抵抗Ｒ２ｂ～Ｒ２ｎに接続されるスイッチＳＷ３ｂ～ＳＷ３ｎが６個あり、レジスタ回路２６のレジスタ２には、６ビットのトリム信号ｔｒｉｍを格納するようにしている。したがって、抵抗Ｒ２ａ～Ｒ２ｎは、スイッチＳＷ３ｂ～ＳＷ３ｎのオン・オフの組み合わせを６４通りに微調整することができる。
この電圧ＶＤＤの微調整は、図２におけるステップＳ６，Ｓ７にて、ウエハ試験装置が不揮発性メモリ回路１５に通常モードを設定し、かつ、製品出荷前の最終試験を実施するときに行われる。ウエハ試験装置は、図１１に示すような内部電源電圧とレジスタ２設定値との関係を示すデータを持っていて、このデータとバーンイン試験後の特性試験にて測定したＶＤＤ端子の電圧ＶＤＤとを基に電圧ＶＤＤの微調整をすることになる。
具体的には、バーンイン試験後の特性試験のとき、レジスタ回路２６のレジスタ２には６ビットの「００００００」の値が格納されているので、スイッチＳＷ３ｂ～ＳＷ３ｎがトリム信号ｔｒｉｍによって制御されたときの内部電源電圧は、ＶＤＤ＝３．３Ｖ近傍の電圧が生成されているはずである。
このとき、計測したＶＤＤ端子の電圧ＶＤＤが目標の３．３Ｖでないとき、ウエハ試験装置は、通信インタフェース回路２８およびメモリインタフェース回路２７を介してレジスタ回路２６のレジスタ２のいずれかのビットに「１」の値を設定する。これにより、ウエハ試験装置は、計測したＶＤＤ端子の電圧ＶＤＤが目標の３．３Ｖであるかどうかを判断する。このとき、ＶＤＤ端子の電圧ＶＤＤが目標の電圧となっていれば、ウエハ試験装置は、レジスタ２の値を不揮発性メモリ２９に格納する。
計測したＶＤＤ端子の電圧ＶＤＤが目標の電圧と一致しない場合、ウエハ試験装置は、レジスタ回路２６のレジスタ２の値を「１」にインクリメントする操作とＶＤＤ端子の電圧ＶＤＤの計測とを繰り返し、計測した電圧ＶＤＤが目標の電圧に最も近づくまで継続される。
この電圧ＶＤＤの微調整は、ウエハ試験装置が不揮発性メモリ回路１５にバーンインモードを設定するときに、ＶＤＤバーンイン電圧の微調整にも適用することができる。この場合、ウエハ試験装置は、図２におけるステップＳ６，Ｓ７にて、ＶＤＤバーンイン電圧が目標の電圧になるまで繰り返し実施される。ここで、測定したＶＤＤバーンイン電圧が目標の電圧に等しくなると、レジスタ回路２６のレジスタ２に設定した値を不揮発性メモリ２９に格納する。
図１２は第５の実施の形態に係る半導体装置の内部電源生成回路および不揮発性メモリ回路の具体的な構成例を示す回路図である。図１２において、図５に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。
第５の実施の形態に係る半導体装置は、第１の実施の形態に係る半導体装置１０の内部電源生成回路１２を内部電源生成回路１２ｅに変更している。すなわち、内部電源生成回路１２ｅでは、内部電源生成回路１２に、外部電源電圧検出回路４０および論理積回路ＡＮＤ１が追加されている。このような構成により、内部電源生成回路１２ｅは、不揮発性メモリ２９内に格納されたデータおよび外部電源電圧の電圧ＶＣＣに基づいて内部電源電圧ＶＤＤを設定することができる。
外部電源電圧検出回路４０は、抵抗分圧回路を構成する抵抗Ｒ１１，Ｒ１２，Ｒ１３と、比較器４１と、スイッチ素子として機能するトランジスタ４２と、インバータ回路ＩＮＶ３とを有している。トランジスタ４２は、ここでは、ＮチャネルのＭＯＳＦＥＴを用いている。抵抗Ｒ１１の一方の端子は、ＶＣＣ端子に接続され、抵抗Ｒ１１の他方の端子は、抵抗Ｒ１２の一方の端子と比較器４１の非反転入力端子とに接続されている。抵抗Ｒ１２の他方の端子は、抵抗Ｒ１３の一方の端子とトランジスタ４２のドレインに接続されている。抵抗Ｒ１３の他方の端子およびトランジスタ４２のソースは、接地されている。比較器４１の反転入力端子は、基準電圧生成回路２１の出力端子に接続され、比較器４１の出力端子は、インバータ回路ＩＮＶ３の入力端子と論理積回路ＡＮＤ１の一方の入力端子とに接続されている。インバータ回路ＩＮＶ３の出力端子は、トランジスタ４２のゲートに接続されている。
論理積回路ＡＮＤ１の他方の入力端子は、レジスタ回路２６のレジスタ１の出力に接続され、論理積回路ＡＮＤ１の出力端子は、スイッチＳＷ１の制御入力端子に接続されている。
ここで、外部電源電圧検出回路４０の比較器４１は、基準電圧生成回路２１が出力する基準電圧Ｖｒｅｆと外部電源の電圧ＶＣＣを抵抗Ｒ１１，Ｒ１２，Ｒ１３で分圧した電圧とを比較している。抵抗Ｒ１１，Ｒ１２，Ｒ１３は、通常モード（ＶＣＣ＝５Ｖ）のとき、ＶＣＣ・Ｒ１２／（Ｒ１１＋Ｒ１２）＜Ｖｒｅｆ、バーンインモード（ＶＣＣ＝７．８Ｖ）のとき、ＶＣＣ・（Ｒ１２＋Ｒ１３）／（Ｒ１１＋Ｒ１２＋Ｒ１３）＞Ｖｒｅｆを満たす値に設定されている。
したがって、外部電源電圧検出回路４０は、通常モードでは、比較器４１の出力が「Ｌ」レベルであるので、「Ｌ」レベルの信号ｖｃｃ＿ｄｅｔを出力する。このとき、インバータ回路ＩＮＶ３は「Ｈ」レベルの信号を出力するので、トランジスタ４２は、オンされて抵抗Ｒ１３を短絡し、比較器４１の非反転入力端子には、分圧比の低いＶＣＣ・Ｒ１２／（Ｒ１１＋Ｒ１２）の電圧が入力されることになる。
一方、バーンインモードでは、比較器４１の出力が「Ｈ」レベルであるので、外部電源電圧検出回路４０は、「Ｈ」レベルの信号ｖｃｃ＿ｄｅｔを出力する。このとき、インバータ回路ＩＮＶ３は「Ｌ」レベルの信号を出力し、トランジスタ４２がオフされるので、比較器４１の非反転入力端子には、分圧比の高いＶＣＣ・（Ｒ１２＋Ｒ１３）／（Ｒ１１＋Ｒ１２＋Ｒ１３）の電圧が入力されることになる。
外部電源電圧検出回路４０が「Ｌ」レベルの信号ｖｃｃ＿ｄｅｔを出力している通常モードでは、論理積回路ＡＮＤ１の一方の入力端子に「Ｌ」レベルの信号が入力されている。このため、論理積回路ＡＮＤ１の他方の入力端子に入力されるモード信号ｍｏｄｅは無効にされ、論理積回路ＡＮＤ１は、「Ｌ」レベルの信号を出力し、スイッチＳＷ１は、通常モードのクローズ状態に制御されることになる。つまり、不揮発性メモリ２９に意図しないバーンインモードの設定がなされていたとしても、外部電源電圧検出回路４０が「Ｌ」レベルの信号ｖｃｃ＿ｄｅｔを出力している限り、内部電源電圧設定回路２４をバーンインモードの設定にしてしまうことがない。
外部電源電圧検出回路４０が「Ｈ」レベルの信号ｖｃｃ＿ｄｅｔを出力しているバーンインモードでは、論理積回路ＡＮＤ１の一方の入力端子に「Ｈ」レベルの信号が入力されている。このため、論理積回路ＡＮＤ１は、論理積回路ＡＮＤ１の他方の入力端子に入力されるモード信号ｍｏｄｅを有効にする。バーンインモードでは、モード信号ｍｏｄｅが「Ｈ」レベルの信号であるので、論理積回路ＡＮＤ１は、「Ｈ」レベルの信号を出力し、スイッチＳＷ１は、オープン状態に制御される。
この内部電源生成回路１２ｅによれば、電圧ＶＤＤの電圧値を切り換えるスイッチＳＷ１の開閉の決定条件は、レジスタ回路２６のレジスタ１が出力したモード信号ｍｏｄｅの値と外部電源電圧検出回路４０が出力した信号ｖｃｃ＿ｄｅｔの値との論理積にしている。これにより、内部電源生成回路１２ｅは、半導体装置１０のＶＣＣ端子にバーンインモードの電圧ｖｃｃ＿ｂｕｒｎｉｎを印加しているときだけ、モード信号ｍｏｄｅを受け付けることになる。先に行われた半導体装置のバーンイン試験で不揮発性メモリ２９の通常モードへの書き換えが失敗した場合などに、通常モードであるにも拘わらず、ＶＤＤ系制御回路１４にバーンインモードの過剰な電圧ｖｄｄ＿ｂｕｒｎｉｎが印加されてしまうことがなくなる。このため、内部電源生成回路１２ｅは、ＶＤＤ系制御回路１４や不揮発性メモリ回路１５を構成する素子の寿命低下や破壊を回避することができる。
なお、この内部電源生成回路１２ｅの外部電源電圧検出回路４０および論理積回路ＡＮＤ１は、図９に示した内部電源生成回路１２ｃおよび図１０に示した内部電源生成回路１２ｄにも同様に適用することができる。
以上の試験方法は、ウエハ状態でバーンイン試験を行う場合についてのものであるが、不揮発性メモリ回路１５のモード信号ｍｏｄｅの書き換えが可能であれば、組立工程の後の容器に組み込んだ状態でも同様の試験方法を採ることができる。
１０，１０－１～１０－ｍ，１０ａ 半導体装置
１１ ＶＣＣ系制御回路
１２，１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ 内部電源生成回路
１３，１３ａ，１３ｂ，１３ｃ レベル変換回路
１４ ＶＤＤ系制御回路
１４ａ ＶＤＤ１系制御回路
１４ｂ ＶＤＤ２系制御回路
１５ 不揮発性メモリ回路
２１ 基準電圧生成回路
２２ 誤差アンプ
２３ 出力トランジスタ
２４，２４ａ，２４ｂ 内部電源電圧設定回路
２５ リセット回路
２６ レジスタ回路
２７ メモリインタフェース回路
２８ 通信インタフェース回路
２９ 不揮発性メモリ
３０ バーンイン試験装置
４０ 外部電源電圧検出回路
４１ 比較器
４２ トランジスタ（スイッチ素子）
５０ 圧力センサ装置
５１ 圧力センサチップ
５２ 樹脂ケース
５３ ダイヤフラム
５４ センサマウント凹部
５５ 接着剤
５６～６３ リード端子
６４～７１ ボンディングパッド
７２～７９ ボンディングワイヤ
８０ ゲル状保護部材
ＡＮＤ１ 論理積回路
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３ インバータ回路
Ｒ１，Ｒ１ａ，Ｒ１ｂ，Ｒ２，Ｒ２ａ～Ｒ２ｎ，Ｒ３，Ｒ１１，Ｒ１２，Ｒ１３ 抵抗
ＳＷ１，ＳＷ２ａ，ＳＷ２ｂ，ＳＷ３ｂ～ＳＷ３ｎ スイッチ
１１ ＶＣＣ系制御回路
１２，１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ 内部電源生成回路
１３，１３ａ，１３ｂ，１３ｃ レベル変換回路
１４ ＶＤＤ系制御回路
１４ａ ＶＤＤ１系制御回路
１４ｂ ＶＤＤ２系制御回路
１５ 不揮発性メモリ回路
２１ 基準電圧生成回路
２２ 誤差アンプ
２３ 出力トランジスタ
２４，２４ａ，２４ｂ 内部電源電圧設定回路
２５ リセット回路
２６ レジスタ回路
２７ メモリインタフェース回路
２８ 通信インタフェース回路
２９ 不揮発性メモリ
３０ バーンイン試験装置
４０ 外部電源電圧検出回路
４１ 比較器
４２ トランジスタ（スイッチ素子）
５０ 圧力センサ装置
５１ 圧力センサチップ
５２ 樹脂ケース
５３ ダイヤフラム
５４ センサマウント凹部
５５ 接着剤
５６～６３ リード端子
６４～７１ ボンディングパッド
７２～７９ ボンディングワイヤ
８０ ゲル状保護部材
ＡＮＤ１ 論理積回路
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３ インバータ回路
Ｒ１，Ｒ１ａ，Ｒ１ｂ，Ｒ２，Ｒ２ａ～Ｒ２ｎ，Ｒ３，Ｒ１１，Ｒ１２，Ｒ１３ 抵抗
ＳＷ１，ＳＷ２ａ，ＳＷ２ｂ，ＳＷ３ｂ～ＳＷ３ｎ スイッチ
Claims (17)
- 外部電源端子に印加された外部電源電圧から内部電源電圧を生成する内部電源生成回路と、外部からデータを書き換えできる不揮発性メモリ回路と、を備え、
前記内部電源生成回路は、前記不揮発性メモリ回路に格納されたデータに基づいて前記内部電源電圧を設定し、
前記不揮発性メモリ回路は、前記データが格納される不揮発性メモリと、前記不揮発性メモリを制御するメモリインタフェース回路と、前記メモリインタフェース回路が前記不揮発性メモリから読み出した前記データを保持するレジスタ回路とを有し、
前記外部電源電圧が印加される起動時にリセット信号を出力し、前記内部電源生成回路が十分に安定した電圧を出力後に前記リセット信号を解除するリセット回路を備え、前記不揮発性メモリ回路は、前記リセット信号の解除により動作を開始し、前記メモリインタフェース回路が前記不揮発性メモリの前記データを前記レジスタ回路に保持させる、
半導体装置。 - 前記内部電源生成回路は、前記データが通常モードの場合に生成する前記内部電源電圧を通常動作電圧に設定し、前記データがバーンインモードの場合に生成する前記内部電源電圧を前記通常動作電圧より高いバーンイン電圧に設定する、請求項１記載の半導体装置。
- 前記内部電源生成回路は、前記データおよび前記外部電源電圧の値に基づいて前記内部電源電圧を設定する、請求項１記載の半導体装置。
- 前記内部電源生成回路は、それぞれ異なる電圧の電源を生成する複数の電源生成回路を有している、請求項２記載の半導体装置。
- 前記内部電源生成回路は、基準電圧と帰還電圧とを入力する誤差アンプと、前記誤差アンプによって前記内部電源生成回路の出力電圧が制御される出力トランジスタと、前記出力電圧を分圧して前記帰還電圧を出力する内部電源電圧設定回路とを有している、請求項２記載の半導体装置。
- 前記内部電源電圧設定回路は、複数の抵抗を直列接続して前記出力電圧を分圧する分圧回路と、前記抵抗の少なくとも一つに並列に接続されて前記データによりオープンまたはクローズされるスイッチとを有している、請求項５記載の半導体装置。
- 外部電源端子に印加された外部電源電圧から内部電源電圧を生成する内部電源生成回路と、外部からデータを書き換えできる不揮発性メモリ回路と、を備え、
前記内部電源生成回路は、前記不揮発性メモリ回路に格納されたデータに基づいて前記内部電源電圧を設定し、
前記内部電源生成回路は、前記データが通常モードの場合に生成する前記内部電源電圧を通常動作電圧に設定し、前記データがバーンインモードの場合に生成する前記内部電源電圧を前記通常動作電圧より高いバーンイン電圧に設定し、
前記内部電源生成回路は、基準電圧と帰還電圧とを入力する誤差アンプと、前記誤差アンプによって前記内部電源生成回路の出力電圧が制御される出力トランジスタと、前記出力電圧を分圧して前記帰還電圧を出力する内部電源電圧設定回路とを有し、
前記内部電源電圧設定回路は、複数の抵抗を直列接続して前記出力電圧を分圧する分圧回路と、前記抵抗の少なくとも一つに並列に接続されて前記データによりオープンまたはクローズされるスイッチとを有し、
前記内部電源生成回路は、前記外部電源電圧を検出して前記外部電源電圧が通常モード時の電圧かバーンインモード時の電圧かを判断する外部電源電圧検出回路と、前記外部電源電圧検出回路が前記外部電源電圧をバーンインモード時の電圧と判断したときだけ前記データを有効にする論理積回路とをさらに有している、
半導体装置。 - 前記外部電源電圧検出回路は、前記外部電源電圧を分圧して検出電圧を出力する抵抗分圧回路と、前記基準電圧と前記検出電圧とを比較して前記検出電圧が前記基準電圧より高いときに前記データを有効にする信号を出力する比較器と、前記データを有効にする信号を受けて前記抵抗分圧回路の分圧比を前記データを有効にする信号を受けていないときよりも高く設定するスイッチ素子とを有している、請求項７記載の半導体装置。
- 外部電源端子に印加された外部電源電圧から内部電源電圧を生成する内部電源生成回路と、外部からデータを書き換えできる不揮発性メモリ回路と、を備え、
前記内部電源生成回路は、前記不揮発性メモリ回路に格納されたデータに基づいて前記内部電源電圧を設定し、
前記内部電源生成回路は、前記データが通常モードの場合に生成する前記内部電源電圧を通常動作電圧に設定し、前記データがバーンインモードの場合に生成する前記内部電源電圧を前記通常動作電圧より高いバーンイン電圧に設定し、
前記内部電源生成回路は、基準電圧と帰還電圧とを入力する誤差アンプと、前記誤差アンプによって前記内部電源生成回路の出力電圧が制御される出力トランジスタと、前記出力電圧を分圧して前記帰還電圧を出力する内部電源電圧設定回路とを有し、
前記内部電源電圧設定回路は、前記出力電圧を異なる分圧比で分圧する第１の分圧回路および第２の分圧回路と、前記第１の分圧回路および前記第２の分圧回路にそれぞれ直列に接続されて前記データにより相補的にオープンまたはクローズされる第１のスイッチおよび第２のスイッチとを有している、
半導体装置。 - 外部電源端子に印加された外部電源電圧から内部電源電圧を生成する内部電源生成回路と、外部からデータを書き換えできる不揮発性メモリ回路と、を備え、
前記内部電源生成回路は、前記不揮発性メモリ回路に格納されたデータに基づいて前記内部電源電圧を設定し、
前記内部電源生成回路は、前記データが通常モードの場合に生成する前記内部電源電圧を通常動作電圧に設定し、前記データがバーンインモードの場合に生成する前記内部電源電圧を前記通常動作電圧より高いバーンイン電圧に設定し、
前記内部電源生成回路は、基準電圧と帰還電圧とを入力する誤差アンプと、前記誤差アンプによって前記内部電源生成回路の出力電圧が制御される出力トランジスタと、前記出力電圧を分圧して前記帰還電圧を出力する内部電源電圧設定回路とを有し、
前記内部電源電圧設定回路は、複数の抵抗を直列接続して前記出力電圧を分圧する分圧回路と、前記抵抗の少なくとも一つに並列に接続されて前記データによりオープンまたはクローズされるスイッチとを有し、
前記内部電源電圧設定回路は、直列接続した抵抗の一つを細分化した調整抵抗と、前記調整抵抗のそれぞれに並列に接続された複数の抵抗値調整用スイッチとをさらに有し、前記抵抗値調整用スイッチは、前記データが格納されている場所とは異なる場所に格納されたデータによってオープンまたはクローズされる、
半導体装置。 - 前記内部電源生成回路の出力と接続され、外部に出力する内部電源端子を備えた、請求項１ないし１０のいずれか１項に記載の半導体装置。
- 外部電源端子と、グランド端子と、前記外部電源端子に印加された外部電源電圧から内部電源電圧を生成する内部電源生成回路と、外部からデータを書き換えできる不揮発性メモリ回路と、前記外部電源電圧の印加による起動時に前記不揮発性メモリ回路に格納されたデータをもとに動作する制御回路とを備えた半導体装置の試験方法において、
特性試験装置が前記不揮発性メモリ回路にバーンインモードのデータを書き込み、
バーンイン試験装置が前記外部電源端子に第１のバーンイン電圧を印加して起動したときに前記不揮発性メモリ回路に格納された前記データを読み出し、前記データに従って前記内部電源生成回路に第２のバーンイン電圧を生成させることで、前記第１のバーンイン電圧および前記第２のバーンイン電圧による前記半導体装置のバーンイン試験を行い、
前記特性試験装置が前記バーンイン試験後に前記不揮発性メモリ回路の前記データを通常モードに書き換える、
半導体装置の試験方法。 - 前記バーンインモードのデータの書き込みは、前記半導体装置に対し前記不揮発性メモリ回路の特性試験および各種特性試験を実施した後に行う、請求項１２記載の半導体装置の試験方法。
- 前記半導体装置は、前記内部電源生成回路の出力と接続され、外部に出力する内部電源端子を備え、
前記バーンインモードのデータを書き込んだ後、前記内部電源端子の電圧を測定し、前記第２のバーンイン電圧が生成できていることを確認する、請求項１２記載の半導体装置の試験方法。 - 前記外部電源端子に前記第１のバーンイン電圧が印加されていることを確認してから、前記データに従って前記内部電源生成回路に前記第２のバーンイン電圧を生成させる、請求項１２記載の半導体装置の試験方法。
- 前記外部電源端子と前記グランド端子にだけ配線し、前記バーンイン試験を行う、請求項１２記載の半導体装置の試験方法。
- 外部電源端子に印加された外部電源電圧から内部電源電圧を生成する内部電源生成回路と、外部からデータを書き換えできる不揮発性メモリ回路と、を備え、
前記内部電源生成回路は、前記不揮発性メモリ回路に格納されたデータに基づいて前記内部電源電圧を設定し、
前記内部電源生成回路は、前記データが通常モードの場合に生成する前記内部電源電圧を通常動作電圧に設定し、前記データがバーンインモードの場合に生成する前記内部電源電圧を前記通常動作電圧より高いバーンイン電圧に設定し、
前記内部電源生成回路は、前記外部電源電圧を検出して前記外部電源電圧が通常モード時の電圧かバーンインモード時の電圧かを判断する外部電源電圧検出回路と、前記外部電源電圧検出回路が前記外部電源電圧をバーンインモード時の電圧と判断したときだけ前記データを有効にする論理積回路とを有している、半導体装置。
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