JP3353388B2 - 電力用半導体装置 - Google Patents
電力用半導体装置Info
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
-
- G—PHYSICS
- G01—MEASURING; TESTING
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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- Microelectronics & Electronic Packaging (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ゲート酸化膜を有する
電力用半導体素子およびそのゲートに所定電圧を印加す
る電圧印加回路をＩＣ回路として一体に形成した電力用
半導体装置に関する。
電力用半導体素子およびそのゲートに所定電圧を印加す
る電圧印加回路をＩＣ回路として一体に形成した電力用
半導体装置に関する。
【０００２】
【従来の技術】一般に、ゲート酸化膜を有する電力用半
導体素子として例えばパワーＭＯＳＦＥＴにおいては、
そのゲート酸化膜の厚さが非常に薄く形成するものであ
るため、その製造工程においてウエハ単位で厚さのばら
つきが発生しやすい。このように、パワーＭＯＳＦＥＴ
のゲート酸化膜の厚さがばらつくと、出来上がった状態
でゲート耐圧にもばらつきを生ずることになる。
導体素子として例えばパワーＭＯＳＦＥＴにおいては、
そのゲート酸化膜の厚さが非常に薄く形成するものであ
るため、その製造工程においてウエハ単位で厚さのばら
つきが発生しやすい。このように、パワーＭＯＳＦＥＴ
のゲート酸化膜の厚さがばらつくと、出来上がった状態
でゲート耐圧にもばらつきを生ずることになる。
【０００３】そこで、製品としては、所定のゲート電圧
で使用したときに初期不良が発生しないように、ウエハ
状態あるいは組立製品状態にて、ゲート耐圧試験を実施
することにより一定のゲート耐圧を保証するようにして
いる。この場合、保証すべきゲート耐圧は、使用時に設
定されるゲート印加電圧に対して、ゲート酸化膜の膜質
劣化による耐圧低下を考慮した高いレベルに設定する必
要がある。また、同様にして、ゲート耐圧の信頼性試験
を行う場合に、試験を加速するために使用時のゲート電
圧よりも高いゲート電圧を印加して行うことがある。
で使用したときに初期不良が発生しないように、ウエハ
状態あるいは組立製品状態にて、ゲート耐圧試験を実施
することにより一定のゲート耐圧を保証するようにして
いる。この場合、保証すべきゲート耐圧は、使用時に設
定されるゲート印加電圧に対して、ゲート酸化膜の膜質
劣化による耐圧低下を考慮した高いレベルに設定する必
要がある。また、同様にして、ゲート耐圧の信頼性試験
を行う場合に、試験を加速するために使用時のゲート電
圧よりも高いゲート電圧を印加して行うことがある。
【０００４】一方、パワーＭＯＳＦＥＴにおけるゲート
酸化膜は、上述のように非常に薄いため、取り扱い時や
使用中などにおいて静電気や過電圧によりゲート耐圧以
上の電圧がゲート端子に印加されると破壊に至る虞があ
るので、このような破壊を防止するために、あらかじめ
ゲート端子とソース端子との間にツェナーダイオードを
接続するように作り込んだ構成のものがある。これは、
ツェナーダイオードのツェナー電圧をゲート耐圧よりも
低い値に設定することにより、ゲートに過電圧が印加さ
れても、ツェナーダイオードがブレークダウンしてその
過電圧を吸収することで、ゲート酸化膜の破壊を防止す
るようにしたものである。
酸化膜は、上述のように非常に薄いため、取り扱い時や
使用中などにおいて静電気や過電圧によりゲート耐圧以
上の電圧がゲート端子に印加されると破壊に至る虞があ
るので、このような破壊を防止するために、あらかじめ
ゲート端子とソース端子との間にツェナーダイオードを
接続するように作り込んだ構成のものがある。これは、
ツェナーダイオードのツェナー電圧をゲート耐圧よりも
低い値に設定することにより、ゲートに過電圧が印加さ
れても、ツェナーダイオードがブレークダウンしてその
過電圧を吸収することで、ゲート酸化膜の破壊を防止す
るようにしたものである。
【０００５】したがって、上述のようにな構成とするこ
とにより、ゲート耐圧を試験するときにパワーＭＯＳＦ
ＥＴに高いゲート電圧が印加しても、ツェナーダイオー
ドがブレークダウンしてしまうため、ツェナー電圧以上
の耐圧をゲートに印加できなくなりゲート耐圧を検査で
きないものであった。
とにより、ゲート耐圧を試験するときにパワーＭＯＳＦ
ＥＴに高いゲート電圧が印加しても、ツェナーダイオー
ドがブレークダウンしてしまうため、ツェナー電圧以上
の耐圧をゲートに印加できなくなりゲート耐圧を検査で
きないものであった。
【０００６】そこで、従来では、このような不具合を解
消するために、例えば特開平２−２８８３６６号公報に
開示されたものがある。これは、図６に等価回路で示す
ように、検査用のゲート端子を別途に設けて構成したも
のである。すなわち、このものは、パワーＭＯＳＦＥＴ
１のゲートに対して、外部端子としてのゲート端子Ｇは
抵抗２，３を直列に介して接続され、ゲート検査用端子
Ｃは抵抗４を介して接続されている。そして、抵抗２お
よび３の共通接続点とパワーＭＯＳＦＥＴ１のソースと
の間にはゲート保護用のツェナーダイオード５が接続さ
れ、パワーＭＯＳＦＥＴ１のゲートとソースとの間には
検査用のツェナーダイオード６が接続された構成となっ
ている。この場合、ツェナーダイオード５および６の各
ツェナー電圧ＶＺ１およびＶＺ２は、例えばＶＺ１＝６
Ｖ，ＶＺ２＝３６Ｖ程度となるように設定されており、
両者の値がＶＺ１＜ＶＺ２という関係となるように設定
されている。
消するために、例えば特開平２−２８８３６６号公報に
開示されたものがある。これは、図６に等価回路で示す
ように、検査用のゲート端子を別途に設けて構成したも
のである。すなわち、このものは、パワーＭＯＳＦＥＴ
１のゲートに対して、外部端子としてのゲート端子Ｇは
抵抗２，３を直列に介して接続され、ゲート検査用端子
Ｃは抵抗４を介して接続されている。そして、抵抗２お
よび３の共通接続点とパワーＭＯＳＦＥＴ１のソースと
の間にはゲート保護用のツェナーダイオード５が接続さ
れ、パワーＭＯＳＦＥＴ１のゲートとソースとの間には
検査用のツェナーダイオード６が接続された構成となっ
ている。この場合、ツェナーダイオード５および６の各
ツェナー電圧ＶＺ１およびＶＺ２は、例えばＶＺ１＝６
Ｖ，ＶＺ２＝３６Ｖ程度となるように設定されており、
両者の値がＶＺ１＜ＶＺ２という関係となるように設定
されている。
【０００７】これにより、使用時にはゲート端子Ｇにゲ
ート信号を入力することによりパワーＭＯＳＦＥＴ１が
駆動され、そのとき、ゲート端子Ｇに過大な電圧がかか
ってツェナー電圧ＶＺ１を上回ると、ツェナーダイオー
ド５がブレークダウンして過電圧を吸収するようにな
り、パワーＭＯＳＦＥＴ１のゲートに直接過電圧が印加
されるのを防止できる。
ート信号を入力することによりパワーＭＯＳＦＥＴ１が
駆動され、そのとき、ゲート端子Ｇに過大な電圧がかか
ってツェナー電圧ＶＺ１を上回ると、ツェナーダイオー
ド５がブレークダウンして過電圧を吸収するようにな
り、パワーＭＯＳＦＥＴ１のゲートに直接過電圧が印加
されるのを防止できる。
【０００８】また、ゲート耐圧の検査やゲートスクリー
ニングを実施するときには、ゲート検査用端子Ｃに検査
電圧を印加すると、このときには、ゲート検査用端子Ｃ
が抵抗３を介してツェナーダイオード５に接続されてい
るので、印加電圧がツェナー電圧ＶＺ１を超えてツェナ
ーダイオード６のツェナー電圧ＶＺ２に達するまでゲー
トに印加可能となり、パワーＭＯＳＦＥＴ１のゲートス
クリーニングを使用時の印加電圧よりも高い電圧を印加
して実施することができるものである。
ニングを実施するときには、ゲート検査用端子Ｃに検査
電圧を印加すると、このときには、ゲート検査用端子Ｃ
が抵抗３を介してツェナーダイオード５に接続されてい
るので、印加電圧がツェナー電圧ＶＺ１を超えてツェナ
ーダイオード６のツェナー電圧ＶＺ２に達するまでゲー
トに印加可能となり、パワーＭＯＳＦＥＴ１のゲートス
クリーニングを使用時の印加電圧よりも高い電圧を印加
して実施することができるものである。
【０００９】
【発明が解決しようとする課題】ところで、近年におい
ては、パワーＭＯＳＦＥＴを形成する半導体基板に同時
に、その保護回路、駆動回路や制御回路などをＩＣ化し
て一体に形成するインテリジェント化された電力用半導
体装置が作られるようになってきている。
ては、パワーＭＯＳＦＥＴを形成する半導体基板に同時
に、その保護回路、駆動回路や制御回路などをＩＣ化し
て一体に形成するインテリジェント化された電力用半導
体装置が作られるようになってきている。
【００１０】図７は、その電気的構成の一例を等価回路
で示したもので、電力用半導体素子としてのＮチャンネ
ルタイプのパワーＭＯＳＦＥＴ７を形成する際に、その
ゲートに一定電圧を印加する駆動回路８を一体に形成し
た構成の電力用半導体装置である。パワーＭＯＳＦＥＴ
７のドレインはドレイン端子Ｄに接続され、ソースはグ
ランド端子ＧＮＤに接続されている。
で示したもので、電力用半導体素子としてのＮチャンネ
ルタイプのパワーＭＯＳＦＥＴ７を形成する際に、その
ゲートに一定電圧を印加する駆動回路８を一体に形成し
た構成の電力用半導体装置である。パワーＭＯＳＦＥＴ
７のドレインはドレイン端子Ｄに接続され、ソースはグ
ランド端子ＧＮＤに接続されている。
【００１１】駆動回路８において、カレントミラー回路
９を構成するペアで形成されたｐｎｐ形のトランジスタ
１０，１１のエミッタは共に抵抗１２を介して直流電源
端子ＶＣに接続され、ベースは共に抵抗１３およびｐｎ
ｐ形のトランジスタ１４のエミッタ・コレクタ間を介し
てグランド端子ＧＮＤに接続されている。トランジスタ
１０のコレクタは定電流回路１５を介してグランド端子
ＧＮＤに接続されると共にトランジスタ１４のベースに
接続されている。トランジスタ１１のコレクタは、例え
ば２個のツェナーダイオード１６を直列に介してグラン
ド端子ＧＮＤに接続されている。
９を構成するペアで形成されたｐｎｐ形のトランジスタ
１０，１１のエミッタは共に抵抗１２を介して直流電源
端子ＶＣに接続され、ベースは共に抵抗１３およびｐｎ
ｐ形のトランジスタ１４のエミッタ・コレクタ間を介し
てグランド端子ＧＮＤに接続されている。トランジスタ
１０のコレクタは定電流回路１５を介してグランド端子
ＧＮＤに接続されると共にトランジスタ１４のベースに
接続されている。トランジスタ１１のコレクタは、例え
ば２個のツェナーダイオード１６を直列に介してグラン
ド端子ＧＮＤに接続されている。
【００１２】カレントミラー回路１７を構成するペアで
形成されたｐチャンネル形のＭＯＳＦＥＴ１８，１９の
ドレインは共にトランジスタ１１のコレクタに接続さ
れ、ゲートは共にＭＯＳＦＥＴ１８のソースに接続され
ている。ＭＯＳＦＥＴ１８のソースは定電流回路２０を
介してグランド端子ＧＮＤに接続されている。ＭＯＳＦ
ＥＴ１９のソースはパワーＭＯＳＦＥＴ７のゲートに接
続されると共に、抵抗２１およびトリガ用のｎチャンネ
ル形のＭＯＳＦＥＴ２２のドレイン・ソース間を介して
グランド端子ＧＮＤに接続されている。ＭＯＳＦＥＴ２
２のゲートはトリガ入力を与えるゲート端子Ｇとされて
いる。
形成されたｐチャンネル形のＭＯＳＦＥＴ１８，１９の
ドレインは共にトランジスタ１１のコレクタに接続さ
れ、ゲートは共にＭＯＳＦＥＴ１８のソースに接続され
ている。ＭＯＳＦＥＴ１８のソースは定電流回路２０を
介してグランド端子ＧＮＤに接続されている。ＭＯＳＦ
ＥＴ１９のソースはパワーＭＯＳＦＥＴ７のゲートに接
続されると共に、抵抗２１およびトリガ用のｎチャンネ
ル形のＭＯＳＦＥＴ２２のドレイン・ソース間を介して
グランド端子ＧＮＤに接続されている。ＭＯＳＦＥＴ２
２のゲートはトリガ入力を与えるゲート端子Ｇとされて
いる。
【００１３】上記構成によれば、駆動回路８において
は、直流電源端子ＶＣに給電されると、カレントミラー
回路９，１７とツェナーダイオード１６とにより、ゲー
ト端子Ｇにトリガ信号が与えられたときに、パワーＭＯ
ＳＦＥＴ７のゲートに複数のツェナーダイオード１６に
より設定される定電圧を印加するようになる。このと
き、電源電圧が変動しても、ツェナーダイオード１６に
より常に一定の電圧を印加するので、ゲート酸化膜の破
壊を防止することができる。
は、直流電源端子ＶＣに給電されると、カレントミラー
回路９，１７とツェナーダイオード１６とにより、ゲー
ト端子Ｇにトリガ信号が与えられたときに、パワーＭＯ
ＳＦＥＴ７のゲートに複数のツェナーダイオード１６に
より設定される定電圧を印加するようになる。このと
き、電源電圧が変動しても、ツェナーダイオード１６に
より常に一定の電圧を印加するので、ゲート酸化膜の破
壊を防止することができる。
【００１４】しかしながら、このような構成とした場合
でも、やはり、前述と同様にしてゲート耐圧を検査する
場合の電圧を印加できなくなる問題がある。つまり、こ
の構成においては、直流電源端子ＶＣに高い電圧を印加
してもツェナーダイオード１６により規定される一定の
電圧以上をパワーＭＯＳＦＥＴ７のゲートに印加するこ
とができないのである。
でも、やはり、前述と同様にしてゲート耐圧を検査する
場合の電圧を印加できなくなる問題がある。つまり、こ
の構成においては、直流電源端子ＶＣに高い電圧を印加
してもツェナーダイオード１６により規定される一定の
電圧以上をパワーＭＯＳＦＥＴ７のゲートに印加するこ
とができないのである。
【００１５】この場合、パワーＭＯＳＦＥＴ７のゲート
に直接ゲート耐圧検査用の端子を設けてゲート耐圧を検
査することが考えられるが、この方法では、例えばトリ
ガ用のＭＯＳＦＥＴ２２のドレイン・ソース間耐圧をゲ
ート耐圧検査電圧以上として構成しても、印加した電圧
がツェナーダイオード１６の耐圧よりも高くなると、Ｍ
ＯＳＦＥＴ１９のソース・ドレイン間を介して電流が漏
れるため、やはり、印加可能な電圧はツェナーダイオー
ド１６の耐圧で規定されてしまう。
に直接ゲート耐圧検査用の端子を設けてゲート耐圧を検
査することが考えられるが、この方法では、例えばトリ
ガ用のＭＯＳＦＥＴ２２のドレイン・ソース間耐圧をゲ
ート耐圧検査電圧以上として構成しても、印加した電圧
がツェナーダイオード１６の耐圧よりも高くなると、Ｍ
ＯＳＦＥＴ１９のソース・ドレイン間を介して電流が漏
れるため、やはり、印加可能な電圧はツェナーダイオー
ド１６の耐圧で規定されてしまう。
【００１６】また、上述の不具合を解決すべく、図６に
示したように抵抗３に相当する抵抗をトランジスタ１１
のコレクタとＭＯＳＦＥＴ１８，１９のドレインとの間
に介在させる構成が考えられる。しかし、この場合に
は、ゲート耐圧を検査することはできるようになるが、
抵抗を介在させるためにパワーＭＯＳＦＥＴ７のスイッ
チング速度を低下させる不具合がある。
示したように抵抗３に相当する抵抗をトランジスタ１１
のコレクタとＭＯＳＦＥＴ１８，１９のドレインとの間
に介在させる構成が考えられる。しかし、この場合に
は、ゲート耐圧を検査することはできるようになるが、
抵抗を介在させるためにパワーＭＯＳＦＥＴ７のスイッ
チング速度を低下させる不具合がある。
【００１７】つまり、抵抗を介在させると、パワーＭＯ
ＳＦＥＴ７のゲートがコンデンサとしての要素を有して
いるので、それらにより決まる充放電の時定数が大きく
なることにより、スイッチング速度が低下するという制
約を受けるもので、この不具合は、図６に示す構成にお
いても発生しているものである。したがって、このよう
に抵抗を介在させる構成は、スイッチング速度の性能を
低下させたくない場合には採用できないものであった。
ＳＦＥＴ７のゲートがコンデンサとしての要素を有して
いるので、それらにより決まる充放電の時定数が大きく
なることにより、スイッチング速度が低下するという制
約を受けるもので、この不具合は、図６に示す構成にお
いても発生しているものである。したがって、このよう
に抵抗を介在させる構成は、スイッチング速度の性能を
低下させたくない場合には採用できないものであった。
【００１８】本発明は、上記事情に鑑みてなされたもの
で、その目的は、電力用半導体素子に駆動回路、保護回
路等がＩＣ回路内に一体に組み込まれた構成において、
素子の特性を低下させることなく、そのゲート酸化膜に
対するスクリーニングの実施時に保護回路による一定電
圧以上の検査電圧を印加することができるようにした電
力用半導体装置に関する。
で、その目的は、電力用半導体素子に駆動回路、保護回
路等がＩＣ回路内に一体に組み込まれた構成において、
素子の特性を低下させることなく、そのゲート酸化膜に
対するスクリーニングの実施時に保護回路による一定電
圧以上の検査電圧を印加することができるようにした電
力用半導体装置に関する。
【００１９】
【課題を解決するための手段】本発明は、半導体基板に
形成されたゲート酸化膜を有する電力用半導体素子と、
前記半導体基板に一体に形成されゲートトリガ信号の入
力に応じて電源電圧を定電圧素子により定電圧化したゲ
ート駆動電圧に変換して前記電力用半導体素子のゲート
端子に印加するゲート電圧印加回路とを有する電力用半
導体装置を対象とするものであり、前記電力用半導体素
子のゲート耐圧検査時に、前記電力用半導体素子のゲー
ト端子に前記ゲート駆動電圧よりも高い検査電圧を印加
する検査モードを設定するための検査モード設定端子
と、前記ゲート電圧印加回路の定電圧素子に直列に接続
されたゲート検査電圧印加用定電圧素子と、このゲート
検査電圧印加用定電圧素子の両端子間に接続され、常に
はオン状態とされてそのゲート検査電圧印加用定電圧素
子を短絡状態とするように設けられ、前記検査モード設
定端子に設定信号が与えられるとオフ状態となってその
ゲート検査電圧印加用定電圧素子を有効化するスイッチ
ング素子とを設けて構成したところに特徴を有する。
形成されたゲート酸化膜を有する電力用半導体素子と、
前記半導体基板に一体に形成されゲートトリガ信号の入
力に応じて電源電圧を定電圧素子により定電圧化したゲ
ート駆動電圧に変換して前記電力用半導体素子のゲート
端子に印加するゲート電圧印加回路とを有する電力用半
導体装置を対象とするものであり、前記電力用半導体素
子のゲート耐圧検査時に、前記電力用半導体素子のゲー
ト端子に前記ゲート駆動電圧よりも高い検査電圧を印加
する検査モードを設定するための検査モード設定端子
と、前記ゲート電圧印加回路の定電圧素子に直列に接続
されたゲート検査電圧印加用定電圧素子と、このゲート
検査電圧印加用定電圧素子の両端子間に接続され、常に
はオン状態とされてそのゲート検査電圧印加用定電圧素
子を短絡状態とするように設けられ、前記検査モード設
定端子に設定信号が与えられるとオフ状態となってその
ゲート検査電圧印加用定電圧素子を有効化するスイッチ
ング素子とを設けて構成したところに特徴を有する。
【００２０】
【作用】本発明の電力用半導体装置によれば、通常時に
おいては、電力用半導体素子のゲート端子にゲート駆動
電圧を与えるときには、ゲートトリガ信号を与えること
によりゲート電圧印加回路を駆動させ、電源電圧を定電
圧素子により定電圧化して出力する。このとき、ゲート
電圧印加回路においては、スイッチング素子がオン状態
とされているので、ゲート検査電圧印加用定電圧素子は
短絡された状態となっており、定電圧素子により定電圧
化されたゲート駆動電圧が出力される。また、ゲート駆
動電圧は定電圧素子により定電圧化しているので、例え
ば過電圧が入力された場合でも電力用半導体素子のゲー
ト端子に過電圧が印加されることがなく、保護する作用
を有している。
おいては、電力用半導体素子のゲート端子にゲート駆動
電圧を与えるときには、ゲートトリガ信号を与えること
によりゲート電圧印加回路を駆動させ、電源電圧を定電
圧素子により定電圧化して出力する。このとき、ゲート
電圧印加回路においては、スイッチング素子がオン状態
とされているので、ゲート検査電圧印加用定電圧素子は
短絡された状態となっており、定電圧素子により定電圧
化されたゲート駆動電圧が出力される。また、ゲート駆
動電圧は定電圧素子により定電圧化しているので、例え
ば過電圧が入力された場合でも電力用半導体素子のゲー
ト端子に過電圧が印加されることがなく、保護する作用
を有している。
【００２１】一方、ゲート耐圧を検査するときには、検
査モード設定端子に設定信号を与えると、スイッチング
素子がオフするので短絡されていたゲート検査電圧印加
用定電圧素子が有効化され、ゲート電圧印加回路は、ゲ
ート駆動電圧に加えてゲート検査電圧印加用定電圧素子
の定電圧分だけ高い電圧を有する検査電圧が出力可能な
状態となる。これにより、ゲートトリガ信号が与えられ
ると、電力用半導体素子のゲート端子に検査電圧を印加
することができるようになる。
査モード設定端子に設定信号を与えると、スイッチング
素子がオフするので短絡されていたゲート検査電圧印加
用定電圧素子が有効化され、ゲート電圧印加回路は、ゲ
ート駆動電圧に加えてゲート検査電圧印加用定電圧素子
の定電圧分だけ高い電圧を有する検査電圧が出力可能な
状態となる。これにより、ゲートトリガ信号が与えられ
ると、電力用半導体素子のゲート端子に検査電圧を印加
することができるようになる。
【００２２】そして、これにより、電力用半導体素子の
ゲート酸化膜の製作ばらつき等に起因するゲート耐圧が
ゲート駆動電圧よりも高い定格電圧を有しているか否か
を検査することができ、また、信頼性の評価等において
使用状態におけるゲート駆動電圧よりも高い試験電圧を
印加して加速試験を行うことができるようになる。
ゲート酸化膜の製作ばらつき等に起因するゲート耐圧が
ゲート駆動電圧よりも高い定格電圧を有しているか否か
を検査することができ、また、信頼性の評価等において
使用状態におけるゲート駆動電圧よりも高い試験電圧を
印加して加速試験を行うことができるようになる。
【００２３】
【実施例】以下、本発明をｎチャンネルタイプのパワー
ＭＯＳＦＥＴとその保護回路、駆動回路を含んで１チッ
プに一体に形成されたパワーＭＯＳＩＣに適用した場合
の第１の実施例について図１および図２を参照しながら
説明する。
ＭＯＳＦＥＴとその保護回路、駆動回路を含んで１チッ
プに一体に形成されたパワーＭＯＳＩＣに適用した場合
の第１の実施例について図１および図２を参照しながら
説明する。
【００２４】図１は１チップに形成されたパワーＭＯＳ
ＩＣ３１の等価回路を示すもので、次のように構成され
る。すなわち、チップにはゲート酸化膜を有する電力用
半導体素子としてのｎチャンネル形のパワーＭＯＳＦＥ
Ｔ３２とその駆動回路３３とが一体に形成されている。
パワーＭＯＳＦＥＴ３２のドレインはドレイン端子Ｄに
接続され、ソースはグランド端子ＧＮＤに接続されてい
る。
ＩＣ３１の等価回路を示すもので、次のように構成され
る。すなわち、チップにはゲート酸化膜を有する電力用
半導体素子としてのｎチャンネル形のパワーＭＯＳＦＥ
Ｔ３２とその駆動回路３３とが一体に形成されている。
パワーＭＯＳＦＥＴ３２のドレインはドレイン端子Ｄに
接続され、ソースはグランド端子ＧＮＤに接続されてい
る。
【００２５】駆動回路３３において、カレントミラー回
路３４を構成するペアで形成されたｐｎｐ形のトランジ
スタ３５，３６のエミッタは共に抵抗３７を介して直流
電源端子ＶＣに接続され、ベースは共に抵抗３８および
ｐｎｐ形のトランジスタ３９のエミッタ・コレクタ間を
介してグランド端子ＧＮＤに接続されている。トランジ
スタ３５のコレクタは定電流回路４０を介してグランド
端子ＧＮＤに接続されると共にトランジスタ３９のベー
スに接続されている。トランジスタ３６のコレクタは複
数個のツェナーダイオード４１を直列に介してグランド
端子ＧＮＤに接続されている。なお、トランジスタ３５
および３６の特性は略同じとなるように形成されてい
る。
路３４を構成するペアで形成されたｐｎｐ形のトランジ
スタ３５，３６のエミッタは共に抵抗３７を介して直流
電源端子ＶＣに接続され、ベースは共に抵抗３８および
ｐｎｐ形のトランジスタ３９のエミッタ・コレクタ間を
介してグランド端子ＧＮＤに接続されている。トランジ
スタ３５のコレクタは定電流回路４０を介してグランド
端子ＧＮＤに接続されると共にトランジスタ３９のベー
スに接続されている。トランジスタ３６のコレクタは複
数個のツェナーダイオード４１を直列に介してグランド
端子ＧＮＤに接続されている。なお、トランジスタ３５
および３６の特性は略同じとなるように形成されてい
る。
【００２６】この場合、複数個のツェナーダイオード４
１のうち、所定個数のツェナーダイオード４１ａによ
り、使用時における保護電圧を設定するツェナー電圧Ｖ
Ｚ１が設定され、残りのツェナーダイオード４１ｂによ
り、ゲート耐圧検査用の電圧を設定するためのツェナー
電圧ＶＺ２を加算するように設けられている。そして、
それらゲート耐圧検査用の電圧を付加するためのツェナ
ーダイオード４１ｂの両端子間にはスイッチング素子と
してのｎｐｎ形のトランジスタ４２のコレクタ・エミッ
タ間が接続されている。そのトランジスタ４２のベース
は、抵抗４３ａを介して直流電源端子ＶＣに接続される
とと共に、抵抗４３ｂを介してゲート耐圧検査時に設定
する検査モード設定端子ＣＨＫに接続されており、以上
により、設定回路４４が構成されている。なお、トラン
ジスタ４２のコレクタ・エミッタ間耐圧はツェナーダイ
オード４１ｂのツェナー電圧ＶＺ２よりも大となるよう
に形成されている。
１のうち、所定個数のツェナーダイオード４１ａによ
り、使用時における保護電圧を設定するツェナー電圧Ｖ
Ｚ１が設定され、残りのツェナーダイオード４１ｂによ
り、ゲート耐圧検査用の電圧を設定するためのツェナー
電圧ＶＺ２を加算するように設けられている。そして、
それらゲート耐圧検査用の電圧を付加するためのツェナ
ーダイオード４１ｂの両端子間にはスイッチング素子と
してのｎｐｎ形のトランジスタ４２のコレクタ・エミッ
タ間が接続されている。そのトランジスタ４２のベース
は、抵抗４３ａを介して直流電源端子ＶＣに接続される
とと共に、抵抗４３ｂを介してゲート耐圧検査時に設定
する検査モード設定端子ＣＨＫに接続されており、以上
により、設定回路４４が構成されている。なお、トラン
ジスタ４２のコレクタ・エミッタ間耐圧はツェナーダイ
オード４１ｂのツェナー電圧ＶＺ２よりも大となるよう
に形成されている。
【００２７】カレントミラー回路４５を構成するペアで
形成されたｐチャンネル形のＭＯＳＦＥＴ４６，４７の
ドレインは共にトランジスタ３６のコレクタに接続さ
れ、ゲートは共にＭＯＳＦＥＴ４６のソースに接続され
ている。ＭＯＳＦＥＴ４６のソースは定電流回路４８を
介してグランド端子ＧＮＤに接続されている。ＭＯＳＦ
ＥＴ４７のソースはパワーＭＯＳＦＥＴ３２のゲートに
接続されると共に、抵抗４９およびトリガ入力用のｎチ
ャンネル形のＭＯＳＦＥＴ５０のドレイン・ソース間を
介してグランド端子ＧＮＤに接続されている。ＭＯＳＦ
ＥＴ５０のゲートはトリガ信号入力端子Ｇとされてい
る。なお、ＭＯＳＦＥＴ５０のドレイン・ソース間耐圧
は、前述のツェナーダイオード４１ａおよび４１ｂの各
ツェナー電圧ＶＺ１およびＶＺ２を足した電圧値（ＶＺ
１＋ＶＺ２）よりも大となるように形成されている。
形成されたｐチャンネル形のＭＯＳＦＥＴ４６，４７の
ドレインは共にトランジスタ３６のコレクタに接続さ
れ、ゲートは共にＭＯＳＦＥＴ４６のソースに接続され
ている。ＭＯＳＦＥＴ４６のソースは定電流回路４８を
介してグランド端子ＧＮＤに接続されている。ＭＯＳＦ
ＥＴ４７のソースはパワーＭＯＳＦＥＴ３２のゲートに
接続されると共に、抵抗４９およびトリガ入力用のｎチ
ャンネル形のＭＯＳＦＥＴ５０のドレイン・ソース間を
介してグランド端子ＧＮＤに接続されている。ＭＯＳＦ
ＥＴ５０のゲートはトリガ信号入力端子Ｇとされてい
る。なお、ＭＯＳＦＥＴ５０のドレイン・ソース間耐圧
は、前述のツェナーダイオード４１ａおよび４１ｂの各
ツェナー電圧ＶＺ１およびＶＺ２を足した電圧値（ＶＺ
１＋ＶＺ２）よりも大となるように形成されている。
【００２８】図２は、上記構成を有するチップの断面の
一部を模式的に示したもので、ｐ形のシリコン基板５１
上にｎ形のエピタキシャル層５２が積層され、このエピ
タキシャル層５２の表面を主表面として上記構成の素子
が形成されている。エピタキシャル層５２は、主表面側
からシリコン基板５１に達するように拡散形成された４
つのｐ形の分離領域５３ａ，５３ｂ，５３ｃ，５３ｄに
より５つのｎ形領域５４ないし５８に分離されている。
なお、実際には、これらのｎ形領域５４ないし５８の周
囲を取り囲むようにしてｐ形の分離領域５３ａないし５
３ｄが形成されており、前述の各素子を形成する領域と
される。
一部を模式的に示したもので、ｐ形のシリコン基板５１
上にｎ形のエピタキシャル層５２が積層され、このエピ
タキシャル層５２の表面を主表面として上記構成の素子
が形成されている。エピタキシャル層５２は、主表面側
からシリコン基板５１に達するように拡散形成された４
つのｐ形の分離領域５３ａ，５３ｂ，５３ｃ，５３ｄに
より５つのｎ形領域５４ないし５８に分離されている。
なお、実際には、これらのｎ形領域５４ないし５８の周
囲を取り囲むようにしてｐ形の分離領域５３ａないし５
３ｄが形成されており、前述の各素子を形成する領域と
される。
【００２９】ｎ形領域５４には、シリコン基板５１とエ
ピタキシャル層５２との界面部に形成された高濃度のｎ
形の埋込層５９とこれに連結された高濃度ｎ形拡散層６
０とが形成されており、ドレイン領域であるそのｎ形領
域５４に対してドレイン電極Ｄを引出可能としている。
ｎ形領域５４内にはチャンネルを形成するｐ形拡散領域
６１が複数設けられると共に（図中には２つのみ示して
いる）、そのｐ形拡散領域６１中にそれぞれ２つのｎ形
拡散領域６２が形成されている。隣接するｐ形拡散領域
６１間の主表面部側にはｎ形拡散領域６２上に差し掛か
るようにして所定膜厚のゲート酸化膜６３が形成され、
その上部には多結晶シリコンによるゲート電極６４が形
成されている。そして、以上によりパワーＭＯＳＦＥＴ
３２が構成されている。
ピタキシャル層５２との界面部に形成された高濃度のｎ
形の埋込層５９とこれに連結された高濃度ｎ形拡散層６
０とが形成されており、ドレイン領域であるそのｎ形領
域５４に対してドレイン電極Ｄを引出可能としている。
ｎ形領域５４内にはチャンネルを形成するｐ形拡散領域
６１が複数設けられると共に（図中には２つのみ示して
いる）、そのｐ形拡散領域６１中にそれぞれ２つのｎ形
拡散領域６２が形成されている。隣接するｐ形拡散領域
６１間の主表面部側にはｎ形拡散領域６２上に差し掛か
るようにして所定膜厚のゲート酸化膜６３が形成され、
その上部には多結晶シリコンによるゲート電極６４が形
成されている。そして、以上によりパワーＭＯＳＦＥＴ
３２が構成されている。
【００３０】ｎ形領域５５には，これをチャンネル領域
とするようにしてドレインおよびソース領域に対応する
２つのｐ形拡散領域６５，６６が形成されている。そし
て、ｐ形拡散領域６５および６６の両者に差し掛かるよ
うにしてゲート酸化膜６７および多結晶シリコンによる
ゲート電極６８が形成され、以上によりｐチャンネル形
のＭＯＳＦＥＴ４７が構成されている。
とするようにしてドレインおよびソース領域に対応する
２つのｐ形拡散領域６５，６６が形成されている。そし
て、ｐ形拡散領域６５および６６の両者に差し掛かるよ
うにしてゲート酸化膜６７および多結晶シリコンによる
ゲート電極６８が形成され、以上によりｐチャンネル形
のＭＯＳＦＥＴ４７が構成されている。
【００３１】ｎ形領域５６には、複数個のｐ形拡散領域
６９，７０，７１が形成され（図中には３個のみ示
す）、そのそれぞれに高濃度のｐ形拡散領域７２および
ｎ形拡散領域７３からなるｐｎ接合を有したダイオード
を作り込むことによりツェナーダイオード４１を構成し
ている。
６９，７０，７１が形成され（図中には３個のみ示
す）、そのそれぞれに高濃度のｐ形拡散領域７２および
ｎ形拡散領域７３からなるｐｎ接合を有したダイオード
を作り込むことによりツェナーダイオード４１を構成し
ている。
【００３２】ｎ形領域５７には、シリコン基板５１とエ
ピタキシャル層５２との界面部に形成された高濃度のｎ
形の埋込層７４とこれに連結された高濃度ｎ形拡散層７
５とが形成されており、コレクタ領域であるそのｎ形領
域５７に対してコレクタ電極を引出可能としている。ｎ
形領域５７内にはベース領域を形成するｐ形拡散領域７
６が形成され、そのｐ形拡散領域７６にはエミッタ領域
を形成する高濃度のｎ形拡散領域７７が順次形成されて
おり、ｎｐｎ形のトランジスタ４２が構成されている。
ピタキシャル層５２との界面部に形成された高濃度のｎ
形の埋込層７４とこれに連結された高濃度ｎ形拡散層７
５とが形成されており、コレクタ領域であるそのｎ形領
域５７に対してコレクタ電極を引出可能としている。ｎ
形領域５７内にはベース領域を形成するｐ形拡散領域７
６が形成され、そのｐ形拡散領域７６にはエミッタ領域
を形成する高濃度のｎ形拡散領域７７が順次形成されて
おり、ｎｐｎ形のトランジスタ４２が構成されている。
【００３３】ｎ形領域５８には、抵抗体としてのｐ形拡
散領域７８，７９が形成され、それぞれのｐ形拡散領域
７８，７９の両端部には電極７８ａ，７８ｂおよび７９
ａ，７９ｂが設けられている。そして、これらの抵抗体
７８，７９は、図１に示したうちの抵抗４３および４４
に相当するもので、電極７８ａは直流電源端子ＶＣに接
続され、電極７９ａは検査設定端子ＣＨＫに接続されて
いる。
散領域７８，７９が形成され、それぞれのｐ形拡散領域
７８，７９の両端部には電極７８ａ，７８ｂおよび７９
ａ，７９ｂが設けられている。そして、これらの抵抗体
７８，７９は、図１に示したうちの抵抗４３および４４
に相当するもので、電極７８ａは直流電源端子ＶＣに接
続され、電極７９ａは検査設定端子ＣＨＫに接続されて
いる。
【００３４】ドレイン端子Ｄ、ソース端子Ｓ（グランド
端子ＧＮＤ）、直流電源端子ＶＣおよびゲート端子Ｇの
それぞれは、図示しないボンディングパッドに接続さ
れ、組み立て時にボンディングワイヤにより接続されて
外部の各リード端子に接続されるようになっている。ま
た、図２に示していない他の素子部についても、周知の
拡散技術により同様にしてチップ内に一体に形成され、
各部は図１に示すように電気的に接続された状態に形成
されており、もってパワーＭＯＳＩＣ３１が形成されて
いる。
端子ＧＮＤ）、直流電源端子ＶＣおよびゲート端子Ｇの
それぞれは、図示しないボンディングパッドに接続さ
れ、組み立て時にボンディングワイヤにより接続されて
外部の各リード端子に接続されるようになっている。ま
た、図２に示していない他の素子部についても、周知の
拡散技術により同様にしてチップ内に一体に形成され、
各部は図１に示すように電気的に接続された状態に形成
されており、もってパワーＭＯＳＩＣ３１が形成されて
いる。
【００３５】次に本実施例の作用について説明する。ま
ず、通常の使用状態における動作について述べる。すな
わち、検査モード設定端子ＣＨＫはオープン状態として
おき、直流電源端子ＶＣに給電する。この状態では、ト
ランジスタ４２のベースに抵抗４３を介してベースバイ
アス電圧が与えられるので、トランジスタ４２がオン状
態となる。これにより、トランジスタ４２のエミッタ・
コレクタ間に接続されているツェナーダイオード４１ｂ
の両端子間は短絡状態となるため、トランジスタ３６の
コレクタ電圧はツェナーダイオード４１ａのツェナー電
圧に相当する電圧値として出力されるようになる。
ず、通常の使用状態における動作について述べる。すな
わち、検査モード設定端子ＣＨＫはオープン状態として
おき、直流電源端子ＶＣに給電する。この状態では、ト
ランジスタ４２のベースに抵抗４３を介してベースバイ
アス電圧が与えられるので、トランジスタ４２がオン状
態となる。これにより、トランジスタ４２のエミッタ・
コレクタ間に接続されているツェナーダイオード４１ｂ
の両端子間は短絡状態となるため、トランジスタ３６の
コレクタ電圧はツェナーダイオード４１ａのツェナー電
圧に相当する電圧値として出力されるようになる。
【００３６】これにより、トリガ入力端子Ｇにトリガ信
号が与えられると、ツェナーダイオード４１ａで設定さ
れる所定電圧がパワーＭＯＳＦＥＴ３２のゲートに印加
されるようになってオンする。そして、この状態におい
ては、パワーＭＯＳＦＥＴ３２のゲートになんらかの原
因でツェナーダイオード４１ａによるツェナー電圧以上
の電圧がかかる場合でも、ツェナーダイオード４１ａが
ブレークダウンすることにより吸収されるため、パワー
ＭＯＳＦＥＴ３２のゲート酸化膜６３が破壊に至るのを
防止することができる。
号が与えられると、ツェナーダイオード４１ａで設定さ
れる所定電圧がパワーＭＯＳＦＥＴ３２のゲートに印加
されるようになってオンする。そして、この状態におい
ては、パワーＭＯＳＦＥＴ３２のゲートになんらかの原
因でツェナーダイオード４１ａによるツェナー電圧以上
の電圧がかかる場合でも、ツェナーダイオード４１ａが
ブレークダウンすることにより吸収されるため、パワー
ＭＯＳＦＥＴ３２のゲート酸化膜６３が破壊に至るのを
防止することができる。
【００３７】一方、パワーＭＯＳＦＥＴ３２のゲート耐
圧検査を行う場合には、検査モード設定端子ＣＨＫをグ
ランドレベルに設定する。これにより、トランジスタ４
２はベースに与えられていたバイアス電圧が低くなって
オフするようになり、ツェナーダイオード４１ｂがツェ
ナーダイオード４１ａと直列に接続された状態となる。
したがって、トランジスタ３６のコレクタ電位は、ツェ
ナーダイオード４１ａ，４１ｂの両者のツェナー電圧を
加算した電圧ＶＺ（＝ＶＺ１＋ＶＺ２）まで印加可能な
状態となる。この状態で、直流電源端子ＶＣにゲートス
クリーニングを行うための電圧を印加すれば、上述の各
ツェナー電圧を加算した電圧ＶＺまでの範囲で所望のゲ
ート電圧を印加することができるようになる。
圧検査を行う場合には、検査モード設定端子ＣＨＫをグ
ランドレベルに設定する。これにより、トランジスタ４
２はベースに与えられていたバイアス電圧が低くなって
オフするようになり、ツェナーダイオード４１ｂがツェ
ナーダイオード４１ａと直列に接続された状態となる。
したがって、トランジスタ３６のコレクタ電位は、ツェ
ナーダイオード４１ａ，４１ｂの両者のツェナー電圧を
加算した電圧ＶＺ（＝ＶＺ１＋ＶＺ２）まで印加可能な
状態となる。この状態で、直流電源端子ＶＣにゲートス
クリーニングを行うための電圧を印加すれば、上述の各
ツェナー電圧を加算した電圧ＶＺまでの範囲で所望のゲ
ート電圧を印加することができるようになる。
【００３８】この場合、トリガ用のＭＯＳＦＥＴ５０の
ドレイン・ソース耐圧が上述のツェナーダイオード４１
ａ，４１ｂのツェナー電圧を加算した電圧ＶＺよりも高
い値に形成しているので、ゲート耐圧検査時の電圧を印
加したときに、パワーＭＯＳＦＥＴ３２のゲートには電
圧ＶＺまでの範囲で所望の電圧が印加することができる
ようになる。
ドレイン・ソース耐圧が上述のツェナーダイオード４１
ａ，４１ｂのツェナー電圧を加算した電圧ＶＺよりも高
い値に形成しているので、ゲート耐圧検査時の電圧を印
加したときに、パワーＭＯＳＦＥＴ３２のゲートには電
圧ＶＺまでの範囲で所望の電圧が印加することができる
ようになる。
【００３９】このような本実施例によれば、ツェナーダ
イオード４１ｂをツェナーダイオード４１ａに直列に接
続し、ツェナーダイオード４１ｂの両端子間に接続する
ように設けたトランジスタ４２のオンオフによりツェナ
ーダイオード４１ｂを有効化する構成としたので、ゲー
ト耐圧検査時に検査モード設定端子ＣＨＫをグランドレ
ベルに設定してトランジスタ４２をオフ状態とすれば、
ツェナーダイオード４１ｂが有効化されてパワーＭＯＳ
ＦＥＴ３２のゲートにゲート耐圧検査のための電圧を印
加可能とすることができ、しかも、この場合に、パワー
ＭＯＳＦＥＴ３２の特性であるスイッチング速度を低下
させることがないものである。
イオード４１ｂをツェナーダイオード４１ａに直列に接
続し、ツェナーダイオード４１ｂの両端子間に接続する
ように設けたトランジスタ４２のオンオフによりツェナ
ーダイオード４１ｂを有効化する構成としたので、ゲー
ト耐圧検査時に検査モード設定端子ＣＨＫをグランドレ
ベルに設定してトランジスタ４２をオフ状態とすれば、
ツェナーダイオード４１ｂが有効化されてパワーＭＯＳ
ＦＥＴ３２のゲートにゲート耐圧検査のための電圧を印
加可能とすることができ、しかも、この場合に、パワー
ＭＯＳＦＥＴ３２の特性であるスイッチング速度を低下
させることがないものである。
【００４０】図３は本発明の第２の実施例を示すもの
で、第１の実施例と異なるところは、トランジスタ４２
に代えてスイッチング素子としてのｐｎｐ形のトランジ
スタ８０を設けたところである。そして、トランジスタ
８０のベースは抵抗４３ａを介してグランド端子ＧＮＤ
に接続すると共に、抵抗４３ｂを介して検査設定端子Ｃ
ＨＫに接続した構成としている。
で、第１の実施例と異なるところは、トランジスタ４２
に代えてスイッチング素子としてのｐｎｐ形のトランジ
スタ８０を設けたところである。そして、トランジスタ
８０のベースは抵抗４３ａを介してグランド端子ＧＮＤ
に接続すると共に、抵抗４３ｂを介して検査設定端子Ｃ
ＨＫに接続した構成としている。
【００４１】検査設定端子ＣＨＫをオープン状態として
いるときには、トランジスタ８０のベースはグランド端
子ＧＮＤと同電位になってトランジスタ８０がオンする
ので、ツェナーダイオード４１ｂの両端子間が短絡状態
となる。つまり、パワーＭＯＳＦＥＴ３２のゲートに印
加可能な電圧はツェナーダイオード４１ａによって決ま
る所定の電圧レベルとなる。
いるときには、トランジスタ８０のベースはグランド端
子ＧＮＤと同電位になってトランジスタ８０がオンする
ので、ツェナーダイオード４１ｂの両端子間が短絡状態
となる。つまり、パワーＭＯＳＦＥＴ３２のゲートに印
加可能な電圧はツェナーダイオード４１ａによって決ま
る所定の電圧レベルとなる。
【００４２】一方、検査設定端子ＣＨＫに直流電源端子
ＶＣに与える電源電圧に近い電圧を与えると、トランジ
スタ８０がオフするようになり、ツェナーダイオード４
１ｂの端子間に電圧が印加されるようになって出力電圧
はツェナーダイオード４１ａおよび４１ｂを合わせたツ
ェナー電圧となり、パワーＭＯＳＦＥＴ３２のゲートに
高電圧を印加可能な状態となる。したがって、本実施例
によっても第１の実施例と同様の効果を得ることができ
るものである。
ＶＣに与える電源電圧に近い電圧を与えると、トランジ
スタ８０がオフするようになり、ツェナーダイオード４
１ｂの端子間に電圧が印加されるようになって出力電圧
はツェナーダイオード４１ａおよび４１ｂを合わせたツ
ェナー電圧となり、パワーＭＯＳＦＥＴ３２のゲートに
高電圧を印加可能な状態となる。したがって、本実施例
によっても第１の実施例と同様の効果を得ることができ
るものである。
【００４３】図４は本発明の第３の実施例を示すもの
で、第１の実施例と異なるところは、トランジスタ４２
に代えてスイッチング素子としてのｎチャンネル形のＭ
ＯＳＦＥＴ８１を設けたところであり、ＭＯＳＦＥＴ８
１をオンオフさせるための電圧を抵抗４３ａ、４３ｂを
介して与えるように構成したので、本実施例によっても
第１の実施例と同様の作用効果を得ることができる。
で、第１の実施例と異なるところは、トランジスタ４２
に代えてスイッチング素子としてのｎチャンネル形のＭ
ＯＳＦＥＴ８１を設けたところであり、ＭＯＳＦＥＴ８
１をオンオフさせるための電圧を抵抗４３ａ、４３ｂを
介して与えるように構成したので、本実施例によっても
第１の実施例と同様の作用効果を得ることができる。
【００４４】図５は本発明の第４の実施例を示すもの
で、第２の実施例と異なるところは、トランジスタ８０
に代えてｐチャンネル形のＭＯＳＦＥＴ８２を設けたと
ころであり、このような第４の実施例によっても第２の
実施例と同様の作用効果を得ることができるものであ
る。
で、第２の実施例と異なるところは、トランジスタ８０
に代えてｐチャンネル形のＭＯＳＦＥＴ８２を設けたと
ころであり、このような第４の実施例によっても第２の
実施例と同様の作用効果を得ることができるものであ
る。
【００４５】なお、上記各実施例においては、電力用半
導体素子としてｎチャンネル形のパワーＭＯＳＦＥＴ３
２を用いた場合について説明したが、これに限らず、例
えば、ｐチャンネル形のパワーＭＯＳＦＥＴに適用して
も良いし、あるいは、ＩＧＢＴ（絶縁ゲートゲート・バ
イポーラトランジスタ）のような電力用半導体素子にも
適用することができるものである。
導体素子としてｎチャンネル形のパワーＭＯＳＦＥＴ３
２を用いた場合について説明したが、これに限らず、例
えば、ｐチャンネル形のパワーＭＯＳＦＥＴに適用して
も良いし、あるいは、ＩＧＢＴ（絶縁ゲートゲート・バ
イポーラトランジスタ）のような電力用半導体素子にも
適用することができるものである。
【００４６】また、上記各実施例においては、ツェナー
ダイオード４１をシリコン基板５１の主表面に拡散によ
り形成した場合について説明したが、これに限らず、例
えば、表面に形成した絶縁膜上に多結晶シリコンを用い
て形成することもできるものである。
ダイオード４１をシリコン基板５１の主表面に拡散によ
り形成した場合について説明したが、これに限らず、例
えば、表面に形成した絶縁膜上に多結晶シリコンを用い
て形成することもできるものである。
【００４７】さらに、上記各実施例においては、検査モ
ード設定端子Ｃをボンディングパッドに接続して外部リ
ード端子に接続する構成としたが、これに限らず、例え
ば、検査モード設定端子Ｃはウエハ状態でチェックする
場合にのみ検査用のプローブ（針電極）等で接触させて
検査モードを設定して使用する構成とても良く、この場
合には、チップ上ではプローブが接触可能な面積のパッ
ドを形成すれば良いので、チップ上に占める面積を小さ
くすることができる。
ード設定端子Ｃをボンディングパッドに接続して外部リ
ード端子に接続する構成としたが、これに限らず、例え
ば、検査モード設定端子Ｃはウエハ状態でチェックする
場合にのみ検査用のプローブ（針電極）等で接触させて
検査モードを設定して使用する構成とても良く、この場
合には、チップ上ではプローブが接触可能な面積のパッ
ドを形成すれば良いので、チップ上に占める面積を小さ
くすることができる。
【００４８】
【発明の効果】本発明の電力用半導体装置によれば、ゲ
ート検査電圧印加用定電圧素子をゲート電圧印加回路の
定電圧素子に直列に接続すると共にその両端子間にスイ
ッチング素子を設け、このスイッチング素子のオンオフ
をモード設定端子への設定信号により切換えるように構
成したので、ゲート耐圧を検査するときには、検査モー
ド設定端子に設定信号を与えてスイッチング素子をオフ
させてゲート検査電圧印加用定電圧素子が有効化するこ
とができ、ゲート電圧印加回路は、ゲート駆動電圧に加
えてゲート検査電圧印加用定電圧素子の定電圧分だけ高
い電圧を有する検査電圧が出力可能な状態となり、電力
用半導体素子のゲート端子に検査電圧を印加することが
できるようになり、この場合でも、電力用半導体素子の
スイッチング速度を低下させることがないという優れた
効果を奏する。
ート検査電圧印加用定電圧素子をゲート電圧印加回路の
定電圧素子に直列に接続すると共にその両端子間にスイ
ッチング素子を設け、このスイッチング素子のオンオフ
をモード設定端子への設定信号により切換えるように構
成したので、ゲート耐圧を検査するときには、検査モー
ド設定端子に設定信号を与えてスイッチング素子をオフ
させてゲート検査電圧印加用定電圧素子が有効化するこ
とができ、ゲート電圧印加回路は、ゲート駆動電圧に加
えてゲート検査電圧印加用定電圧素子の定電圧分だけ高
い電圧を有する検査電圧が出力可能な状態となり、電力
用半導体素子のゲート端子に検査電圧を印加することが
できるようになり、この場合でも、電力用半導体素子の
スイッチング速度を低下させることがないという優れた
効果を奏する。
【図１】本発明の第１の実施例を示す電気的な等価回路
図
図
【図２】一部を模式的に示す縦断側面図
【図３】本発明の第２の実施例を示す図１相当図
【図４】本発明の第３の実施例を示す図１相当図
【図５】本発明の第４の実施例を示す図１相当図
【図６】従来例を示す図１相当図
【図７】異なる従来例を示す図１相当図
３１はパワーＭＯＳＩＣ（電力用半導体装置）、３２は
パワーＭＯＳＦＥＴ（電力用半導体素子）、３３は駆動
回路、４１ａはツェナーダイオード（定電圧素子）、４
１ｂはツェナーダイオード（検査電圧印加用定電圧素
子）、４２はｎｐｎ形のトランジスタ（スイッチング素
子）、４３ａ，４３ｂは抵抗、４４は設定回路、５０は
ｎチャンネル形のＭＯＳＦＥＴ、５１はシリコン基板、
６３はゲート酸化膜、６４はゲート電極、ＣＨＫは検査
設定端子である。
パワーＭＯＳＦＥＴ（電力用半導体素子）、３３は駆動
回路、４１ａはツェナーダイオード（定電圧素子）、４
１ｂはツェナーダイオード（検査電圧印加用定電圧素
子）、４２はｎｐｎ形のトランジスタ（スイッチング素
子）、４３ａ，４３ｂは抵抗、４４は設定回路、５０は
ｎチャンネル形のＭＯＳＦＥＴ、５１はシリコン基板、
６３はゲート酸化膜、６４はゲート電極、ＣＨＫは検査
設定端子である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 27/04 H01L 27/06
Claims (1)
- 【請求項１】 半導体基板に形成されたゲート酸化膜を
有する電力用半導体素子と、前記半導体基板に一体に形
成されゲートトリガ信号の入力に応じて電源電圧を定電
圧素子により定電圧化したゲート駆動電圧に変換して前
記電力用半導体素子のゲートに印加するゲート電圧印加
回路とを有する電力用半導体装置において、 前記電力用半導体素子のゲート耐圧検査時に、前記電力
用半導体素子のゲート端子に前記ゲート駆動電圧よりも
高い検査電圧を印加する検査モードを設定するための検
査モード設定端子と、 前記ゲート電圧印加回路の定電圧素子に直列に接続され
たゲート検査電圧印加用定電圧素子と、 このゲート検査電圧印加用定電圧素子の両端子間に接続
され、常にはオン状態とされてそのゲート検査電圧印加
用定電圧素子を短絡状態とするように設けられ、前記検
査モード設定端子に設定信号が与えられるとオフ状態と
なってそのゲート検査電圧印加用定電圧素子を有効化す
るスイッチング素子とを具備したことを特徴とする電力
用半導体装置。
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| JP15195393A JP3353388B2 (ja) | 1993-06-23 | 1993-06-23 | 電力用半導体装置 |
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