JP6889872B2 - 半導体素子の駆動回路、半導体素子の駆動方法、およびモータ制御装置 - Google Patents
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Description
開示の実施形態は、半導体素子の駆動回路、半導体素子の駆動方法、およびそれを用いたモータ制御装置に関する。
特許文献1には、主電流の通電状態に応じてスイッチング素子のスイッチング速度を制御する駆動回路の構成が開示されている。
しかしながら上記従来技術では、電流変化によりスイッチング速度制御を開始するため通電状態の切り替え時間を所定時間以上確保した場合には電力ロスが増大してしまう。
本発明はこのような問題点に鑑みてなされたものであり、切り替え時間を確保しつつ電力ロスの削減が可能な半導体素子の駆動回路、半導体素子の駆動方法、およびそれを用いたモータ制御装置を提供することを目的とする。
上記課題を解決するため、本発明の一の観点によれば、主電流を通電する一対の主端子と前記主電流の流通状態を制御する制御電圧を付加する制御端子とを備える半導体素子に対し、入力される制御信号の変化に対応して前記制御電圧の経時的増減変化を制御する半導体素子の駆動回路であって、前記制御信号の変化に応じて出力する駆動電圧を切り替える駆動電圧切替部と、前記制御電圧を低速で増減変化させる低速制御部と、前記低速制御部による前記制御電圧の変化速度を増速させる増速制御部と、前記増速制御部による増速制御の有無と増速変化の大きさを切り替える増速切替部と、を有する半導体素子の駆動回路が適用される。
また、本発明の別の観点によれば、直流電力を交流に電力変換してモータに給電するモータ制御装置であって、請求項1乃至10のいずれか1項に記載の半導体素子の駆動回路と、前記主電流の流通状態の制御により前記電力変換を行う前記半導体素子と、前記制御信号を出力する制御部と、を有するモータ制御装置が適用される。
また、本発明の別の観点によれば、主電流を通電する一対の主端子と前記主電流の流通状態を制御する制御電圧を付加する制御端子とを備える半導体素子に対し、入力される制御信号の変化に対応して前記制御電圧の経時的増減変化を制御する半導体素子の駆動方法であって、前記制御信号の変化に応じて出力する駆動電圧を切り替えることと、前記制御電圧を低速で増減変化させることと、前記制御電圧の変化速度を増速させることと、増速制御の有無と増速変化の大きさを切り替えることと、を実行する半導体素子の駆動方法が適用される。
本発明によれば、切り替え時間を確保しつつ電力ロスの削減が可能となる。
以下、一実施形態について図面を参照しつつ説明する。
<半導体素子の駆動回路の制御構成例>
まず、図1を参照しつつ、本実施形態の半導体素子の駆動回路の制御構成の一例について説明する。
まず、図1を参照しつつ、本実施形態の半導体素子の駆動回路の制御構成の一例について説明する。
図1は本実施形態の半導体素子の駆動回路の制御内容を模式的な制御ブロック図で示している。本実施形態の例では、駆動対象の半導体素子としてMOSFETを適用するものとし、主回路に設けたこのMOSFETのターンONとターンOFFのそれぞれのスイッチング制御においてそのゲート端子とソース端子間に付加するゲート電圧(制御電圧)の経時的増減変化を当該駆動回路が制御する。この図1において、駆動回路1は、駆動電圧切替部2と、低速制御部3と、増速制御部4と、増速切替部5とを有する。
駆動電圧切替部2は、特に図示しない外部の上位制御装置から入力される制御信号の変化に応じて、出力する駆動電圧を正極電位(図示する例の+Vcc電位)と負極電位(図示する例の0電位)のいずれかに切り替える機能を有している。制御信号は、HレベルとLレベルの2値で表される信号であり、駆動電圧切替部2は制御信号がHレベルである場合には駆動電圧を正極電位で出力し、制御信号がLレベルである場合には駆動電圧を負極電位で出力する。
低速制御部3は、主回路のMOSFET(以下、主回路MOSFET100という)のゲート端子Gm(制御端子)とソース端子Sm間に付加するゲート電圧(制御電圧)を低速で増減変化させるよう、上記ゲート電圧を印加させる機能を有している。例えば低速制御部3は、後述するように上記駆動電圧切替部2によって駆動電圧が切り替わった際にゲート端子Gmに流入または流出する電流を制限し、ゲート電圧を低速で増減変化させる。
増速制御部4は、上記低速制御部3による主回路MOSFET100のゲート電圧の増減変化の変化速度を増速させるよう制御する機能を有している。図示する例では、増速制御部4は、上記低速制御部3が主回路MOSFET100のゲート端子Gmに流入する電流に対してさらに多い電流を流入させ充電する、または流出する電流に対してさらに多い電流を流出され放電することで上述した増速制御を行う。この増速制御の内容については、後に詳述する。
増速切替部5は、上記増速制御部4による増速制御の有無(作動・非作動、機能・非機能)と増速変化の大きさを切り替える機能を有している。この図1において、増速切替部5は、タイミング調整部6と、通電検出部7と、通電切替部8とを有している。
タイミング調整部6は、上記駆動電圧切替部2による駆動電圧の切り替え後から所定時間経過した切替タイミングで上記増速制御部4による増速制御の有無を切り替える機能を有している。
通電検出部7は、主回路MOSFET100がそのドレイン端子Dmとソース端子Sm(一対の主端子)の間で通電する主電流の増減変化状態(経時的に一定状態ではなく増減変化している状態)を検出する機能を有している。
通電切替部8は、上記通電検出部7が主電流の増減変化状態を検出した際に上記増速制御部4による増速制御の増速変化を大きくさせるよう切り替える機能を有している。
なお、以上の増速切替部5における増速制御の切り替え機能についても、後に詳述する。
<駆動回路の具体的な回路構成例>
次に、上記図1で示した本実施形態の駆動回路1の具体的な実装例である回路図を図2に示す。この図2において、上記駆動電圧切替部2は、いわゆるプッシュプル回路21で構成されており、制御信号がHレベルである場合には駆動電圧を+Vcc電位で出力し、制御信号がLレベルである場合には駆動電圧を0電位で出力する。
次に、上記図1で示した本実施形態の駆動回路1の具体的な実装例である回路図を図2に示す。この図2において、上記駆動電圧切替部2は、いわゆるプッシュプル回路21で構成されており、制御信号がHレベルである場合には駆動電圧を+Vcc電位で出力し、制御信号がLレベルである場合には駆動電圧を0電位で出力する。
上記低速制御部3は、上記プッシュプル回路21の出力と主回路MOSFET100のゲート端子Gmとの間に接続された固定抵抗値のゲート抵抗31(制御抵抗)で構成されており、プッシュプル回路21が出力する電流を制限して主回路MOSFET100のゲート端子Gmに入力する。
上記タイミング調整部6は、例えば特に図示しないCR時定数タイマ回路などで構成されており、本実施形態の例ではターンONタイミング調整回路61とターンOFFタイミング調整回路62の2つの調整回路を有している。
ターンONタイミング調整回路61は、上記プッシュプル回路21が出力する駆動電圧が0電位から+Vcc電位に切り替わった際に、後述するターンON増速制御用MOSFET41のゲート閾値電圧を超える電圧を出力する。それから経時的に出力電圧を連続降下させ、駆動電圧の切り替わりから所定時間経過した切り替えタイミングで上記ゲート閾値電圧以下となるようCR時定数が設定されている。
ターンOFFタイミング調整回路62は、上記プッシュプル回路21が出力する駆動電圧が+Vcc電位から0電位に切り替わった際に、後述するターンOFF増速制御用MOSFET42のゲート閾値電圧より低い電圧を出力する。それから経時的に出力電圧を連続上昇させ、駆動電圧の切り替わりから所定時間経過した切り替えタイミングで上記ゲート閾値電圧以上となるようCR時定数が設定されている。
上記通電検出部7は、主回路MOSFET100が接続する主回路(図示する例ではソース端子Smに接続する回路部分)において主電流の通電量が増減変化した際に、その潜在インダクタンス成分や配線間の磁気的結合によって生じる変化量に応じた電圧を検出する回路で構成されている。なお、この通電検出部7の具体的な実装構成例については、後に詳述する。
上記通電切替部8は、例えば特に図示しないCR回路などで実装する通電切替回路81で構成されており、上記通電検出部7が上記変化量に応じた電圧を検出した際に所定の電圧を電流検出信号として出力する。
上記増速制御部4は、図示する例では半導体スイッチング素子のMOSFETで構成されており、本実施形態の例ではターンON増速制御用MOSFET41とターンOFF増速制御用MOSFET42の2つのMOSFETを有している。
ターンON増速制御用MOSFET41は、そのソース端子S1が+Vcc側に接続され、そのドレイン端子D1が主回路MOSFET100のゲート端子Gmに接続され、そのゲート端子G1には上記ターンONタイミング調整回路61の出力電圧と上記通電切替回路81の出力電圧を加算した電圧が付加される。
ターンOFF増速制御用MOSFET42は、そのソース端子S2が主回路MOSFET100のソース端子Smに接続され、そのドレイン端子D2が主回路MOSFET100のゲート端子Gmに接続され、そのゲート端子G2には上記ターンOFFタイミング調整回路62の出力電圧と上記通電切替回路81の出力電圧を加算した電圧が付加される。
なお以上において、各調整回路61,62の出力電圧と通電切替回路81の出力電圧を加算する加算器43,44は、例えば特に図示しないCR回路等で実装すればよい。また、セルフターンオンなど誤ったターンONの防止のため、プッシュプル回路21とターンOFF増速制御用MOSFET42と主回路(つまり主回路MOSFET100のソース端子Sm側)間の回路構成を、制御信号がLレベルである場合には駆動電圧を0未満の負電圧とする逆バイアスになるようにしてもよい(特に図示せず)。
<本実施形態の特徴>
上述したようにMOSFET(この場合は主回路MOSFET100)などの半導体素子は、主回路における大電流の通電と遮断を切り替えるスイッチング素子に用いられる。このような半導体素子は、ゲート端子Gmとソース端子Sm間に付加するゲート電圧(制御電圧)の高さとその付加時間に応じて他のソース端子Smとドレイン端子Dmの間における主電流(つまり主回路MOSFET100のドレイン電流)の流通状態(通電、遮断)と通電量、及び主端子間電圧(つまり主回路MOSFET100のドレイン電圧)が変化する。そして例えばインバータ等の電力変換装置への適用を想定した場合は、モータ端子に発生するサージの回避などを理由として、主端子間電圧の増減変化期間を所定時間以上に確保する規格が規定されている。
上述したようにMOSFET(この場合は主回路MOSFET100)などの半導体素子は、主回路における大電流の通電と遮断を切り替えるスイッチング素子に用いられる。このような半導体素子は、ゲート端子Gmとソース端子Sm間に付加するゲート電圧(制御電圧)の高さとその付加時間に応じて他のソース端子Smとドレイン端子Dmの間における主電流(つまり主回路MOSFET100のドレイン電流)の流通状態(通電、遮断)と通電量、及び主端子間電圧(つまり主回路MOSFET100のドレイン電圧)が変化する。そして例えばインバータ等の電力変換装置への適用を想定した場合は、モータ端子に発生するサージの回避などを理由として、主端子間電圧の増減変化期間を所定時間以上に確保する規格が規定されている。
しかしながら、通電と遮断を切り替えている間には、瞬時的な主端子間電圧と主電流の積であるスイッチングロスが生じてしまい、通電と遮断の切り替え時間を長く取るほどスイッチングロスを積算した消費電力の総量が増大してしまう。
これに対して本実施形態では、主回路MOSFET100のゲート電圧を制御する駆動回路1において、制御信号の変化に応じて出力する駆動電圧を切り替える駆動電圧切替部2と、ゲート電圧を低速で増減変化させる低速制御部3と、低速制御部3によるゲート電圧の変化速度を増速させる増速制御部4と、増速制御部4による増速制御の有無と増速変化の大きさを切り替える増速切替部5と、を有している。
これにより、制御信号の変化後における主電流と主端子間電圧の増減変化シーケンスを低速モードと増速モード(後述する第一増速区間、第二増速区間)の組合せで設定できる。つまり、主電流と主端子間電圧それぞれの時系列増減変化曲線における傾斜を多様な組合せで設計できる。このため、どのような時系列制御特性を有する半導体素子を駆動対象とした場合でも、その制御特性曲線と主端子間電圧の最低増減変化期間に応じてスイッチングロスの総量が少なくなるように主電流と主端子間電圧の増減変化シーケンスを設計できる。以下、このような本実施形態の機能の詳細について、順次説明する。
<主回路MOSFETの時系列制御特性とスイッチングロスについて>
まず、主回路MOSFET100の時系列制御特性とスイッチングロスについて詳細に説明するために、図3に示すような比較例の駆動回路91を適用した場合について説明する。この図3に示す比較例の駆動回路91においては、上記図2に示した本実施形態の駆動回路1と比較して各タイミング調整回路61,62と、各増速制御用MOSFET41,42と、各加算器43,44と、通電検出部7と、通電切替回路81を備えていない点で相違している。つまり、比較例の駆動回路91は、駆動電圧切替部2のプッシュプル回路21が制御信号に応じて切り替えて出力する+Vcc電位と0電位の各駆動電圧を、それぞれ低速制御部3であるゲート抵抗31の電流制限によりゲート電圧が低速で増減変化するよう主回路MOSFET100のゲート端子Gmに入力するだけの構成となる。このような比較例の駆動回路91で主回路MOSFET100をターンON制御した場合のシーケンスタイムチャートを図4に、ターンOFF制御した場合のシーケンスタイムチャートを図5にそれぞれ示す。
まず、主回路MOSFET100の時系列制御特性とスイッチングロスについて詳細に説明するために、図3に示すような比較例の駆動回路91を適用した場合について説明する。この図3に示す比較例の駆動回路91においては、上記図2に示した本実施形態の駆動回路1と比較して各タイミング調整回路61,62と、各増速制御用MOSFET41,42と、各加算器43,44と、通電検出部7と、通電切替回路81を備えていない点で相違している。つまり、比較例の駆動回路91は、駆動電圧切替部2のプッシュプル回路21が制御信号に応じて切り替えて出力する+Vcc電位と0電位の各駆動電圧を、それぞれ低速制御部3であるゲート抵抗31の電流制限によりゲート電圧が低速で増減変化するよう主回路MOSFET100のゲート端子Gmに入力するだけの構成となる。このような比較例の駆動回路91で主回路MOSFET100をターンON制御した場合のシーケンスタイムチャートを図4に、ターンOFF制御した場合のシーケンスタイムチャートを図5にそれぞれ示す。
まず図4のターンONシーケンスにおいては、当該シーケンス開始前の初期状態として主回路MOSFET100のドレイン電流(つまり主回路の主電流に相当)が0であり、また主回路MOSFET100のドレイン電圧(この場合のソース端子Smとドレイン端子Dmの間の端子間電圧に相当)がほぼ直流母線204(後述の図13参照)間の電圧(OFF電圧)となっている。そして、制御信号がLレベルからHレベルに切り替えられた際に(図中のt1のタイミング参照)、当該ターンONシーケンスが開始され、それまで0電位であった主回路MOSFET100のゲート電圧が増加する(図中の工程I参照)。
そして ゲート電圧が主回路MOSFET100のゲート閾値電圧を超えた際には(図中のt2のタイミング参照)、ゲート電圧の上昇に従い主回路MOSFET100のドレイン電流が0から負荷電流まで増加する(図中の工程II参照)。ここで、本比較例において、このようにドレイン電流が増加する工程IIに要した時間をドレイン電流の増減変化期間Tiとする。
そして上記工程IIの終了時点(図中のt3のタイミング参照)から後には、ドレイン電圧がOFF電圧からMOSFET100のON電圧まで減少する(図中の工程III参照)。また、この工程IIIの間においては、ゲート電圧はほぼ一定に維持し続ける。このようにドレイン電圧が減少する工程IIIに要した時間をドレイン電圧の増減変化期間Tvとする。
そして上記工程IIIの終了時点(図中のt4のタイミング参照)から後には、ゲート電圧が駆動電圧の+Vccまで増加する(図中の工程IV参照)。そしてこの工程IVが終了した際には(図中のt5タイミング参照)、当該主回路MOSFET100が主電流の遮断状態から通電状態へ移行するターンONシーケンスが終了する。
以上のように主回路MOSFET100の半導体素子では、ターンONシーケンスの全工程I〜IV中においてゲート電圧の上昇に従い、先にドレイン電流が0から負荷電流に増加した後にドレイン電圧がOFF電圧からON電圧へ減少するという時系列制御特性を有している。
このような主回路MOSFET100の時系列制御特性は、図5に示すターンOFFシーケンスにおいても逆の時系列順で現れる。すなわち、上記工程Iをゲート閾値電圧以下でのゲート電圧の増減変化工程、上記工程IIをドレイン電流の増減変化工程、上記工程IIIをドレイン電圧の増減変化工程、及び上記工程IVを最大値近傍のゲート電圧の増減変化工程とした場合、制御信号がHレベルからLレベルに切り替えられて当該ターンOFFシーケンスが開始されてから工程IV→工程III→工程II→工程Iの逆順を経る時系列制御特性となる。
つまり、主回路MOSFET100の半導体素子では、ターンOFFシーケンスの全工程IV〜I中においてゲート電圧の減少に従い、先にドレイン電圧がON電圧からOFF電圧に増加した後にドレイン電流が負荷電流から0へ減少するという時系列制御特性を有している。
以上のようなMOSFETの時系列制御特性に起因して、ドレイン電流とドレイン電圧のいずれかが増減変化して通電と遮断を切り替えている間においては、逐次、瞬時的に主端子間電圧(ドレイン電圧)と主電流(ドレイン電流)の積で算出されるスイッチングロスが生じてしまう。そして、ターンONシーケンスとターンOFFシーケンスのいずれにおいても、それぞれのシーケンス全体で見ればドレイン電流の増減変化期間Tiとドレイン電圧の増減変化期間Tvの各期間で積算した総量でスイッチングロス(各図中のハッチング部分参照)が発生する。
また一方で、主回路MOSFET100の半導体素子では、例えばゲート抵抗31の抵抗値を下げて、ターンONシーケンスにおけるゲート端子Gmに流入する電流を増やすほど、もしくはターンOFFシーケンスにおけるゲート端子Gmから流出する電流を増やすほど、各工程I〜IVにおけるゲート電圧の増減変化の変化率を大きくでき、つまりその増減変化曲線の傾きを大きくできる(ただし、工程IIIにおけるゲート電圧はほぼ一定)。これは、各工程I〜IVそれぞれの経時的な進行速度を増速させ、ドレイン電流、ドレイン電圧、及びゲート電圧の増減変化を増速させることに相当する。
このことから、ゲート抵抗31の固定抵抗値を低く設定してゲート端子Gmから流入または流出する電流を増やした場合には、各工程I〜IVのそれぞれに要する時間を短縮化することになり、すなわちスイッチング時間全体(つまりターンONシーケンス又はターンOFFシーケンスの全体所要時間)の短縮化によるスイッチングロス総量の削減が可能となる。
しかしながら、主回路MOSFET100の半導体素子の利用に当たっては、モータ端子に発生するサージ電圧回避などを理由として主端子間電圧の増減変化期間Tvを所定時間以上に確保する規格が制定されている。つまり、スイッチング時間の短縮化によるスイッチングロス総量の削減と、主回路の健全性との間にはトレードオフの関係がある。
以上のような主回路MOSFET100の制御特性に対して、本実施形態の駆動回路1ではスイッチング時間を確保しつつ電力ロスの削減が可能となるよう、ゲート電圧に対する増速制御を局所的に行える機能を有している。
<実施形態の駆動回路による増速制御について>
以下、本実施形態の駆動回路1が備える増速制御の機能について説明する。まず図6は、上記図2に示した本実施形態の駆動回路1のうちターンON制御に対応して機能する部分だけを抜き出した部分回路図を示し、図7はそのターンONシーケンスのタイムチャートを示している。
以下、本実施形態の駆動回路1が備える増速制御の機能について説明する。まず図6は、上記図2に示した本実施形態の駆動回路1のうちターンON制御に対応して機能する部分だけを抜き出した部分回路図を示し、図7はそのターンONシーケンスのタイムチャートを示している。
これら図6、図7において、上述したようにターンONタイミング調整回路61は、制御信号がHレベルに立ち上がった際に+Vcc電位に切り替わった駆動電圧に基づいて、ターンON増速制御用MOSFET41のゲート閾値電圧を超える電圧を出力する。それからターンONタイミング調整回路61は経時的にその出力電圧を連続降下させ、工程IIIの途中(ドレイン電圧の増減変化期間Tvの途中)の切り替えタイミングで上記ゲート閾値電圧以下となるよう変化させる。なお、ターンON増速制御用MOSFET41はPチャンネル型であるため、ターンONタイミング調整回路61の出力電圧は+Vcc電位を基準で示されている。
また、主回路における主電流の増加状態を通電検出部7が検出している間、つまりドレイン電流が増加している工程IIの間だけ、通電切替回路81が電流検出信号として電流変化量に応じた所定の電圧(上記理由で負電位で図示)を出力する。
ここで、各増速制御用MOSFET41,42の半導体スイッチング素子は、そのゲート電圧が当該素子特有のゲート閾値電圧よりも低い場合には、ソース端子S1,S2とドレイン端子D1,D2の間が遮断状態となる。また、ゲート電圧がゲート閾値電圧より高い場合には、その電圧超過分に応じてソース端子S1,S2とドレイン端子D1,D2の間の通電量が増大する。このように各増速制御用MOSFET41,42の半導体スイッチング素子は、スイッチング機能と通電量の調整機能を併せ持つ制御特性を有している。そして、このターンON制御の場合における増速制御とは、ターンON増速制御用MOSFET41が主回路MOSFET100のゲート端子Gmに対してゲート抵抗31から流入する電流よりも増加させるかを操作することになる。
このような制御特性のターンON増速制御用MOSFET41に対し上記のように増減変化するゲート電圧を付加することで、ターンONシーケンス中の各工程I〜IVではそれぞれ対応した増速制御が行われる。
すなわち、工程Iにおいては、ゲート閾値電圧を少しだけ超過したターンONタイミング調整回路61の出力電圧だけでターンON増速制御用MOSFET41に増速制御を行わせる。つまり、ゲート抵抗31のみから流入する電流よりも、主回路MOSFET100のゲート端子Gmに流入する電流を少しだけ多い電流となるようにする。これにより、当該工程Iでは、上記比較例と比較して少しだけ主回路MOSFET100のゲート電圧の増加率を大きくした増速制御が行われ、当該工程Iの所要時間が短縮化される。以下、このような比較的低速での増速制御を行う区間を第一増速区間という。
また工程IIにおいては、ゲート閾値電圧を超過したターンONタイミング調整回路61の出力電圧と所定の一定正電圧で出力される電流検出信号との和で、ターンON増速制御用MOSFET41に増速制御を行わせる。つまり、主回路MOSFET100のゲート端子Gmに流入する電流を当該工程Iよりも多い電流となるようにする。これにより、当該工程IIでは、上記比較例と比較して主回路MOSFET100のゲート電圧の増加率を十分大きくした増速制御が行われ、当該工程IIの所要時間であるドレイン電流の増加変化期間Ti′(<Ti)が短縮化される。以下、このような比較的高速での増速制御を行う区間を第二増速区間という。
また工程IIIにおいては、ターンONタイミング調整回路61の出力電圧がゲート閾値電圧を超過している前半期間(図中に示す工程III′参照)と、ゲート閾値電圧を下回る後半期間(図中に示す工程III′′参照)とに区画される。
そのうち工程III′においては、上記工程Iと同様に比較的低速での増速制御が行われる第一増速区間となり、上記比較例と比較して主回路MOSFET100のドレイン電圧の減少率を大きくした増速制御が行われる(ただしゲート電圧はほぼ一定)。
また工程III′′においては、ターンONタイミング調整回路61の出力電圧がゲート閾値電圧を下回り、また通電切替回路81からの電流検出信号の加算もないため、ターンON増速制御用MOSFET41による増速制御が無い状態となる。これにより、当該工程III′′では、上記比較例と同様にゲート抵抗31による電流のみが主回路MOSFET100のゲート端子Gmに付加され、第一増速区間である上記工程III′よりも長い所要時間で当該工程III′′が実行される。
ここで、工程III′の所要時間は上記比較例と比較して短縮化されるが、その他方で工程III′′の所要時間が伸長化されていることで、結果的に工程III′と工程III′′を併せたドレイン電圧の減少変化期間Tvで規定の最短時間を確保できるようになり、ドレイン電圧の減少変化期間Tv全体における平均的な減少変化率dV/dtの増大を抑制できる。そしてこのようにドレイン電圧の減少変化期間Tvが規定の最短時間以上に確保できるよう工程III′から工程III′′への切り替えタイミングを設定するには、ターンONタイミング調整回路61のCR時定数とゲート抵抗31の抵抗値の組合せを適宜調整すればよい。
そして工程IVにおいては、上記工程III′′と同様にターンON増速制御用MOSFET41による増速制御が無い状態となり、上記比較例における工程IVと同等の所要時間と増加率で主回路MOSFET100のゲート電圧が増加する。
以上のような本実施形態の駆動回路1によるターンONシーケンスにおいては、上記比較例と比較してスイッチングロスの総量を減少させることができる。具体的には、工程IIにおけるドレイン電流の増加変化期間Ti′が短縮化(<Ti)された分だけその間のスイッチングロスの総量が減少する。また、工程III′と工程III′′におけるドレイン電圧の増減変化曲線が減少方向で凹状に屈曲している分だけその間のスイッチングロスの総量が減少する。したがって、これらを併せた全体のスイッチングロスの総量(図7中のハッチング面積)が、上記比較例の場合(図7中の点線領域参照)と比較して十分に削減できる。
このような本実施形態の増速制御によるドレイン電圧増減変化期間Tvの維持とシーケンス全体におけるスイッチングロス総量の削減効果は、ターンOFFシーケンスにおいても同様に得ることができる。図8は、上記図2に示した本実施形態の駆動回路1のうちターンOFF制御に対応して機能する部分だけを抜き出した部分回路図を示し、図9はそのターンOFFシーケンスのタイムチャートを示している。なお、このターンOFF制御の場合における増速制御とは、ターンOFF増速制御用MOSFET42が主回路MOSFET100のゲート端子Gmに対してどれだけ放電するかを操作することになる。
図9に示すタイムチャートにおいては、制御信号がHレベルからLレベルに切り替えられて当該ターンOFFシーケンスが開始されてから、工程IV→工程III′′→工程III′→工程II→工程Iの逆順を経て実行される。そして工程IVと工程III′′では増速制御が行われず、工程III′では比較的低速での増速制御が行われる第1増速区間となり、工程IIでは比較的高速での増速制御が行われる第2増速区間となり、工程Iでは比較的低速での増速制御が行われる第1増速区間となる。これにより、工程III′′と工程III′を併せたドレイン電圧の増加変化期間Tvで規定の最短時間を確保できるとともに、工程III′′、工程III′、及び工程IIを併せた全体のスイッチングロスの総力を上記比較例と比較して十分に削減できる。
<制御フロー>
本実施形態の駆動回路1による制御フローを図10に示す。この図10に示すフローチャートは、上記図1に示した駆動回路1による主回路MOSFET100の駆動方法を、当該駆動回路1における各部の機能で逐次処理したとみなした場合の処理手順を示したものである。
本実施形態の駆動回路1による制御フローを図10に示す。この図10に示すフローチャートは、上記図1に示した駆動回路1による主回路MOSFET100の駆動方法を、当該駆動回路1における各部の機能で逐次処理したとみなした場合の処理手順を示したものである。
まずステップST10で、駆動電圧切替部2が、制御信号の変化に応じて駆動電圧を切り替えて出力する。
次にステップST20へ移り、低速制御部3が、主回路MOSFET100のゲート電圧を低速で増減変化させるようゲート端子Gmにゲート電圧を印加する。
次にステップST30へ移り、増速切替部5が、増速制御部4による増速制御の有無と増速変化の大きさを切り替え、上記増速制御部4が、上記低速制御部3によるゲート電圧の変化速度を制御する。そして、上記ステップST10へ戻り、同様の手順を繰り返す。
<実施形態の効果>
以上説明したように、本実施形態の半導体素子の駆動回路1は、制御信号の変化に応じて出力する駆動電圧を切り替える駆動電圧切替部2と、主回路MOSFET100のゲート電圧を低速で増減変化させるようそのゲート端子Gmにゲート電圧を印加させる低速制御部3と、低速制御部3によるゲート電圧の変化速度を増速させる増速制御部4と、増速制御部4による増速制御の有無と増速変化の大きさを切り替える増速切替部5と、を有している。
以上説明したように、本実施形態の半導体素子の駆動回路1は、制御信号の変化に応じて出力する駆動電圧を切り替える駆動電圧切替部2と、主回路MOSFET100のゲート電圧を低速で増減変化させるようそのゲート端子Gmにゲート電圧を印加させる低速制御部3と、低速制御部3によるゲート電圧の変化速度を増速させる増速制御部4と、増速制御部4による増速制御の有無と増速変化の大きさを切り替える増速切替部5と、を有している。
これにより、制御信号の変化後における主回路MOSFET100のドレイン電流(主電流)とドレイン電圧(主端子間電圧)の増減変化シーケンスを低速モードと増速モード(第一増速区間、第二増速区間)の組合せで設定できる。つまり、ドレイン電流とドレイン電圧それぞれの時系列増減変化曲線における傾斜を多様な組合せで設計できる。このため、どのような時系列制御特性を有する主回路の半導体素子を駆動対象とした場合でも、その制御特性曲線とドレイン電圧の最低増減変化期間Tvに応じてスイッチングロスの総量が少なくなるようにドレイン電流とドレイン電圧の増減変化シーケンスを設計できる。この結果、切り替え時間を確保しつつ電力ロスの削減が可能となる。なお、駆動回路1が駆動対象とする主回路の半導体素子は、上記MOSFETに限られず絶縁ゲートバイポーラトランジスタ(IGBT)と逆並列ダイオードの組み合わせを駆動対象としてもよい。
また、本実施形態では特に、増速切替部5は、駆動電圧切替部2による駆動電圧の切り替え後から所定時間経過した切替タイミングで増速制御部4による増速制御の有無を切り替えるタイミング調整部6を有している。これにより、主回路MOSFET100におけるターンON及びターンOFFのいずれの切り替えシーケンスにおいても、駆動電圧の切り替えタイミングを基準とした所定時間経過後の意図したタイミングでドレイン電流とドレイン電圧の増減変化曲線の傾斜を変化させることができるよう増減変化シーケンスを任意に設計できる。
また、本実施形態では特に、切替タイミングは、主回路MOSFET100におけるドレイン電圧の増減変化期間Tv中に設定される。これにより、主回路MOSFET100におけるターンON及びターンOFFのいずれの切替シーケンスにおいても、ドレイン電圧の増減変化期間Tv中における増減変化曲線の傾斜を変化させることができ、切り替え時間を確保しつつスイッチングロスの総量が少なくなるよう、ドレイン電圧の増減変化シーケンスを任意に設計できる。
また、本実施形態では特に、増速切替部5は、主回路MOSFET100をターンONする場合には、切替タイミングで増速制御部4の増速制御を有りから無しに切り替える。これにより、ターンONの切替シーケンスにおいて、ドレイン電圧の減少変化期間Tv中における減少変化曲線の傾斜を急傾斜(低い増速モード:第二増速区間)から緩傾斜(低速モード)に変化させることができ、切り替え時間を確保しつつスイッチングロスの総量が少なくなるよう、ドレイン電圧の増減変化シーケンスを設計できる。
また、本実施形態では特に、増速切替部5は、主回路MOSFET100をターンOFFする場合には、切替タイミングで増速制御部4の増速制御を無しから有りに切り替える。これにより、ターンOFFの切替シーケンスにおいて、ドレイン電圧の増加変化期間Tv中における増加変化曲線の傾斜を緩傾斜(低速モード)から急傾斜(低い増速モード:第二増速区間)に変化させることができ、切り替え時間を確保しつつスイッチングロスの総量が少なくなるよう、ドレイン電圧の増減変化シーケンスを設計できる。
また、本実施形態では特に、増速切替部5は、ドレイン電流の増減変化状態(一定状態ではなく増減変化している状態)を検出する通電検出部7と、通電検出部7がドレイン電流の増減変化状態を検出した際に増速制御部4による増速制御の増速変化を大きくさせる(第二増速区間)よう切り替える通電切替部8と、を有する。これにより、ドレイン電流の増減変化期間Ti′中においてさらに増速変化の大きい増速モード(第二加速区間)でゲート電圧を増減変化させることができ、スイッチングロスの総量が少なくなるようドレイン電流の増減変化シーケンスを設計できる。
また、本実施形態では特に、低速制御部3は、増速制御部4による増速制御時よりも増速変化が小さくなるよう主回路MOSFET100のゲート端子Gmへの電流を制限するゲート抵抗31で実装される。これにより、低速制御部3を安価かつ機能的に実装できる。
また、本実施形態では特に、増速制御部4は、主回路MOSFET100のゲート端子Gmへ追加する電流の付加と非付加の切り替えとその電流量を制御する半導体スイッチング素子(実施形態の例のMOSFET)で実装される。これにより、増速制御部4を機能的に実装できる。なお、増速制御部4に用いられる半導体スイッチング素子は、上記MOSFETに限られずバイポーラトランジスタで実装してもよい。
<通電検出部の実装構成例>
上記実施形態で説明したように、通電検出部7は、主回路MOSFET100が接続する主回路において主電流の通電量が増減変化した際に、その潜在インダクタンス成分によって当該主回路に生じる変化量に応じた電圧を検出する回路で構成してもよい。しかしながら、主回路MOSFET100のモジュールパッケージ内の回路配線では、主電流の増減変化状態を検出するのに必要な潜在インダクタンスが得られない場合がある。この場合には、主回路MOSFET100のモジュールパッケージの外部において主回路に相当する主電流通電配線に対して通電検出部7を配置することが考えられる。以下においては、そのように主回路MOSFET100のモジュールパッケージの外部に配置する場合の通電検出部7の実装構成例について説明する。
上記実施形態で説明したように、通電検出部7は、主回路MOSFET100が接続する主回路において主電流の通電量が増減変化した際に、その潜在インダクタンス成分によって当該主回路に生じる変化量に応じた電圧を検出する回路で構成してもよい。しかしながら、主回路MOSFET100のモジュールパッケージ内の回路配線では、主電流の増減変化状態を検出するのに必要な潜在インダクタンスが得られない場合がある。この場合には、主回路MOSFET100のモジュールパッケージの外部において主回路に相当する主電流通電配線に対して通電検出部7を配置することが考えられる。以下においては、そのように主回路MOSFET100のモジュールパッケージの外部に配置する場合の通電検出部7の実装構成例について説明する。
(通電検出部をサーチコイルで実装する場合)
図11は、通電検出部7をいわゆるサーチコイルで実装する場合の構成例を示しており、図11(a)はサーチコイルを備えた回路基板の平面図、図11(b)はその回路基板及び装着した主回路MOSFETモジュールパッケージの側面図を示している。この図11において、主回路MOSFETモジュールパッケージ101は、その内部で主回路に接続するパッケージ端子102(図示する例では3本)が回路基板103を直交して貫通するよう固定され、主電流は回路基板103を貫通して図示しない配線へ流れるよう構成されている。そしてそのパッケージ端子102に対し、その主電流の通電方向(つまり円柱形状にあるパッケージ端子102の軸方向)を軸とした軸周りに包囲する配置で回路基板103の表面に配線されたパターン配線104がサーチコイルとして機能する。なお、このサーチコイルのパターン配線104は、図示するように主回路MOSFETモジュールパッケージ101と逆側の回路基板103の表面に配線する以外にも、主回路MOSFETモジュールパッケージ101と同じ側の回路基板103の表面に配線してもよい(図示省略)。このように通電検出部7をサーチコイルで実装することで、主回路MOSFETモジュールパッケージ101の内部配線レイアウトによらず安定した主電流の増減変化状態の検出機能を安価に実装できる。
図11は、通電検出部7をいわゆるサーチコイルで実装する場合の構成例を示しており、図11(a)はサーチコイルを備えた回路基板の平面図、図11(b)はその回路基板及び装着した主回路MOSFETモジュールパッケージの側面図を示している。この図11において、主回路MOSFETモジュールパッケージ101は、その内部で主回路に接続するパッケージ端子102(図示する例では3本)が回路基板103を直交して貫通するよう固定され、主電流は回路基板103を貫通して図示しない配線へ流れるよう構成されている。そしてそのパッケージ端子102に対し、その主電流の通電方向(つまり円柱形状にあるパッケージ端子102の軸方向)を軸とした軸周りに包囲する配置で回路基板103の表面に配線されたパターン配線104がサーチコイルとして機能する。なお、このサーチコイルのパターン配線104は、図示するように主回路MOSFETモジュールパッケージ101と逆側の回路基板103の表面に配線する以外にも、主回路MOSFETモジュールパッケージ101と同じ側の回路基板103の表面に配線してもよい(図示省略)。このように通電検出部7をサーチコイルで実装することで、主回路MOSFETモジュールパッケージ101の内部配線レイアウトによらず安定した主電流の増減変化状態の検出機能を安価に実装できる。
(通電検出部をトランスで実装する場合)
図12は、通電検出部7をトランスで実装する場合の構成例を示しており、図12(a)はトランスを備えた回路基板の平面図(図12(b)中の矢視XIIa−XIIaの断面図)、図12(b)はその回路基板の側断面図(図12(a)中の矢視XIIb−XIIbの断面図)を示している。この図12において、回路基板103には主電流が通電する主回路パターン配線105が配線されており、その通電方向を軸とした軸周りに包囲する配置で環状の磁性体コア106が回路基板103を貫通するよう設けられている。そして、その磁性体コア106の通磁方向(つまり環状にある磁性体コア106の周方向)を軸とした軸周りに包囲する配置で回路基板103の表面に検出用パターン配線107が配線されている。これら主回路パターン配線105と、磁性体コア106と、検出用パターン配線107の組合せがトランスとして機能する。なお、検出用パターン配線107は、図示するように主回路パターン配線105と同じ側の回路基板103の表面に配線する以外にも、主回路パターン配線105と逆側の回路基板103の表面に配線してもよい(図示省略)。このように通電検出部7をトランスで実装することでも、主回路MOSFETモジュールパッケージ101の内部配線レイアウトによらず安定した主電流の増減変化状態の検出機能を安価に実装できる。
図12は、通電検出部7をトランスで実装する場合の構成例を示しており、図12(a)はトランスを備えた回路基板の平面図(図12(b)中の矢視XIIa−XIIaの断面図)、図12(b)はその回路基板の側断面図(図12(a)中の矢視XIIb−XIIbの断面図)を示している。この図12において、回路基板103には主電流が通電する主回路パターン配線105が配線されており、その通電方向を軸とした軸周りに包囲する配置で環状の磁性体コア106が回路基板103を貫通するよう設けられている。そして、その磁性体コア106の通磁方向(つまり環状にある磁性体コア106の周方向)を軸とした軸周りに包囲する配置で回路基板103の表面に検出用パターン配線107が配線されている。これら主回路パターン配線105と、磁性体コア106と、検出用パターン配線107の組合せがトランスとして機能する。なお、検出用パターン配線107は、図示するように主回路パターン配線105と同じ側の回路基板103の表面に配線する以外にも、主回路パターン配線105と逆側の回路基板103の表面に配線してもよい(図示省略)。このように通電検出部7をトランスで実装することでも、主回路MOSFETモジュールパッケージ101の内部配線レイアウトによらず安定した主電流の増減変化状態の検出機能を安価に実装できる。
<駆動回路の適用例>
上記実施形態の駆動回路1の適用例としては、例えば直流電力を所定周波数の交流電力にPWM電力変換し、これを駆動電力としてモータ(回転型、直動型)に給電するモータ制御装置などがある。以下、このモータ制御装置の構成例について説明する。
上記実施形態の駆動回路1の適用例としては、例えば直流電力を所定周波数の交流電力にPWM電力変換し、これを駆動電力としてモータ(回転型、直動型)に給電するモータ制御装置などがある。以下、このモータ制御装置の構成例について説明する。
図13を用いて、本実施形態に係るモータ制御装置全体の回路構成について説明する。図13に示すように、モータ制御装置200は、3相交流電源201に接続するコンバータ202と、モータ203に接続するとともに直流母線204を介してコンバータ202にも接続するインバータ205を備える。
コンバータ202は、整流部211と、平滑コンデンサ212とを備えている。整流部211は、6つのダイオード213からなるダイオードブリッジであり、3相交流電源201からの交流電力を全波整流して直流母線204に出力する。平滑コンデンサ212は、直流母線204間を渡すように接続され、上記整流部211が全波整流した直流電力を平滑する。以上の構成によって、コンバータ202は、3相交流電源201から供給される交流電力を整流、平滑して直流電力に変換し、正極側のP線及び負極側のN線の2本1組からなる直流母線204に直流電力を出力する。
インバータ205は、ブリッジ回路221と、上記実施形態の駆動回路1と、制御電源223と、制御回路224と、I/O225とを備えている。
ブリッジ回路221は、この例の上記主回路MOSFET100の半導体素子で構成する6つのアームスイッチング素子100をブリッジ接続したデバイスである。詳しくは、この例の主回路MOSFET100を2つ直列に接続して1組とし、上記直流母線204に対して3組並列に接続している。そのうち、以下では、直流母線204の正極側(P線側)に接続する主回路MOSFET100を上アームスイッチング素子100Uといい、負極側(N線側)に接続する主回路MOSFET100を下アームスイッチング素子100Dという。3組それぞれにおける上アームスイッチング素子100Uと下アームスイッチング素子100Dの間の中間点が、各相に対応してモータ203に接続されている。各アームスイッチング素子100は、それぞれのゲート電圧(制御電圧)を駆動回路1により制御されることでその導通状態(ON状態)と遮断状態(OFF状態)を切り替える(つまりターンON、ターンOFF)。
駆動回路1は、後述の制御回路24から入力される制御信号に基づき、ブリッジ回路221の各アームスイッチング素子100に対しそれぞれのゲート電圧(制御電圧)を制御することでそのON状態とOFF状態を切り替える(つまり、ターンON、ターンOFF)。なお、駆動回路1は、ブリッジ回路221における6つのアームスイッチング素子100(主回路MOSFET100)にそれぞれ個別に対応して設けられ、各ゲート端子Gmとソース端子Smにそれぞれ接続されるものであるが、この図13中では図示の煩雑を避けるために1つの駆動回路1のみ示している。
制御回路224(制御部)は、電力制御用のソフトウェアを実行するCPU等で構成されており、図示しない上位制御装置からI/O225や図示しない信号入力回路等を介して入力されるモータ制御指令に基づいて、モータ203に所望の電力を供給するよう各駆動回路1に制御信号を出力する。この制御信号は上記モータ制御指令に対応するPWM制御により出力されるものであり、ブリッジ回路221の各アームスイッチング素子100に対してそれぞれ直流母線204間の直流電力を各組の中間接続位置から3相交流モータ203の各相に対応して出力させるよう駆動回路1を制御する。
制御電源223は、例えば3相交流電源201の2相に接続してインバータ205内の各部に電力を供給する。
以上の構成のモータ制御装置200では、上記実施形態の駆動回路1を適用していることで、モータ端子でのサージを回避しつつ、スイッチングロスを削減したモータへの駆動電力の給電が可能となる。
なお、以上の説明において、「垂直」「平行」「平面」等の記載がある場合には、当該記載は厳密な意味ではない。すなわち、それら「垂直」「平行」「平面」とは、設計上、製造上の公差、誤差が許容され、「実質的に垂直」「実質的に平行」「実質的に平面」という意味である。
また、以上の説明において、外観上の寸法や大きさが「同一」「等しい」「異なる」等の記載がある場合は、当該記載は厳密な意味ではない。すなわち、それら「同一」「等しい」「異なる」とは、設計上、製造上の公差、誤差が許容され、「実質的に同一」「実質的に等しい」「実質的に異なる」という意味である。
また、以上既に述べた以外にも、上記実施形態や各変形例による手法を適宜組み合わせて利用しても良い。
その他、一々例示はしないが、上記実施形態や各変形例は、その趣旨を逸脱しない範囲内において、種々の変更が加えられて実施されるものである。
1 駆動回路
2 駆動電圧切替部
3 低速制御部
4 増速制御部
5 増速切替部
6 タイミング調整部
7 通電検出部
8 通電切替部
21 プッシュプル回路(駆動電圧切替部)
31 ゲート抵抗(低速制御部、制御抵抗)
41 ターンON増速制御用MOSFET(増速制御部、半導体スイッチング素子)
42 ターンOFF増速制御用MOSFET(増速制御部、半導体スイッチング素子)
61 ターンONタイミング調整回路(タイミング調整部)
62 ターンOFFタイミング調整回路(タイミング調整部)
81 通電切替回路(通電切替部)
100 主回路MOSFET(半導体素子)
103 回路基板
104 パターン配線
105 主回路パターン配線
106 磁性体コア
107 検出用パターン配線
224 制御回路(制御部)
Gm 主回路MOSFETのゲート端子(制御端子)
Dm 主回路MOSFETのドレイン端子(主端子)
Sm 主回路MOSFETのソース端子(主端子)
2 駆動電圧切替部
3 低速制御部
4 増速制御部
5 増速切替部
6 タイミング調整部
7 通電検出部
8 通電切替部
21 プッシュプル回路(駆動電圧切替部)
31 ゲート抵抗(低速制御部、制御抵抗)
41 ターンON増速制御用MOSFET(増速制御部、半導体スイッチング素子)
42 ターンOFF増速制御用MOSFET(増速制御部、半導体スイッチング素子)
61 ターンONタイミング調整回路(タイミング調整部)
62 ターンOFFタイミング調整回路(タイミング調整部)
81 通電切替回路(通電切替部)
100 主回路MOSFET(半導体素子)
103 回路基板
104 パターン配線
105 主回路パターン配線
106 磁性体コア
107 検出用パターン配線
224 制御回路(制御部)
Gm 主回路MOSFETのゲート端子(制御端子)
Dm 主回路MOSFETのドレイン端子(主端子)
Sm 主回路MOSFETのソース端子(主端子)
Claims (12)
- 主電流を通電する一対の主端子と前記主電流の流通状態を制御する制御電圧を付加する制御端子とを備える半導体素子に対し、入力される制御信号の変化に対応して前記制御電圧の経時的増減変化を制御する半導体素子の駆動回路であって、
前記制御信号の変化に応じて出力する駆動電圧を切り替える駆動電圧切替部と、
前記制御電圧を低速で増減変化させる低速制御部と、
前記低速制御部による前記制御電圧の変化速度を増速させる増速制御部と、
前記増速制御部による増速制御の有無と増速変化の大きさを切り替える増速切替部と、
を有することを特徴とする半導体素子の駆動回路。 - 前記増速切替部は、
前記駆動電圧切替部による前記駆動電圧の切り替え後から所定時間経過した切替タイミングで前記増速制御部による増速制御の有無を切り替えるタイミング調整部を有していることを特徴とする請求項1記載の半導体素子の駆動回路。 - 前記切替タイミングは、
前記半導体素子における前記一対の主端子の間の主端子間電圧の増減変化期間中に設定されることを特徴とする請求項2記載の半導体素子の駆動回路。 - 前記増速切替部は、
前記半導体素子をターンONする場合には、前記切替タイミングで前記増速制御部の増速制御を有りから無しに切り替えることを特徴とする請求項3記載の半導体素子の駆動回路。 - 前記増速切替部は、
前記半導体素子をターンOFFする場合には、前記切替タイミングで前記増速制御部の増速制御を無しから有りに切り替えることを特徴とする請求項3記載の半導体素子の駆動回路。 - 前記増速切替部は、
前記主電流の増減変化状態を検出する通電検出部と、
前記通電検出部が増減変化状態を検出した際に前記増速制御部による増速制御の増速変化を大きくさせるよう切り替える通電切替部と、
を有することを特徴とする請求項1乃至5のいずれか1項に記載の半導体素子の駆動回路。 - 前記通電検出部は、
前記主端子に対してその通電方向を軸とした軸周りに包囲する配置の回路基板上のパターン配線であることを特徴とする請求項6記載の半導体素子の駆動回路。 - 前記通電検出部は、
回路基板上の前記主電流のパターン配線に対してその通電方向を軸とした軸周りに包囲する配置の磁性体コアと、
前記磁性体コアに対してその通磁方向を軸とした軸周りに包囲する回路基板上のパターン配線とを有していることを特徴とする請求項6記載の半導体素子の駆動回路。 - 前記低速制御部は、
前記増速制御部による増速制御時よりも増速変化が小さくなるよう前記制御端子の電流を制限する制御抵抗であることを特徴とする請求項1乃至8のいずれか1項に記載の半導体素子の駆動回路。 - 前記増速制御部は、
前記制御端子へ追加する電流の付加と非付加の切り替えとその電流量を制御する半導体スイッチング素子であることを特徴とする請求項1乃至9のいずれか1項に記載の半導体素子の駆動回路。 - 直流電力を交流に電力変換してモータに給電するモータ制御装置であって、
請求項1乃至10のいずれか1項に記載の半導体素子の駆動回路と、
前記主電流の流通状態の制御により前記電力変換を行う前記半導体素子と、
前記制御信号を出力する制御部と、
を有することを特徴とするモータ制御装置。 - 主電流を通電する一対の主端子と前記主電流の流通状態を制御する制御電圧を付加する制御端子とを備える半導体素子に対し、入力される制御信号の変化に対応して前記制御電圧の経時的増減変化を制御する半導体素子の駆動方法であって、
前記制御信号の変化に応じて出力する駆動電圧を切り替えることと、
前記制御電圧を低速で増減変化させることと、
前記制御電圧の変化速度を増速させることと、
増速制御の有無と増速変化の大きさを切り替えることと、
を実行することを特徴とする半導体素子の駆動方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2018/003608 WO2019150555A1 (ja) | 2018-02-02 | 2018-02-02 | 半導体素子の駆動回路、半導体素子の駆動方法、およびモータ制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2019150555A1 JPWO2019150555A1 (ja) | 2020-12-03 |
JP6889872B2 true JP6889872B2 (ja) | 2021-06-18 |
Family
ID=67479727
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019568522A Active JP6889872B2 (ja) | 2018-02-02 | 2018-02-02 | 半導体素子の駆動回路、半導体素子の駆動方法、およびモータ制御装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US11342832B2 (ja) |
EP (1) | EP3748826A4 (ja) |
JP (1) | JP6889872B2 (ja) |
CN (1) | CN111615783B (ja) |
WO (1) | WO2019150555A1 (ja) |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4766477B2 (ja) * | 2004-04-06 | 2011-09-07 | 三菱電機株式会社 | 電流検出装置およびそれを備えた電力変換装置 |
JP4713347B2 (ja) | 2006-01-13 | 2011-06-29 | 株式会社日立製作所 | 半導体素子の駆動回路 |
JP4816139B2 (ja) * | 2006-02-27 | 2011-11-16 | 株式会社日立製作所 | パワー半導体スイッチング素子の駆動回路 |
JP5881477B2 (ja) | 2012-03-06 | 2016-03-09 | 三菱電機株式会社 | スイッチング素子駆動回路 |
JP6362996B2 (ja) * | 2014-10-24 | 2018-07-25 | 株式会社日立製作所 | 半導体駆動装置ならびにそれを用いた電力変換装置 |
JP6375945B2 (ja) * | 2014-12-26 | 2018-08-22 | 日産自動車株式会社 | スイッチング装置 |
JP6451429B2 (ja) * | 2015-03-16 | 2019-01-16 | 株式会社デンソー | スイッチング素子の駆動装置 |
JP6836342B2 (ja) * | 2016-06-22 | 2021-02-24 | ルネサスエレクトロニクス株式会社 | 駆動装置および電力供給システム |
-
2018
- 2018-02-02 EP EP18903189.1A patent/EP3748826A4/en active Pending
- 2018-02-02 JP JP2019568522A patent/JP6889872B2/ja active Active
- 2018-02-02 CN CN201880086589.8A patent/CN111615783B/zh active Active
- 2018-02-02 WO PCT/JP2018/003608 patent/WO2019150555A1/ja unknown
-
2020
- 2020-07-23 US US16/936,816 patent/US11342832B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US11342832B2 (en) | 2022-05-24 |
EP3748826A4 (en) | 2021-09-08 |
US20200350813A1 (en) | 2020-11-05 |
JPWO2019150555A1 (ja) | 2020-12-03 |
EP3748826A1 (en) | 2020-12-09 |
WO2019150555A1 (ja) | 2019-08-08 |
CN111615783B (zh) | 2023-10-10 |
CN111615783A (zh) | 2020-09-01 |
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