WO2015111154A1 - スイッチング回路、インバータ回路、及びモータ制御装置 - Google Patents

スイッチング回路、インバータ回路、及びモータ制御装置 Download PDF

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平次 金田
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    • H02P27/08—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage using dc to ac converters or inverters with pulse width modulation

Definitions

  • the disclosed embodiment relates to a switching circuit, an inverter circuit, and a motor control device.
  • Patent Document 1 discloses a configuration in which a gate resistor RG is provided to prevent a surge voltage from being generated in a switching element.
  • parasitic capacitance potentially exists between the drain electrode and the gate electrode and between the source electrode and the gate electrode. For this reason, when the potential of either the drain electrode or the source electrode suddenly increases (dv / dt large) due to the influence of the peripheral circuit, the parasitic capacitance on both sides is charged by the mirror effect, and the potential of the gate electrode becomes As a result, the potential of the gate electrode exceeds the operating threshold value, and a self-turn-on phenomenon occurs in which the semiconductor switching element is forced to be connected (vertical short circuit).
  • the resistance value of the gate resistance is set to be large so as to slow down the switching speed (dv / dt) of the semiconductor switching element.
  • the rate of increase in potential applied to the electrodes of other semiconductor switching elements connected in series to the semiconductor switching element is reduced (dv Self-turn-on due to the mirror effect can be suppressed by reducing / dt.
  • this case is not preferable because the switching speed of the semiconductor switching element is slowed and sacrificed.
  • the present invention has been made in view of such problems, and provides a switching circuit, an inverter circuit, and a motor control device that can prevent self-turn-on due to the mirror effect of a semiconductor switching element without reducing the switching speed.
  • the purpose is to provide.
  • a gate drive circuit configured to control conduction or cutoff of a semiconductor switching element, wherein the gate control unit outputs a gate control signal for controlling conduction or cutoff of the semiconductor switching element;
  • a gate resistor disposed between the gate control unit and the gate electrode of the semiconductor switching element;
  • a short circuit unit disposed in parallel to the gate resistor and configured to short-circuit the gate resistor;
  • a gate drive circuit configured to control conduction or cutoff of a semiconductor switching element, the means configured to suppress a self-turn-on phenomenon due to a mirror effect.
  • a gate drive circuit having is applied.
  • an inverter circuit configured to supply electric power to a motor, wherein a plurality of sets of the semiconductor switching elements connected in series are connected in parallel between DC buses.
  • a gate drive circuit according to any one of claims 1 to 7, which is configured to control conduction or cutoff of the plurality of semiconductor switching elements in the bridge circuit, respectively. The featured inverter circuit is applied.
  • a motor control device configured to drive a motor, wherein the inverter circuit according to claim 8 and an AC voltage from an AC power source are rectified to a DC voltage.
  • a motor control device having a rectifier that feeds power to the DC bus and a smoothing capacitor that smoothes a DC voltage between the DC buses rectified by the rectifier is applied.
  • FIG. 1 It is a figure showing roughly the circuit composition of the whole motor control device concerning one embodiment. It is a figure which expands and shows the connection structure of 1 set of an upper arm switching element and a lower arm switching element in a bridge circuit. It is a figure which shows the circuit structure of the gate drive circuit which provided the mirror clamp circuit part. It is a time chart of a switching state and a gate-source voltage in a set of arm switching elements in a bridge circuit to which a gate drive circuit is connected.
  • the motor control device 100 includes a converter 2 connected to the three-phase AC power source 1 and an inverter 5 connected to the motor 3 and also connected to the converter 2 via the DC bus 4.
  • the converter 2 includes a rectifying unit 11 and a smoothing capacitor 12.
  • the rectifying unit 11 is a diode bridge composed of six diodes 13, and full-wave rectifies the AC power from the three-phase AC power supply 1 and outputs it to the DC bus 4.
  • the smoothing capacitor 12 is connected so as to pass between the DC buses 4, and smoothes the DC power that has been full-wave rectified by the rectifying unit 11.
  • the converter 2 rectifies and smoothes the AC power supplied from the three-phase AC power source 1 to convert it into DC power, and consists of a set of two, a positive-side P line and a negative-side N line. DC power is output to the DC bus 4.
  • the inverter 5 includes a bridge circuit 21, a gate drive circuit 22, a control power source 23, a control circuit 24, and an I / O 25.
  • the inverter 5 corresponds to an inverter circuit described in each claim.
  • the bridge circuit 21 is a device in which six arm switching elements 31 made of a semiconductor such as an IGBT and a MOSFET are bridge-connected. Specifically, two arm switching elements 31 configured by connecting a semiconductor switching element 32 and a diode 33 which is a flywheel diode (FWD) in parallel are connected in series to form one set, and three sets of the DC bus 4 are connected to the DC bus 4. They are connected in parallel.
  • the arm switching element 31 connected to the positive side (P line side) of the DC bus 4 is referred to as an upper arm switching element 31U, and the arm switching element 31 connected to the negative side (N line side) is lower arm switching. This is called element 31D.
  • Each arm switching element 31 switches its conduction state (ON state) and cutoff state (OFF state) by controlling the gate-source voltage Vgs1 by the gate drive circuit 22.
  • the gate drive circuit 22 controls the gate-source voltage Vgs1 for each arm switching element 31 of the bridge circuit 21 based on a switching control signal input from the control circuit 24 described later, thereby turning on and off the gate-source circuit 22. Switch.
  • a specific circuit configuration for controlling the gate-source voltage Vgs1 will be described in detail later with reference to FIG.
  • the control circuit 24 is configured by a CPU or the like that executes software for power control, and based on a motor control command input from a host control device (not shown) via the I / O 25 or a signal input circuit (not shown).
  • a switching control signal is output to the gate drive circuit 22 so as to supply desired power to the motor 3.
  • This switching control signal is output by PWM control corresponding to the motor control command, and the DC power between the DC buses 4 is supplied to each arm switching element 31 of the bridge circuit 21 from the intermediate connection position of each set.
  • the gate drive circuit 22 is controlled so as to output corresponding to each phase of the three-phase AC motor 3.
  • the control power supply 23 is connected to, for example, two phases of the three-phase AC power supply 1 and supplies power to each part in the inverter 5.
  • FIG. 2 shows an enlarged connection configuration of a pair of upper arm switching element 31U and lower arm switching element 31D in the bridge circuit 21.
  • each arm switching element 31 is directed to the semiconductor switching element 32 having three electrodes of the drain electrode 41, the source electrode 42, and the gate electrode 43, and from the source electrode 42 side to the drain electrode 41 side.
  • the flywheel diode 33 is connected in parallel to the semiconductor switching element 32 with the direction as the forward direction.
  • the source electrode 42 of the upper arm switching element 31U and the drain electrode 41 of the lower arm switching element 31D are connected, and the upper and lower arm switching elements 31U and 31D are connected in series.
  • Each arm switching element 31 switches between on and off (on and off) between the drain electrode 41 and the source electrode 42 according to the potential relationship between the gate electrode 43 and the source electrode 42, that is, the gate-source voltage Vgs1.
  • the gate-source voltage Vgs1 the gate-source voltage
  • the conductive state (ON state) is established when the potential of the gate electrode 43 is higher than the potential of the source electrode 42 by a predetermined value (so-called gate threshold voltage).
  • gate threshold voltage a predetermined value
  • it becomes a cut-off state (off state).
  • the gate drive circuit 22 that performs the switching control of the arm switching element 31 as described above, the potential level between the control line 51 connected to the gate electrode 43 and the electrode line 52 connected to the source electrode 42 is switched. Controls switching between on and off states. At this time, it is necessary to provide a gate resistance Rg on the control line 51 in order to adjust the potential of the gate electrode 43 to prevent the generation of a surge voltage and stabilize the operation of the arm switching element 31.
  • parasitic capacitances potentially exist between the drain electrode 41 and the gate electrode 43 and between the source electrode 42 and the gate electrode 43, respectively.
  • the drain electrode 41 of the lower arm switching element 31D suddenly increases (large dv / dt) due to the ON switching (turn on) of the upper arm switching element 31U
  • the drain electrode The current flows in the parasitic capacitance (Crss in the figure) between the gate electrode 43 and the gate electrode 43 and is charged, and the parasitic capacitance between the source electrode 42 and the gate electrode 43 (Ciss in the figure) is also affected by the influence. Current flows and charges.
  • the larger the dv / dt added to either the source electrode 42 or the drain electrode 41 the larger the transient current (dI / dt) flows through the parasitic capacitance, and the easier it is to turn on.
  • the resistance value of the gate resistance Rg provided on the control line 51 is set large to delay the potential rise of the gate electrode 43, and the drain electrode 41 and the source electrode 42 in the arm switching element 31.
  • a configuration in which the connection speed between the two is slow (switching speed is slow) is conceivable.
  • the rate of increase in potential applied to the electrode of the other arm switching element 31 connected in series to one arm switching element 31 is slowed down (dv / dt is reduced).
  • Self-turn-on due to the mirror effect can be suppressed.
  • this is not preferable because the switching speed of the one arm switching element 31 is slowed and sacrificed.
  • the present embodiment is configured to allow a short circuit between both terminals of the gate resistor Rg in the direction from the terminal on the gate electrode 43 side to the terminal on the opposite side only while the arm switching element 31 is in the OFF state.
  • FIG. 3 shows a circuit configuration diagram of the gate drive circuit 22 of the present embodiment provided with the mirror clamp circuit section. In FIG. 3, only the portion of the gate drive circuit 22 connected to one lower arm switching element 31D is shown.
  • the gate drive circuit 22 includes a control line 51 connected to the gate electrode 43 of the arm switching element 31, an electrode line 52 connected to the source electrode 42, a gate resistance Rg (gate resistance) provided on the control line 51, A bias resistor Rb provided between the control line 51 and the electrode line 52, a drive IC 53, an upper potential power source VA, a lower potential power source VB, and both the control line 51 and the electrode line 52 are connected. And a mirror clamp circuit portion 54.
  • the drive IC 53 has one changeover switch 61 and two connection switches 62 and 63 inside. Based on the switching control signal from the control circuit 24, the selector switch 61 switches between the other two terminals 61b and 61c to which the terminal 61a to which power is always supplied (not shown) is connected.
  • the two connection switches 62 and 63 are connected in series, and switch between a conduction state and a cutoff state based on signals input from the two terminals 61b and 61c of the changeover switch 61, respectively. Thereby, only one of the two connection switches 62 and 63 is switched to the conductive state and the other is switched to the cut-off state.
  • the negative electrode of the upper potential power source VA and the positive electrode of the lower potential power source VB are connected.
  • the two power supplies VA and VB connected in series and the two connection switches 62 and 63 in the drive IC 53 are connected in parallel to form a loop circuit.
  • the input side of the control line 51 (that is, the opposite side of the gate electrode 43; the left side in the figure) is connected between the two connection switches 62 and 63 in the drive IC 53, and the input side of the electrode line 52 (that is, the source electrode). 42 is connected between the negative electrode of the upper potential power source VA and the positive electrode of the lower potential power source VB.
  • the potential of the control line 51 is set to the potential of the electrode line 52 (the negative electrode of the DC bus 4).
  • the potential of the upper potential power supply VA can be made higher than the potential of the side N line).
  • the potential of the control line 51 is set to the potential of the electrode line 52 (the negative electrode of the DC bus 4).
  • the potential of the lower potential power supply VB can be made lower than the potential of the side N line).
  • the potential relationship between the input sides of the control line 51 and the electrode line 52 is switched by the potential difference of
  • the level of the gate-source voltage Vgs1 of the arm switching element 31
  • the level of the gate-source voltage Vgs1 of the arm switching element 31
  • the gate resistance Rg is a resistance provided on the control line 51 between the drive IC 53 and the gate electrode 43 of the arm switching element 31 to stabilize the operation of the arm switching element 31 as described above.
  • the resistance value is such that the potential of the gate electrode 43 is adjusted.
  • the “arrangement” means not a physical arrangement between the component parts on the actual board but an arrangement as a connection relationship on the circuit (the same applies hereinafter).
  • the bias resistor Rb is a resistor provided to adjust the gate-source voltage Vgs1 as appropriate.
  • the mirror clamp circuit unit 54 mainly includes a connection line 71 for connecting both terminals of the gate resistance Rg, and a first diode D1 and an auxiliary switching element Q1 provided on the connection line 71, respectively.
  • the first diode D1 is provided on the connection line 71 in a direction in which a direction from the terminal on the gate electrode 43 side to the terminal on the opposite side in the gate resistance Rg is a forward direction.
  • the auxiliary switching element Q1 is a switching element having an auxiliary drain electrode 81, an auxiliary source electrode 82, and an auxiliary gate electrode 83, and connects the auxiliary drain electrode 81 to the gate electrode 43 side on the connection line 71, thereby providing an auxiliary source electrode.
  • the auxiliary switching element Q1 controls on / off switching between the auxiliary drain electrode 81 and the auxiliary source electrode 82 according to a potential level relationship between the auxiliary gate electrode 83 and the auxiliary source electrode 82, that is, an arm switching element. 31 (same N channel type in the illustrated example).
  • the mirror clamp circuit unit 54 corresponds to a short circuit unit described in each claim and means configured to suppress the self-turn-on phenomenon due to the mirror effect.
  • the auxiliary switching element Q1 corresponds to the auxiliary element recited in each claim.
  • the gate electrode 43 is connected to the control line 51 and the source electrode 42 is connected to the electrode line 52 in the arm switching element 31, whereas the auxiliary switching element Q1 is auxiliary.
  • the source electrode 82 is connected to the control line 51, and the auxiliary gate electrode 83 is connected to the electrode line 52. That is, the auxiliary gate electrode 83 of the auxiliary switching element Q 1 is connected to the source electrode 42 of the arm switching element 31, and the auxiliary source electrode 82 of the auxiliary switching element Q 1 is connected to the gate electrode 43 of the arm switching element 31.
  • the arm switching element 31 and the auxiliary switching element Q1 operate so that their on and off states are opposite to each other.
  • the auxiliary switching element Q1 conducts the connection line 71 only while the arm switching element 31 is cut off.
  • the connection line 71 allows only a current flow from the terminal on the gate electrode 43 side of the gate resistance Rg to the terminal on the opposite side.
  • the connection line 71 is cut off and a current flows only through the gate resistance Rg.
  • both terminals of the gate resistance Rg are short-circuited only in the current direction from the gate electrode 43 side to the opposite side.
  • the mirror clamp circuit unit 54 includes a capacitor C1 connected between the auxiliary gate electrode 83 and the auxiliary source electrode 82, and the auxiliary gate electrode 83 in a direction in which the direction from the auxiliary gate electrode 83 toward the electrode line 52 is a forward direction.
  • the second diode D2 connected between the electrode lines 52, the first resistor R1 provided on the line where the auxiliary gate electrode 83 is connected to the electrode line 52, and the auxiliary gate electrode 83 and the auxiliary source electrode 82 are connected.
  • a third resistor R3 provided on the auxiliary drain electrode 81 side of the auxiliary switching element Q1 (on the gate electrode 43 side of the arm switching element 31) on the connection line 71.
  • the capacitor C1 delays the rise in the potential of the auxiliary gate electrode 83 when the potential of the electrode line 52 is switched higher than the potential of the control line 51, that is, the rise in the auxiliary gate auxiliary source voltage Vgs2, thereby turning on the auxiliary switching element Q1 ( A function of delaying switching from an off state to an on state).
  • the second diode D2 accelerates the discharge of the capacitor C1 when the potential of the control line 51 is switched higher than the potential of the electrode line 52, accelerates the fall of the auxiliary gate auxiliary source voltage Vgs2, and turns off the auxiliary switching element Q1. (Switching from the state to the off state).
  • the first resistor R1 and the second resistor R2 are connected in series between the control line 51 and the electrode line 52, and each resistance value is appropriately adjusted to assist the intermediate potential therebetween as a bias potential. It has a function added to the gate electrode 83.
  • the mirror clamp circuit unit 54 operates even when the resistance value of the first resistor R1 is almost absent (R1 ⁇ 0) and the resistance value of the second resistor R2 is substantially insulated (R2 ⁇ ). Is possible.
  • the third resistor R3 has a function of applying a load to the connection line 71.
  • the resistance value of the third resistor R3 needs to be set lower than the resistance value of the gate resistor Rg, and even if the resistance value of the third resistor R3 is almost absent (R3 ⁇ 0) in actual circuit, the mirror clamp circuit portion 54 is operable.
  • FIG. 4 shows a switching state and a time chart of the gate-source voltages Vgs1, Vgs2 in the pair of arm switching elements 31 in the bridge circuit 21 to which the gate drive circuit 22 configured as described above is connected.
  • the switching state of the upper arm switching element 31U, the switching state of the lower arm switching element 31D, the switching state of the auxiliary switching element Q1 corresponding to the lower arm switching element 31D, and the gate in the lower arm switching element 31D An example of a time-series change of the inter-source voltage Vgs1 and the auxiliary gate auxiliary source voltage Vgs2 of the corresponding auxiliary switching element Q1 is shown.
  • the PWM control in the control circuit 24 the upper arm switching element 31U and the lower arm switching element 31D of the same set are controlled to be alternately turned on. At this time, in order to reliably prevent the upper arm switching element 31U and the lower arm switching element 31D from being simultaneously turned on and short-circuiting between the DC buses 4, between each on period and the on period (from one turn-off to the other The dead time DT for setting both to the OFF state is set for the same period of time until the turn-on of (1).
  • the gate-source voltage Vgs1 added to the lower arm switching element 31D is a period during which the upper arm switching element 31U is in an off state and the lower arm switching element 31D is to be in an on state. It is controlled so as to be at a high level (a level higher by the upper potential power supply VA than the potential Ln of the negative-side N line of the DC bus 4; corresponding to the output state of the gate control signal in each claim). Further, while the upper arm switching element 31U is turned on including the dead time DT, the gate-source voltage Vgs1 applied to the lower arm switching element 31D is at a low level (from the potential Ln of the negative line N line of the DC bus 4). The lower potential power supply VB is controlled to a lower level).
  • the lower arm switching element 31D Excessive dv / dt is added to the drain electrode 41.
  • the potential of the gate electrode 43 rises above the gate threshold voltage due to the mirror effect described above (see the dotted line portion A in the figure). Therefore, the gate-source voltage Vgs1 input from the gate drive circuit 22 remains at a low level, but the lower arm switching element 31D is unintentionally turned on due to the self-turn-on effect (not shown).
  • the DC bus 4 is short-circuited and a large current flows through both the arm switching elements 31 to cause damage.
  • Vgs2 is basically input in reverse phase. That is, the lower arm switching element 31D and the auxiliary switching element Q1 basically operate so that the on / off state is reversed. Thereby, while the lower arm switching element 31D is in the off state and the auxiliary switching element Q1 is in the on state, both terminals of the gate resistance Rg are basically short-circuited via the connection line 71.
  • the mirror clamp circuit unit 54 can prevent the self-turn phenomenon in the lower arm switching element 31D.
  • the capacitor C1 is connected between the auxiliary gate electrode 83 and the auxiliary source electrode 82, so that the speed of the potential increase of the auxiliary gate electrode 83 can be reduced, that is, the lower arm switching element 31D
  • the turn-on of the auxiliary switching element Q1 can be delayed with respect to the turn-off.
  • it can replace with the capacitor
  • the stable operation of the lower arm switching element 31D can be maintained. It is necessary to adjust so that the turn-on of the auxiliary switching element Q1 can be completed by the timing when the mirror effect occurs. Specifically, the period T1 from when the auxiliary gate auxiliary source voltage Vgs2 starts to rise until it reaches the auxiliary gate threshold voltage Lg is adjusted by the time constant of the resistor R1 and the capacitor C1.
  • the gate drive circuit 22 is arranged in parallel with the gate resistance Rg so as to short-circuit the gate resistance Rg.
  • the mirror clamp circuit 54 is configured as shown in FIG.
  • the mirror clamp circuit 54 can maintain the function of the gate resistance Rg at an appropriate timing to stabilize the operation of the arm switching element 31, while shorting the gate resistance Rg at an appropriate timing to increase the potential of the gate electrode 43. This can suppress the self-turn-on of the arm switching element 31. As a result, the self-turn-on due to the mirror effect of the arm switching element 31 can be prevented without reducing the switching speed.
  • the mirror clamp circuit 54 sequentially moves the connection line 71 connecting both terminals of the gate resistance Rg and the direction from the terminal on the gate electrode 43 side to the opposite terminal in the gate resistance Rg. It has the 1st diode D1 arrange
  • the auxiliary switching element Q1 causes the connection line 71 to conduct with respect to the potential rise of the gate electrode 43 due to the Miller effect, thereby discharging the gate resistance Rg to a lower potential side (the opposite side to the gate electrode 43 side).
  • the mirror clamp circuit unit 54 may allow a short circuit between both terminals of the gate resistor Rg in a direction from the terminal on the gate electrode 43 side to the terminal on the opposite side, and may be realized by another circuit configuration.
  • the auxiliary switching element Q1 is configured to conduct the connection line 71 only while the arm switching element 31 is in the OFF state.
  • the arm switching element 31 is turned on by switching the potential level between the control line 51 and the electrode line 52 (that is, outputting a gate control signal), the operation is performed via the gate resistance Rg. Stabilization can be achieved.
  • the arm switching element 31 is in the OFF state, even if the potential of the gate electrode 43 rises due to the mirror effect, the potential is lower than the gate resistance Rg via the connection line 71 (the opposite side to the gate electrode 43 side). To increase the potential of the gate electrode 43 and prevent self turn-on.
  • the auxiliary gate electrode 83 of the auxiliary switching element Q1 is connected to the source electrode 42 of the arm switching element 31, and the auxiliary source electrode 82 of the auxiliary switching element Q1 is connected to the gate electrode 43 of the arm switching element Q1. It is connected.
  • the auxiliary switching element Q1 and the arm switching element 31 can reversely switch between the on state and the off state, that is, the auxiliary switching element Q1 is connected to the auxiliary switching element Q1 only while the arm switching element 31 is in the off state.
  • the wire 71 can be conducted.
  • the capacitor C1 is disposed between the auxiliary gate electrode 83 and the auxiliary source electrode 82, so that the speed of the potential increase of the auxiliary gate electrode 83 (boosting of the auxiliary gate auxiliary source voltage Vgs2). (Speed) can be slowed down. That is, the turn-on of the auxiliary switching element Q1 can be delayed with respect to the turn-off of the arm switching element 31. Thereby, the stable operation of the arm switching element 31 can be maintained.
  • the second diode D2 is disposed between the auxiliary gate electrode 83 and the source electrode 42 in a direction in which the direction from the auxiliary gate electrode 83 toward the source electrode 42 is a forward direction.
  • Capacitor C1 can be discharged quickly to turn off auxiliary switching element Q1 quickly. Thereby, the stable operation of the arm switching element 31 can be maintained.

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Abstract

【課題】スイッチングスピードを低下させることなく、半導体スイッチング素子のミラー効果によるセルフターンオンを防ぐようにする。 【解決手段】アームスイッチング素子３１の導通または遮断を制御するように構成されたゲートドライブ回路２２であって、アームスイッチング素子３１の導通または遮断を制御するゲート制御信号を出力するドライブＩＣ５３と、ドライブＩＣ５３とアームスイッチング素子３１のゲート電極４３との間に配置されたゲート抵抗Ｒｇと、ゲート抵抗Ｒｇに並列的に配置され、ゲート抵抗Ｒｇを短絡するように構成されたミラークランプ回路部５４と、を有する。

Description

スイッチング回路、インバータ回路、及びモータ制御装置
　開示の実施形態は、スイッチング回路、インバータ回路、及びモータ制御装置に関する。
　特許文献１には、スイッチング素子におけるサージ電圧の発生を防ぐためにゲート抵抗ＲＧを設ける構成が開示されている。
特開２００４－１４５４７号公報
　例えばＦＥＴ等の半導体スイッチング素子においては、ドレイン電極とゲート電極の間、及びソース電極とゲート電極の間のそれぞれに寄生容量が潜在的に存在する。このため、周辺回路の影響によりドレイン電極またはソース電極のいずれか一方の電位が急激に上昇（ｄｖ／ｄｔ大）した場合には、ミラー効果によって両側の寄生容量が充電してゲート電極の電位が上昇し、その結果ゲート電極の電位が作動閾値を超えて当該半導体スイッチング素子が強制的に接続状態（縦短絡）にさせられるセルフターンオン現象を発生してしまう。
　このようなセルフターンオンを防止する対策として、ゲート抵抗の抵抗値を大きく設定して当該半導体スイッチング素子のスイッチングスピード（ｄｖ／ｄｔ）を遅くする構成が考えられる。これにより、例えば２つの半導体スイッチング素子を直列に接続するブリッジ回路において、当該半導体スイッチング素子に直列接続している他の半導体スイッチング素子の電極に対し、付加する電位の上昇速度を遅くして（ｄｖ／ｄｔを小さくして）ミラー効果によるセルフターンオンを抑制できる。しかしこの場合には、当該半導体スイッチング素子のスイッチングスピードを遅くして犠牲にするため好ましくない。
　本発明はこのような問題点に鑑みてなされたものであり、スイッチングスピードを低下させることなく、半導体スイッチング素子のミラー効果によるセルフターンオンを防ぐことができるスイッチング回路、インバータ回路、及びモータ制御装置を提供することを目的とする。
　上記課題を解決するため、半導体スイッチング素子の導通または遮断を制御するように構成されたゲートドライブ回路であって、前記半導体スイッチング素子の導通または遮断を制御するゲート制御信号を出力するゲート制御部と、前記ゲート制御部と前記半導体スイッチング素子のゲート電極との間に配置されたゲート抵抗と、前記ゲート抵抗に並列的に配置され、前記ゲート抵抗を短絡するように構成された短絡回路部と、を有するゲートドライブ回路が適用される。
　また、本発明の別の観点によれば、半導体スイッチング素子の導通または遮断を制御するように構成されたゲートドライブ回路であって、ミラー効果によるセルフターンオン現象を抑制するように構成された手段を有するゲートドライブ回路が適用される。
　また、本発明の別の観点によれば、モータへ電力を給電するように構成されたインバータ回路であって、前記半導体スイッチング素子を２つ直列に接続した組を直流母線間に複数並列に接続したブリッジ回路と、前記ブリッジ回路における複数の前記半導体スイッチング素子の導通または遮断をそれぞれ制御するように構成された請求項１乃至７のいずれか１項に記載のゲートドライブ回路と、を有することを特徴とするインバータ回路が適用される。
　また、本発明の別の観点によれば、モータを駆動するように構成されたモータ制御装置であって、請求項８に記載のインバータ回路と、交流電源からの交流電圧を直流電圧に整流して前記直流母線に給電する整流部と、前記整流部で整流された前記直流母線間の直流電圧を平滑する平滑コンデンサと、を有するモータ制御装置が適用される。
　本発明によれば、スイッチングスピードを低下させることなく、半導体スイッチング素子のミラー効果によるセルフターンオンを防ぐことができる。
一実施形態に係るモータ制御装置全体の回路構成を概略的に表す図である。 ブリッジ回路における１組の上アームスイッチング素子と下アームスイッチング素子の接続構成を拡大して示す図である。 ミラークランプ回路部を設けたゲートドライブ回路の回路構成を示す図である。 ゲートドライブ回路を接続したブリッジ回路中の１組のアームスイッチング素子における切替状態及びゲートソース間電圧のタイムチャートである。
　以下、一実施の形態について図面を参照しつつ説明する。
　まず、図１を用いて、本実施形態に係るモータ制御装置全体の回路構成について説明する。図１に示すように、モータ制御装置１００は、３相交流電源１に接続するコンバータ２と、モータ３に接続するとともに直流母線４を介してコンバータ２にも接続するインバータ５を備える。
　コンバータ２は、整流部１１と、平滑コンデンサ１２とを備えている。整流部１１は、６つのダイオード１３からなるダイオードブリッジであり、３相交流電源１からの交流電力を全波整流して直流母線４に出力する。平滑コンデンサ１２は、直流母線４間を渡すように接続され、上記整流部１１が全波整流した直流電力を平滑する。以上の構成によって、コンバータ２は、３相交流電源１から供給される交流電力を整流、平滑して直流電力に変換し、正極側のＰ線及び負極側のＮ線の２本１組からなる直流母線４に直流電力を出力する。
　インバータ５は、ブリッジ回路２１と、ゲートドライブ回路２２と、制御電源２３と、制御回路２４と、Ｉ／Ｏ２５とを備えている。なお、このインバータ５が、各請求項記載のインバータ回路に相当する。
　ブリッジ回路２１は、例えばＩＧＢＴ、ＭＯＳＦＥＴなどの半導体で構成する６つのアームスイッチング素子３１をブリッジ接続したデバイスである。詳しくは、半導体スイッチング素子３２とフライホイールダイオード（ＦＷＤ）であるダイオード３３とを並列接続して構成したアームスイッチング素子３１を２つ直列に接続して１組とし、上記直流母線４に対して３組並列に接続している。そのうち、以下では、直流母線４の正極側（Ｐ線側）に接続するアームスイッチング素子３１を上アームスイッチング素子３１Ｕといい、負極側（Ｎ線側）に接続するアームスイッチング素子３１を下アームスイッチング素子３１Ｄという。３組それぞれにおける上アームスイッチング素子３１Ｕと下アームスイッチング素子３１Ｄの間の中間点が、各相に対応してモータ３に接続されている。各アームスイッチング素子３１は、それぞれのゲートソース間電圧Ｖｇｓ１をゲートドライブ回路２２により制御されることでその導通状態（オン状態）と遮断状態（オフ状態）を切り替える。
　ゲートドライブ回路２２は、後述の制御回路２４から入力される切替制御信号に基づき、ブリッジ回路２１の各アームスイッチング素子３１に対しそれぞれのゲートソース間電圧Ｖｇｓ１を制御することでそのオン状態とオフ状態を切り替える。なお、ゲートソース間電圧Ｖｇｓ１を制御する具体的な回路構成については後に図３を用いて詳述する。
　制御回路２４は、電力制御用のソフトウェアを実行するＣＰＵ等で構成されており、図示しない上位制御装置からＩ／Ｏ２５や図示しない信号入力回路等を介して入力されるモータ制御指令に基づいて、モータ３に所望の電力を供給するようゲートドライブ回路２２に切替制御信号を出力する。この切替制御信号は上記モータ制御指令に対応するＰＷＭ制御により出力されるものであり、ブリッジ回路２１の各アームスイッチング素子３１に対してそれぞれ直流母線４間の直流電力を各組の中間接続位置から３相交流モータ３の各相に対応して出力させるようゲートドライブ回路２２を制御する。ブリッジ回路２１の各組においては、同じ組の上アームスイッチング素子３１Ｕと下アームスイッチング素子３１Ｄを同時に導通させると上アームスイッチング素子３１Ｕと下アームスイッチング素子３１Ｄに大電流が流れて両アームスイッチング素子３１を損傷させてしまう。このような直流母線４間の短絡を防ぐために上記ＰＷＭ制御では、同じ組の上アームスイッチング素子３１Ｕと下アームスイッチング素子３１Ｄを同時に導通させることがないよう切替制御信号を出力する。
　制御電源２３は、例えば３相交流電源１の２相に接続してインバータ５内の各部に電力を供給する。
　図２は、ブリッジ回路２１における１組の上アームスイッチング素子３１Ｕと下アームスイッチング素子３１Ｄの接続構成を拡大して示している。この図２に示す例において、各アームスイッチング素子３１は、ドレイン電極４１、ソース電極４２、及びゲート電極４３の３つの電極を有する半導体スイッチング素子３２と、ソース電極４２側からドレイン電極４１側へ向かう方向を順方向とする向きで半導体スイッチング素子３２に並列に接続したフライホイールダイオード３３で構成されている。上アームスイッチング素子３１Ｕのソース電極４２と下アームスイッチング素子３１Ｄのドレイン電極４１が接続して、上下２つのアームスイッチング素子３１Ｕ、３１Ｄが直列に接続されている。
　各アームスイッチング素子３１は、ゲート電極４３とソース電極４２の間の電位の高低関係、つまりゲートソース間電圧Ｖｇｓ１によってドレイン電極４１とソース電極４２の間の導通と遮断（オンとオフ）を切り替える。例えば図示するようにＮチャンネル型の半導体スイッチング素子を用いている場合、ゲート電極４３の電位がソース電極４２の電位よりも所定値（いわゆるゲート閾値電圧）以上高いときに導通状態（オン状態）となり、低いとき（もしくは同等であるとき）に遮断状態（オフ状態）となる。このようなアームスイッチング素子３１の切替制御を行うゲートドライブ回路２２では、ゲート電極４３に接続する制御線５１と、ソース電極４２に接続する電極線５２との間の電位の高低関係を切り替えることでオン状態とオフ状態の切り替えを制御する。このときゲート電極４３の電位を調整してサージ電圧の発生を防ぎ当該アームスイッチング素子３１の作動の安定化を図るために、制御線５１上にはゲート抵抗Ｒｇを設けることが必要である。
　しかし上記半導体スイッチング素子３２においては、ドレイン電極４１とゲート電極４３の間、及びソース電極４２とゲート電極４３の間のそれぞれに寄生容量が潜在的に存在する。このため、例えば図示するように、上アームスイッチング素子３１Ｕのオン切り替え（ターンオン）により下アームスイッチング素子３１Ｄのドレイン電極４１の電位が急激に上昇（ｄｖ／ｄｔ大）した場合には、そのドレイン電極４１とゲート電極４３との間の寄生容量（図中のＣｒｓｓ）において電流が流れて充電し、さらにその影響でソース電極４２とゲート電極４３との間の寄生容量（図中のＣｉｓｓ）においても電流が流れて充電してしまう。このように両側の寄生容量の充電によってゲート電極４３の電位が上昇するミラー効果が生じ、その結果ゲート電極４３の電位が作動閾値（ゲート閾値電圧）を超えることで、それまでオフ状態であった当該下アームスイッチング素子３１Ｄが強制的にオン状態（縦短絡）にさせられるセルフターンオン現象を発生してしまう。特にソース電極４２とドレイン電極４１のいずれかに付加されるｄｖ／ｄｔが大きいほど、寄生容量には大きな過渡電流（ｄＩ／ｄｔ）が流れてセルフターンオンしやすくなる。
　このようにインバータ５のブリッジ回路２１のように直流母線４間で２つのアームスイッチング素子３１Ｕ、３１Ｄを直列に接続した構成では、セルフターンオンにより意図しない縦短絡を起こした場合、直流母線４間に大電流が流れて各アームスイッチング素子３１Ｕ、３１Ｄを損傷させてしまう。特にアームスイッチング素子３１にＳｉＣ、ＧａＮ等のスイッチングスピードの速い半導体スイッチング素子３２を用いた場合には、直列に接続した他方のアームスイッチング素子３１に付加されるｄｖ／ｄｔが大きくなり、それだけセルフターンオンが発生しやすくなる。
　このようなセルフターンオンを防止する対策として、制御線５１上に設けるゲート抵抗Ｒｇの抵抗値を大きく設定してゲート電極４３の電位上昇を遅らせ、当該アームスイッチング素子３１におけるドレイン電極４１とソース電極４２の間の接続速度を遅くする（スイッチングスピードを遅くする）構成が考えられる。これにより、ブリッジ回路２１においては、一方のアームスイッチング素子３１に直列接続している他方のアームスイッチング素子３１の電極に対し、付加する電位の上昇速度を遅くして（ｄｖ／ｄｔを小さくして）ミラー効果によるセルフターンオンを抑制できる。しかしこの場合には、当該一方のアームスイッチング素子３１のスイッチングスピードを遅くして犠牲にするため好ましくない。またその反面、上述したようにどのアームスイッチング素子３１においても作動の安定化を図るためには、ある程度の抵抗値を有するゲート抵抗Ｒｇを制御線５１上に設けることが必要である。
　そこで本実施形態では、アームスイッチング素子３１がオフ状態となっている間だけゲート抵抗Ｒｇの両端子間の短絡をゲート電極４３側の端子から反対側の端子へ向かう方向で許容するように構成されたミラークランプ回路部をゲートドライブ回路２２に設けることで、ミラー効果によるセルフターンオンを抑制する。
　上記ミラークランプ回路部を設けた本実施形態のゲートドライブ回路２２の回路構成図を図３に示す。この図３においては、１つの下アームスイッチング素子３１Ｄに接続するゲートドライブ回路２２の部分だけ示している。
　ゲートドライブ回路２２は、アームスイッチング素子３１のゲート電極４３に接続する制御線５１と、ソース電極４２に接続する電極線５２と、制御線５１上に設けられたゲート抵抗Ｒｇ（ゲート抵抗）と、制御線５１と電極線５２の間に接続されるよう設けられたバイアス抵抗Ｒｂと、ドライブＩＣ５３と、上方電位電源ＶＡと、下方電位電源ＶＢと、制御線５１と電極線５２の両方に接続するミラークランプ回路部５４とを有する。
　ドライブＩＣ５３は、内部に１つの切替スイッチ６１と２つの接続スイッチ６２、６３を有している。切替スイッチ６１は、上記制御回路２４からの切替制御信号に基づいて、常に電力が供給（図示省略）されている端子６１ａを他の２つの端子６１ｂ、６１ｃのいずれに接続するかを切り替える。２つの接続スイッチ６２、６３は直列に接続されており、切替スイッチ６１の２つの端子６１ｂ、６１ｃから入力される信号にそれぞれ基づいて導通状態と遮断状態を切り替える。これにより、２つの接続スイッチ６２、６３のうちの一方だけが導通状態となり他方が遮断状態となるよう切り替えられる。
　上方電位電源ＶＡの負極と下方電位電源ＶＢの正極が接続されている。この直列接続した２つの電源ＶＡ、ＶＢと、ドライブＩＣ５３内の２つの接続スイッチ６２、６３が並列に接続されてループ回路を形成している。制御線５１の入力側（つまりゲート電極４３の反対側；図中の左側）がドライブＩＣ５３内の２つの接続スイッチ６２、６３の間に接続されており、電極線５２の入力側（つまりソース電極４２の反対側；図中の左側）が上方電位電源ＶＡの負極と下方電位電源ＶＢの正極との間に接続されている。
　これにより切替制御信号に基づいて一方の接続スイッチ６２だけを導通状態とし、他方の接続スイッチ６３を遮断状態とした際には、制御線５１の電位を電極線５２の電位（直流母線４の負極側Ｎ線の電位）より上方電位電源ＶＡの電圧だけ高くすることができる。また、切替制御信号に基づいて一方の接続スイッチ６２を遮断状態とし、他方の接続スイッチ６３だけを導通状態とした際には、制御線５１の電位を電極線５２の電位（直流母線４の負極側Ｎ線の電位）より下方電位電源ＶＢの電圧だけ低くすることができる。このようにして、切替制御信号に基づき制御線５１と電極線５２のそれぞれの入力側における電位の高低関係を｜ＶＡ＋ＶＢ｜の電位差で切り替える、すなわちアームスイッチング素子３１のゲートソース間電圧Ｖｇｓ１のレベルを切り替えることで当該アームスイッチング素子３１のオンとオフの切替制御を行う（後述の図４参照）。なお、上方電位電源ＶＡ、下方電位電源ＶＢ、及びドライブＩＣ５３が、各請求項記載のゲート制御部に相当する。また、制御線５１の電位を電極線５２の電位より上方電位電源ＶＡの電圧だけ高くした状態が、各請求項の記載においてゲート制御部がゲート制御信号を出力した状態に相当する。
　ゲート抵抗Ｒｇは、上述したように制御線５１上でドライブＩＣ５３とアームスイッチング素子３１のゲート電極４３との間に配置されて当該アームスイッチング素子３１の作動の安定化を図るために設ける抵抗であり、ゲート電極４３の電位を調整する程度の抵抗値を有する。なお、ここでの「配置」とは、実基板上での要素部品間の物理的な配置ではなく、回路上における接続関係としての配置を意味する（以下同様）。
　バイアス抵抗Ｒｂは、ゲートソース間電圧Ｖｇｓ１を適宜調整するために設ける抵抗である。
　ミラークランプ回路部５４は、主に、ゲート抵抗Ｒｇの両端子間を接続する接続線７１と、この接続線７１上にそれぞれ設けられた第１ダイオードＤ１及び補助スイッチング素子Ｑ１を有している。第１ダイオードＤ１は、ゲート抵抗Ｒｇにおけるゲート電極４３側の端子から反対側の端子へと向かう方向を順方向とする向きで接続線７１上に設けられている。補助スイッチング素子Ｑ１は、補助ドレイン電極８１、補助ソース電極８２、及び補助ゲート電極８３を有するスイッチング素子であって、補助ドレイン電極８１を接続線７１上のゲート電極４３側に接続し、補助ソース電極８２を接続線７１上のゲート電極４３側と反対側に接続し、補助ゲート電極８３を電極線５２（ソース電極４２）に接続するよう設けられている。この補助スイッチング素子Ｑ１は、補助ゲート電極８３と補助ソース電極８２との間の電位の高低関係によって補助ドレイン電極８１及び補助ソース電極８２の間のオンとオフの切り替えを制御し、つまりアームスイッチング素子３１と同等（図示する例では同じＮチャンネル型）に構成されている。なお、このミラークランプ回路部５４が各請求項記載の短絡回路部、及びミラー効果によるセルフターンオン現象を抑制するように構成された手段に相当する。また、補助スイッチング素子Ｑ１が、各請求項記載の補助素子に相当する。
　上記ミラークランプ回路部５４中の接続構成において、アームスイッチング素子３１ではゲート電極４３を制御線５１に接続し、ソース電極４２を電極線５２に接続しているのに対し、補助スイッチング素子Ｑ１では補助ソース電極８２を制御線５１に接続し、補助ゲート電極８３を電極線５２に接続している。つまり、補助スイッチング素子Ｑ１の補助ゲート電極８３はアームスイッチング素子３１のソース電極４２に接続され、補助スイッチング素子Ｑ１の補助ソース電極８２はアームスイッチング素子３１のゲート電極４３に接続されている。これによりアームスイッチング素子３１と補助スイッチング素子Ｑ１は、それぞれのオン状態とオフ状態が互いに逆となるよう作動する。つまり、補助スイッチング素子Ｑ１は、アームスイッチング素子３１が遮断されている間だけ接続線７１を導通する。また、第１ダイオードＤ１が設けられているため接続線７１にはゲート抵抗Ｒｇのゲート電極４３側の端子から逆側の端子へ向かう電流の流れのみ許容する。すなわち、制御線５１と電極線５２の間の電位の高低関係を切り替えてアームスイッチング素子３１をオン状態としている間は、接続線７１が遮断されてゲート抵抗Ｒｇだけに電流が流れる。一方、アームスイッチング素子３１をオフ状態としている間は、ゲート電極４３側から逆側への電流方向だけでゲート抵抗Ｒｇの両端子間が短絡される。
　さらにミラークランプ回路部５４は、補助ゲート電極８３と補助ソース電極８２の間に接続されたコンデンサＣ１と、補助ゲート電極８３から電極線５２へ向かう方向を順方向とする向きで補助ゲート電極８３と電極線５２の間に接続された第２ダイオードＤ２と、補助ゲート電極８３が電極線５２に接続する線上に設けられた第１抵抗Ｒ１と、補助ゲート電極８３と補助ソース電極８２の間に接続された第２抵抗Ｒ２と、接続線７１上で補助スイッチング素子Ｑ１の補助ドレイン電極８１側（アームスイッチング素子３１のゲート電極４３側）に設けられた第３抵抗Ｒ３とをさらに有している。
　コンデンサＣ１は、電極線５２の電位を制御線５１の電位より高く切り替えた際における補助ゲート電極８３の電位の上昇、つまり補助ゲート補助ソース間電圧Ｖｇｓ２の上昇を遅らせて補助スイッチング素子Ｑ１のターンオン（オフ状態からオン状態への切り替え）を遅らせる機能を有する。
　第２ダイオードＤ２は、制御線５１の電位を電極線５２の電位より高く切り替えた際においてコンデンサＣ１の放電を促し、補助ゲート補助ソース間電圧Ｖｇｓ２の下降を速めて補助スイッチング素子Ｑ１のターンオフ（オン状態からオフ状態への切り替え）を速める機能を有する。
　第１抵抗Ｒ１と第２抵抗Ｒ２は、制御線５１と電極線５２の間に直列に接続する関係にあり、それぞれの抵抗値を適宜調整することでそれらの間の中間電位をバイアス電位として補助ゲート電極８３に付加する機能を有する。しかし実回路的には、第１抵抗Ｒ１の抵抗値をほぼ無い状態（Ｒ１≒０）とし、第２抵抗Ｒ２の抵抗値をほぼ絶縁状態（Ｒ２≒∞）としてもミラークランプ回路部５４は作動可能である。
　第３抵抗Ｒ３は、接続線７１に負荷を与える機能を有する。しかし第３抵抗Ｒ３の抵抗値はゲート抵抗Ｒｇの抵抗値より低く設定する必要があり、実回路的には第３抵抗Ｒ３の抵抗値をほぼ無い状態（Ｒ３≒０）としてもミラークランプ回路部５４は作動可能である。
　以上のように構成されたゲートドライブ回路２２を接続したブリッジ回路２１中の１組のアームスイッチング素子３１における切替状態及びゲートソース間電圧Ｖｇｓ１、Ｖｇｓ２のタイムチャートを図４に示す。この図４においては、上アームスイッチング素子３１Ｕの切替状態と、下アームスイッチング素子３１Ｄの切替状態と、下アームスイッチング素子３１Ｄに対応する補助スイッチング素子Ｑ１の切替状態と、下アームスイッチング素子３１Ｄにおけるゲートソース間電圧Ｖｇｓ１と、対応する補助スイッチング素子Ｑ１の補助ゲート補助ソース間電圧Ｖｇｓ２の時系列変化の一例を示している。
　まず、上記制御回路２４におけるＰＷＭ制御により、同じ組の上アームスイッチング素子３１Ｕと下アームスイッチング素子３１Ｄは交互にオン状態となるよう切替制御される。このとき、上アームスイッチング素子３１Ｕと下アームスイッチング素子３１Ｄが同時にオン状態となって直流母線４間を短絡するのを確実に防ぐよう、それぞれのオン期間とオン期間の間（一方のターンオフから他方のターンオンまでの間）には両方をオフ状態とするデットタイムＤＴが一律同じ時間だけ設定されている。
　このような作動を行わせるよう、下アームスイッチング素子３１Ｄに付加するゲートソース間電圧Ｖｇｓ１は、上アームスイッチング素子３１Ｕがオフ状態にあってさらに当該下アームスイッチング素子３１Ｄをオン状態とすべき期間の間だけハイレベル（直流母線４の負極側Ｎ線の電位Ｌｎより上方電位電源ＶＡだけ高いレベル；各請求項の記載におけるゲート制御信号の出力状態に相当）となるよう制御される。また、デットタイムＤＴを含めて上アームスイッチング素子３１Ｕがオン状態となる間は、下アームスイッチング素子３１Ｄに付加するゲートソース間電圧Ｖｇｓ１はローレベル（直流母線４の負極側Ｎ線の電位Ｌｎより下方電位電源ＶＢだけ低いレベル）となるよう制御される。
　ここで下アームスイッチング素子３１Ｄにミラークランプ回路部５４が接続されていない場合には、下アームスイッチング素子３１Ｄがオフ状態であって上アームスイッチング素子３１Ｕがターンオンした際に、下アームスイッチング素子３１Ｄのドレイン電極４１に過大なｄｖ／ｄｔが付加される。この際、上述したミラー効果によりゲート電極４３の電位がゲート閾値電圧より上昇する（図中の点線部Ａ参照）。このため、ゲートドライブ回路２２から入力されるゲートソース間電圧Ｖｇｓ１がローレベルのままでありながら、下アームスイッチング素子３１Ｄがセルフターンオン効果により意図せずオン状態となる（特に図示せず）。この際には同一組の上アームスイッチング素子３１Ｕと下アームスイッチング素子３１Ｄが同時にオン状態となるため、直流母線４間が短絡して両アームスイッチング素子３１に大電流が流れて損傷させてしまう。
　しかし本実施形態のように下アームスイッチング素子３１Ｄにミラークランプ回路部５４が接続されている場合には、下アームスイッチング素子３１Ｄのゲートソース間電圧Ｖｇｓ１と補助スイッチング素子Ｑ１の補助ゲート補助ソース間電圧Ｖｇｓ２が基本的に逆位相で入力される。すなわち、下アームスイッチング素子３１Ｄと補助スイッチング素子Ｑ１は基本的にオン・オフ状態が逆となるよう作動する。これにより、下アームスイッチング素子３１Ｄがオフ状態で、補助スイッチング素子Ｑ１がオン状態となっている間は、基本的にゲート抵抗Ｒｇの両端子間が接続線７１を介して短絡される。このため、ゲート電極４３とゲート抵抗Ｒｇの間の電位がミラー効果により上昇しようとしても、その上昇分が接続線７１を介してゲート抵抗Ｒｇの低電位側（つまりゲート電極４３側の逆側）の制御線５１へ放電されてしまう。このようにしてミラークランプ回路部５４は、下アームスイッチング素子３１Ｄにおけるセルフターン現象を防ぐことができる。
　なお、下アームスイッチング素子３１Ｄと補助スイッチング素子Ｑ１が同時にオン状態となった場合には、ゲート抵抗Ｒｇが機能しなくなり下アームスイッチング素子３１Ｄの作動が不安定になる。下アームスイッチング素子３１Ｄのターンオフと補助スイッチング素子Ｑ１のターンオンを同時に行った際には、下アームスイッチング素子３１Ｄのターンオフのスイッチングスピードが十分に速い場合でも短期間ではあるが同時にオン状態となり得る可能性がある。本実施形態では、補助ゲート電極８３と補助ソース電極８２の間にコンデンサＣ１を接続していることで、補助ゲート電極８３の電位上昇の速度を遅くすることができ、すなわち下アームスイッチング素子３１Ｄのターンオフに対して補助スイッチング素子Ｑ１のターンオンを遅らせることができる。また、Ｑ１の寄生容量であってもその容量に応じてコンデンサＣ１に代わることが出来る。これにより、下アームスイッチング素子３１Ｄの安定作動を維持できる。なお、ミラー効果が発生するタイミングまでに補助スイッチング素子Ｑ１のターンオンを完了できるよう調整する必要がある。具体的には、補助ゲート補助ソース間電圧Ｖｇｓ２が上昇を開始してから補助ゲート閾値電圧Ｌｇに到達するまでの期間Ｔ１を、抵抗Ｒ１とコンデンサＣ１の時定数で調整する。
　また逆に、上記コンデンサＣ１（と抵抗Ｒ１）を接続している場合には、補助スイッチング素子Ｑ１が素早くターンオフできるようコンデンサＣ１の放電を迅速に行う必要がある。補助ゲート電極８３から電極線５２へ向かう方向を順方向とした向きで第２ダイオードＤ２を接続していることで、コンデンサＣ１を迅速に放電させて補助スイッチング素子Ｑ１を素早くターンオフさせることができる。これにより、下アームスイッチング素子３１Ｄの安定作動を維持できる。
　以上説明したように、本実施形態のゲートドライブ回路２２、インバータ５、及びモータ制御装置１００によれば、ゲートドライブ回路２２が、ゲート抵抗Ｒｇに並列的に配置されてゲート抵抗Ｒｇを短絡するように構成されたミラークランプ回路５４を有している。このミラークランプ回路５４が、適宜のタイミングでゲート抵抗Ｒｇの機能を保持してアームスイッチング素子３１の作動を安定化できる一方、適宜のタイミングでゲート抵抗Ｒｇを短絡させてゲート電極４３の電位上昇を抑制しアームスイッチング素子３１のセルフターンオンを防止できる。この結果、スイッチングスピードを低下させることなく、アームスイッチング素子３１のミラー効果によるセルフターンオンを防ぐことができる。
　また、本実施形態によれば、ミラークランプ回路５４が、ゲート抵抗Ｒｇの両端子間を接続する接続線７１と、ゲート抵抗Ｒｇにおけるゲート電極４３側の端子から反対側の端子へ向かう方向を順方向とする向きで接続線７１上に配置された第１ダイオードＤ１と、接続線７１の導通または遮断を制御するように構成された補助スイッチング素子Ｑ１と、を有している。これにより、ミラー効果によるゲート電極４３の電位上昇に対して、補助スイッチング素子Ｑ１が接続線７１を導通させることでゲート抵抗Ｒｇより低電位側（ゲート電極４３側の逆側）へ放電させてゲート電極４３の電位上昇を抑制できる。この場合、ゲート抵抗Ｒｇは安定化に必要な程度の抵抗値を持つだけでよい。この結果、ゲート抵抗Ｒｇの抵抗値を大きく設定してスイッチングスピードを低下させることなく、アームスイッチング素子３１のミラー効果によるセルフターンオンを防ぐことができる。なお、ミラークランプ回路部５４は、ゲート抵抗Ｒｇの両端子間の短絡をゲート電極４３側の端子から反対側の端子へ向かう方向で許容すればよく、他の回路構成によって実現してもよい。
　また、本実施形態によれば、補助スイッチング素子Ｑ１は、アームスイッチング素子３１がオフ状態とされている間だけ接続線７１を導通するように構成されている。これにより、制御線５１と電極線５２の間の電位の高低関係を切り替えて（つまりゲート制御信号を出力して）アームスイッチング素子３１をオン状態としている間は、ゲート抵抗Ｒｇを介して作動の安定化を図ることができる。また、アームスイッチング素子３１をオフ状態としている間は、ミラー効果によりゲート電極４３の電位が上昇しても、接続線７１を介してゲート抵抗Ｒｇより低電位側（ゲート電極４３側の逆側）へ放電させてゲート電極４３の電位上昇を抑制し、セルフターンオンを防止できる。
　また、本実施形態によれば、補助スイッチング素子Ｑ１の補助ゲート電極８３をアームスイッチング素子３１のソース電極４２に接続され、補助スイッチング素子Ｑ１の補助ソース電極８２をアームスイッチング素子Ｑ１のゲート電極４３に接続されている。これにより、補助スイッチング素子Ｑ１とアームスイッチング素子３１でオン状態とオフ状態の切り替え動作を逆に行わせることができ、つまりアームスイッチング素子３１がオフ状態とされている間だけ補助スイッチング素子Ｑ１に接続線７１を導通させることができる。
　また、本実施形態によれば、補助ゲート電極８３と補助ソース電極８２の間にコンデンサＣ１が配置されていることで、補助ゲート電極８３の電位上昇の速度（補助ゲート補助ソース間電圧Ｖｇｓ２の昇圧速度）を遅くすることができる。すなわちアームスイッチング素子３１のターンオフに対して補助スイッチング素子Ｑ１のターンオンを遅らせることができる。これにより、アームスイッチング素子３１の安定作動を維持できる。
　また、本実施形態によれば、補助ゲート電極８３からソース電極４２へ向かう方向を順方向とする向きで補助ゲート電極８３とソース電極４２の間に第２ダイオードＤ２が配置されていることで、コンデンサＣ１を迅速に放電させて補助スイッチング素子Ｑ１を素早くターンオフさせることができる。これにより、アームスイッチング素子３１の安定作動を維持できる。
　また、特にアームスイッチング素子３１を２つ直列に接続しているブリッジ回路２１においては、各アームスイッチング素子３１のスイッチングスピードが速い場合、同じ組のアームスイッチング素子３１で上記のミラー効果によるセルフターンオフが生じやすい。このため、ゲート抵抗Ｒｇの抵抗値を大きく設定してスイッチングスピードを低下させずともセルフターンオフを防止できる本実施形態のゲートドライブ回路２２の適用が特に有用である。
　また、以上既に述べた以外にも、上記実施形態や各変形例による手法を適宜組み合わせて利用しても良い。
　その他、一々例示はしないが、上記実施形態や各変形例は、その趣旨を逸脱しない範囲内において、種々の変更が加えられて実施されるものである。
　１　　　　　　３相交流電源
　２　　　　　　コンバータ
　３　　　　　　モータ
　４　　　　　　直流母線
　５　　　　　　インバータ（インバータ回路）
　２１　　　　　ブリッジ回路
　２２　　　　　ゲートドライブ回路
　２４　　　　　制御回路
　３１　　　　　アームスイッチング素子
　３１Ｕ　　　　上アームスイッチング素子
　３１Ｄ　　　　下アームスイッチング素子
　３２　　　　　半導体スイッチング素子
　３３　　　　　フライホイールダイオード
　４１　　　　　ドレイン電極
　４２　　　　　ソース電極
　４３　　　　　ゲート電極
　５１　　　　　制御線
　５２　　　　　電極線
　５３　　　　　ドライブＩＣ（ゲート制御部）
　５４　　　　　ミラークランプ回路部（短絡回路部）
　７１　　　　　接続線
　８１　　　　　補助ドレイン電極
　８２　　　　　補助ソース電極
　８３　　　　　補助ゲート電極
　１００　　　　モータ制御装置
　Ｑ１　　　　　補助スイッチング素子（補助素子）
　Ｄ１　　　　　第１ダイオード
　Ｄ２　　　　　第２ダイオード
　Ｃ１　　　　　コンデンサ
　Ｒｇ　　　　　ゲート抵抗
　Ｒｂ　　　　　バイアス抵抗
　Ｒ１　　　　　第１抵抗
　Ｒ２　　　　　第２抵抗
　Ｒ３　　　　　第３抵抗
　ＶＡ　　　　　上方電位電源（ゲート制御部）
　ＶＢ　　　　　下方電位電源（ゲート制御部）
　Ｖｇｓ１　　　ゲートソース間電圧
　Ｖｇｓ２　　　補助ゲート補助ソース間電圧

Claims (9)

  1. 　半導体スイッチング素子の導通または遮断を制御するように構成されたゲートドライブ回路であって、
    　前記半導体スイッチング素子の導通または遮断を制御するゲート制御信号を出力するゲート制御部と、
    　前記ゲート制御部と前記半導体スイッチング素子のゲート電極との間に配置されたゲート抵抗と、
    　前記ゲート抵抗に並列的に配置され、前記ゲート抵抗を短絡するように構成された短絡回路部と、
    を有することを特徴とするゲートドライブ回路。
  2. 　前記短絡回路部は、
    　前記ゲート抵抗の両端子間を接続する接続線と、
    　前記ゲート抵抗における前記ゲート電極側の端子から反対側の端子へ向かう方向を順方向とする向きで前記接続線上に配置された第１ダイオードと、
    　前記接続線の導通または遮断を制御するように構成された補助素子と、
    を有することを特徴とする請求項１記載のゲートドライブ回路。
  3. 　前記補助素子は、
    　前記半導体スイッチング素子が遮断されている間だけ前記接続線を導通するように構成されている、ことを特徴とする請求項２記載のゲートドライブ回路。
  4. 　前記補助素子は、
    　当該補助素子の補助ゲート電極を前記半導体スイッチング素子のソース電極に接続され、当該補助素子の補助ソース電極を前記半導体スイッチング素子の前記ゲート電極に接続されていることを特徴とする請求項３記載のゲートドライブ回路。
  5. 　前記補助ゲート電極と前記補助ソース電極の間にコンデンサが配置されていることを特徴とする請求項４記載のゲートドライブ回路。
  6. 　前記補助ゲート電極から前記ソース電極へ向かう方向を順方向とする向きで前記補助ゲート電極と前記ソース電極の間に第２ダイオードが配置されていることを特徴とする請求項５記載のゲートドライブ回路。
  7. 　半導体スイッチング素子の導通または遮断を制御するように構成されたゲートドライブ回路であって、
    　ミラー効果によるセルフターンオン現象を抑制するように構成された手段
    を有することを特徴とするゲートドライブ回路。
  8. 　モータへ電力を給電するように構成されたインバータ回路であって、
    　前記半導体スイッチング素子を２つ直列に接続した組を直流母線間に複数並列に接続したブリッジ回路と、
    　前記ブリッジ回路における複数の前記半導体スイッチング素子の導通または遮断をそれぞれ制御するように構成された請求項１乃至７のいずれか１項に記載のゲートドライブ回路と、
    を有することを特徴とするインバータ回路。
  9. 　モータを駆動するように構成されたモータ制御装置であって、
    　請求項８に記載のインバータ回路と、
    　交流電源からの交流電圧を直流電圧に整流して前記直流母線に給電する整流部と、
    　前記整流部で整流された前記直流母線間の直流電圧を平滑する平滑コンデンサと、
    を有することを特徴とするモータ制御装置。
     
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