JP6863709B2 - 半導体装置、記憶装置および電子機器 - Google Patents

半導体装置、記憶装置および電子機器 Download PDF

Info

Publication number
JP6863709B2
JP6863709B2 JP2016205706A JP2016205706A JP6863709B2 JP 6863709 B2 JP6863709 B2 JP 6863709B2 JP 2016205706 A JP2016205706 A JP 2016205706A JP 2016205706 A JP2016205706 A JP 2016205706A JP 6863709 B2 JP6863709 B2 JP 6863709B2
Authority
JP
Japan
Prior art keywords
transistor
wiring
insulating film
metal oxide
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016205706A
Other languages
English (en)
Other versions
JP2017168809A5 (ja
JP2017168809A (ja
Inventor
隆徳 松嵜
隆徳 松嵜
加藤　清
清 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2017168809A publication Critical patent/JP2017168809A/ja
Publication of JP2017168809A5 publication Critical patent/JP2017168809A5/ja
Application granted granted Critical
Publication of JP6863709B2 publication Critical patent/JP6863709B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Dram (AREA)

Description

本発明の一態様は、半導体装置、又は該半導体装置を有する記憶装置に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、プロセッサ、電子機器、それらの駆動方法、それらの製造方法、それらの検査方法、又はそれらのシステムを一例として挙げることができる。
近年、パーソナルコンピュータ、スマートフォン、デジタルカメラなどさまざまな電子機器に、セントラルプロセシングユニット（ＣＰＵ）や記憶装置、センサなどを有する電子機器が用いられており、当該電子機器は、微細化、及び低消費電力など様々な面で改良が進められている。
特に、近年扱われているデータ量は増加しており、大きな記憶容量を有する記憶装置が求められている。特許文献１及び特許文献２では、多値のデータの書き込み、読み出しを可能にした半導体装置について開示している。
更に、電子機器の小型化が進んできており、それに伴い、電子機器の有する半導体装置の微細化が求められている。つまり、微細化と大容量化の両方の特徴を持つ記憶装置が求められている。
特開２０１２−２５６４００号公報 特開２０１４−１９９７０７号公報
Ｔ． Ｏｈｍａｒｕ ｅｔ ａｌ．， "Ｅｉｇｈｔ−ｂｉｔ ＣＰＵ ｗｉｔｈ Ｎｏｎｖｏｌａｔｉｌｅ Ｒｅｇｉｓｔｅｒｓ Ｃａｐａｂｌｅ ｏｆ Ｈｏｌｄｉｎｇ Ｄａｔａ ｆｏｒ ４０ Ｄａｙｓ ａｔ ８５℃ Ｕｓｉｎｇ Ｃｒｙｓｔａｌｌｉｎｅ Ｉｎ−Ｇａ−Ｚｎ Ｏｘｉｄｅ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒｓ，" Ｅｘｔ． Ａｂｓｔｒ． Ｓｏｌｉｄ−Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ， ２０１２， ｐｐ．１１４４−１１４５． Ｈ． Ｋｏｂａｙａｓｈｉ ｅｔ ａｌ．， "Ｐｒｏｃｅｓｓｏｒ ｗｉｔｈ ４．９−μｓ ｂｒｅａｋ−ｅｖｅｎ ｔｉｍｅ ｉｎ ｐｏｗｅｒ ｇａｔｉｎｇ ｕｓｉｎｇ ｃｒｙｓｔａｌｌｉｎｅ Ｉｎ−Ｇａ−Ｚｎ−ｏｘｉｄｅ ｔｒａｎｓｉｓｔｏｒ，" Ｃｏｏｌ Ｃｈｉｐｓ ＸＶＩ， Ｓｅｓｓｉｏｎ ＶＩ， ２０１３． Ｓ． Ｎｉｃｌａｓ ｅｔ ａｌ．， "Ｚｅｒｏ Ａｒｅａ Ｏｖｅｒｈｅａｄ Ｓｔａｔｅ Ｒｅｔｅｎｔｉｏｎ Ｆｌｉｐ Ｆｌｏｐ Ｕｔｉｌｉｚｉｎｇ Ｃｒｙｓｔａｌｌｉｎｅ Ｉｎ−Ｇａ−Ｚｎ Ｏｘｉｄｅ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｗｉｔｈ Ｓｉｍｐｌｅ Ｐｏｗｅｒ Ｃｏｎｔｒｏｌ Ｉｍｐｌｅｍｅｎｔｅｄ ｉｎ ａ ３２−ｂｉｔ ＣＰＵ，" Ｅｘｔ． Ａｂｓｔｒ． Ｓｏｌｉｄ−Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ， ２０１３， ｐｐ． １０８８−１０８９． Ｈ． Ｔａｍｕｒａ ｅｔ ａｌ．， "Ｅｍｂｅｄｄｅｄ ＳＲＡＭ ａｎｄ Ｃｏｒｔｅｘ−Ｍ０ Ｃｏｒｅ ｗｉｔｈ Ｂａｃｋｕｐ Ｃｉｒｃｕｉｔｓ Ｕｓｉｎｇ ａ ６０−ｎｍ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｏｒ Ｐｏｗｅｒ Ｇａｔｉｎｇ，" Ｃｏｏｌ Ｃｈｉｐｓ ＸＶＩＩ， Ｓｅｓｓｉｏｎ ＸＩＩ， ２０１４． Ａ．Ｉｓｏｂｅ ｅｔ ａｌ．， "Ａ ３２−ｂｉｔ ＣＰＵ ｗｉｔｈ Ｚｅｒｏ Ｓｔａｎｄｂｙ Ｐｏｗｅｒ ａｎｄ １．５−ｃｌｏｃｋ Ｓｌｅｅｐ／２．５−ｃｌｏｃｋ Ｗａｋｅ−ｕｐ Ａｃｈｉｅｖｅｄ ｂｙ Ｕｔｉｌｉｚｉｎｇ ａ １８０−ｎｍ Ｃ−ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｉｎ−Ｇａ−Ｚｎ Ｏｘｉｄｅ Ｔｒａｎｓｉｓｔｏｒ，" ＩＥＥＥ Ｓｙｍｐ． ＶＬＳＩ ｃｉｒｃｕｉｔｓ， ２０１４， ｐｐ．４９−５０． Ｔ． Ａｔｓｕｍｉ ｅｔ ａｌ．， "ＤＲＡＭ Ｕｓｉｎｇ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｏｒ Ａｃｃｅｓｓ Ｔｒａｎｓｉｓｔｏｒｓ ａｎｄ ｎｏｔ Ｒｅｑｕｉｒｉｎｇ Ｒｅｆｒｅｓｈ ｆｏｒ Ｍｏｒｅ Ｔｈａｎ Ｔｅｎ Ｄａｙｓ，" Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｍｅｍｏｒｙ Ｗｏｒｋｓｈｏｐ， ２０１２， ｐｐ． ９９−１０２． Ｓ． Ｎａｇａｔｓｕｋａ ｅｔ ａｌ．， "Ａ ３ｂｉｔ／ｃｅｌｌ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ ｗｉｔｈ Ｃｒｙｓｔａｌｌｉｎｅ Ｉｎ−Ｇａ−Ｚｎ−Ｏ ＴＦＴ，" Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｍｅｍｏｒｙ Ｗｏｒｋｓｈｏｐ， ２０１３， ｐｐ． １８８−１９１． Ｔ． Ｉｓｈｉｚｕ ｅｔ ａｌ．， "ＳＲＡＭ ｗｉｔｈ Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ： Ｐｏｗｅｒ Ｌｅａｋａｇｅ Ｒｅｄｕｃｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ Ｃａｃｈｅｓ，" Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｍｅｍｏｒｙ Ｗｏｒｋｓｈｏｐ， ２０１４， ｐｐ． １０３−１０６． Ｔ． Ｏｎｕｋｉ ｅｔ ａｌ ．， "ＤＲＡＭ ｗｉｔｈ Ｓｔｏｒａｇｅ Ｃａｐａｃｉｔａｎｃｅ ｏｆ ３．９ ｆＦ ｕｓｉｎｇ ＣＡＡＣ−ＯＳ Ｔｒａｎｓｉｓｔｏｒ ｗｉｔｈ Ｌ ｏｆ ６０ ｎｍ ａｎｄ ｈａｖｉｎｇ Ｍｏｒｅ Ｔｈａｎ １−ｈ Ｒｅｔｅｎｔｉｏｎ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ，" Ｅｘｔ． Ａｂｓｔｒ． Ｓｏｌｉｄ−Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ， ２０１４， ｐｐ． ４３０−４３１． Ｔ． Ｍａｔｓｕｚａｋｉ ｅｔ ａｌ．， "Ａ １２８ｋｂ ４ｂｉｔ／ｃｅｌｌ ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｗｉｔｈ ｃｒｙｓｔａｌｌｉｎｅ Ｉｎ−Ｇａ−Ｚｎ ｏｘｉｄｅ ＦＥＴ ｕｓｉｎｇ Ｖｔ ｃａｎｃｅｌ ｗｒｉｔｅ ｍｅｔｈｏｄ，" ＩＳＳＣＣ Ｄｉｇ． Ｔｅｃｈ． Ｐａｐｅｒｓ， ｐｐ． ３０６−３０７， Ｆｅｂ．， ２０１５． Ｙ． Ｋｏｂａｙａｓｈｉ ｅｔ ａｌ．， "Ｓｃａｌｉｎｇ ｔｏ １００ｎｍ Ｃｈａｎｎｅｌ Ｌｅｎｇｔｈ ｏｆ Ｃｒｙｓｔａｌｌｉｎｅ Ｉｎ−Ｇａ−Ｚｎ−Ｏｘｉｄｅ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒｓ ｗｉｔｈ Ｅｘｔｒｅｍｅｌｙ Ｌｏｗ Ｏｆｆ−Ｓｔａｔｅ Ｃｕｒｒｅｎｔ，" Ｅｘｔ． Ａｂｓｔｒ． Ｓｏｌｉｄ−Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ， ２０１３， ｐｐ． ９３０−９３１． Ｙ． Ｙａｋｕｂｏ ｅｔ ａｌ．， "Ｈｉｇｈ−ｓｐｅｅｄ ａｎｄ Ｌｏｗ−ｌｅａｋａｇｅ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ ６０−ｎｍ Ｃ−ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ ｗｉｔｈ ＧＨｚ−ｏｒｄｅｒｅｄ Ｃｕｔｏｆｆ Ｆｒｅｑｕｅｎｃｙ，" Ｅｘｔ． Ａｂｓｔｒ． Ｓｏｌｉｄ−Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ， ２０１４， ｐｐ． ６４８−６４９．
２つのトランジスタと、１つの容量素子と、を有するメモリセル（２Ｔ１Ｃ型のメモリセルともいう）は、第１トランジスタ（書き込みトランジスタ）の第１端子に、保持ノードを介して、容量素子の第１端子と、第２トランジスタ（読み出しトランジスタ）のゲートと、が電気的に接続される構成を有する。このようなメモリセルは、該保持ノードの充放電によってデータを記憶するため、原理的に劣化が起こらない。そのため、該メモリセルはフラッシュメモリより劣化に起因するエラーが発生しにくい。また、書き込みトランジスタに酸化物半導体をチャネル形成領域に有するトランジスタを適用することによって、ソフトエラーに対する耐性を有することができる。また、酸化物半導体をチャネル形成領域に有するトランジスタは、オフ電流が極めて小さい特性を有するので、書き込みトランジスタを介した、保持ノードの電荷によるリーク電流を小さくすることができる。そのため、保持電荷に対してリフレッシュ動作を行う必要はなく、長時間データを保持することができる。
ところで、２Ｔ１Ｃ型のメモリセルは、容量素子の制御電圧を変動させることによって、該メモリセルの保持ノードの電位を変動させることができる（ブースティング効果）。これを利用して、２Ｔ１Ｃ型のメモリセルで構成したＮＡＮＤ型の記憶装置において、非選択のメモリセルの有する容量端子の制御電圧から該メモリセルの保持ノードの電位を変動させることによって、非選択のメモリセルの読み出しトランジスタに流れる電流の制御を行うことができる。
しかし、該メモリセルの保持ノードの電位を上昇させたとき、該保持ノードに接続されている素子、例えば、トランジスタや容量素子などに電気的に大きな負担がかかる。該素子の耐圧が低い場合、保持ノードの電位が上昇したときに該素子に静電破壊が生じてしまい、該素子を有する記憶装置の故障に繋がる。
また、電子機器の小型化が進むにつれて、記憶装置の微細化も求められている。記憶装置を微細化したとき、記憶装置が有する素子の耐圧が低くなる傾向があるため、該素子が静電破壊などによって故障しないようなメモリセルの構成が必要となる。
本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。又は、本発明の一態様は、新規な半導体装置を有する記憶装置を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置を有する記憶装置を使用した電子機器を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置を有する記憶装置を利用したシステムを提供することを課題の一とする。
又は、本発明の一態様は、データ容量の大きい記憶装置を提供することを課題の一とする。又は、本発明の一態様は、微細化された記憶装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力の低い記憶装置を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した記載、及び他の課題の全てを解決する必要はない。
（１）
本発明の一態様は、第１トランジスタと、回路と、を有し、回路は、第２乃至第２ｎ＋１トランジスタと、第１乃至第ｎ容量素子と、第１配線と、第１乃至第ｎ保持ノードと、を有し（ｎは２以上の整数）、第２ｉ＋１トランジスタは、バックゲートを有し（ｉは１以上ｎ以下の整数）、第２ｉトランジスタの第１端子は、第ｉ保持ノードを介して、第２ｉ＋１トランジスタのゲートと、第ｉ容量素子の第１端子と、に電気的に接続され、第１トランジスタの第１端子は、第２ｉトランジスタの第２端子と電気的に接続され、第２ｉ−１トランジスタの第２端子は、第２ｉ＋１トランジスタの第１端子と電気的に接続され、第２ｊ−１トランジスタのバックゲートは、第２ｊ＋１トランジスタのバックゲートと電気的に接続されていることを特徴とする半導体装置である（ｊは２以上ｎ以下の整数）。
（２）
又は、本発明の一態様は、前記（１）において、第１トランジスタは、チャネル形成領域にシリコンを有し、第２乃至第２ｎ＋１トランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置である。
（３）
又は、本発明の一態様は、前記（１）において、第１トランジスタは、バックゲートを有し、第１トランジスタのバックゲートは、第３トランジスタのバックゲートと電気的に接続されていることを特徴とする半導体装置である。
（４）
又は、本発明の一態様は、前記（３）において、第１乃至第２ｎ＋１トランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置である。
（５）
又は、本発明の一態様は、前記（１）乃至（４）のいずれか一において、さらに第１トランジスタと回路とを有するメモリセルアレイを有することを特徴とする半導体装置である。さらに、メモリセルアレイは複数の第１トランジスタと、複数の回路とを有していてもよい。
（６）
又は、本発明の一態様は、前記（５）に記載のメモリセルアレイを複数有し、複数のメモリセルアレイは、互いに重畳された領域を有することを特徴とする半導体装置である。
（７）
又は、本発明の一態様は、前記（１）乃至（６）のいずれか一において、第ｉ保持ノードは、Ｍビット（Ｍは１以上の整数）のデータを保持する機能を有することを特徴とする半導体装置である。
（８）
又は、本発明の一態様は、前記（１）乃至（７）のいずれか一に記載の半導体装置と、駆動回路と、を有する記憶装置である。
（９）
又は、本発明の一態様は、前記（８）において、記憶容量が１テラバイト以上である記憶装置である。
（１０）
又は、本発明の一態様は、前記（８）、又は前記（９）に記載の記憶装置と、筐体と、を有する電子機器である。
下記に、記憶装置が有しうる記憶容量の大きさについて説明する。
図２（Ｃ）は、チャネル形成領域に酸化物半導体を有するトランジスタ（以下、ＯＳトランジスタと呼ぶ）を用いて作製した不揮発性メモリの積層構造を示す模式図である。なお、本明細書中では、ＯＳトランジスタを用いた不揮発性メモリをＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｉｔｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ぶ場合がある。
図２（Ａ）、（Ｂ）はＮＯＳＲＡＭを積層させて多値化を実現する場合の概念図を表している。一層からなるＮＯＳＲＡＭをメモリセルの最小単位とした場合、１個のメモリセルにＪビット（２Ｊ値、Ｊは１以上の整数）のデータを格納し、これをＫ層（Ｋは２以上の整数）の積層とすることで、ＮＯＳＲＡＭは全体でＪ×Ｋビット（２Ｊ×Ｋ値）のデータを保持することが可能になる。図２（Ｂ）は１個のメモリセルに４ビットのデータを格納する場合（Ｊ＝４）の概念図を示している。図２（Ａ）は上記メモリセルを４層積層させ（Ｋ＝４）、４×４＝１６ビットを１ワードとした場合の概念図を示している。
図２（Ｄ）に示す回路図は、上記Ｊビットのデータを保持することが可能なメモリセル６１００の構成例を示している。メモリセル６１００は、トランジスタＯＳ１、トランジスタＯＳ２及び容量素子Ｃ０を有することが好ましい。トランジスタＯＳ１のソース又はドレインの一方は、トランジスタＯＳ２のゲートに電気的に接続されている。また、容量素子Ｃ０の一方の端子は、トランジスタＯＳ２のゲートに電気的に接続されている。
トランジスタＯＳ１、トランジスタＯＳ２はＯＳトランジスタを用いることが好ましい。ＯＳトランジスタはオフ電流が極めて低いために、トランジスタＯＳ１をオフにすることで、トランジスタＯＳ２のゲートに書き込まれたデータを長期間保持することが可能になる。
トランジスタＯＳ１、トランジスタＯＳ２は、第１のゲート及び第２のゲート（ＢＧ）を有することが好ましい。第１のゲートと第２のゲートは、チャネル形成領域を間に介して、互いに重畳する領域を有することが好ましい。トランジスタＯＳ１、トランジスタＯＳ２は第２のゲートを有することで、トランジスタのしきい値電圧を制御することが可能になる。また、トランジスタのオン電流を増大させることが可能になる。
図２（Ｃ）に示す模式図は、記憶装置６０００の構成例を示している。記憶装置６０００は、メモリセル６１００の積層によって構成されている。記憶装置６０００は、ＳｉトランジスタからなるＣＭＯＳ層と、ＯＳトランジスタからなる第１乃至第４のＯＳ層を有する。ＣＭＯＳ層の上に第１乃至第４のＯＳ層が形成されている。第１乃至第４のＯＳ層は、メモリセル６１００をそれぞれ有する。また、ＣＭＯＳ層は、上記メモリセルを制御する機能を有する。
図３は、記憶装置６０００において、第１のＯＳ層と第２のＯＳ層のより詳細な構成例を示している。図３の左半分は、回路図を示し、図３の右半分は、回路図に対応する断面図を示している。
第１のＯＳ層において、トランジスタＯＳ１のゲートは配線ＷＬ１に電気的に接続され、トランジスタＯＳ１のソース又はドレインの他方は配線ＢＬ１に電気的に接続されている。トランジスタＯＳ２のソース又はドレインの一方は、配線ＳＬ１に電気的に接続され、トランジスタＯＳ２のソース又はドレインの他方は、配線ＲＢＬ１に電気的に接続されている。また、容量素子Ｃ０の他方の端子は配線ＣＮＯＤＥ１に電気的に接続されている。
第２のＯＳ層において、トランジスタＯＳ１のゲートは配線ＷＬ２に電気的に接続され、トランジスタＯＳ１のソース又はドレインの他方は配線ＢＬ２に電気的に接続されている。トランジスタＯＳ２のソース又はドレインの一方は、配線ＳＬ２に電気的に接続され、トランジスタＯＳ２のソース又はドレインの他方は、配線ＲＢＬ２に電気的に接続されている。また、容量素子Ｃ０の他方の端子は配線ＣＮＯＤＥ２に電気的に接続されている。
第３のＯＳ層において、トランジスタＯＳ１のゲートは配線ＷＬ３に電気的に接続され、トランジスタＯＳ１のソース又はドレインの他方は配線ＢＬ３に電気的に接続されている。トランジスタＯＳ２のソース又はドレインの一方は、配線ＳＬ３に電気的に接続され、トランジスタＯＳ２のソース又はドレインの他方は、配線ＲＢＬ３に電気的に接続されている。また、容量素子Ｃ０の他方の端子は配線ＣＮＯＤＥ３に電気的に接続されている。
第４のＯＳ層において、トランジスタＯＳ１のゲートは配線ＷＬ４に電気的に接続され、トランジスタＯＳ１のソース又はドレインの他方は配線ＢＬ４に電気的に接続されている。トランジスタＯＳ２のソース又はドレインの一方は、配線ＳＬ４に電気的に接続され、トランジスタＯＳ２のソース又はドレインの他方は、配線ＲＢＬ４に電気的に接続されている。また、容量素子Ｃ０の他方の端子は配線ＣＮＯＤＥ４に電気的に接続されている。
フラッシュメモリは、書き換え回数に制限があり、記憶されたデータを更新する際に、古いデータを消去する必要がある。記憶装置６０００は、書き換え回数に制限がなく、１０１２回以上のデータ書き換えが可能である。また、記憶装置６０００は、古いデータを消去することなしに、新たなデータを書き込むことが可能である。また、記憶装置６０００は、フラッシュメモリよりも低電圧で書き込みと読み出しを行うことが可能である。また、ＯＳトランジスタは積層が容易なため、記憶装置６０００は、容易に多値化を実現することが可能である。
表１は、ＮＯＳＲＡＭに用いられるＯＳトランジスタのテクノロジーノードと、メモリセル６１００の占有面積（Ｆ２／ｃｅｌｌ、Ｃｅｌｌ Ａｒｅａ）と、メモリセル６１００の１ビットあたりの占有面積（Ｆ２／ｂｉｔ、Ａｒｅａ ｐｅｒ ｂｉｔ）を表している。なお、１ビットあたりの占有面積（以下、ビット面積と呼ぶ）は、図２（Ｃ）に示すようにメモリセル６１００を含むメモリセルアレイを４層積層させた場合の値を示している。なお、ＯＳトランジスタのテクノロジーノードとは、主にＯＳトランジスタのチャネル長のことをいう。表１には、比較として、３次元ＮＡＮＤフラッシュメモリを用いて作製した２５６ＧＢｙｔｅ（ギガバイト）のＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）の値を載せている。
Figure 0006863709
次に、メモリセル６１００を含むメモリセルアレイの積層数を変化させた場合のビット面積について考える。図４は、縦軸にビット面積、横軸にメモリセル６１００の積層数をあてはめた場合のグラフを示している。図４より、１５ｎｍノードのＯＳトランジスタを用いて作製したメモリセル６１００を含むメモリセルアレイは、４層構成にすることで、２５６ＧＢｙｔｅのＳＳＤと、同等のビット面積を有することがわかる。また、１０ｎｍノードのＯＳトランジスタを用いて作製したメモリセル６１００を含むメモリセルアレイは、６層構成にすることで、１ＴＢｙｔｅ（テラバイト）のＳＳＤと、同等のビット面積を有することがわかる。
図５は、これまでに学会等で報告したＯＳトランジスタのチャネル長の変遷を示したものである（非特許文献１乃至１２を参照する）。図５において、１）乃至１２）はそれぞれ非特許文献１乃至１２で開示されたＯＳトランジスタのチャネル長を示している。図５より、ＯＳトランジスタは半年でチャネル長が１／２になるようにスケーリングを達成していることが確認された。また、比較として、図５にはＳｉトランジスタ（以下、Ｓｉ−ＦＥＴと呼ぶ）の例を載せている。Ｓｉ−ＦＥＴに比べて、ＯＳトランジスタはより短期間で微細化を達成していることが確認された。また、図５より、２０１６年には、ＯＳトランジスタはＳｉ−ＦＥＴのチャネル長に追いつく可能性が示された。
本発明の一態様によって、新規な半導体装置を提供することができる。又は、本発明の一態様によって、新規な半導体装置を有する記憶装置を提供することができる。又は、本発明の一態様によって、新規な半導体装置を有する記憶装置を使用した電子機器を提供することができる。又は、本発明の一態様によって、新規な半導体装置を有する記憶装置を利用したシステムを提供することができる。
又は、本発明の一態様によって、データ容量の大きい記憶装置を提供することができる。又は、本発明の一態様によって、微細化された記憶装置を提供することができる。又は、本発明の一態様によって、消費電力の低い記憶装置を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
半導体装置を構成するストリングの一例を示す回路図。 記憶装置の構成例を示す概念図、回路図及び模式図。 記憶装置の構成例を示す回路図及び断面図。 メモリセルの積層数と記憶装置のビット面積の関係を示す図。 ＯＳトランジスタのチャネル長の変遷を示す図。 半導体装置を構成するストリングの一例を示す回路図。 半導体装置を構成するストリングの一例を示す回路図。 半導体装置を構成するストリングの一例を示す回路図。 半導体装置を構成するストリングの一例を示す回路図。 半導体装置を構成するストリングの動作例を示すタイミングチャート。 半導体装置を構成するストリングの動作例を示すタイミングチャート。 半導体装置を示すブロック図。 半導体装置を示すブロック図。 半導体装置を示すブロック図。 半導体装置を示すブロック図。 半導体装置を示すブロック図。 記憶装置の一例を示すブロック図。 電子部品の作製例を示すフローチャート、及び電子部品の一例を示す斜視図。 電子機器の一例を示す図。 ＲＦタグの使用例を示す斜視図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す断面図及びエネルギーバンド図。 酸素が拡散する経路を示す断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 ストリングの構成例を示す断面図。 ストリングの構成例を示す断面図。 ストリングが有するトランジスタの構成例を示す断面図。 ストリングが有するトランジスタの構成例を示す断面図。 ストリングの構成例を示す断面図。 ストリングの構成例を示す断面図。 ストリングの構成例を示す断面図。 ストリングの構成例を示す断面図。 ＣＡＡＣ−ＯＳ及び単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像及びその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、及びｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 実施例１に係るトランジスタを示す断面図。 ドレイン電流−ゲート電圧特性。 ドレイン電流−ゲート電圧特性。 ２次元の構造モデルを用いた計算において仮定したトランジスタの模式図。 実施例１に係る計算結果。 実施例１に係る計算結果。 実施例１に係る計算結果。
「電子機器」、「電子部品」、「モジュール」、「半導体装置」の記載について説明する。一般的に、「電子機器」とは、例えば、パーソナルコンピュータ、携帯電話、タブレット端末、電子書籍端末、ウェアラブル端末、ＡＶ機器（ＡＶ；Ａｕｄｉｏ Ｖｉｓｕａｌ）、電化製品、住宅設備機器、業務用設備機器、デジタルサイネージ、自動車、又は、システムを有する電気製品などをいう場合がある。また、「電子部品」、又は「モジュール」とは、電子機器が有するプロセッサ、記憶装置、センサ、バッテリ、表示装置、発光装置、インターフェース機器、ＲＦタグ（ＲＦ；Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）、受信装置、送信装置などをいう場合がある。また、「半導体装置」とは、半導体素子を用いた装置、又は、電子部品又はモジュールが有する、半導体素子を適用した駆動回路、制御回路、論理回路、信号生成回路、信号変換回路、電位レベル変換回路、電圧源、電流源、切り替え回路、増幅回路、記憶回路、メモリセル、表示回路、表示画素などをいう場合がある。
ただし、上述のカテゴライズは一例であり、本明細書などに記載する「電子機器」、「電子部品」、「モジュール」、「半導体装置」は、上述のカテゴライズに限定されない。「電子機器」、「電子部品」、「モジュール」、「半導体装置」は、それらが有する役割、機能、構成要素、使用状況、定義などによっては区別が曖昧となり、互いに厳密に判別できない場合がある。例えば、表示装置は、上述の定義では「電子部品」に該当するが、表示装置がテレビジョン受像機などの電化製品を指す場合は、「電子機器」にも該当し得る。また、例えば、記憶回路は、上述の定義では「半導体装置」に該当するが、記憶回路を記憶装置の一種としてみなす場合、「電子部品」又は「モジュール」にも該当し得る。また、例えば、「半導体装置」を半導体素子が適用された装置という意味で捉えた場合、半導体素子が用いられた「電子機器」、「電子部品」、又は「モジュール」は、全て「半導体装置」とみなすことができる。
したがって、本明細書に記載の「電子機器」は、「電子部品」、「モジュール」、又は「半導体装置」と言い換えることができる場合がある。同様に、本明細書に記載の「電子部品」は、「電子機器」、「モジュール」、又は「半導体装置」と言い換えることができる場合がある。また、同様に、本明細書に記載の「モジュール」は、「電子機器」、「電子部品」、又は「半導体装置」と言い換えることができる場合がある。また、同様に、本明細書に記載の「半導体装置」は、「電子機器」、「電子部品」、又は「モジュール」と言い換えることができる場合がある。
（実施の形態１）
本実施の形態では、開示する発明の記憶装置の有する半導体装置の一例について説明する。
＜構成例＞
図１に、本発明の一態様の半導体装置に係るメモリセルアレイのストリングの一例を示す。ストリング１０１は、メモリセルを２個有する構成となっている。ストリング１０１は、回路部ＭＣＳと、トランジスタＳＷと、を有し、回路部ＭＣＳは、メモリセルＭＣ［１］と、メモリセルＭＣ［２］と、を有する。
トランジスタＳＷは、バックゲートを有する。なお、トランジスタＳＷは、ＯＳトランジスタであることが好ましい。また、場合によっては、又は状況によっては、トランジスタＳＷはバックゲートを有さず、且つチャネル形成領域にシリコンを有するトランジスタであってもよい。
メモリセルＭＣ［１］は、トランジスタＷＯＳ［１］と、トランジスタＲＯＳ［１］と、容量素子Ｃ［１］と、を有し、特に、トランジスタＷＯＳ［１］と、トランジスタＲＯＳ［１］と、は、バックゲートを有する。なお、トランジスタＷＯＳ［１］と、トランジスタＲＯＳ［１］と、は、それぞれＯＳトランジスタであることが好ましい。
メモリセルＭＣ［２］は、トランジスタＷＯＳ［２］と、トランジスタＲＯＳ［２］と、容量素子Ｃ［２］と、を有し、特に、トランジスタＷＯＳ［２］と、トランジスタＲＯＳ［２］と、は、バックゲートを有する。なお、トランジスタＷＯＳ［２］と、トランジスタＲＯＳ［２］と、は、それぞれＯＳトランジスタであることが好ましい。
トランジスタＷＯＳ［１］の第１端子は、トランジスタＲＯＳ［１］のゲートと、容量素子Ｃ［１］の第１端子と、に電気的に接続され、その接続部がノードＦＮ［１］となっている。トランジスタＷＯＳ［１］のゲートは、配線ＷＬＯＳ［１］と電気的に接続され、容量素子Ｃ［１］の第２端子は、配線ＷＬＣ［１］と電気的に接続されている。
トランジスタＷＯＳ［２］の第１端子は、トランジスタＲＯＳ［２］のゲートと、容量素子Ｃ［２］の第１端子と、に電気的に接続され、その接続部がノードＦＮ［２］となっている。トランジスタＷＯＳ［２］のゲートは、配線ＷＬＯＳ［２］と電気的に接続され、容量素子Ｃ［２］の第２端子は、配線ＷＬＣ［２］と電気的に接続されている。
トランジスタＷＯＳ［１］の第２端子と、トランジスタＷＯＳ［２］の第２端子と、トランジスタＳＷの第１端子と、は、配線ＢＬと電気的に接続されている。トランジスタＷＯＳ［１］のバックゲートと、トランジスタＷＯＳ［２］のバックゲートと、は、配線ＷＢＧと電気的に接続されている。トランジスタＳＷのゲートは、配線ＳＧと電気的に接続されている。トランジスタＲＯＳ［１］のバックゲートと、トランジスタＲＯＳ［２］のバックゲートと、トランジスタＳＷのバックゲートと、は、配線ＲＢＧと電気的に接続されている。トランジスタＳＷの第２端子は、トランジスタＲＯＳ［１］の第１端子と電気的に接続され、トランジスタＲＯＳ［１］の第２端子は、トランジスタＲＯＳ［２］の第１端子と電気的に接続され、トランジスタＲＯＳ［２］の第２端子は、配線ＳＬと電気的に接続されている。
ここで、本発明の一態様の半導体装置に係るストリング１０１の有するトランジスタＲＯＳ［１］又はトランジスタＲＯＳ［２］の有するバックゲートの役割について説明する。トランジスタＲＯＳ［１］のバックゲート、及びトランジスタＲＯＳ［２］のバックゲートに配線ＲＢＧから電位を印加することによって、トランジスタＲＯＳ［１］、及びトランジスタＲＯＳ［２］のそれぞれのしきい値電圧を制御することができる。
ところで、トランジスタＲＯＳ［１］の第１端子又は第２端子の一方に電位が入力されたとき、トランジスタＲＯＳ［１］のゲートに入力されるノードＦＮ［１］の電位によって、トランジスタＲＯＳ［１］の第１端子又は第２端子の他方から出力される電位が決まる。このとき、トランジスタＲＯＳ［１］のバックゲートに高レベル電位を印加して、トランジスタＲＯＳ［１］のしきい値電圧をプラス側にシフトさせることによって、トランジスタＲＯＳ［１］の第１端子又は第２端子の他方から出力される電位を昇圧することができる。つまり、トランジスタＲＯＳ［１］のしきい値電圧を制御することで、トランジスタＲＯＳ［１］の第１端子又は第２端子の他方から出力される電位を調節することができる。この効果を利用することによって、トランジスタＲＯＳ［１］の第１端子又は第２端子の他方の電位を、ノードＦＮ［１］の電位とほぼ同等の電位として、出力することができる。ノードＦＮ［１］とほぼ同等の電位を、そのままトランジスタＲＯＳ［１］の第１端子又は第２端子の他方から出力することができるため、ＡＤコンバータなどの変換回路を必要とせずに、ノードＦＮ［１］の電位を読み出すことができる。トランジスタＲＯＳ［２］についても同様に、トランジスタＲＯＳ［２］のしきい値電圧を制御することで、トランジスタＲＯＳ［２］の第１端子又は第２端子の他方から出力される電位を調節することができる。この効果を利用することによって、トランジスタＲＯＳ［２］の第１端子又は第２端子の他方の電位を、ノードＦＮ［２］の電位とほぼ同等の電位として、出力することができる。
本発明の一態様の半導体装置に係るストリング１０１は、トランジスタＲＯＳ［１］の第１端子又は第２端子の一方に電位が入力されたとき、トランジスタＲＯＳ［１］のバックゲートに高レベル電位を入力することによって、ノードＦＮ［１］とほぼ同等の電位をトランジスタＲＯＳ［１］の第１端子又は第２端子の他方から出力する構成であるとする。また、トランジスタＲＯＳ［２］についても同様に、本発明の一態様のストリング１０１は、トランジスタＲＯＳ［２］の第１端子又は第２端子の一方に電位が入力されたとき、トランジスタＲＯＳ［２］のバックゲートに高レベル電位を入力することによって、ノードＦＮ［２］とほぼ同等の電位をトランジスタＲＯＳ［２］の第１端子又は第２端子の他方から出力する構成であるとする。
なお、ストリング１０１では、トランジスタＷＯＳ［１］のバックゲートと、トランジスタＷＯＳ［２］のバックゲートと、が、配線ＷＢＧと電気的に接続されている構成となっているが、本発明の一態様は、これに限定されない。
例えば、図６（Ａ）に示すストリング１０２のとおり、トランジスタＷＯＳ［１］のバックゲートと、トランジスタＷＯＳ［２］のバックゲートと、のそれぞれに配線ＷＢＧ［１］と、配線ＷＢＧ［２］と、を電気的に接続した構成としてもよい。この構成により、トランジスタＷＯＳ［１］、及びトランジスタＷＯＳ［２］を、それぞれ独立に、しきい値電圧の制御を行うことができる。
また、例えば、図６（Ｂ）に示すストリング１０３のとおり、トランジスタＷＯＳ［１］のバックゲートをトランジスタＷＯＳ［１］のゲートに電気的に接続し、トランジスタＷＯＳ［２］のバックゲートをトランジスタＷＯＳ［２］のゲートに電気的に接続した構成としてもよい。この構成により、トランジスタＷＯＳ［１］、及びトランジスタＷＯＳ［２］に流れるオン電流を増加することができる。
また、例えば、図７に示すストリング１０４のとおり、トランジスタＷＯＳ［１］、及びトランジスタＷＯＳ［２］にバックゲートを設けない構成としてもよい。
なお、図６（Ａ）、図６（Ｂ）、及び図７に示すストリング１０２乃至ストリング１０４のそれぞれのトランジスタＳＷは、場合によっては、又は状況によっては、トランジスタＳＷはバックゲートを有さず、且つチャネル形成領域にシリコンを有するトランジスタであってもよい。
なお、ストリング１０１乃至ストリング１０４では、メモリセルを２個有する構成としているが、本発明の一態様は、これに限定されない。例えば、メモリセルの個数を３個以上有する構成としてもよい。その一例として、図８のストリング１０５に、図１のストリング１０１のメモリセルの数を３個以上にした構成を示す。
ストリング１０５は、回路部ＭＣＳと、トランジスタＳＷと、を有し、回路部ＭＣＳは、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｍ］と、を有する（ｍは３以上の整数）。なお、トランジスタＳＷは、ＯＳトランジスタであり、バックゲートを有する。
メモリセルＭＣ［１］は、トランジスタＷＯＳ［１］と、トランジスタＲＯＳ［１］と、容量素子Ｃ［１］と、を有している。なお、トランジスタＷＯＳ［１］と、トランジスタＲＯＳ［１］と、は、それぞれＯＳトランジスタであり、バックゲートを有する。
メモリセルＭＣ［ｉ］は、トランジスタＷＯＳ［ｉ］と、トランジスタＲＯＳ［ｉ］と、容量素子Ｃ［ｉ］と、を有している（ｉは２以上ｍ以下の整数）。なお、トランジスタＷＯＳ［ｉ］と、トランジスタＲＯＳ［ｉ］と、は、それぞれＯＳトランジスタであり、バックゲートを有する。
トランジスタＷＯＳ［１］の第１端子は、トランジスタＲＯＳ［１］のゲートと、容量素子Ｃ［１］の第１端子と、に電気的に接続され、その接続部がノードＦＮ［１］となっている。トランジスタＷＯＳ［１］のゲートは、配線ＷＬＯＳ［１］と電気的に接続され、容量素子Ｃ［１］の第２端子は、配線ＷＬＣ［１］と電気的に接続されている。
トランジスタＷＯＳ［ｉ］の第１端子は、トランジスタＲＯＳ［ｉ］のゲートと、容量素子Ｃ［ｉ］の第１端子と、に電気的に接続され、その接続部がノードＦＮ［ｉ］となっている。トランジスタＷＯＳ［ｉ］のゲートは、配線ＷＬＯＳ［ｉ］と電気的に接続され、容量素子Ｃ［ｉ］の第２端子は、配線ＷＬＣ［ｉ］と電気的に接続されている。
トランジスタＷＯＳ［１］乃至トランジスタＷＯＳ［ｍ］のそれぞれの第２端子と、トランジスタＳＷの第１端子と、は、配線ＢＬと電気的に接続されている。トランジスタＷＯＳ［１］乃至トランジスタＷＯＳ［ｍ］のそれぞれのバックゲートは、配線ＷＢＧと電気的に接続されている。トランジスタＳＷのゲートは、配線ＳＧと電気的に接続されている。トランジスタＲＯＳ［１］乃至トランジスタＲＯＳ［ｍ］のそれぞれのバックゲートと、トランジスタＳＷのバックゲートと、は、配線ＲＢＧと電気的に接続されている。トランジスタＳＷの第２端子は、トランジスタＲＯＳ［１］の第１端子と電気的に接続され、トランジスタＲＯＳ［ｉ−１］の第２端子は、トランジスタＲＯＳ［ｉ］の第１端子と電気的に接続され、トランジスタＲＯＳ［ｍ］の第２端子は、配線ＳＬと電気的に接続されている。
なお、図８では、ストリング１０５、回路部ＭＣＳ、メモリセルＭＣ［１］、メモリセルＭＣ［ｉ］、メモリセルＭＣ［ｍ］、配線ＷＬＯＳ［１］、配線ＷＬＯＳ［ｉ］、配線ＷＬＯＳ［ｍ］、配線ＷＬＣ［１］、配線ＷＬＣ［ｉ］、配線ＷＬＣ［ｍ］、配線ＷＯＳ［１］、配線ＷＯＳ［ｉ］、配線ＷＯＳ［ｍ］、配線ＢＬ、配線ＳＬ、配線ＳＧ、配線ＷＢＧ、配線ＲＢＧ、トランジスタＳＷ、トランジスタＷＯＳ［１］、トランジスタＷＯＳ［ｉ］、トランジスタＷＯＳ［ｍ］、トランジスタＲＯＳ［１］、トランジスタＲＯＳ［ｉ］、トランジスタＲＯＳ［ｍ］、容量素子Ｃ［１］、容量素子Ｃ［ｉ］、容量素子Ｃ［ｍ］、ノードＦＮ［１］、ノードＦＮ［ｉ］、ノードＦＮ［ｍ］のみ記載しており、これら以外の回路、配線、信号、符号などについては省略している。
上述したストリング１０５の構成を適用することによって、ストリング１０１よりも記憶容量の大きくすることができ、且つストリング１０１とほぼ同等の動作で、書き込み及び読み出しを行うことができる。
また、ストリング１０５のトランジスタＳＷは、バックゲートを有さず、且つトランジスタＳＷのチャネル形成領域にシリコンを有するトランジスタであってもよい。その場合の構成を図９のストリング１０６に示す。なお、図９では、トランジスタＳＷの極性をｎ型としているが、本発明の一態様はそれに限定せず、トランジスタＳＷの極性をｐ型としてもよい。
＜動作例＞
ストリング１０１を有する半導体装置の動作例について、図１０、及び図１１を用いて説明する。なお、ストリング１０１は、メモリセル１個に対して４値（２ビット）の記憶が可能であるとする。また、４値とは、”００”、”０１”、”１０”、及び”１１”の４つの情報のことをいう。また、”００”乃至”１１”の情報を表す電位を、それぞれＶ００、Ｖ０１、Ｖ１０、Ｖ１１とする。
＜＜書き込み動作＞＞
図１０は、ストリング１０１において、ノードＦＮ［１］、及びノードＦＮ［２］にデータを書き込む動作のタイミングチャートを示している。
図１０のタイミングチャートは、時刻Ｔ０乃至時刻Ｔ４における、配線ＷＬＯＳ［１］、配線ＷＬＯＳ［２］、配線ＷＬＣ［１］、配線ＷＬＣ［２］、配線ＳＬ、配線ＢＬ、ノードＦＮ［１］、ノードＦＮ［２］、配線ＷＢＧ、配線ＲＢＧ、配線ＳＧの電位の変化を示している。図１０のタイミングチャートでは、配線ＷＬＯＳ［１］、配線ＷＬＯＳ［２］、配線ＷＬＣ［１］、配線ＷＬＣ［２］、配線ＷＢＧ、配線ＲＢＧ、配線ＳＧは、入力電位として高レベル電位（図中ではＨｉｇｈと表記する。）、又は低レベル電位（図中では、Ｌｏｗと表記する。）の電位が印加され、素子にその電位の入力を行う。また、配線ＳＬ、配線ＢＬには、Ｖ００、Ｖ０１、Ｖ１０、及びＶ１１のいずれかの電位が印加され、ノードＦＮ［１］、ノードＦＮ［２］は、Ｖ００、Ｖ０１、Ｖ１０、及びＶ１１のいずれかの電位が保持される。また、各配線、各ノードに入力、保持される電位は、上記に述べた電位に限定されず、場合によって、又は、状況に応じて、上記に述べた以外の電位を入力、又は保持してもよい。
図１０のタイミングチャートは、一例としてノードＦＮ［１］にＶ０１を書き込み、ノードＦＮ［２］にＶ１１を書き込む動作を示している。具体的には、時刻Ｔ１から時刻Ｔ２までの間にノードＦＮ［１］にＶ０１を書き込み、時刻Ｔ３から時刻Ｔ４までの間にノードＦＮ［２］にＶ１１を書き込む動作を行っている。
〔時刻Ｔ０から時刻Ｔ１まで〕
時刻Ｔ０から時刻Ｔ１までにおいて、メモリセルＭＣ［１］に、配線ＷＬＯＳ［１］からの低レベル電位と、配線ＷＬＣ［１］からの低レベル電位と、が入力される。加えて、メモリセルＭＣ［２］に、配線ＷＬＯＳ［２］からの低レベル電位と、配線ＷＬＣ［２］からの低レベル電位と、が入力される。更に、メモリセルＭＣ［１］、及びメモリセルＭＣ［２］に、配線ＷＢＧからの低レベル電位が入力される。
このため、トランジスタＷＯＳ［１］、及びトランジスタＷＯＳ［２］は、共にオフ状態となる。また、容量素子Ｃ［１］の第２端子、及び容量素子Ｃ［２］の第２端子が、共に低レベル電位なので、ノードＦＮ［１］、及びノードＦＮ［２］の電位の変動（ブースティング効果）はそれぞれ起こらない。そして、トランジスタＷＯＳ［１］のバックゲート、及びトランジスタＷＯＳ［２］のバックゲートに、低レベル電位が入力されるため、トランジスタＷＯＳ［１］のしきい値電圧、及びトランジスタＷＯＳ［２］のしきい値電圧の変動は起こらない。
メモリセルＭＣ［１］、及びメモリセルＭＣ［２］の両方に、配線ＳＬからのＶ００の電位と、配線ＢＬからのＶ００の電位と、配線ＲＢＧからの高レベル電位と、が入力される。そして、トランジスタＳＷに、配線ＳＧからの低レベル電位が入力される。
これにより、トランジスタＲＯＳ［１］のバックゲート、トランジスタＲＯＳ［２］のバックゲート、及びトランジスタＳＷのバックゲートに、高レベル電位が入力されるため、トランジスタＲＯＳ［１］、トランジスタＲＯＳ［２］、及びトランジスタＳＷのしきい値電圧がマイナス方向に変動する。
〔時刻Ｔ１から時刻Ｔ２まで〕
時刻Ｔ１から時刻Ｔ２までにおいて、配線ＷＬＯＳ［１］の電位が高レベル電位に昇圧される。これによって、トランジスタＷＯＳ［１］のゲートに高レベル電位が入力されるため、トランジスタＷＯＳ［１］がオン状態となる。
また、時刻Ｔ１から時刻Ｔ２までにおいて、配線ＷＬＣ［２］の電位が高レベル電位に昇圧される。このとき、容量素子Ｃ［２］の容量結合によって、ノードＦＮ［２］の電位が上がる。ノードＦＮ［２］の電位の上昇量は、メモリセルＭＣ［２］の構成によって決まる容量結合係数に、配線ＷＬＣ［２］の電位の昇圧した量を乗じた値となる。本明細書では、ノードＦＮ［２］の電位の上昇量は、配線ＷＬＣ［２］の電位の昇圧した量と同じ値として説明する。つまり、これは、メモリセルＭＣ［２］における容量結合係数を１としていることに相当する。
時刻Ｔ１において、配線ＢＬから高レベル電位が入力される。ここでの高レベル電位とは、Ｖ１１以上の電位であることが好ましい（図１０のタイミングチャートでは、配線ＢＬにＶ１１の電位がプリチャージされている。）。トランジスタＷＯＳ［１］がオン状態なので、ノードＦＮ［１］の電位は、その高レベル電位に昇圧される。
また、時刻Ｔ１において、ノードＦＮ［１］に書き込む電位として、配線ＳＬからＶ０１の電位が入力される。
時刻Ｔ１から、ノードＦＮ［１］に配線ＢＬから高レベル電位が入力されて、十分な時間が経ったとき、配線ＢＬからの電位の供給を終了して、配線ＢＬをフローティング状態にする。ここで、配線ＳＧから高レベル電位を入力して、トランジスタＳＷをオン状態とする。
このとき、トランジスタＲＯＳ［１］、及びトランジスタＲＯＳ［２］のゲートは、それぞれ高レベル電位となっており、且つそれぞれのしきい値電圧がマイナス側にシフトしているため、トランジスタＲＯＳ［１］、及びトランジスタＲＯＳ［２］はオン状態となる。このため、配線ＢＬにチャージされた電荷が、トランジスタＳＷ、トランジスタＲＯＳ［１］、及びトランジスタＲＯＳ［２］を介して、配線ＳＬに流れていき、配線ＢＬの電位は、配線ＳＬとほぼ等しい電位となる。すなわち、配線ＢＬの電位はＶ０１となり、ノードＦＮ［１］の電位もＶ０１となる。
〔時刻Ｔ２から時刻Ｔ３まで〕
時刻Ｔ２から時刻Ｔ３までにおいて、配線ＷＬＯＳ［１］の電位が低レベル電位に降圧される。これによって、トランジスタＷＯＳ［１］のゲートに低レベル電位が入力されるため、トランジスタＷＯＳ［１］がオフ状態となる。
加えて、配線ＳＧの電位が低レベル電位に降圧される。これによって、トランジスタＳＷのゲートに低レベル電位が入力されるため、トランジスタＳＷはオフ状態となる。そのため、配線ＢＬと配線ＳＬとの間は、電気的に非導通となる。
また、時刻Ｔ２から時刻Ｔ３までにおいて、配線ＷＬＣ［２］の電位を低レベル電位に降圧する。このとき、容量素子Ｃ［２］の容量結合によって、ノードＦＮ［２］の電位が下がる。このため、ノードＦＮ［２］の電位は、時刻Ｔ０から時刻Ｔ１までの間でノードＦＮ［２］が保持していた電位に戻る。
〔時刻Ｔ３から時刻Ｔ４まで〕
時刻Ｔ３から時刻Ｔ４までにおいて、配線ＷＬＯＳ［２］の電位が高レベル電位に昇圧される。これによって、トランジスタＷＯＳ［２］のゲートに高レベル電位が入力されるため、トランジスタＷＯＳ［２］がオン状態となる。
また、時刻Ｔ３から時刻Ｔ４までにおいて、配線ＷＬＣ［１］の電位が高レベル電位に昇圧される。このとき、容量素子Ｃ［１］の容量結合によって、ノードＦＮ［１］の電位が上がる。ノードＦＮ［１］の電位の上昇量は、メモリセルＭＣ［１］の構成によって決まる容量結合係数に、配線ＷＬＣ［１］の電位の昇圧した量を乗じた値となる。本明細書では、ノードＦＮ［１］の電位の上昇量は、配線ＷＬＣ［１］の電位の昇圧した量と同じ値として説明する。つまり、これは、メモリセルＭＣ［１］における容量結合係数を１としていることに相当する。
時刻Ｔ３において、配線ＢＬから高レベル電位が入力される。ここでの高レベル電位とは、Ｖ１１以上の電位であることが好ましい（図１０のタイミングチャートでは、配線ＢＬにＶ１１の電位がプリチャージされている。）。トランジスタＷＯＳ［２］がオン状態なので、ノードＦＮ［２］の電位は、その高レベル電位に昇圧される。
また、時刻Ｔ３において、ノードＦＮ［２］に書き込む電位として、配線ＳＬからＶ１１の電位が入力される。
時刻Ｔ３から、ノードＦＮ［２］に配線ＢＬからの高レベル電位が入力されて、十分な時間が経ったとき、配線ＢＬからの電位の供給を終了して、配線ＢＬをフローティング状態にする。ここで、配線ＳＧから高レベル電位を入力して、トランジスタＳＷをオン状態とする。
このとき、トランジスタＲＯＳ［１］、及びトランジスタＲＯＳ［２］のゲートは、それぞれ高レベル電位となっており、且つそれぞれのしきい値電圧がマイナス側にシフトしているため、トランジスタＲＯＳ［１］、及びトランジスタＲＯＳ［２］はオン状態となる。このため、配線ＢＬにチャージされた電荷が、トランジスタＳＷ、トランジスタＲＯＳ［１］、及びトランジスタＲＯＳ［２］を介して、配線ＳＬに流れていき、配線ＢＬの電位は、配線ＳＬとほぼ等しい電位となる。すなわち、配線ＢＬの電位はＶ１１となり、ノードＦＮ［２］の電位もＶ１１となる。
＜＜読み出し動作＞＞
図１１は、ストリング１０１において、ノードＦＮ［１］、及びノードＦＮ［２］からデータを読み出す動作のタイミングチャートを示している。
図１１のタイミングチャートの説明については、図１０のタイミングチャートの記載を参酌する。
図１１のタイミングチャートは、一例として、図１０のタイミングチャートの時刻Ｔ０乃至時刻Ｔ４においてノードＦＮ［１］、及びノードＦＮ［２］に書き込んだ電位の読み出し動作を示している。具体的には、時刻Ｔ６から時刻Ｔ７までの間にノードＦＮ［１］からＶ０１を読み出し、時刻Ｔ８から時刻Ｔ９までの間にノードＦＮ［２］からＶ１１を読み出す動作を行っている。
〔時刻Ｔ５から時刻Ｔ６まで〕
時刻Ｔ５から時刻Ｔ６までにおいて、メモリセルＭＣ［１］に、配線ＷＬＯＳ［１］からの低レベル電位と、配線ＷＬＣ［１］からの低レベル電位と、が入力される。加えて、メモリセルＭＣ［２］に、配線ＷＬＯＳ［２］からの低レベル電位と、配線ＷＬＣ［２］からの低レベル電位と、が入力される。更に、メモリセルＭＣ［１］、及びメモリセルＭＣ［２］に、配線ＷＢＧからの低レベル電位が入力される。
このため、トランジスタＷＯＳ［１］、及びトランジスタＷＯＳ［２］は、共にオフ状態となる。また、容量素子Ｃ［１］の第２端子、及び容量素子Ｃ［２］の第２端子が、共に低レベル電位なので、ノードＦＮ［１］、及びノードＦＮ［２］の電位の変動（ブースティング効果）はそれぞれ起こらない。そして、トランジスタＷＯＳ［１］のバックゲート、及びトランジスタＷＯＳ［２］のバックゲートに、低レベル電位が入力されるため、トランジスタＷＯＳ［１］のしきい値電圧、及びトランジスタＷＯＳ［２］のしきい値電圧の変動は起こらない。
メモリセルＭＣ［１］、及びメモリセルＭＣ［２］の両方に、配線ＳＬからのＶ００の電位と、配線ＢＬからのＶ００の電位と、配線ＲＢＧからの高レベル電位と、が入力される。そして、トランジスタＳＷに、配線ＳＧからの低レベル電位が入力される。
これにより、トランジスタＲＯＳ［１］のバックゲート、トランジスタＲＯＳ［２］のバックゲート、及びトランジスタＳＷのバックゲートに、高レベル電位が入力されるため、トランジスタＲＯＳ［１］、トランジスタＲＯＳ［２］、及びトランジスタＳＷのしきい値電圧がマイナス方向に変動する。
〔時刻Ｔ６から時刻Ｔ７まで〕
時刻Ｔ６から時刻Ｔ７までにおいて、配線ＷＬＣ［２］の電位が高レベル電位に昇圧される。このとき、容量素子Ｃ［２］の容量結合によって、ノードＦＮ［２］の電位が上がる。ノードＦＮ［２］の電位の上昇量は、時刻Ｔ１から時刻Ｔ２までの間の動作の説明をしたとおり、メモリセルＭＣ［２］の容量結合係数を１としているので、配線ＷＬＣ［２］の電位の昇圧した量と同じとなる。
時刻Ｔ６において、配線ＢＬから高レベル電位が入力される。ここでの高レベル電位とは、Ｖ１１以上の電位であることが好ましい（図１１のタイミングチャートでは、配線ＢＬにＶ１１の電位がプリチャージされている。）。
時刻Ｔ６から、配線ＢＬを高レベル電位にして十分な時間が経ったとき、配線ＳＧから高レベル電位を入力して、トランジスタＳＷをオン状態とする。
このとき、トランジスタＲＯＳ［２］のゲートは高レベル電位となっており、且つしきい値電圧がマイナス側にシフトしているため、トランジスタＲＯＳ［２］はオン状態となる。
また、トランジスタＲＯＳ［１］のゲートはＶ０１の電位となっており、且つしきい値電圧がマイナス側にシフトしているため、トランジスタＲＯＳ［１］は完全なオン状態となっていない。そのため、トランジスタＲＯＳ［１］のソース−ドレイン間において、電位差が生じることとなる。このときのトランジスタＲＯＳ１のソース−ドレイン間の電位差は、トランジスタＲＯＳ［１］のゲートの電位に依存する。そのため、ノードＦＮ［１］の電位によって、トランジスタＲＯＳ［１］のソース−ドレイン間の電位差が定まる。つまり、配線ＢＬと配線ＳＬとの間は、電気的に導通状態となるが、トランジスタＲＯＳ１のソース−ドレイン間において、電位差が生じるため、配線ＳＬの電位は、配線ＢＬと異なる電位となる。このとき、配線ＳＬの電位は、トランジスタＲＯＳ［１］のゲートの電位に依存し、配線ＳＬからＶ０１の電位が出力される。
これにより、配線ＳＬから、ノードＦＮ［１］に保持された電位を読み出すことができる。
〔時刻Ｔ７から時刻Ｔ８まで〕
時刻Ｔ７から時刻Ｔ８までにおいて、配線ＳＧの電位が低レベル電位に降圧される。これによって、トランジスタＳＷのゲートに低レベル電位が入力されるため、トランジスタＳＷはオフ状態となる。そのため、配線ＢＬと配線ＳＬとの間は、電気的に非導通となる。
また、時刻Ｔ７から時刻Ｔ８までにおいて、配線ＷＬＣ［２］の電位を低レベル電位に降圧する。このとき、容量素子Ｃ［２］の容量結合によって、ノードＦＮ［２］の電位が下がる。このため、ノードＦＮ［２］の電位は、時刻Ｔ５から時刻Ｔ６までの間でノードＦＮ［２］が保持していた電位に戻る。
〔時刻Ｔ８から時刻Ｔ９まで〕
時刻Ｔ８から時刻Ｔ９までにおいて、配線ＷＬＣ［１］の電位が高レベル電位に昇圧される。このとき、容量素子Ｃ［１］の容量結合によって、ノードＦＮ［１］の電位が上がる。ノードＦＮ［１］の電位の上昇量は、時刻Ｔ３から時刻Ｔ４までの間の動作の説明をしたとおり、メモリセルＭＣ［１］の容量結合係数を１としているので、配線ＷＬＣ［１］の電位の昇圧した量と同じとなる。
時刻Ｔ８において、配線ＢＬから高レベル電位が入力される。ここでの高レベル電位とは、Ｖ１１以上の電位であることが好ましい（図１１のタイミングチャートでは、配線ＢＬにＶ１１の電位がプリチャージされている。）。
時刻Ｔ８から、配線ＢＬを高レベル電位がにして十分な時間が経ったとき、配線ＳＧから高レベル電位を入力して、トランジスタＳＷをオン状態とする。
このとき、トランジスタＲＯＳ［１］のゲートは高レベル電位となっており、且つしきい値電圧がマイナス側にシフトしているため、トランジスタＲＯＳ［１］はオン状態となる。
また、トランジスタＲＯＳ［２］のゲートはＶ１１の電位となっており、且つしきい値電圧がマイナス側にシフトしているため、トランジスタＲＯＳ［２］は完全なオン状態となる。そのため、トランジスタＲＯＳ［２］のソース−ドレイン間において、電位差が生じず、配線ＳＬの電位は配線ＢＬとほぼ等しい電位となる。つまり、配線ＢＬと配線ＳＬとの間は、電気的に導通状態となり、配線ＳＬにはＶ１１の電位が出力される。
これにより、配線ＳＬから、ノードＦＮ［２］に保持された電位を読み出すことができる。
なお、上述の動作例では、４値（２ビット）の情報の記憶が可能なメモリセルを有するストリング１０１について説明したが、本発明の一態様は、これに限定されない。本発明の一態様は、例えば、８値（３ビット）、１６値（４ビット）などのような、５値以上の情報の記憶が可能なメモリセルを有するストリング１０１で構成された半導体装置であってもよい。該半導体装置は、上述した動作例と同様に、書き込み及び読み出し動作を行うことができる。
半導体装置の構成を上述した構成例とし、該半導体装置の動作方法を上述した動作例とすることによって、データ保持の容量が大きい記憶装置、又は、保持データの変化の無い記憶装置、又は、消費電力の低い記憶装置、又は、書き込み動作又は読み出し動作にかかる時間を短くした記憶装置を実現することができる。なお、上述した複数の効果は、互いに同時に実現できる場合もある。
なお、本実施の形態において、本発明の一態様として述べた一例は、他の複数の例と適宜組み合わせることができる。
なお、本実施の形態において、本発明の一態様について述べた。又は、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態及び他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、又は、有機半導体などの少なくとも一つを有していてもよい。又は例えば、場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１で述べたストリング１０５を使用した半導体装置の構成の一例について説明する。
＜構成例１＞
図１２は、ストリング１０５をｎ個並べて、メモリセルアレイを構成した半導体装置２００を示している（ｎは１以上の整数）。半導体装置２００は、ストリング１０５［１］乃至ストリング１０５［ｎ］を有する。なお、ストリング１０５［ｊ］は、ｊ列目に配置されているストリングを指す（ｊは１以上ｎ以下の整数）。ストリング１０５［ｊ］は、メモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｍ，ｊ］を有する。つまり、半導体装置２００は、列方向にｍ個、行方向にｎ個、すなわちｍ×ｎ個のメモリセルを有し、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｍ，ｎ］によって、半導体装置２００のメモリセルアレイが構成されている。なお、ｉ行目ｊ列目に位置するメモリセルは、メモリセルＭＣ［ｉ，ｊ］と表記する（ｉは１以上ｍ以下の整数）。
ストリング１０５［１］乃至ストリング１０５［ｎ］は、それぞれトランジスタＳＷ［１］乃至トランジスタＳＷ［ｎ］を有する。トランジスタＳＷ［１］乃至トランジスタＳＷ［ｎ］は、ストリング１０５［１］乃至ストリング１０５［ｎ］のいずれかを選択するためのトランジスタである。
ストリング１０５［ｊ］は、配線ＢＬ［ｊ］と、配線ＳＧ［ｊ］と、配線ＳＬ［ｊ］と、配線ＷＬＯＳ［１，ｊ］乃至配線ＷＬＯＳ［ｍ，ｊ］と、配線ＷＬＣ［１］乃至配線ＷＬＣ［ｍ］と、配線ＷＢＧと、配線ＲＢＧと、に電気的に接続されている。
メモリセルＭＣ［ｉ，ｊ］は、配線ＢＬ［ｊ］と、配線ＷＢＧと、配線ＲＢＧと、配線ＷＬＯＳ［ｉ，ｊ］と、配線ＷＬＣ［ｉ］と、電気的に接続されている。なお、メモリセルＭＣ［ｉ，ｊ］の有する回路素子、及び該回路素子の接続構成は、実施の形態１で述べたストリング１０５の有するメモリセルＭＣ［ｉ］の記載を参酌する。
次に、半導体装置２００の書き込み及び読み出し動作において、その対象となるメモリセルの選択方法について説明する。メモリセルＭＣ［ｉ，ｊ］にデータの書き込み又は読み出しを行うとき、配線ＳＧ［ｊ］に高レベル電位を入力して、トランジスタＳＷ［ｊ］をオン状態にする。加えて、配線ＷＬＯＳ［ｉ，ｊ］に信号を入力して、メモリセルＭＣ［ｉ，ｊ］の有する書き込みトランジスタ（上述の実施の形態１におけるストリング１０５のトランジスタＷＯＳ［ｉ］）をオン状態にする。つまり、これらの動作を行うことによって、ストリング１０５［ｊ］のメモリセルＭＣ［ｉ，ｊ］を選択することができる。
半導体装置２００のメモリセルＭＣ［ｉ，ｊ］へのデータの書き込み動作、及びメモリセルＭＣ［ｉ，ｊ］からのデータの読み出し動作は、上述のとおり、メモリセルＭＣ［ｉ，ｊ］を選択して行う。具体的な書き込み動作、及び読み出し動作は、実施の形態１の動作例の記載を参酌する。
なお、図１２では、半導体装置２００、ストリング１０５［１］、ストリング１０５［ｊ］、ストリング１０５［ｎ］、回路部ＭＣＳ［１］、回路部ＭＣＳ［ｊ］、回路部ＭＣＳ［ｎ］、配線ＷＬＯＳ［１，１］、配線ＷＬＯＳ［１，ｊ］、配線ＷＬＯＳ［１，ｎ］、配線ＷＬＯＳ［ｉ，１］、配線ＷＬＯＳ［ｉ，ｊ］、配線ＷＬＯＳ［ｉ，ｎ］、配線ＷＬＯＳ［ｍ，１］、配線ＷＬＯＳ［ｍ，ｊ］、配線ＷＬＯＳ［ｍ，ｎ］、配線ＷＬＣ［１］、配線ＷＬＣ［ｉ］、配線ＷＬＣ［ｍ］、配線ＢＬ［１］、配線ＢＬ［ｊ］、配線ＢＬ［ｎ］、配線ＳＬ［１］、配線ＳＬ［ｊ］、配線ＳＬ［ｎ］、配線ＳＧ［１］、配線ＳＧ［ｊ］、配線ＳＧ［ｎ］、配線ＷＢＧ、配線ＲＢＧ、トランジスタＳＷ［１］、トランジスタＳＷ［ｊ］、トランジスタＳＷ［ｎ］、メモリセルＭＣ［１，１］、メモリセルＭＣ［ｉ，１］、メモリセルＭＣ［ｍ，１］、メモリセルＭＣ［１，ｊ］、メモリセルＭＣ［ｉ，ｊ］、メモリセルＭＣ［ｍ，ｊ］、メモリセルＭＣ［１，ｎ］、メモリセルＭＣ［ｉ，ｎ］、メモリセルＭＣ［ｍ，ｎ］のみ記載しており、これら以外の回路、配線、信号、符号などについては省略している。
＜構成例２＞
図１３は、ストリング１０５を、列方向にｍ個、行方向にｎ個、すなわちｍ×ｎ個行列状に配置してメモリセルアレイを構成した半導体装置２１０である。半導体装置２１０は、ストリング１０５［１，１］乃至ストリング１０５［ｍ，ｎ］を有する。なお、ストリング１０５［ｉ，ｊ］（図１３に図示しない。）は、ｉ行目ｊ列目に配置されているストリングを指す。ストリング１０５［ｉ，ｊ］は、メモリセルＭＣ［１］乃至メモリセルＭＣ［ｋ］を有する。つまり、半導体装置２１０は、列方向にｍ×ｋ個、行方向にｎ個、すなわちｍ×ｋ×ｎ個のメモリセルを有し、これらのメモリセルによって、半導体装置２１０のメモリセルアレイが構成されている。
ストリング１０５［１，１］乃至ストリング１０５［ｍ，ｎ］は、それぞれトランジスタＳＷ［１，１］乃至トランジスタＳＷ［ｍ，ｎ］を有する。トランジスタＳＷ［１，１］乃至トランジスタＳＷ［ｍ，ｎ］は、ストリング１０５［１，１］乃至ストリング１０５［ｍ，ｎ］のいずれかを選択するためのトランジスタである。
ストリング１０５［ｉ，ｊ］は、配線ＢＬ［ｊ］と、配線ＳＧ［ｉ，ｊ］と、配線ＳＬ［ｊ］と、配線ＷＬＯＳ（１）［ｉ，ｊ］乃至配線ＷＬＯＳ（ｋ）［ｉ，ｊ］と、配線ＷＬＣ（１）［ｉ］乃至配線ＷＬＣ（ｋ）［ｉ］と、配線ＷＢＧ［ｉ］と、配線ＲＢＧ［ｉ］と、に電気的に接続されている（ｋは１以上の整数である）。
ストリング１０５［ｉ，ｊ］に有するメモリセルＭＣ［ｈ］は、配線ＢＬ［ｊ］と、配線ＷＢＧ［ｉ］と、配線ＲＢＧ［ｉ］と、配線ＷＬＯＳ（ｈ）［ｉ，ｊ］と、配線ＷＬＣ（ｈ）［ｉ］と、電気的に接続されている（ｈは１以上ｋ以下の整数）。なお、メモリセルＭＣ［ｉ，ｊ］の有する回路素子、及び該回路素子の接続構成は、実施の形態１で述べたストリング１０５の有するメモリセルＭＣ［ｉ］の記載を参酌する。
また、配線ＷＬＣ（ｈ）［ｉ］は、ストリング１０５［ｉ，１］乃至ストリング１０５［ｉ，ｎ］のそれぞれが有するメモリセルＭＣ［ｈ］と電気的に接続されている。つまり、配線ＷＬＣ（ｈ）［ｉ］から選択したいメモリセルに電位（信号）を入力（伝達）する場合、一つの配線ＷＬＣ（ｈ）［ｉ］を通って、ストリング１０５［ｉ，１］乃至ストリング１０５［ｉ，ｎ］のそれぞれが有するメモリセルＭＣ［ｈ］に対して電位（信号）が入力（伝達）される構成となっている。
次に、半導体装置２１０の書き込み及び読み出し動作において、その対象となるメモリセルの選択方法について説明する。ストリング１０５［ｉ，ｊ］に有するメモリセルＭＣ［ｈ］にデータの書き込み又は読み出しを行うとき、配線ＳＧ［ｉ，ｊ］に高レベル電位を入力して、トランジスタＳＷ［ｊ］をオン状態にする。加えて、配線ＷＬＯＳ（ｈ）［ｉ，ｊ］に信号を入力して、ストリング１０５［ｉ，ｊ］内のメモリセルＭＣ［ｈ］の有する書き込みトランジスタ（上述の実施の形態１におけるストリング１０５のトランジスタＷＯＳ［ｉ］）をオン状態にする。つまり、これらの動作を行うことによって、ストリング１０５［ｊ］のメモリセルＭＣ［ｉ，ｊ］を選択することができる。
半導体装置２１０のメモリセルＭＣ［ｉ，ｊ］へのデータの書き込み動作、及びメモリセルＭＣ［ｉ，ｊ］からのデータの読み出し動作は、上述のとおり、メモリセルＭＣ［ｉ，ｊ］を選択して行う。具体的な書き込み動作、及び読み出し動作は、実施の形態１の動作例の記載を参酌する。
なお、図１３では、半導体装置２１０、ストリング１０５［１，１］、ストリング１０５［ｍ，１］、ストリング１０５［１，ｎ］、ストリング１０５［ｍ，ｎ］、回路部ＭＣＳ［１，１］、回路部ＭＣＳ［ｍ，１］、回路部ＭＣＳ［１，ｎ］、回路部ＭＣＳ［ｍ，ｎ］、配線ＷＬＯＳ（１）［１，１］、配線ＷＬＯＳ（１）［１，ｎ］、配線ＷＬＯＳ（ｋ）［１，１］、配線ＷＬＯＳ（ｋ）［１，ｎ］、配線ＷＬＯＳ（１）［ｍ，１］、配線ＷＬＯＳ（ｋ）［ｍ，１］、配線ＷＬＯＳ（１）［ｍ，ｎ］、配線ＷＬＯＳ（ｋ）［ｍ，ｎ］、配線ＷＬＣ（１）［１］、配線ＷＬＣ（ｋ）［１］、配線ＷＬＣ（１）［ｍ］、配線ＷＬＣ（ｋ）［ｍ］、配線ＢＬ［１］、配線ＢＬ［ｎ］、配線ＳＬ［１］、配線ＳＬ［ｎ］、配線ＳＧ［１，１］、配線ＳＧ［１，ｎ］、配線ＳＧ［ｍ，１］、配線ＳＧ［ｍ，ｎ］、配線ＷＢＧ［１］、配線ＷＢＧ［ｍ］、配線ＲＢＧ［１］、配線ＲＢＧ［ｍ］、トランジスタＳＷ［１，１］、トランジスタＳＷ［ｍ，１］、トランジスタＳＷ［１，ｎ］、トランジスタＳＷ［ｍ，ｎ］、メモリセルＭＣ［１］、メモリセルＭＣ［ｋ］のみ記載しており、これら以外の回路、配線、信号、符号などについては省略している。なお、メモリセルＭＣ［１］、及びメモリセルＭＣ［ｋ］は、ストリング１０５［１，１］、ストリング１０５［ｍ，１］、ストリング１０５［１，ｎ］、ストリング１０５［ｍ，ｎ］において、共通の符号を用いている。
＜構成例３＞
図１４では、構成例１及び構成例２で述べた半導体装置とは別の構成の半導体装置を示している。
半導体装置２２０は、構成例１で説明した半導体装置２００を複数有し、複数の半導体装置２００が互いに重畳された領域を有する。なお、図１４では、メモリセルＭＣ［１，１］、メモリセルＭＣ［ｍ，１］、メモリセルＭＣ［１，ｎ］、メモリセルＭＣ［ｍ，ｎ］のみのメモリセルを図示しており、その他のメモリセルは省略している。
なお、各層の半導体装置２００が有するトランジスタＳＷ［１］乃至トランジスタＳＷ［ｎ］と、メモリセル内のトランジスタ（トランジスタＷＯＳ［１］乃至トランジスタＷＯＳ［ｍ］、及びトランジスタＲＯＳ［１］乃至トランジスタＲＯＳ［ｎ］）と、は、同じ材料で形成することが好ましい。これによって、トランジスタＳＷ［１］乃至トランジスタＳＷ［ｎ］と、メモリセル内のトランジスタと、を同一の層内に設けることができる。
なお、図１４では、各層の半導体装置２００が有するトランジスタＳＷ［１］乃至トランジスタＳＷ［ｎ］と、メモリセル内のトランジスタと、を同一の層内に図示しているが、本発明の一態様は、これに限定されない。例えば、図１５の半導体装置２２１に示すとおり、トランジスタＳＷ［１］乃至トランジスタＳＷ［ｎ］を、メモリセル内のトランジスタとの同一の層に設けず、別の層として回路層２０に設ける構成であってもよい。また、図１５では、半導体装置２００の下層に、回路層２０を設けているが、半導体装置２００の上層に設けてもよい。なお、図１４において半導体装置２００と回路層２０を電気的に接続する配線は、見易くするため太一点鎖線でまとめて図示しており、それぞれの配線が電気的にまとまって接続されていることを示しているわけではないことを注釈する。また、例えば、図１６の半導体装置２２２に示すとおり、トランジスタＳＷ［１］乃至トランジスタＳＷ［ｎ］を、メモリセル内のトランジスタとの同一の層に設けず、外部回路１０の内部に設けて、半導体装置２２０の外に外部回路１０を設けた構成であってもよい。
特に、トランジスタＳＷ［１］乃至トランジスタＳＷ［ｎ］と、メモリセル内のトランジスタと、が異なる材料で形成されているとき、図１５、図１６に示した構成を適用するのが好ましい。例えば、トランジスタＳＷ［１］乃至トランジスタＳＷ［ｎ］のチャネル形成領域はシリコンを有し、メモリセル内のトランジスタのチャネル形成領域は酸化物半導体を有している場合、上述したような構成を適用するのが好ましい。
このように、メモリセルアレイを積層させることによって、１ビットあたりの占有面積を小さくすることができる。つまり、積層したメモリセルアレイを有する記憶装置の記憶容量を大きくすることができる。例えば、１０ｎｍノードのＯＳトランジスタを用いて、メモリセルアレイを６層構成にした場合、記憶装置の記憶容量を１ＴＢｙｔｅ近傍まで大きくすることができる。
また、記憶装置の構成を、メモリセルアレイを積層させる構成ではなく、メモリセルの数を増やす、１個のメモリセルが保持するビット数を増やす、などの構成にすることによっても、該記憶装置の記憶容量を１ＴＢｙｔｅ近傍まで大きくすることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本発明の一態様に係る記憶装置の構成の一例について、図１７を用いながら説明する。
図１７に記憶装置の構成の一例を示す。記憶装置２６００は、周辺回路２６０１、及びメモリセルアレイ２６１０を有する。周辺回路２６０１は、ローデコーダ２６２１、ワード線ドライバ回路２６２２、ビット線ドライバ回路２６３０、出力回路２６４０、コントロールロジック回路２６６０を有する。なお、メモリセルアレイ２６１０には、実施の形態１で説明したストリング１０１を有しているものとする。
ビット線ドライバ回路２６３０は、カラムデコーダ２６３１、プリチャージ回路２６３２、センスアンプ２６３３、及び書き込み回路２６３４を有する。プリチャージ回路２６３２は、実施の形態１で説明したストリング１０１と接続されている配線ＳＬ、又は配線ＢＬ（図１７に図示していない。）をプリチャージする機能を有する。センスアンプ２６３３は、配線ＳＬ、又は配線ＢＬから読み出されたデータ信号を増幅する機能を有する。増幅されたデータ信号は、出力回路２６４０を介して、デジタルのデータ信号ＲＤＡＴＡとして記憶装置２６００の外部に出力される。
また、記憶装置２６００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路２６０１用の高電源電圧（ＶＤＤ）、メモリセルアレイ２６１０用の高電源電圧（ＶＩＬ）が供給される。
また、記憶装置２６００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、ローデコーダ２６２１及びカラムデコーダ２６３１に入力され、データ信号ＷＤＡＴＡは書き込み回路２６３４に入力される。
コントロールロジック回路２６６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、ローデコーダ２６２１、カラムデコーダ２６３１の制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路２６６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。
また、ｐチャネル型Ｓｉトランジスタと、後述する実施の形態の酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを用い、記憶装置２６００に適用することで、小型の記憶装置２６００を提供できる。また、消費電力低減することが可能な記憶装置２６００を提供できる。また、動作速度を向上することが可能な記憶装置２６００を提供できる。特に、Ｓｉトランジスタはｐチャネル型のみとすることで、製造コストを低く抑えることができる。
なお、本実施の形態の構成例は、図１７の構成に限定されない。例えば、実施の形態２で説明した半導体装置２２１を適用した場合、センスアンプ２６３３、又はプリチャージ回路２６３２を回路層２０に設ける、などのように適宜構成を変更してもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、上述の実施の形態で説明した半導体装置を有する記憶装置を電子部品として適用する例、及び該電子部品を具備する電子機器に適用する例について、図１８、図１９を用いて説明する。
＜電子部品＞
図１８（Ａ）では上述の実施の形態で説明し半導体装置を有する記憶装置を電子部品として適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
上記実施の形態１に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
後工程については、図１８（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
なお、本実施の形態において、基板の一方の面に素子が形成されていたとき、基板の一方の面を表面とし、該基板の他方の面（該基板の素子が形成されていない側の面）を裏面とする。
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
以上説明した電子部品は、実施の形態１、実施の形態２で説明した半導体装置、又は実施の形態３で説明した記憶装置を含む構成とすることができる。そのため、信頼性に優れた電子部品を実現することができる。
また、完成した電子部品の斜視模式図を図１８（Ｂ）に示す。図１８（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１８（Ｂ）に示す電子部品４７００は、リード４７０１及び回路部４７０３を示している。図１８（Ｂ）に示す電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品４７００が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板４７０４は、電子機器等の内部に設けられる。
＜電子機器＞
次に上述した電子部品を適用した電子機器について説明する。
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図１９に示す。
図１９（Ａ）は携帯型ゲーム機であり、筐体５２０１、筐体５２０２、表示部５２０３、表示部５２０４、マイクロホン５２０５、スピーカ５２０６、操作キー５２０７、スタイラス５２０８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図１９（Ａ）に示した携帯型ゲーム機は、２つの表示部５２０３と表示部５２０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１９（Ｂ）は携帯情報端末であり、筐体５６０１、筐体５６０２、表示部５６０３、表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様の半導体装置は、携帯情報端末の各種集積回路に用いることができる。表示部５６０３は筐体５６０１に設けられており、表示部５６０４は筐体５６０２に設けられている。そして、筐体５６０１と筐体５６０２とは、接続部５６０５により接続されており、筐体５６０１と筐体５６０２の間の角度は、接続部５６０５により変更が可能である。表示部５６０３における映像を、接続部５６０５における筐体５６０１と筐体５６０２との間の角度に従って、切り替える構成としても良い。また、表示部５６０３及び表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図１９（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様の半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。
図１９（Ｄ）はウェアラブル端末の一種であるスマートウォッチであり、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。本発明の一態様の半導体装置は、スマートウォッチの各種集積回路に用いることができる。また、表示部５９０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５９０３にスマートウォッチを起動する電源スイッチ、スマートウォッチのアプリケーションを操作するボタン、音量調整ボタン、または表示部５９０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図１９（Ｄ）に示したスマートウォッチでは、操作ボタン５９０３の数を２個示しているが、スマートウォッチの有する操作ボタンの数は、これに限定されない。また、操作子５９０４は、スマートウォッチの時刻合わせを行うリューズとして機能する。また、操作子５９０４は、時刻合わせ以外に、スマートウォッチのアプリケーションを操作する入力インターフェースとして、用いるようにしてもよい。なお、図１９（Ｄ）に示したスマートウォッチでは、操作子５９０４を有する構成となっているが、これに限定せず、操作子５９０４を有さない構成であってもよい。
図１９（Ｅ）はビデオカメラであり、筐体５８０１、筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様の半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は筐体５８０１に設けられており、表示部５８０３は筐体５８０２に設けられている。そして、筐体５８０１と筐体５８０２とは、接続部５８０６により接続されており、筐体５８０１と筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における筐体５８０１と筐体５８０２との間の角度に従って切り替える構成としてもよい。
図１９（Ｆ）は自動車であり、車体５７０１、車輪５７０２、ダッシュボード５７０３、ライト５７０４等を有する。本発明の一態様の半導体装置は、自動車の各種集積回路に用いることができる。
図１９（Ｇ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様の半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。
図１９（Ｈ）は、情報端末の機能を有する携帯電話であり、筐体５５０１、表示部５５０２、マイク５５０３、スピーカ５５０４、操作ボタン５５０５を有する。また、表示部５５０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５５０５に携帯電話を起動する電源スイッチ、携帯電話のアプリケーションを操作するボタン、音量調整ボタン、または表示部５５０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図１９（Ｈ）に示した携帯電話では、操作ボタン５５０５の数を２個示しているが、携帯電話の有する操作ボタンの数は、これに限定されない。また、図示していないが、図１９（Ｈ）に示した携帯電話は、カメラを有する構成であってもよい。また、図示していないが、図１９（Ｈ）に示した携帯電話は、フラッシュライト、または照明の用途として発光装置を有する構成であってもよい。また、図示していないが、図１９（Ｈ）に示した携帯電話は、筐体５５０１の内部にセンサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線などを測定する機能を含むもの）を有する構成であってもよい。特に、ジャイロ、加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、図１９（Ｈ）に示す携帯電話の向き（鉛直方向に対して携帯電話がどの向きに向いているか）を判断して、表示部５５０２の画面表示を、携帯電話の向きに応じて自動的に切り替えるようにすることができる。また、特に、指紋、静脈、虹彩、または声紋など生体情報を取得するセンサを有する検出装置を設けることで、生体認証機能を有する携帯電話を実現することができる。
次に、本発明の一態様の半導体装置又は記憶装置を備えることができる表示装置の使用例について説明する。一例としては、表示装置は、画素を有する。画素は、例えば、トランジスタや表示素子を有する。又は、表示装置は、画素を駆動する駆動回路を有する。駆動回路は、例えば、トランジスタを有する。例えば、これらのトランジスタとして、他の実施の形態で述べたトランジスタを採用することができる。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤチップ（白色ＬＥＤチップ、赤色ＬＥＤチップ、緑色ＬＥＤチップ、青色ＬＥＤチップなど）、トランジスタ（電流に応じて発光するトランジスタ）、プラズマディスプレイパネル（ＰＤＰ）、電子放出素子、カーボンナノチューブを用いた表示素子、液晶素子、電子インク、エレクトロウェッティング素子、電気泳動素子、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックディスプレイなど）、又は、量子ドットなどの少なくとも一つを有している。これらの他にも、表示素子、表示装置、発光素子又は発光装置は、電気的又は磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。量子ドットを各画素に用いた表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子としてではなく、バックライトの一部に設けてもよい。量子ドットを用いることにより、色純度の高い表示を行うことができる。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、又は、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、又は、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤチップを用いる場合、ＬＥＤチップの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤチップを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤチップが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤチップが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。また、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子においては、表示素子が封止されている空間（例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間）に、乾燥剤を配置してもよい。乾燥剤を配置することにより、ＭＥＭＳなどが水分によって動きにくくなることや、劣化しやすくなることを防止することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、本発明の一態様の記憶装置を備えることができるＲＦタグの使用例について、図２０を用いながら、説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２０（Ａ）参照）、記録媒体（ＤＶＤやビデオテープ等、図２０（Ｂ）参照）、包装用容器類（包装紙やボトル等、図２０（Ｃ）参照）、乗り物類（自転車等、図２０（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、又は電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、又は携帯電話）等の物品、若しくは各物品に取り付ける荷札（図２０（Ｅ）、図２０（Ｆ）参照）等に設けて使用することができる。
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、又は埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、又は証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、又は電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、開示する発明の一態様に係るトランジスタについて説明する。
なお、本発明の一態様に係るトランジスタは、実施の形態８で説明するｎｃ−ＯＳ又はＣＡＡＣ−ＯＳを有することが好ましい。
＜トランジスタの構成例１＞
図２１（Ａ）乃至図２１（Ｃ）は、トランジスタ１４００ａの上面図及び断面図である。図２１（Ａ）は上面図である。図２１（Ｂ）は、図２１（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図２１（Ｃ）は、図２１（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図２１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ａのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ａのチャネル幅方向と呼ぶ場合がある。
トランジスタ１４００ａは、基板１４５０と、基板１４５０上の絶縁膜１４０１と、絶縁膜１４０１上の導電膜１４１４と、導電膜１４１４を覆うように形成された絶縁膜１４０２と、絶縁膜１４０２上の絶縁膜１４０３と、絶縁膜１４０３上の絶縁膜１４０４と、絶縁膜１４０４上に、金属酸化物１４３１、金属酸化物１４３２の順で形成された積層と、金属酸化物１４３２の上面及び側面と接する導電膜１４２１と、同じく金属酸化物１４３２の上面及び側面と接する導電膜１４２３と、導電膜１４２１上の導電膜１４２２と、導電膜１４２３上の導電膜１４２４と、導電膜１４２２、導電膜１４２４上の絶縁膜１４０５と、金属酸化物１４３１、金属酸化物１４３２、導電膜１４２１乃至導電膜１４２４及び絶縁膜１４０５と接する金属酸化物１４３３と、金属酸化物１４３３上の絶縁膜１４０６と、絶縁膜１４０６上の導電膜１４１１と、導電膜１４１１上の導電膜１４１２と、導電膜１４１２上の導電膜１４１３と、導電膜１４１３を覆うように形成された絶縁膜１４０７と、絶縁膜１４０７上の絶縁膜１４０８を有する。なお、金属酸化物１４３１、金属酸化物１４３２及び金属酸化物１４３３をまとめて、金属酸化物１４３０と呼称する。
金属酸化物１４３２は半導体であり、トランジスタ１４００ａのチャネルとしての機能を有する。
また、金属酸化物１４３１及び金属酸化物１４３２は、領域１４４１及び領域１４４２を有する。領域１４４１は、導電膜１４２１と、金属酸化物１４３１、金属酸化物１４３２が接する領域の近傍に形成され、領域１４４２は、導電膜１４２３と、金属酸化物１４３１、金属酸化物１４３２が接する領域の近傍に形成される。
領域１４４１、領域１４４２は低抵抗領域としての機能を有する。金属酸化物１４３１、金属酸化物１４３２は、領域１４４１を有することで、導電膜１４２１との間のコンタクト抵抗を低減させることが可能になる。同様に、金属酸化物１４３１、金属酸化物１４３２は、領域１４４２を有することで、導電膜１４２３との間のコンタクト抵抗を低減させることが可能になる。
導電膜１４２１、導電膜１４２２は、トランジスタ１４００ａのソース電極又はドレイン電極の一方としての機能を有する。導電膜１４２３、導電膜１４２４は、トランジスタ１４００ａのソース電極又はドレイン電極の他方としての機能を有する。
導電膜１４２２は導電膜１４２１よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜１４２１の導電率の低下を防ぐことが可能になる。
同様に、導電膜１４２４は導電膜１４２３よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜１４２３の導電率の低下を防ぐことが可能になる。
導電膜１４１１乃至導電膜１４１３は、トランジスタ１４００ａの第１のゲート電極としての機能を有する。
導電膜１４１１、導電膜１４１３は、導電膜１４１２よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜１４１２の導電率の低下を防ぐことが可能になる。
絶縁膜１４０６は、トランジスタ１４００ａの第１のゲート絶縁膜としての機能を有する。
導電膜１４１４は、トランジスタ１４００ａの第２のゲート電極としての機能を有する。
導電膜１４１１乃至導電膜１４１３と導電膜１４１４は同じ電位が与えられてもよいし、異なる電位が与えられてもよい。また導電膜１４１４は、場合によっては省略してもよい。
絶縁膜１４０１乃至絶縁膜１４０４は、トランジスタ１４００ａの下地絶縁膜としての機能を有する。また、絶縁膜１４０２乃至絶縁膜１４０４は、トランジスタ１４００ａの第２のゲート絶縁膜としての機能も有する。
絶縁膜１４０５乃至１４０８は、トランジスタ１４００ａの保護絶縁膜又は層間絶縁膜としての機能を有する。
図２１（Ｃ）に示すように、金属酸化物１４３２の側面は、導電膜１４１１に囲まれている。上記構成をとることで、導電膜１４１１の電界によって、金属酸化物１４３２を電気的に取り囲むことができる。ゲート電極の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。そのため、金属酸化物１４３２の全体（バルク）にチャネルが形成される。ｓ−ｃｈａｎｎｅｌ構造は、トランジスタのソース−ドレイン間に大電流を流すことができ、トランジスタのオン電流を高くすることができる。
ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）など微細化されたトランジスタが要求される半導体装置に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。
トランジスタ１４００ａにおいて、ゲート電極として機能する領域は、絶縁膜１４０５などに形成された開口部１４１５を埋めるように自己整合（ｓｅｌｆ ａｌｉｇｎ）的に形成される。
図２１（Ｂ）に示すように、導電膜１４１１と導電膜１４２２は、絶縁膜を間に介して、互いに重なる領域を有する。同様に、導電膜１４１１と導電膜１４２３は、絶縁膜を間に介して、互いに重なる領域を有する。これらの領域は、ゲート電極と、ソース電極又はドレイン電極との間に生じた寄生容量として機能し、トランジスタ１４００ａの動作速度を低下させる原因になり得る。トランジスタ１４００ａは、絶縁膜１４０５を設けることで、上述の寄生容量を低下させることが可能になる。絶縁膜１４０５は、比誘電率の低い材料からなることが好ましい。
図２２（Ａ）は、トランジスタ１４００ａの中央部を拡大したものである。図２２（Ａ）において、導電膜１４１１の底面が、絶縁膜１４０６及び金属酸化物１４３３を介して、金属酸化物１４３２の上面と平行に面する領域の長さを、幅ＬＧとして示す。幅ＬＧは、ゲート電極の線幅を表す。また、図２２（Ａ）において、導電膜１４２１と導電膜１４２３の間の長さを、幅ＬＳＤとして示す。幅ＬＳＤは、ソース電極とドレイン電極との間の長さを表す。
幅ＬＳＤは最小加工寸法で決定されることが多い。図２２（Ａ）に示すように、幅ＬＧは、幅ＬＳＤよりも小さい。すなわち、トランジスタ１４００ａは、ゲート電極の線幅を、最小加工寸法より小さくすることが可能になる。具体的には、幅ＬＧは、５ｎｍ以上且つ６０ｎｍ以下、好ましくは５ｎｍ以上且つ３０ｎｍ以下とすることが可能になる。
図２２（Ａ）において、導電膜１４２１及び導電膜１４２２の厚さの合計、又は、導電膜１４２３及び導電膜１４２４の厚さの合計を高さＨＳＤと表す。
絶縁膜１４０６の厚さを、高さＨＳＤ以下とすることで、ゲート電極からの電界がチャネル形成領域全体に印加することが可能になり好ましい。絶縁膜１４０６の厚さは、３０ｎｍ以下、好ましくは１０ｎｍ以下とする。
また、導電膜１４２２と導電膜１４１１の間に形成される寄生容量、及び、導電膜１４２４と導電膜１４１１の間に形成される寄生容量の値は、絶縁膜１４０５の厚さに反比例する。例えば、絶縁膜１４０５の厚さを、絶縁膜１４０６の厚さの３倍以上、好ましくは５倍以上とすることで、寄生容量は無視できるほど小さくなり、好ましい。その結果、トランジスタ１４００ａを高周波数で動作させることが可能になる。
以下、トランジスタ１４００ａの各構成要素について説明を行う。
＜＜金属酸化物層＞＞
まず、金属酸化物１４３１乃至金属酸化物１４３３に適用可能な金属酸化物について説明を行う。
トランジスタ１４００ａは、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いことが好適である。オフ電流が低いトランジスタとしては、チャネル形成領域に酸化物半導体を有するトランジスタが挙げられる。
金属酸化物１４３２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。金属酸化物１４３２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、金属酸化物１４３２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）又はスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、マグネシウム（Ｍｇ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。又は、元素Ｍは、例えば、金属酸化物のエネルギーギャップを大きくする機能を有する元素である。また、金属酸化物１４３２は、亜鉛（Ｚｎ）を含むと好ましい。金属酸化物は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、金属酸化物１４３２は、インジウムを含む酸化物半導体に限定されない。金属酸化物１４３２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
金属酸化物１４３２は、例えば、エネルギーギャップが大きい酸化物半導体を用いる。金属酸化物１４３２のエネルギーギャップは、例えば、２．５ｅＶ以上且つ４．２ｅＶ以下、好ましくは２．８ｅＶ以上且つ３．８ｅＶ以下、さらに好ましくは３ｅＶ以上且つ３．５ｅＶ以下とする。
金属酸化物１４３２は、後述するＣＡＡＣ−ＯＳ膜であることが好ましい。
例えば、金属酸化物１４３１及び金属酸化物１４３３は、金属酸化物１４３２を構成する酸素以外の元素一種以上、又は二種以上から構成される金属酸化物である。金属酸化物１４３２を構成する酸素以外の元素一種以上、又は二種以上から金属酸化物１４３１及び金属酸化物１４３３が構成されるため、金属酸化物１４３１と金属酸化物１４３２との界面、及び金属酸化物１４３２と金属酸化物１４３３との界面において、界面準位が形成されにくい。
なお、金属酸化物１４３１がＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。金属酸化物１４３１をスパッタリング法で成膜する場合、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などの原子数比を満たすスパッタリングターゲットを用いることができる。
また、金属酸化物１４３２がＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。金属酸化物１４３２をスパッタリング法で成膜する場合、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１などの原子数比を満たすスパッタリングターゲットを用いることができる。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される金属酸化物１４３２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
また、金属酸化物１４３３がＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などが好ましい。また、金属酸化物１４３３は、金属酸化物１４３１と同種の金属酸化物を用いても構わない。
また、金属酸化物１４３１又は金属酸化物１４３３がインジウムを含まなくても構わない場合がある。例えば、金属酸化物１４３１又は金属酸化物１４３３が酸化ガリウムであっても構わない。
次に、金属酸化物１４３１乃至金属酸化物１４３３の積層により構成される金属酸化物１４３０の機能及びその効果について、図２２（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図２２（Ｂ）は、図２２（Ａ）にＹ１−Ｙ２の鎖線で示した部位のエネルギーバンド構造を示している。また、図２２（Ｂ）は、トランジスタ１４００ａのチャネル形成領域とその近傍のエネルギーバンド構造を示している。
図２２（Ｂ）中、Ｅｃ１４０４、Ｅｃ１４３１、Ｅｃ１４３２、Ｅｃ１４３３、Ｅｃ１４０６は、それぞれ、絶縁膜１４０４、金属酸化物１４３１、金属酸化物１４３２、金属酸化物１４３３、絶縁膜１４０６の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。
絶縁膜１４０４と絶縁膜１４０６は絶縁体であるため、Ｅｃ１４０６とＥｃ１４０４は、Ｅｃ１４３１、Ｅｃ１４３２、及びＥｃ１４３３よりも真空準位に近い（電子親和力が小さい）。
金属酸化物１４３２は、金属酸化物１４３１及び金属酸化物１４３３よりも電子親和力の大きい金属酸化物を用いる。例えば、金属酸化物１４３２として、金属酸化物１４３１及び金属酸化物１４３３よりも電子親和力の０．０７ｅＶ以上且つ１．３ｅＶ以下、好ましくは０．１ｅＶ以上且つ０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上且つ０．４ｅＶ以下大きい金属酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物１４３３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
このとき、ゲート電圧を印加すると、金属酸化物１４３１、金属酸化物１４３２、金属酸化物１４３３のうち、電子親和力の大きい金属酸化物１４３２にチャネルが形成される。
そのため、電子は、金属酸化物１４３１、金属酸化物１４３３の中ではなく、金属酸化物１４３２の中を主として移動する。そのため、金属酸化物１４３１と絶縁膜１４０４との界面、あるいは、金属酸化物１４３３と絶縁膜１４０６との界面に、電子の流れを阻害する界面準位が多く存在したとしても、トランジスタのオン電流にはほとんど影響を与えない。金属酸化物１４３１、金属酸化物１４３３は、絶縁膜のように機能する。
金属酸化物１４３１と金属酸化物１４３２との間には、金属酸化物１４３１と金属酸化物１４３２との混合領域を有する場合がある。また、金属酸化物１４３２と金属酸化物１４３３との間には、金属酸化物１４３２と金属酸化物１４３３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、金属酸化物１４３１、金属酸化物１４３２及び金属酸化物１４３３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
金属酸化物１４３１と金属酸化物１４３２の界面、あるいは、金属酸化物１４３２と金属酸化物１４３３との界面は、上述したように界面準位密度が小さいため、金属酸化物１４３２中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることが可能になる。
例えば、トランジスタ中の電子の移動は、チャネル形成領域の物理的な凹凸が大きい場合に阻害される。トランジスタのオン電流を高くするためには、例えば、金属酸化物１４３２の上面又は下面（被形成面、ここでは金属酸化物１４３１の上面）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、Ｒａ及びＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。例えば、金属酸化物１４３２が酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物１４３２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
例えば、金属酸化物１４３２のある深さにおいて、又は、金属酸化物１４３２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
金属酸化物１４３２の酸素欠損を低減するために、例えば、絶縁膜１４０４に含まれる過剰酸素を、金属酸化物１４３１を介して金属酸化物１４３２まで移動させる方法などがある。この場合、金属酸化物１４３１は、酸素透過性を有する層（酸素を通過又は透過させる層）であることが好ましい。
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、金属酸化物１４３２の全体にチャネルが形成される。したがって、金属酸化物１４３２が厚いほどチャネル領域は大きくなる。即ち、金属酸化物１４３２が厚いほど、トランジスタのオン電流を高くすることができる。
また、トランジスタのオン電流を高くするためには、金属酸化物１４３３は薄いほど好ましい。金属酸化物１４３３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、金属酸化物１４３３は、チャネルの形成される金属酸化物１４３２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、金属酸化物１４３３は、ある程度の厚さを有することが好ましい。金属酸化物１４３３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、金属酸化物１４３３は、絶縁膜１４０４などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、金属酸化物１４３１は厚く、金属酸化物１４３３は薄いことが好ましい。金属酸化物１４３１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。金属酸化物１４３１の厚さを、厚くすることで、隣接する絶縁体と金属酸化物１４３１との界面からチャネルの形成される金属酸化物１４３２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、金属酸化物１４３１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。
例えば、金属酸化物１４３２と金属酸化物１４３１との間に、例えば、ＳＩＭＳ分析において、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、金属酸化物１４３２と金属酸化物１４３３との間に、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、金属酸化物１４３２の水素濃度を低減するために、金属酸化物１４３１及び金属酸化物１４３３の水素濃度を低減すると好ましい。金属酸化物１４３１及び金属酸化物１４３３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、金属酸化物１４３２の窒素濃度を低減するために、金属酸化物１４３１及び金属酸化物１４３３の窒素濃度を低減すると好ましい。金属酸化物１４３１及び金属酸化物１４３３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
金属酸化物１４３１乃至金属酸化物１４３３の成膜は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法又はＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行えばよい。
金属酸化物１４３１、金属酸化物１４３２を形成した後に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上且つ６５０℃以下、好ましくは４５０℃以上且つ６００℃以下、さらに好ましくは５２０℃以上且つ５７０℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、又は酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。又は、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上又は１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、金属酸化物１４３１、金属酸化物１４３２の結晶性を高めることや、水素や水などの不純物を除去することが可能になる。
上述の３層構造は一例である。例えば、金属酸化物１４３１又は金属酸化物１４３３のない２層構造としても構わない。又は、金属酸化物１４３１の上もしくは下、又は金属酸化物１４３３上もしくは下に、金属酸化物１４３１、金属酸化物１４３２及び金属酸化物１４３３として例示した半導体のいずれか一を有する４層構造としても構わない。又は、金属酸化物１４３１の上、金属酸化物１４３１の下、金属酸化物１４３３の上、金属酸化物１４３３の下のいずれか二箇所以上に、金属酸化物１４３１、金属酸化物１４３２及び金属酸化物１４３３として例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
＜＜基板＞＞
基板１４５０としては、例えば、絶縁体基板、半導体基板又は導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、又は炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。又は、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体又は半導体が設けられた基板、半導体基板に導電体又は絶縁体が設けられた基板、導電体基板に半導体又は絶縁体が設けられた基板などがある。又は、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板１４５０として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１４５０に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板１４５０として、繊維を編みこんだシート、フィルム又は箔などを用いてもよい。また、基板１４５０が伸縮性を有してもよい。また、基板１４５０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。又は、元の形状に戻らない性質を有してもよい。基板１４５０の厚さは、例えば、５μｍ以上且つ７００μｍ以下、好ましくは１０μｍ以上且つ５００μｍ以下、さらに好ましくは１５μｍ以上且つ３００μｍ以下とする。基板１４５０を薄くすると、半導体装置を軽量化することができる。また、基板１４５０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板１４５０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板１４５０としては、例えば、金属、合金、樹脂もしくはガラス、又はそれらの繊維などを用いることができる。可とう性基板である基板１４５０は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板１４５０としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、又は１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板１４５０として好適である。
＜＜下地絶縁膜＞＞
絶縁膜１４０１は、基板１４５０と導電膜１４１４を電気的に分離させる機能を有する。
絶縁膜１４０１又は絶縁膜１４０２は、単層構造又は積層構造の絶縁膜で形成される。絶縁膜を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。
また、絶縁膜１４０２として、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いてもよい。
また、絶縁膜１４０２を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
絶縁膜１４０４は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁膜１４０４から脱離した酸素は金属酸化物１４３０に供給され、金属酸化物１４３０の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上且つ７００℃以下、又は１００℃以上且つ５００℃以下の範囲が好ましい。
絶縁膜１４０４は、金属酸化物１４３０に酸素を供給することができる酸化物を含むことが好ましい。例えば、酸化シリコン又は酸化窒化シリコンを含む材料を用いることが好ましい。
又は、絶縁膜１４０４として、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いてもよい。
絶縁膜１４０４に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁膜１４０４の成膜を行えばよい。又は、成膜後の絶縁膜１４０４に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
例えば、成膜後の絶縁膜１４０４に、酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
酸素導入方法には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。又は、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
また、絶縁膜１４０４を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
絶縁膜１４０３は、絶縁膜１４０４に含まれる酸素が、導電膜１４１４に含まれる金属と結びつき、絶縁膜１４０４に含まれる酸素が減少することを防ぐパッシベーション機能を有する。
絶縁膜１４０３は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜１４０３を設けることで、金属酸化物１４３０からの酸素の外部への拡散と、外部から金属酸化物１４３０への水素、水等の入り込みを防ぐことができる。
絶縁膜１４０３としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
トランジスタ１４００ａは、電荷捕獲層に電子を注入することで、しきい値電圧を制御することが可能になる。電荷捕獲層は、絶縁膜１４０２又は絶縁膜１４０３に設けることが好ましい。例えば、絶縁膜１４０３を酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケート等で形成することで、電荷捕獲層として機能させることができる。
＜＜ゲート電極＞＞
導電膜１４１１乃至導電膜１４１４して、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、又はこれらを主成分とする化合物を含む導電膜の単層又は積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
＜＜ソース電極、ドレイン電極＞＞
導電膜１４２１乃至導電膜１４２４として、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、又はこれらを主成分とする化合物を含む導電膜の単層又は積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
また、導電膜１４２１乃至導電膜１４２４には、酸化イリジウム、酸化ルテニウム、ストロンチウムルテナイトなど、貴金属を含む導電性酸化物を用いることが好ましい。これらの導電性酸化物は、酸化物半導体と接しても酸化物半導体から酸素を奪うことが少なく、酸化物半導体の酸素欠損を作りにくい。
＜＜低抵抗領域＞＞
領域１４４１、領域１４４２は、例えば、導電膜１４２１、導電膜１４２３が、金属酸化物１４３１、金属酸化物１４３２の酸素を引き抜くことで形成される。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタの作製工程には、いくつかの加熱工程があることから、領域１４４１、領域１４４２には酸素欠損が形成される。また、加熱により該酸素欠損のサイトに水素が入りこみ、領域１４４１、領域１４４２に含まれるキャリア濃度が増加する。その結果、領域１４４１、領域１４４２が低抵抗化する。
＜＜ゲート絶縁膜＞＞
絶縁膜１４０６は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁膜１４０６は、酸化ガリウム、酸化ハフニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、又はシリコン及びハフニウムを有する酸化窒化物などを有することが好ましい。
また、絶縁膜１４０６は、酸化シリコン又は酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定且つ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウム又は酸化ハフニウムを金属酸化物１４３３側に有することで、酸化シリコン又は酸化窒化シリコンに含まれるシリコンが、金属酸化物１４３２に混入することを抑制することができる。
また、例えば、酸化シリコン又は酸化窒化シリコンを金属酸化物１４３３側に有することで、酸化アルミニウム、酸化ガリウム又は酸化ハフニウムと、酸化シリコン又は酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
＜＜層間絶縁膜、保護絶縁膜＞＞
絶縁膜１４０５は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁膜１４０５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン又は樹脂などを有することが好ましい。又は、絶縁膜１４０５は、酸化シリコン又は酸化窒化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定且つ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート又はアクリルなどがある。
絶縁膜１４０７は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜１４０７を設けることで、金属酸化物１４３０からの酸素の外部への拡散と、外部から金属酸化物１４３０への水素、水等の入り込みを防ぐことができる。
絶縁膜１４０７としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を透過させない遮断効果が高いので絶縁膜１４０７に適用するのに好ましい。
絶縁膜１４０７は、スパッタリング法、又はＣＶＤ法などにより酸素を含むプラズマを用いて成膜することで、絶縁膜１４０５、絶縁膜１４０６の側面及び表面に、酸素を添加することが可能になる。また、絶縁膜１４０７を成膜した後、何れかのタイミングにおいて、第２の加熱処理を行うことが好ましい。第２の加熱処理によって、絶縁膜１４０５、絶縁膜１４０６に添加された酸素が、絶縁膜中を拡散し、金属酸化物１４３０に到達し、金属酸化物１４３０の酸素欠損を低減することが可能になる。
図２３（Ａ）（Ｂ）は、絶縁膜１４０７を成膜する際に絶縁膜１４０５、絶縁膜１４０６に添加された酸素が、第２の加熱処理によって絶縁膜中を拡散し、金属酸化物１４３０に到達する様子を描いた模式図である。図２３（Ａ）は、図２１（Ｂ）の断面図において、酸素が拡散する様子を矢印で示している。同様に、図２３（Ｂ）は、図２１（Ｃ）の断面図において、酸素が拡散する様子を矢印で示している。
図２３（Ａ）、図２３（Ｂ）に示すように、絶縁膜１４０６の側面に添加された酸素が、絶縁膜１４０６の内部を拡散し、金属酸化物１４３０に到達する。また、絶縁膜１４０７と絶縁膜１４０５の界面近傍に、酸素を過剰に含む領域１４６１、領域１４６２及び領域１４６３が形成される場合がある。領域１４６１乃至１４６３に含まれる酸素は、絶縁膜１４０５、絶縁膜１４０４を経由し、金属酸化物１４３０に到達する。絶縁膜１４０５が酸化シリコンを含み、絶縁膜１４０７が酸化アルミニウムを含む場合、領域１４６１乃至１４６３は、シリコンとアルミニウムと酸素の混合層が形成される場合がある。
絶縁膜１４０７は、酸素をブロックする機能を有し、酸素が絶縁膜１４０７より上方に拡散することを防ぐ。同様に、絶縁膜１４０３は、酸素をブロックする機能を有し、酸素が絶縁膜１４０３より下方に拡散することを防ぐ。
なお、第２の加熱処理は、絶縁膜１４０５、絶縁膜１４０６に添加された酸素が金属酸化物１４３０まで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照しても構わない。又は、第２の加熱処理は、第１の加熱処理よりも低い温度が好ましい。第１の加熱処理と第２の加熱処理の温度差は、２０℃以上且つ１５０℃以下、好ましくは４０℃以上且つ１００℃以下とする。これにより、絶縁膜１４０４から余分に酸素が放出することを抑えることができる。なお、第２の加熱処理は、同等の加熱処理を各層の成膜時の加熱によって兼ねることができる場合、行わなくてもよい場合がある。
このように、金属酸化物１４３０は、絶縁膜１４０７の成膜及び第２の加熱処理によって、上下方向から酸素が供給されることが可能になる。
また、Ｉｎ−Ｍ−Ｚｎ酸化物など、酸化インジウムを含む膜を絶縁膜１４０７として成膜することで、絶縁膜１４０５、絶縁膜１４０６に酸素を添加してもよい。
絶縁膜１４０８には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、絶縁膜１４０８には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の樹脂を用いることもできる。また、絶縁膜１４０８は上記材料の積層であってもよい。
＜トランジスタの構成例２＞
図２１に示すトランジスタ１４００ａは、導電膜１４１４及び絶縁膜１４０２、絶縁膜１４０３を省略してもよい。その場合の例を図２４に示す。
図２４（Ａ）乃至図２４（Ｃ）は、トランジスタ１４００ｂの上面図及び断面図である。図２４（Ａ）は上面図である。図２４（Ｂ）は、図２４（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図２４（Ｃ）は、図２４（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図２４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ｂのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ｂのチャネル幅方向と呼ぶ場合がある。
＜トランジスタの構成例３＞
図２１に示すトランジスタ１４００ａにおいて、導電膜１４２１、導電膜１４２３は、ゲート電極（導電膜１４１１乃至導電膜１４１３）と重なる部分の膜厚を薄くしてもよい。その場合の例を図２５に示す。
図２５（Ａ）乃至図２５（Ｃ）は、トランジスタ１４００ｃの上面図及び断面図である。図２５（Ａ）は上面図である。図２５（Ｂ）は、図２５（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図２５（Ｃ）は、図２５（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図２５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ｃのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ｃのチャネル幅方向と呼ぶ場合がある。
図２５（Ｂ）のトランジスタ１４００ｃにおいて、ゲート電極と重なる部分の導電膜１４２１が薄膜化され、その上を導電膜１４２２が覆っている。同様に、ゲート電極と重なる部分の導電膜１４２３が薄膜化され、その上を導電膜１４２４が覆っている。
トランジスタ１４００ｃは、図２５（Ｂ）に示すような構成にすることで、ゲート電極とソース電極との間の距離、又は、ゲート電極とドレイン電極との間の距離を長くすることが可能になり、ゲート電極とソース電極及びドレイン電極との間に形成される寄生容量を低減することが可能になる。その結果、高速動作が可能なトランジスタを得ることが可能になる。
＜トランジスタの構成例４＞
図２５に示すトランジスタ１４００ｃにおいて、Ａ３−Ａ４方向に、金属酸化物１４３１、１４３２の幅を広げてもよい。その場合の例を図２６に示す。
図２６（Ａ）乃至図２６（Ｃ）は、トランジスタ１４００ｄの上面図及び断面図である。図２６（Ａ）は上面図である。図２６（Ｂ）は、図２６（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図２６（Ｃ）は、図２６（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図２６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ｄのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ｄのチャネル幅方向と呼ぶ場合がある。
トランジスタ１４００ｄは、図２６に示す構成にすることで、オン電流を増大させることが可能になる。
＜トランジスタの構成例５＞
図２５に示すトランジスタ１４００ｃにおいて、Ａ３−Ａ４方向に、金属酸化物１４３１、金属酸化物１４３２から成る領域（以下、フィンと呼ぶ）を複数設けてもよい。その場合の例を図２７に示す。
図２７（Ａ）乃至図２７（Ｃ）は、トランジスタ１４００ｅの上面図及び断面図である。図２７（Ａ）は上面図である。図２７（Ｂ）は、図２７（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図２７（Ｃ）は、図２７（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図２７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ｅのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ｅのチャネル幅方向と呼ぶ場合がある。
トランジスタ１４００ｅは、金属酸化物１４３１ａ、金属酸化物１４３２ａから成る第１のフィンと、金属酸化物１４３１ｂ、金属酸化物１４３２ｂから成る第２のフィンと、金属酸化物１４３１ｃ、金属酸化物１４３２ｃから成る第３のフィンと、を有している。
トランジスタ１４００ｅは、チャネルが形成される金属酸化物１４３２ａ乃至金属酸化物１４３２ｃを、ゲート電極が取り囲むことで、チャネル全体にゲート電界を印加することが可能になり、オン電流が高いトランジスタを得ることが可能になる。
＜トランジスタの構成例６＞
図２８（Ａ）乃至図２８（Ｄ）は、トランジスタ１４００ｆの上面図及び断面図である。図２８（Ａ）は、トランジスタ１４００ｆの上面図であり、図２８（Ｂ）は図２８（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図２８（Ｃ）は図２８（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、一点鎖線Ａ１−Ａ２をチャネル長方向、一点鎖線Ａ３−Ａ４をチャネル幅方向という場合がある。トランジスタ１４００ｆもトランジスタ１４００ａ等と同様に、ｓ−ｃｈａｎｎｅｌ構造のトランジスタである。トランジスタ１４００ｆでは、ゲート電極を構成する導電膜１４１２の側面に接して、絶縁膜１４０９が設けられている。絶縁膜１４０９及び導電膜１４１２が、絶縁膜１４０７及び絶縁膜１４０８に覆われている。絶縁膜１４０９はトランジスタ１４００ｆのサイドウォール絶縁膜として機能する。トランジスタ１４００ａと同様に、ゲート電極を導電膜１４１１乃至導電膜１４１３の積層としてもよい。
絶縁膜１４０６及び導電膜１４１２は、少なくとも一部が導電膜１４１４及び金属酸化物１４３２と重なる。導電膜１４１２のチャネル長方向の側面端部と絶縁膜１４０６のチャネル長方向の側面端部は概略一致していることが好ましい。ここで、絶縁膜１４０６はトランジスタ１４００ｆのゲート絶縁膜として機能し、導電膜１４１２はトランジスタ１４００ｆのゲート電極として機能する。
金属酸化物１４３２は、金属酸化物１４３３及び絶縁膜１４０６を介して導電膜１４１２と重なる領域を有する。金属酸化物１４３１の外周が金属酸化物１４３２の外周と概略一致し、金属酸化物１４３３の外周が金属酸化物１４３１及び金属酸化物１４３２の外周よりも外側に位置することが好ましい。ここでは、金属酸化物１４３３の外周が金属酸化物１４３１の外周よりも外側に位置する形状となっているが、本実施の形態に示すトランジスタはこれに限られるものではない。例えば、金属酸化物１４３１の外周が金属酸化物１４３３の外周より外側に位置してもよいし、金属酸化物１４３１の側面端部と、金属酸化物１４３３の側面端部とが概略一致する形状としてもよい。
図２８（Ｄ）に図２８（Ｂ）の部分拡大図を示す。図２８（Ｄ）に示すように、金属酸化物１４３０には、領域１４６１ａ、１４６１ｂ、１４６１ｃ、１４６１ｄ及び１４６１ｅが形成されている。領域１４６１ｂ乃至領域１４６１ｅは、領域１４６１ａと比較してドーパントの濃度が高く、低抵抗化されている。さらに、領域１４６１ｂ及び領域１４６１ｃは、領域１４６１ｄ及び領域１４６１ｅと比較して水素の濃度が高く、より低抵抗化されている。例えば、領域１４６１ａは、領域１４６１ｂ又は領域１４６１ｃのドーパントの最大濃度に対して、５％以下の濃度の領域、２％以下の濃度の領域、又は１％以下の濃度の領域とすればよい。なお、ドーパントを、ドナー、アクセプター、不純物又は元素と言い換えてもよい。
図２８（Ｄ）に示すように、金属酸化物１４３０において、領域１４６１ａは導電膜１４１２と概ね重なる領域であり、領域１４６１ｂ、領域１４６１ｃ、領域１４６１ｄ及び領域１４６１ｅは、領域１４６１ａを除いた領域である。領域１４６１ｂ及び領域１４６１ｃにおいては、金属酸化物１４３３の上面が絶縁膜１４０７と接する。領域１４６１ｄ及び領域１４６１ｅにおいては、金属酸化物１４３３の上面が絶縁膜１４０９又は絶縁膜１４０６と接する。つまり、図２８（Ｄ）に示すように、領域１４６１ｂと領域１４６１ｄの境界は、絶縁膜１４０７と絶縁膜１４０９の側面端部の境界と重なる部分である。領域１４６１ｃと領域１４６１ｅの境界についても同様である。ここで、領域１４６１ｄ及び領域１４６１ｅの一部が、金属酸化物１４３２の導電膜１４１２と重なる領域（チャネル形成領域）の一部と重なることが好ましい。例えば、領域１４６１ｄ及び領域１４６１ｅのチャネル長方向の側面端部は、導電膜１４１２の側面端部より距離ｄだけ導電膜１４１２の内側に位置することが好ましい。このとき、絶縁膜１４０６の膜厚ｔ４０６及び距離ｄは、０．２５ｔ４０６＜ｄ＜ｔ４０６を満たすことが好ましい。
このように、金属酸化物１４３０の導電膜１４１２と重なる領域の一部に領域１４６１ｄ及び領域１４６１ｅが形成される。これにより、トランジスタ１４００ｆのチャネル形成領域と低抵抗化された領域１４６１ｄ及び領域１４６１ｅが接し、領域１４６１ｄ及び領域１４６１ｅと、領域１４６１ａとの間に、高抵抗のオフセット領域が形成されないため、トランジスタ１４００ｆのオン電流を増大させることができる。さらに、領域１４６１ｄ及び領域１４６１ｅのチャネル長方向の側面端部が上記の範囲を満たして形成されることで、領域１４６１ｄ及び領域１４６１ｅがチャネル形成領域に対して深く形成されすぎて常に導通状態になってしまうことも防ぐことができる。
領域１４６１ｂ、領域１４６１ｃ、領域１４６１ｄ及び領域１４６１ｅは、イオン注入法などのイオンドーピング処理により形成される。このため、図２８（Ｄ）に示すように、領域１４６１ｄと領域１４６１ａの境界は、金属酸化物１４３３の上面から金属酸化物１４３１の下面まで深くなるにしたがって、一点鎖線Ａ１−Ａ２のＡ１側の方向に向かって形成される場合がある。このときの距離ｄは、一点鎖線Ａ１−Ａ２方向において導電膜１４１２の最も内側に位置する、領域１４６１ｄと領域１４６１ａの境界と、導電膜１４１２の一点鎖線Ａ１−Ａ２方向におけるＡ１側の側面端部との距離とする。同様に、領域１４６１ｅと領域１４６１ａの境界が、金属酸化物１４３３上面から金属酸化物１４３１の下面まで深くなるにしたがって、一点鎖線Ａ１−Ａ２のＡ２側の方向に向かって形成される場合がある。このときの距離ｄは、一点鎖線Ａ１−Ａ２方向において導電膜１４１２の最も内側に位置する、領域１４６１ｅと領域１４６１ａの境界と、導電膜１４１２の一点鎖線Ａ１−Ａ２方向におけるＡ２側の側面端部との距離とする。
この場合、例えば、金属酸化物１４３１中に形成される領域１４６１ｄ及び領域１４６１ｅが導電膜１４１２と重なる領域に形成されない場合がある。この場合、金属酸化物１４３１又は金属酸化物１４３２に形成される領域１４６１ｄ及び領域１４６１ｅの少なくとも一部が導電膜１４１２と重なる領域に形成されることが好ましい。
また、金属酸化物１４３１、金属酸化物１４３２及び金属酸化物１４３３の絶縁膜１４０７との界面近傍に低抵抗領域１４５１及び低抵抗領域１４５２が形成されることが好ましい。低抵抗領域１４５１及び低抵抗領域１４５２は、絶縁膜１４０７に含まれる元素の少なくとも一が含まれる。低抵抗領域１４５１及び低抵抗領域１４５２の一部が、金属酸化物１４３２の導電膜１４１２と重なる領域（チャネル形成領域）と概略接するか、当該領域の一部と重なることが好ましい。
また、金属酸化物１４３３は絶縁膜１４０７と接する領域が大きいため、低抵抗領域１４５１及び低抵抗領域１４５２は金属酸化物１４３３に形成されやすい。金属酸化物１４３３における低抵抗領域１４５１と低抵抗領域１４５２は、金属酸化物１４３３の低抵抗領域１４５１及び低抵抗領域１４５２ではない領域（例えば、金属酸化物１４３３の導電膜１４１２と重なる領域）より、絶縁膜１４０７に含まれる元素の濃度が高い。
領域１４６１ｂ中に低抵抗領域１４５１が形成され、領域１４６１ｃ中に低抵抗領域１４５２が形成される。金属酸化物１４３０の理想的な構造は、例えば、添加元素の濃度が最も高い領域が低抵抗領域１４５１、１４５２であり、次に濃度が高い領域が、領域１４６１ｂ、領域１４６１ｃ―１４６１ｅの低抵抗領域１４５１、１４５２を含まない領域であり、濃度が最も低い領域が領域１４６１ａであることである。添加元素とは、領域１４６１ｂ、１４６１ｃを形成するためのドーパント、及び低抵抗領域１４５１、１４５２に絶縁膜１４０７から添加される元素が該当する。
なおトランジスタ１４００ｆでは低抵抗領域１４５１、１４５２が形成される構成としているが、本実施の形態に示す半導体装置は、必ずしもこれに限られるものではない。例えば、領域１４６１ｂ及び領域１４６１ｃの抵抗が十分低い場合、低抵抗領域１４５１及び低抵抗領域１４５２を形成する必要はない。
＜トランジスタの構成例７＞
図２９（Ａ）及び図２９（Ｂ）は、トランジスタ１６８０の上面図及び断面図である。図２９（Ａ）は上面図であり、図２９（Ａ）に示す一点鎖線Ａ−Ｂ方向の断面が図２９（Ｂ）に相当する。なお、図２９（Ａ）及び図２９（Ｂ）では、図の明瞭化のために一部の要素を拡大、縮小、又は省略して図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向と呼称する場合がある。
図２９（Ｂ）に示すトランジスタ１６８０は、第１のゲートとして機能する導電膜１６８９と、第２のゲートとして機能する導電膜１６８８と、半導体１６８２と、ソース及びドレインとして機能する導電膜１６８３及び導電膜１６８４と、絶縁膜１６８１と、絶縁膜１６８５と、絶縁膜１６８６と、絶縁膜１６８７と、を有する。
導電膜１６８９は、絶縁表面上に設けられる。導電膜１６８９と、半導体１６８２とは、絶縁膜１６８１を間に挟んで、互いに重なる。また、導電膜１６８８と、半導体１６８２とは、絶縁膜１６８５、絶縁膜１６８６及び絶縁膜１６８７を間に挟んで、互いに重なる。また、導電膜１６８３及び導電膜１６８４は、半導体１６８２に、接続されている。
導電膜１６８９及び導電膜１６８８の詳細は、図２１に示す導電膜１４１１乃至導電膜１４１４の記載を参照すればよい。
導電膜１６８９と導電膜１６８８は、異なる電位が与えられてもよいし、同時に同じ電位が与えられてもよい。トランジスタ１６８０は、第２のゲート電極として機能する導電膜１６８８を設けることで、しきい値を安定化させることが可能になる。なお、導電膜１６８８は、場合によっては省略してもよい。
半導体１６８２の詳細は、図２１に示す金属酸化物１４３２の記載を参照すればよい。また、半導体１６８２は、一層でも良いし、複数の半導体層の積層でも良い。
導電膜１６８３及び導電膜１６８４の詳細は、図２１に示す導電膜１４２１乃至１４２４の記載を参照すればよい。
絶縁膜１６８１の詳細は、図２１に示す絶縁膜１４０６の記載を参照すればよい。
なお、図２９（Ｂ）では、半導体１６８２、導電膜１６８３及び導電膜１６８４上に、順に積層された絶縁膜１６８５乃至絶縁膜１６８７が設けられている場合を例示しているが、半導体１６８２、導電膜１６８３及び導電膜１６８４上に設けられる絶縁膜は、一層でも良いし、複数の絶縁膜の積層でも良い。
半導体１６８２に酸化物半導体を用いた場合、絶縁膜１６８６は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素の一部を半導体１６８２に供給する機能を有する絶縁膜であることが望ましい。ただし、絶縁膜１６８６を半導体１６８２上に直接設けると、絶縁膜１６８６の形成時に半導体１６８２にダメージが与えられる場合、図２９（Ｂ）に示すように、絶縁膜１６８５を半導体１６８２と絶縁膜１６８６の間に設けると良い。絶縁膜１６８５は、その形成時に半導体１６８２に与えるダメージが絶縁膜１６８６の場合よりも小さく、なお且つ、酸素を透過する機能を有する絶縁膜であることが望ましい。ただし、半導体１６８２に与えられるダメージを小さく抑えつつ、半導体１６８２上に絶縁膜１６８６を直接形成することができるのであれば、絶縁膜１６８５は必ずしも設けなくとも良い。
例えば、絶縁膜１６８５及び絶縁膜１６８６として、酸化シリコン又は酸化窒化シリコンを含む材料を用いることが好ましい。又は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。
絶縁膜１６８７は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。或いは、絶縁膜１６８７は、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。
絶縁膜は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いて、形成することができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜１６８７が水、水素などの拡散を防ぐブロッキング効果を有する場合、パネル内の樹脂や、パネルの外部に存在する水、水素などの不純物が、半導体１６８２に侵入するのを防ぐことができる。半導体１６８２に酸化物半導体を用いる場合、酸化物半導体に侵入した水又は水素の一部は電子供与体（ドナー）となるため、上記ブロッキング効果を有する絶縁膜１６８７を用いることで、トランジスタ１６８０の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
また、半導体１６８２に酸化物半導体を用いる場合、絶縁膜１６８７が酸素の拡散を防ぐブロッキング効果を有することで、酸化物半導体からの酸素が外部に拡散するのを防ぐことができる。よって、酸化物半導体中において、ドナーとなる酸素欠損が低減されるので、トランジスタ１６８０の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、実施の形態６に示したトランジスタの構成例を、実施の形態１に示したストリング１０１乃至ストリング１０６（以下、総称してストリング１００と呼ぶことにする）に適用したデバイスの構成例について、図３０乃至図３７を用いて説明を行う。
＜素子を積層させた構成例１＞
図３０（Ａ）、図３０（Ｂ）はストリング１００の断面図の一部を示している。図３０（Ａ）は、ストリング１００を構成するトランジスタのチャネル長方向の断面図を表している。また、図３０（Ｂ）は、ストリング１００を構成するトランジスタのチャネル幅方向の断面図を表している。
図３０（Ａ）、図３０（Ｂ）に示すストリング１００は、下から順に、層Ｌ０乃至層Ｌ１２を有している。
層Ｌ０は、基板１７００を有する。
層Ｌ１は、基板１７００に形成されたトランジスタＴｒＡと、素子分離層１７０１と、導電体１７１０、導電体１７１１などの複数の導電体を有する。
層Ｌ２は、配線１７３０、配線１７３１などの複数の配線を有する。
層Ｌ３は、導電体１７１２、導電体１７１３などの複数の導電体と、複数の配線（図示しない）を有する。
層Ｌ４は、絶縁体１７０６と、トランジスタＴｒＢと、絶縁体１７０２と、絶縁体１７０３と、導電体１７１４、導電体１７１５などの複数の導電体を有する。
層Ｌ５は、配線１７３２、配線１７３３などの複数の配線を有する。
層Ｌ６は、導電体１７１６などの複数の導電体を有する。
層Ｌ７は、トランジスタＴｒＣと、絶縁体１７０４、絶縁体１７０５と、導電体１７１７などの複数の導電体を有する。
層Ｌ８は、配線１７３４、配線１７３５などの複数の配線を有する。
層Ｌ９は、導電体１７１８などの複数の導電体と、複数の配線（図示しない）を有する。
層Ｌ１０は、配線１７３６などの複数の配線を有する。
層Ｌ１１は、容量素子Ｃ１と、導電体１７１９などの複数の導電体とを有している。また、容量素子Ｃ１は、第１の電極１７５１と、第２の電極１７５２と、絶縁体１７５３と、を有している。
層Ｌ１２は、配線１７３７などの複数の配線を有している。
トランジスタＴｒＢ、トランジスタＴｒＣは、実施の形態６に示したＯＳトランジスタを適用することが好ましい。図３０（Ａ）、図３０（Ｂ）は、トランジスタＴｒＢ、トランジスタＴｒＣに、図２５（Ａ）乃至図２５（Ｃ）に示すトランジスタ１４００ｃを適用した例を示している。
トランジスタＴｒＡは、トランジスタＴｒＢ、及びトランジスタＴｒＣとは異なる半導体材料で形成されることが好ましい。図３０（Ａ）、図３０（Ｂ）では、トランジスタＴｒＡにＳｉトランジスタを適用した例を示している。
図３０（Ａ）、図３０（Ｂ）では、トランジスタＴｒＢ、及びトランジスタＴｒＣは、バックゲート電極として導電膜１４１４を有している。ただし、ストリング１００がストリング１０４であり、且つトランジスタＷＯＳ［１］又はトランジスタＷＯＳ［２］がトランジスタＴｒＢ又はトランジスタＴｒＣに相当する場合、トランジスタＴｒＢ又はトランジスタＴｒＣは、バックゲートを有する構成でなくてもよい。
基板１７００としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ基板などを用いることができる。
また、基板１７００として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム、などを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。図３０（Ａ）、図３０（Ｂ）では、一例として、基板１７００に単結晶シリコンウエハを用いた例を示している。
図３２（Ａ）、図３２（Ｂ）を用いて、トランジスタＴｒＡの詳細について説明を行う。図３２（Ａ）はトランジスタＴｒＡのチャネル長方向の断面図を示し、図３２（Ｂ）はトランジスタＴｒＡのチャネル幅方向の断面図を示している。トランジスタＴｒＡは、ウェル１７９２に設けられたチャネル形成領域１７９３と、低濃度不純物領域１７９４及び高濃度不純物領域１７９５（これらを合わせて単に不純物領域とも呼ぶ）と、高濃度不純物領域１７９５に接して設けられた導電性領域１７９６と、チャネル形成領域１７９３上に設けられたゲート絶縁膜１７９７と、ゲート絶縁膜１７９７上に設けられたゲート電極１７９０と、ゲート電極１７９０の側面に設けられた側壁絶縁層１７９８、側壁絶縁層１７９９とを有する。なお、導電性領域１７９６には、金属シリサイド等を用いてもよい。なお、導電性領域１７９６は、低濃度不純物領域１７９４に接して設けられてもよい。
図３２（Ｂ）において、トランジスタＴｒＡはチャネル形成領域１７９３が凸形状を有し、その側面及び上面に沿ってゲート絶縁膜１７９７及びゲート電極１７９０が設けられている。このような形状を有するトランジスタをＦＩＮ型トランジスタと呼ぶ。本実施の形態では、半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。
なお、トランジスタＴｒＡは、ＦＩＮ型トランジスタに限定されず、図３３（Ａ）、図３３（Ｂ）に示すプレーナー型トランジスタを用いてもよい。図３３（Ａ）は、トランジスタＴｒＡのチャネル長方向の断面図を示し、図３３（Ｂ）はトランジスタＴｒＡのチャネル幅方向の断面図を示している。図３３に示す符号は、図３２に示す符号と同一である。
図３０（Ａ）、図３０（Ｂ）において、絶縁体１７０２乃至絶縁体１７０６は、水素、水等に対するブロッキング効果を有することが好ましい。水、水素等は酸化物半導体中にキャリアを生成する要因の一つであるので、水素、水等に対するブロッキング層を設けることにより、トランジスタＴｒＢ及びトランジスタＴｒＣの信頼性を向上させることが可能になる。水素、水等に対するブロッキング効果を有する絶縁物には、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等がある。
配線１７３０乃至配線１７３７、及び、導電体１７１０乃至導電体１７１９には、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、又はこれらを主成分とする化合物を含む導電膜の単層又は積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
図３０において、符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
実施の形態１に示したストリング１０１乃至ストリング１０４の有するトランジスタＷＯＳ［１］、トランジスタＷＯＳ［２］、トランジスタＲＯＳ［１］、トランジスタＲＯＳ［２］、及びトランジスタＳＷにＯＳトランジスタを適用した場合、トランジスタＷＯＳ［１］、トランジスタＷＯＳ［２］、トランジスタＲＯＳ［１］、トランジスタＲＯＳ［２］、及びトランジスタＳＷは、層Ｌ４又は層Ｌ７に形成されることが好ましい。
実施の形態１に示したストリング１０１乃至ストリング１０４の有するトランジスタＳＷにＳｉトランジスタを適用した場合、トランジスタＳＷは層Ｌ１に形成されることが好ましい。
実施の形態１に示したストリング１０５の有するトランジスタＷＯＳ［１］乃至トランジスタＷＯＳ［ｍ］、トランジスタＲＯＳ［１］乃至トランジスタＲＯＳ［ｍ］、及びトランジスタＳＷにＯＳトランジスタを適用した場合、トランジスタＷＯＳ［１］乃至トランジスタＷＯＳ［ｍ］、トランジスタＲＯＳ［１］乃至トランジスタＲＯＳ［ｍ］、及びトランジスタＳＷは、層Ｌ４又は層Ｌ７に形成されることが好ましい。
実施の形態１に示したストリング１０６の有するトランジスタＷＯＳ［１］乃至トランジスタＷＯＳ［ｍ］、トランジスタＲＯＳ［１］乃至トランジスタＲＯＳ［ｍ］、トランジスタＳＷの少なくともいずれか一にＯＳトランジスタを適用した場合、該ＯＳトランジスタは、層Ｌ４又は層Ｌ７に形成されることが好ましい。また、ストリング１０６の有するトランジスタＳＷは、層Ｌ１に形成されることが好ましい。
実施の形態１に示したストリング１０１乃至ストリング１０４の有する容量素子Ｃ［１］及び容量素子Ｃ［２］は、容量素子Ｃ１として層Ｌ１１に形成されることが好ましい。
実施の形態１示したストリング１０５、又はストリング１０６の有する容量素子Ｃ［１］乃至容量素子Ｃ［ｍ］は、容量素子Ｃ１として層Ｌ１１に形成されることが好ましい。
ストリング１００の周辺に形成される駆動回路をＯＳトランジスタで形成する場合、該ＯＳトランジスタは層Ｌ４又は層Ｌ７に形成してもよい。
ストリング１００の周辺に形成される駆動回路をＳｉトランジスタで形成する場合、該Ｓｉトランジスタは層Ｌ１に形成してもよい。
ストリング１００は、図３０に示す構成にすることで、占有面積を小さくし、ストリング内のメモリセルを高集積化することが可能になる。
なお、本発明の一態様は、図３０に示す構成例に限定せず、ストリング１０１乃至ストリング１０５の有する全てのトランジスタにＯＳトランジスタを適用して、図３４に示すストリング１００の構成例としてもよい。図３４に示すストリング１００は、トランジスタＴｒＡを形成せずに、基板１７００上にトランジスタＴｒＢを形成した構成となっている。この場合、基板１７００として、ガラス基板を用いるのが好ましい。
なお、本発明の一態様は、図３０に示す構成例に限定せず、容量素子Ｃ１を形成する層は、層Ｌ１１に限定せず、トランジスタＴｒＢとトランジスタＴｒＣとの間の層、又はトランジスタＴｒＡとトランジスタＴｒＢとの間の層であってもよい。また、例えば、図３５に示すストリング１００の構成としてもよい。図３５は、図３４に示すストリング１００の容量素子Ｃ１を基板１７００上とトランジスタＴｒＢとの間に設けた構成となっている。また、図３０（Ａ）、及び図３０（Ｂ）の容量素子Ｃ１では、トレンチ型の容量素子となっているが、容量素子Ｃ１をプレーナー型とすれば、トランジスタＴｒＢ又はトランジスタＴｒＣと同一の層に容量素子Ｃ１を形成することができる（図示しない。）。
なお、実施の形態１に示すストリング１０１乃至ストリング１０６を図３０（Ａ）、図３０（Ｂ）の構造として適用する場合、図３０（Ａ）、図３０（Ｂ）に図示しているトランジスタ（ＴｒＡ、ＴｒＢ、ＴｒＣ）の数、また容量素子（Ｃ１）の数に過不足が生じる場合がある。この場合、層Ｌ４、層Ｌ７、層Ｌ１１の数を増減する、また同じ層内で素子を追加する、などといったように図３０（Ａ）、図３０（Ｂ）の構造を適宜変更すればよい。
＜素子を積層させた構成例２＞
また、図３０に示したストリング１００の有する全てのＯＳトランジスタを、同一の層に形成する構成としてもよい。その場合の例を、図３１（Ａ）、図３１（Ｂ）に示す。図３０と同様に、図３１（Ａ）はストリング１００を構成するトランジスタのチャネル長方向の断面図を表し、図３１（Ｂ）はストリング１００を構成するトランジスタのチャネル幅方向の断面図を表している。
図３１（Ａ）、図３１（Ｂ）は、層Ｌ６乃至Ｌ８が省かれ、層Ｌ５の上に層Ｌ９が形成されている点で、図３０（Ａ）、図３０（Ｂ）に示す断面図と相違する。図３１（Ａ）、図３１（Ｂ）のその他の詳細は、図３０（Ａ）、図３０（Ｂ）の記載を参酌する。
実施の形態１に示したストリング１０１乃至ストリング１０４の有するトランジスタＷＯＳ［１］、トランジスタＷＯＳ［２］、トランジスタＲＯＳ［１］、トランジスタＲＯＳ［２］、及びトランジスタＳＷにＯＳトランジスタを適用した場合、トランジスタＷＯＳ［１］、トランジスタＷＯＳ［２］、トランジスタＲＯＳ［１］、トランジスタＲＯＳ［２］、及びトランジスタＳＷは、層Ｌ４に形成されることが好ましい。
実施の形態１に示したストリング１０１乃至ストリング１０４の有するトランジスタＳＷにＳｉトランジスタを適用した場合、トランジスタＳＷは層Ｌ１に形成されることが好ましい。
実施の形態１に示したストリング１０５の有するトランジスタＷＯＳ［１］乃至トランジスタＷＯＳ［ｍ］、トランジスタＲＯＳ［１］乃至トランジスタＲＯＳ［ｍ］、及びトランジスタＳＷにＯＳトランジスタを適用した場合、トランジスタＷＯＳ［１］乃至トランジスタＷＯＳ［ｍ］、トランジスタＲＯＳ［１］乃至トランジスタＲＯＳ［ｍ］、及びトランジスタＳＷは、層Ｌ４に形成されることが好ましい。
実施の形態１に示したストリング１０６の有するトランジスタＷＯＳ［１］乃至トランジスタＷＯＳ［ｍ］、及びトランジスタＲＯＳ［１］乃至トランジスタＲＯＳ［ｍ］にＯＳトランジスタを適用した場合、トランジスタＷＯＳ［１］乃至トランジスタＷＯＳ［ｍ］、及びトランジスタＲＯＳ［１］乃至トランジスタＲＯＳ［ｍ］は、層Ｌ４に形成されることが好ましい。また、ストリング１０６の有するトランジスタＳＷは、層Ｌ１に形成されることが好ましい。
実施の形態１に示したストリング１０１乃至ストリング１０４の有する容量素子Ｃ［１］及び容量素子Ｃ［２］は、容量素子Ｃ１として層Ｌ１１に形成されることが好ましい。
実施の形態１示したストリング１０５、又はストリング１０６の有する容量素子Ｃ［１］乃至容量素子Ｃ［ｍ］は、容量素子Ｃ１として層Ｌ１１に形成されることが好ましい。
ストリング１００の周辺に形成される駆動回路をＯＳトランジスタで形成する場合、該ＯＳトランジスタは層Ｌ４に形成してもよい。
ストリング１００の周辺に形成される駆動回路をＳｉトランジスタで形成する場合、該Ｓｉトランジスタは層Ｌ１に形成してもよい。
ストリング１００は、図３１（Ａ）、図３１（Ｂ）に示す構成にすることで、製造工程を単純化することが可能になる。
なお、本発明の一態様は、図３１に示す構成例に限定せず、ストリング１０１乃至ストリング１０５の有する全てのトランジスタにＯＳトランジスタを適用して、図３６に示すストリング１００の構成例としてもよい。図３６に示すストリング１００は、トランジスタＴｒＡを形成せずに、基板１７００上にトランジスタＴｒＢを形成した構成となっている。この場合、基板１７００として、ガラス基板を用いるのが好ましい。
なお、本発明の一態様は、図３１に示す構成例に限定せず、容量素子Ｃ１を形成する層は、層Ｌ１１に限定せず、トランジスタＴｒＡとトランジスタＴｒＢとの間の層であってもよい。また、例えば、図３７に示すストリング１００の構成としてもよい。図３７は、図３６に示すストリング１００の容量素子Ｃ１を基板１７００上とトランジスタＴｒＢとの間に設けた構成となっている。また、図３１（Ａ）、及び図３１（Ｂ）の容量素子Ｃ１では、トレンチ型の容量素子となっているが、容量素子Ｃ１をプレーナー型とすれば、トランジスタＴｒＢ又はトランジスタＴｒＣと同一の層に容量素子Ｃ１を形成することができる（図示しない。）。
なお、実施の形態１に示すストリング１０１乃至ストリング１０６を図３１（Ａ）、図３１（Ｂ）の構造として適用する場合、図３１（Ａ）、図３１（Ｂ）に図示しているトランジスタ（ＴｒＡ、ＴｒＢ、ＴｒＣ）の数、また容量素子（Ｃ１）の数に過不足が生じる場合がある。この場合、層Ｌ４、層Ｌ１１の数を増減する、また同じ層内で素子を追加する、などといったように図３１（Ａ）、図３１（Ｂ）の構造を適宜変更すればよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態８）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタに適用可能な酸化物半導体膜の構造について説明する。
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体及びｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
逆の見方をすると、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図３８（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、又は上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図３８（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図３８（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸及びｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図３８（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面又は上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図３８（Ｅ）に示す。図３８（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸及びｂ軸は配向性を有さないことがわかる。なお、図３８（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面及び（１００）面などに起因すると考えられる。また、図３８（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図３９（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
図３９（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面又は上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面又は上面と平行となる。
また、図３９（Ｂ）及び図３９（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３９（Ｄ）及び図３９（Ｅ）は、それぞれ図３９（Ｂ）及び図３９（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図３９（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
図３９（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図３９（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線で示し、格子配列の向きを破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形、五角形又は七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子間の結合距離が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、且つａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（又は分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物及び酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図４０（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図４０（Ｂ）に示す。図４０（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図４０（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
図４０（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、又はＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
図４１に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図４１（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図４１（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図４１（Ａ）及び図４１（Ｂ）より、ａ−ｌｉｋｅ ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆又は低密度領域と推測される。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳ及びｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図４２は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図４２より、ａ−ｌｉｋｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図４２より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図４２より、電子の累積照射量によらず、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度及び１．８ｎｍ程度であることがわかる。なお、電子線照射及びＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
本実施例では、ＯＳトランジスタの特性の測定結果及び計算結果について説明する。
図４３（Ａ）は、トランジスタ７０００ａのチャネル長方向の断面図である。トランジスタ７０００ａは、ガラス基板７００１と、ガラス基板７００１上の導電膜７００２と、導電膜７００２を覆うように形成された絶縁膜７００３と、絶縁膜７００３上の金属酸化物７００４と、金属酸化物７００４上の絶縁膜７００５と、絶縁膜７００５上の導電膜７００６と、金属酸化物７００４上及び導電膜７００６上の絶縁膜７００７を有する。金属酸化物７００４は、導電膜７００６と重ならない領域に、低抵抗化された領域７００８及び領域７００９を有する。絶縁膜７００７には領域７００８に達する開口部および領域７００９に達する開口部が設けられ、当該開口部に導電膜７０１０及び導電膜７０１１がそれぞれ形成される。
導電膜７００６は、第１のゲート電極としての機能を有する。導電膜７００２は、第２のゲート電極としての機能を有する。絶縁膜７００５は、第１のゲート絶縁膜としての機能を有する。絶縁膜７００３は、第２のゲート絶縁膜および下地絶縁膜としての機能を有する。領域７００８は、ソース領域又はドレイン領域の一方としての機能を有する。領域７００９は、ソース領域又はドレイン領域の他方としての機能を有する。導電膜７０１０は、ソース電極又はドレイン電極の一方としての機能を有する。導電膜７０１１は、ソース電極又はドレイン電極の他方としての機能を有する。絶縁膜７００７は、保護絶縁膜としての機能を有する。
トランジスタ７０００ａは、第１のゲート電極および第２のゲート電極を有する。このように、ゲート電極を２つ有するトランジスタの構造をデュアルゲート構造と呼ぶ場合がある。
図４３（Ｂ）は、トランジスタ７０００ｂのチャネル長方向の断面図である。トランジスタ７０００ｂは、トランジスタ７０００ａから第２のゲート電極として機能する導電膜７００２を省略した構成である。トランジスタ７０００ｂでは、絶縁膜７００３は下地絶縁膜としての機能を有する。
トランジスタ７０００ｂは、第１ゲート電極を有するが、第２のゲート電極は有さない。このように、ゲート電極を１つ有するトランジスタの構造をシングルゲート構造と呼ぶ場合がある。
トランジスタ７０００ａの作製方法について説明する。ガラス基板７００１上に１０ｎｍのチタンと１００ｎｍの銅の積層膜を成膜し、当該積層膜を加工して導電膜７００２を形成した。その後、実効酸化膜厚（ＥＯＴ）が２１０ｎｍの絶縁膜７００３を成膜した。次に、直流（ＤＣ）スパッタリング法により、３０ｎｍの金属酸化物７００４を成膜した。なお、金属酸化物７００４はＣＡＡＣ−ＯＳ膜とした。続いて、ＥＯＴが１００ｎｍの絶縁膜を成膜し、当該絶縁膜を加工して絶縁膜７００５を形成した。次に、導電膜を成膜し、当該導電膜を加工して導電膜７００６を形成した。そして、アルゴンプラズマ処理により、金属酸化物７００４の領域７００８および領域７００９を低抵抗化した。続いて、絶縁膜７００７を成膜した。その後、絶縁膜７００７に、領域７００８に達する開口部を設け、当該開口部に１０ｎｍのチタンと１００ｎｍの銅の積層膜である導電膜７０１０を成膜した。また、絶縁膜７００７に、領域７００９に達する開口部を設け、当該開口部に１０ｎｍのチタンと１００ｎｍの銅の積層膜である導電膜７０１１を成膜した。
トランジスタ７０００ｂの作製の際は、導電膜７００２の形成を行わずに、ガラス基板７００１上にＥＯＴが１６０ｎｍの絶縁膜７００３を成膜した。これ以降の工程は、トランジスタ７０００ａの作製工程と同様である。
なお、トランジスタ７０００ａおよびトランジスタ７０００ｂのいずれの場合においても、チャネル長は６μｍ、チャネル幅は５０μｍである。
また、トランジスタ７０００ａにおける、絶縁膜７００５と絶縁膜７００３の容量の合計は、トランジスタ７０００ｂにおける絶縁膜７００５の容量の１．６３倍である。
本実施例では、トランジスタ７０００ａおよびトランジスタ７０００ｂをそれぞれ２０個ずつ作製し、ドレイン電圧を２０Ｖとしてドレイン電流−ゲート電圧（Ｉｄ−Ｖｇ）特性を測定した。図４４（Ａ）は２０個のトランジスタ７０００ａのＩｄ−Ｖｇ特性で、図４４（Ｂ）は２０個のトランジスタ７０００ｂのＩｄ−Ｖｇ特性である。トランジスタ７０００ａおよびトランジスタ７０００ｂのいずれにおいても、各トランジスタ間におけるＩｄ−Ｖｇ特性のばらつきは非常に小さいことが示された。さらに、トランジスタ７０００ａでは、ゲート電圧が０Ｖの場合のドレイン電流が１．０×１０−１２Ａより小さい値を示しており、ノーマリーオフの特性が達成できていることが示された。
図４５にＩｄ−Ｖｇ特性を線形スケールで示す。実線は、２０個のトランジスタ７０００ａの、各ゲート電圧におけるドレイン電流の平均値を示し、破線は、２０個のトランジスタ７０００ｂの、各ゲート電圧におけるドレイン電流の平均値を示し、点線は、２０個のトランジスタ７０００ｂの、各ゲート電圧におけるドレイン電流の平均値を１．６３倍した値を示す。なお、前述のように、トランジスタ７０００ａにおける、絶縁膜７００５と絶縁膜７００３の容量の合計は、トランジスタ７０００ｂにおける絶縁膜７００５の容量の１．６３倍である。
ゲート電圧が１５Ｖの場合において、２０個のトランジスタ７０００ａのドレイン電流の平均値は３３６μＡであり、２０個のトランジスタ７０００ｂのドレイン電流の平均値は１８９μＡである。つまり、２０個のトランジスタ７０００ａのドレイン電流の平均値は、２０個のトランジスタ７０００ｂのドレイン電流の平均値の１．７８倍であり、ゲート絶縁膜の容量比から想定される値（１．６３倍）よりドレイン電流が大きいことが示された。
上記現象の理由を考察するため、図４６（Ａ）、（Ｂ）に示す２次元の構造モデルを用いて計算を行った。図４６（Ａ）に示す構造のトランジスタ７０２０ａは、導電膜７０２１と、導電膜７０２１上の絶縁膜７０２２と、絶縁膜７０２２上の金属酸化物７０２３と、金属酸化物７０２３上の絶縁膜７０２４と、絶縁膜７０２４上の導電膜７０２５と、金属酸化物７０２３の側面に接する導電膜７０２６および導電膜７０２７と、を有する。
導電膜７０２５は、第１のゲート電極としての機能を有する。導電膜７０２１は、第２のゲート電極としての機能を有する。絶縁膜７０２４は、第１のゲート絶縁膜としての機能を有する。絶縁膜７０２２は、第２のゲート絶縁膜としての機能を有する。導電膜７０２６は、ソース電極又はドレイン電極の一方としての機能を有する。導電膜７０２７は、ソース電極又はドレイン電極の他方としての機能を有する。
つまり、トランジスタ７０２０ａはデュアルゲート構造のトランジスタであり、トランジスタ７０００ａの構造に対応する。
なお、金属酸化物７０２３は、酸化物半導体とした。
図４６（Ｂ）に示す構造のトランジスタ７０２０ｂは、絶縁膜７０２８と、絶縁膜７０２８上の金属酸化物７０２３と、金属酸化物７０２３上の絶縁膜７０２４と、絶縁膜７０２４上の導電膜７０２５と、を有する。また、絶縁膜７０２８上に設けられ、金属酸化物７０２３の側面と接する導電膜７０２６および導電膜７０２７を有する。なお、絶縁膜７０２８は、下地絶縁膜としての機能を有する。
つまり、トランジスタ７０２０ｂはシングルゲート構造のトランジスタであり、トランジスタ７０００ｂの構造に対応する。
本実施例では、金属酸化物７０２３中に浅いトラップ準位を仮定した計算と、トランジスタの自己発熱による金属酸化物７０２３の電子移動度の増加を考慮した計算を行った。計算ソフトはＳＩＬＶＡＣＯ社のＡＴＬＡＳを用いた。
本実施例における計算では、トランジスタ７０２０ａにおいて、絶縁膜７０２２の膜厚と絶縁膜７０２４の膜厚は等しくした。また、トランジスタ７０２０ａおよびトランジスタ７０２０ｂのいずれの場合においても、チャネル長は５μｍ、金属酸化物７０２３の膜厚は５０ｎｍとした。
また、トランジスタ７０２０ｂにおいて、絶縁膜７０２８の膜厚は１μｍとした。なお、発熱を考慮した計算では、トランジスタ７０２０ａとトランジスタ７０２０ｂの大きさが等しくなるように、トランジスタ７０２０ａが有する導電膜７０２１の下部に絶縁膜７０２８を設けた。
下記の数式（１）に、線形領域におけるドレイン電流を表す、グラジュアルチャネル近似の式を示す。数式（１）において、μは半導体の移動度、Ｌはチャネル長、Ｗはチャネル幅、Ｖｇはゲート電圧、Ｖｔｈはしきい値電圧、Ｖｄはドレイン電圧、ＣＧＩは単位面積あたりのＧＩ容量をそれぞれ示す。
Figure 0006863709
数式（１）に示すように、線形領域におけるドレイン電流はＧＩ容量に比例する。つまり、ドレイン電流はＧＩ容量の比からおおよそ求めることができる。ここで、ＧＩ容量とは、トランジスタ７０２０ａでは絶縁膜７０２２の容量と絶縁膜７０２４の容量の合計を示し、トランジスタ７０２０ｂでは絶縁膜７０２４の容量を示す。本実施例では、トランジスタ７０２０ａのドレイン電流とトランジスタ７０２０ｂのドレイン電流の比が、トランジスタ７０２０ａのＧＩ容量とトランジスタ７０２０ｂのＧＩ容量の比にどの程度従っているかを示す指標として、下記の数式（２）に示すパラメータｒを導入した。
Figure 0006863709
なお、数式（２）に示すＣＧＩ，ａｐｐは、見かけ上の単位面積あたりのＧＩ容量を示し、下記の数式（３）から求められる。また、ＣＧＩ，ｓｔｒは、絶縁膜７０２２の膜厚および絶縁膜７０２４の膜厚から求められる構造的な単位面積あたりのＧＩ容量を示す。ＤＧはデュアルゲート構造のトランジスタであるトランジスタ７０２０ａを示し、ＳＧはシングルゲート構造のトランジスタであるトランジスタ７０２０ｂを示す。
Figure 0006863709
数式（２）より、トランジスタ７０２０ａのドレイン電流がＧＩ容量の比に従っている場合は、ｒは１に等しく、トランジスタ７０２０ａのドレイン電流がＧＩ容量の比から予測される値よりも大きい場合は、ｒは１より大きくなる。
なお、パラメータｒを求める際、ゲート電圧は１５Ｖ、ドレイン電圧は５Ｖとした。
図４７に、金属酸化物７０２３中の浅いトラップ準位および、トランジスタの自己発熱による金属酸化物７０２３の電子移動度の増大のいずれも仮定しない場合の、パラメータｒと絶縁膜７０２４（絶縁膜７０２２）の膜厚の関係を示す。当該計算条件では、絶縁膜７０２４（絶縁膜７０２２）の膜厚によらず、ｒはほぼ１．００であり、トランジスタ７０２０ａのドレイン電流はＧＩ容量の比に従っている。つまり、トランジスタ７０００ａがデュアルゲート構造であることだけでは、図４５に示すようにトランジスタ７０００ａのドレイン電流がトランジスタ７０００ｂのドレイン電流と比べてＧＩ容量比以上に増加することを説明できないということを示している。
図４８に、金属酸化物７０２３中の浅いトラップ準位を仮定した場合の、パラメータｒと絶縁膜７０２４（絶縁膜７０２２）の膜厚の関係を示す。電子トラップがある場合、ドレイン電流は小さくなる。本実施例では、下記の数式（４）に示すようなテール型の分布を持つ電子トラップを仮定した計算を行った。数式（４）において、Ｅは電子トラップのエネルギー準位、ＥＣは金属酸化物７０２３の伝導帯の下端のエネルギー準位、ＮＴＡは電子トラップのエネルギー準位がＥＣである場合の電子トラップの体積密度、ＷＴＡはエネルギー減衰特性をそれぞれ示す。本実施例では、ＮＴＡ＝１．０×１０１８ｃｍ−３ｅＶ−１、ＷＴＡ＝０．０５ｅＶとして計算を行った。
Figure 0006863709
図４８より、ｒは１．００より大きく、トランジスタ７０００ａのドレイン電流がトランジスタ７０００ｂのドレイン電流と比べてＧＩ容量比以上に増加することが示された。この結果は、デュアルゲート構造のトランジスタでは、浅いトラップ準位によってドレイン電流が減少する割合が小さくなることを示している。さらに、絶縁膜７０２４の膜厚が小さいほどｒが大きくなった。つまり、絶縁膜７０２４の膜厚および絶縁膜７０２２の膜厚が小さいほどｒが大きくなった。絶縁膜７０２４の膜厚および絶縁膜７０２２の膜厚が大きい場合、ＧＩ容量は小さくなり、電子がトラップされる割合が大きくなる。このため、絶縁膜７０２４の膜厚および絶縁膜７０２２の膜厚が大きい場合は、デュアルゲート構造によりドレイン電流の減少を抑制する効果は、絶縁膜７０２４の膜厚および絶縁膜７０２２の膜厚が小さい場合より大きくなる。
図４９に、トランジスタの自己発熱による金属酸化物７０２３の電子移動度の増大を考慮した場合の、パラメータｒと絶縁膜７０２４（絶縁膜７０２２）の膜厚の関係を示す。なお、金属酸化物７０２３の熱伝導度は０．０１４Ｗｃｍ−１Ｋ−１とした。ジュールの法則により、トランジスタに大電流が流れた場合、トランジスタの自己発熱量が大きくなり、また金属酸化物７０２３の電子移動度が増加する。本実施例では金属酸化物７０２３の電子移動度のモデルとして、下記の数式（５）に示す式を用いた。数式（５）において、Ｔは絶対温度、μｅ，３００は絶対温度が３００Ｋである場合の電子移動度をそれぞれ示す。
Figure 0006863709
図４９より、ｒが１．００より大きくなったことが示された。つまり、トランジスタ７０２０ａの方がトランジスタ７０２０ｂより電子移動度が大きくなったことが示された。これは、トランジスタ７０２０ａの方がトランジスタ７０２０ｂよりトランジスタの温度が高くなったことを示している。これは、電子移動度が温度に伴って変化しない場合であっても、デュアルゲート構造のトランジスタの方がシングルゲート構造のトランジスタより電流が大きくなるためである。また、絶縁膜７０２４の膜厚が小さいほど、ｒが大きくなった。つまり、絶縁膜７０２４および絶縁膜７０２２の膜厚が小さいほど、ｒが大きくなった。これは、絶縁膜７０２４および絶縁膜７０２２の膜厚が小さいほど、ＧＩ容量が大きく、またジュール熱も大きいためである。
（本明細書等の記載に関する付記）
以上の実施の形態、及び実施例における各構成の説明について、以下に付記する。
＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
＜序数詞に関する付記＞
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
＜図面を説明する記載に関する付記＞
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、且つ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及した語句の定義について説明する。
＜＜半導体について＞＞
本明細書において、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
なお、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
＜＜トランジスタについて＞＞
本明細書において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル形成領域を有しており、ドレインとチャネル形成領域とソースとを介して電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
＜＜チャネル長について＞＞
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソース（ソース領域又はソース電極）とドレイン（ドレイン領域又はドレイン電極）との間の距離をいう。
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。
＜＜チャネル幅について＞＞
本明細書等において、チャネル幅とは、例えば、上面図において半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細且つ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅又は見かけ上のチャネル幅を指す場合がある。又は、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
＜＜接続について＞＞
なお、本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。
ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
＜＜平行、垂直について＞＞
本明細書において、「平行」とは、二つの直線が−１０°以上且つ１０°以下の角度で配置されている状態をいう。したがって、−５°以上且つ５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上且つ３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上且つ１００°以下の角度で配置されている状態をいう。したがって、８５°以上且つ９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上且つ１２０°以下の角度で配置されている状態をいう。
＜＜三方晶、菱面体晶について＞＞
本明細書において、結晶が三方晶又は菱面体晶である場合、六方晶系として表す。
ＯＳ１ トランジスタ
ＯＳ２ トランジスタ
Ｃ０ 容量素子
ＢＬ１ 配線
ＢＬ２ 配線
ＢＬ３ 配線
ＢＬ４ 配線
ＲＢＬ１ 配線
ＲＢＬ２ 配線
ＲＢＬ３ 配線
ＲＢＬ４ 配線
ＳＬ１ 配線
ＳＬ２ 配線
ＳＬ３ 配線
ＳＬ４ 配線
ＷＬ１ 配線
ＷＬ２ 配線
ＷＬ３ 配線
ＷＬ４ 配線
ＣＮＯＤＥ１ 配線
ＣＮＯＤＥ２ 配線
ＣＮＯＤＥ３ 配線
ＣＮＯＤＥ４ 配線
ＭＣＳ 回路部
ＭＣ［１］ メモリセル
ＭＣ［２］ メモリセル
ＭＣ［ｉ］ メモリセル
ＭＣ［ｍ］ メモリセル
ＷＯＳ［１］ トランジスタ
ＷＯＳ［２］ トランジスタ
ＷＯＳ［ｉ］ トランジスタ
ＷＯＳ［ｍ］ トランジスタ
ＲＯＳ［１］ トランジスタ
ＲＯＳ［２］ トランジスタ
ＲＯＳ［ｉ］ トランジスタ
ＲＯＳ［ｍ］ トランジスタ
ＳＷ トランジスタ
Ｃ［１］ 容量素子
Ｃ［２］ 容量素子
Ｃ［ｉ］ 容量素子
Ｃ［ｍ］ 容量素子
ＦＮ［１］ ノード
ＦＮ［２］ ノード
ＦＮ［ｉ］ ノード
ＦＮ［ｍ］ ノード
ＢＬ 配線
ＳＬ 配線
ＷＬＯＳ［１］ 配線
ＷＬＯＳ［２］ 配線
ＷＬＯＳ［ｉ］ 配線
ＷＬＯＳ［ｍ］ 配線
ＷＬＣ［１］ 配線
ＷＬＣ［２］ 配線
ＷＬＣ［ｉ］ 配線
ＷＬＣ［ｍ］ 配線
ＷＢＧ 配線
ＷＢＧ［１］ 配線
ＷＢＧ［２］ 配線
ＲＢＧ 配線
ＭＣＳ［１］ 回路部
ＭＣＳ［ｊ］ 回路部
ＭＣＳ［ｎ］ 回路部
ＭＣＳ［１，１］ 回路部
ＭＣＳ［ｍ，１］ 回路部
ＭＣＳ［１，ｎ］ 回路部
ＭＣＳ［ｍ，ｎ］ 回路部
ＭＣ［１，１］ メモリセル
ＭＣ［ｉ，１］ メモリセル
ＭＣ［ｍ，１］ メモリセル
ＭＣ［１，ｊ］ メモリセル
ＭＣ［ｉ，ｊ］ メモリセル
ＭＣ［ｍ，ｊ］ メモリセル
ＭＣ［１，ｎ］ メモリセル
ＭＣ［ｉ，ｎ］ メモリセル
ＭＣ［ｍ，ｎ］ メモリセル
ＭＣ［ｋ］ メモリセル
ＳＷ［１］ トランジスタ
ＳＷ［ｊ］ トランジスタ
ＳＷ［ｎ］ トランジスタ
ＳＷ［１，１］ トランジスタ
ＳＷ［ｍ，１］ トランジスタ
ＳＷ［１，ｎ］ トランジスタ
ＳＷ［ｍ，ｎ］ トランジスタ
ＢＬ［１］ 配線
ＢＬ［ｊ］ 配線
ＢＬ［ｎ］ 配線
ＳＬ［１］ 配線
ＳＬ［ｊ］ 配線
ＳＬ［ｎ］ 配線
ＳＧ［１］ 配線
ＳＧ［ｊ］ 配線
ＳＧ［ｎ］ 配線
ＳＧ［１，１］ 配線
ＳＧ［ｍ，１］ 配線
ＳＧ［１，ｎ］ 配線
ＳＧ［ｍ，ｎ］ 配線
ＷＬＯＳ［１，１］ 配線
ＷＬＯＳ［１，ｊ］ 配線
ＷＬＯＳ［１，ｎ］ 配線
ＷＬＯＳ［ｉ，１］ 配線
ＷＬＯＳ［ｉ，ｊ］ 配線
ＷＬＯＳ［ｉ，ｎ］ 配線
ＷＬＯＳ［ｍ，１］ 配線
ＷＬＯＳ［ｍ，ｊ］ 配線
ＷＬＯＳ［ｍ，ｎ］ 配線
ＷＬＯＳ（１）［１，１］ 配線
ＷＬＯＳ（１）［１，ｎ］ 配線
ＷＬＯＳ（ｋ）［１，１］ 配線
ＷＬＯＳ（ｋ）［１，ｎ］ 配線
ＷＬＯＳ（１）［ｍ，１］ 配線
ＷＬＯＳ（１）［ｍ，ｎ］ 配線
ＷＬＯＳ（ｋ）［ｍ，１］ 配線
ＷＬＯＳ（ｋ）［ｍ，ｎ］ 配線
ＷＬＣ（１）［１］ 配線
ＷＬＣ（ｋ）［１］ 配線
ＷＬＣ（１）［ｍ］ 配線
ＷＬＣ（ｋ）［ｍ］ 配線
ＷＢＧ［ｍ］ 配線
ＲＢＧ［１］ 配線
ＲＢＧ［ｍ］ 配線
Ｓ１ ステップ
Ｓ２ ステップ
Ｓ３ ステップ
Ｓ４ ステップ
Ｓ５ ステップ
Ｓ６ ステップ
Ｓ７ ステップ
Ｓ８ ステップ
Ｓ９ ステップ
Ｌ０ 層
Ｌ１ 層
Ｌ２ 層
Ｌ３ 層
Ｌ４ 層
Ｌ５ 層
Ｌ６ 層
Ｌ７ 層
Ｌ８ 層
Ｌ９ 層
Ｌ１０ 層
Ｌ１１ 層
Ｌ１２ 層
ＴｒＡ トランジスタ
ＴｒＢ トランジスタ
ＴｒＣ トランジスタ
Ｃ１ 容量素子
１０ 外部回路
２０ 回路層
１００ ストリング
１０１ ストリング
１０２ ストリング
１０３ ストリング
１０４ ストリング
１０５ ストリング
１０５［１］ ストリング
１０５［ｊ］ ストリング
１０５［ｎ］ ストリング
１０５［１，１］ ストリング
１０５［ｍ，１］ ストリング
１０５［１，ｎ］ ストリング
１０５［ｍ，ｎ］ ストリング
１０６ ストリング
２００ 半導体装置
２１０ 半導体装置
２２０ 半導体装置
２２１ 半導体装置
２２２ 半導体装置
１４００ａ トランジスタ
１４００ｂ トランジスタ
１４００ｃ トランジスタ
１４００ｄ トランジスタ
１４００ｅ トランジスタ
１４００ｆ トランジスタ
１４０１ 絶縁膜
１４０２ 絶縁膜
１４０３ 絶縁膜
１４０４ 絶縁膜
１４０５ 絶縁膜
１４０６ 絶縁膜
１４０７ 絶縁膜
１４０８ 絶縁膜
１４０９ 絶縁膜
１４１１ 導電膜
１４１２ 導電膜
１４１３ 導電膜
１４１４ 導電膜
１４１５ 開口部
１４２１ 導電膜
１４２２ 導電膜
１４２３ 導電膜
１４２４ 導電膜
１４３０ 金属酸化物
１４３１ 金属酸化物
１４３１ａ 金属酸化物
１４３１ｂ 金属酸化物
１４３１ｃ 金属酸化物
１４３２ 金属酸化物
１４３２ａ 金属酸化物
１４３２ｂ 金属酸化物
１４３２ｃ 金属酸化物
１４３３ 金属酸化物
１４４１ 領域
１４４２ 領域
１４５０ 基板
１４５１ 低抵抗領域
１４５２ 低抵抗領域
１４６１ 領域
１４６１ａ 領域
１４６１ｂ 領域
１４６１ｃ 領域
１４６１ｄ 領域
１４６１ｅ 領域
１４６２ 領域
１４６３ 領域
１６８０ トランジスタ
１６８１ 絶縁膜
１６８２ 半導体
１６８３ 導電膜
１６８４ 導電膜
１６８５ 絶縁膜
１６８６ 絶縁膜
１６８７ 絶縁膜
１６８８ 導電膜
１６８９ 導電膜
１７００ 基板
１７０１ 素子分離層
１７０２ 絶縁体
１７０３ 絶縁体
１７０４ 絶縁体
１７０５ 絶縁体
１７０６ 絶縁体
１７１０ 導電体
１７１１ 導電体
１７１２ 導電体
１７１３ 導電体
１７１４ 導電体
１７１５ 導電体
１７１６ 導電体
１７１７ 導電体
１７１８ 導電体
１７１９ 導電体
１７３０ 配線
１７３１ 配線
１７３２ 配線
１７３３ 配線
１７３４ 配線
１７３５ 配線
１７３６ 配線
１７３７ 配線
１７５１ 第１の電極
１７５２ 第２の電極
１７５３ 絶縁体
１７９０ ゲート電極
１７９２ ウェル
１７９３ チャネル形成領域
１７９４ 低濃度不純物領域
１７９５ 高濃度不純物領域
１７９６ 導電性領域
１７９７ ゲート絶縁膜
１７９８ 側壁絶縁層
１７９９ 側壁絶縁層
２６００ 記憶装置
４０００ ＲＦタグ
４７００ 電子部品
４７０１ リード
４７０２ プリント基板
４７０３ 回路部
４７０４ 回路基板
５２０１ 筐体
５２０２ 筐体
５２０３ 表示部
５２０４ 表示部
５２０５ マイクロホン
５２０６ スピーカ
５２０７ 操作キー
５２０８ スタイラス
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５５０１ 筐体
５５０２ 表示部
５５０３ マイク
５５０４ スピーカ
５５０５ 操作ボタン
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５７０１ 車体
５７０２ 車輪
５７０３ ダッシュボード
５７０４ ライト
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部
５９０１ 筐体
５９０２ 表示部
５９０３ 操作ボタン
５９０４ 操作子
５９０５ バンド
６０００ 記憶装置
６１００ メモリセル
７０００ａ トランジスタ
７０００ｂ トランジスタ
７００１ ガラス基板
７００２ 導電膜
７００３ 絶縁膜
７００４ 金属酸化物
７００５ 絶縁膜
７００６ 導電膜
７００７ 絶縁膜
７００８ 領域
７００９ 領域
７０１０ 導電膜
７０１１ 導電膜
７０２０ａ トランジスタ
７０２０ｂ トランジスタ
７０２１ 導電膜
７０２２ 絶縁膜
７０２３ 金属酸化物
７０２４ 絶縁膜
７０２５ 導電膜
７０２６ 導電膜
７０２７ 導電膜
７０２８ 絶縁膜

Claims (7)

  1. 第１トランジスタと、回路と、を有し、
    前記回路は、第２乃至第５トランジスタと、第１及び第２容量素子と、第１及び第２保持ノードと、を有し、
    前記第１乃至第５トランジスタは、バックゲートを有し、
    前記第２トランジスタの第１端子は、前記第１保持ノードを介して、前記第３トランジスタのゲートと電気的に接続され、
    前記第２トランジスタの第１端子は、前記第１保持ノードを介して、前記第１容量素子の第１端子と電気的に接続され、
    前記第１トランジスタの第１端子は、前記第２トランジスタの第２端子と電気的に接続され、
    前記第１トランジスタの第２端子は、前記第３トランジスタの第１端子と電気的に接続され、
    前記第３トランジスタの第２端子は、前記第５トランジスタの第１端子と電気的に接続され、
    前記第４トランジスタの第１端子は、前記第２保持ノードを介して、前記第５トランジスタのゲートと電気的に接続され、
    前記第４トランジスタの第１端子は、前記第２保持ノードを介して、前記第２容量素子の第１端子と電気的に接続され、
    前記第４トランジスタの第２端子は、前記第２トランジスタの第２端子と電気的に接続され、
    前記第１トランジスタのバックゲート、前記第３トランジスタのバックゲート及び前記第５トランジスタのバックゲートには、高レベル電位が供給され、
    前記第２トランジスタのバックゲート及び前記第４トランジスタのバックゲートには、低レベル電位が供給される、半導体装置。
  2. 請求項１において、
    前記第１トランジスタは、チャネル形成領域にシリコンを有し、
    前記第２乃至第５トランジスタは、チャネル形成領域に酸化物半導体を有する、半導体装置。
  3. 請求項１または請求項２において、
    メモリセルアレイを有する半導体装置であって、
    前記メモリセルアレイは、前記第１トランジスタと、前記回路と、をそれぞれ複数有する、半導体装置。
  4. 請求項３に記載のメモリセルアレイを複数有し、
    前記複数のメモリセルアレイが互いに重畳された領域を有する、半導体装置。
  5. 請求項１乃至請求項４のいずれか一に記載の半導体装置と、駆動回路と、を有する、記憶装置。
  6. 請求項５において、
    記憶容量が１テラバイト以上である、記憶装置。
  7. 請求項５または請求項６に記載の記憶装置と、筐体と、を有する電子機器。
JP2016205706A 2015-10-22 2016-10-20 半導体装置、記憶装置および電子機器 Active JP6863709B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2015208166 2015-10-22
JP2015208166 2015-10-22
JP2016050444 2016-03-15
JP2016050444 2016-03-15

Publications (3)

Publication Number Publication Date
JP2017168809A JP2017168809A (ja) 2017-09-21
JP2017168809A5 JP2017168809A5 (ja) 2019-11-28
JP6863709B2 true JP6863709B2 (ja) 2021-04-21

Family

ID=58557349

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016205706A Active JP6863709B2 (ja) 2015-10-22 2016-10-20 半導体装置、記憶装置および電子機器

Country Status (3)

Country Link
US (1) US9990997B2 (ja)
JP (1) JP6863709B2 (ja)
WO (1) WO2017068478A1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6901831B2 (ja) 2015-05-26 2021-07-14 株式会社半導体エネルギー研究所 メモリシステム、及び情報処理システム
KR20170061602A (ko) * 2015-11-26 2017-06-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
KR20200009023A (ko) * 2017-05-19 2020-01-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 또는 기억 장치
US11626037B2 (en) 2017-08-04 2023-04-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
CN107945741A (zh) * 2017-11-07 2018-04-20 深圳市华星光电半导体显示技术有限公司 Oled像素驱动电路、阵列基板及显示装置
WO2019150224A1 (ja) * 2018-02-01 2019-08-08 株式会社半導体エネルギー研究所 表示装置および電子機器
KR102581399B1 (ko) 2018-11-02 2023-09-22 삼성전자주식회사 반도체 메모리 소자
JP7441176B2 (ja) * 2018-11-09 2024-02-29 株式会社半導体エネルギー研究所 表示装置および電子機器
JP7313853B2 (ja) 2019-03-22 2023-07-25 キオクシア株式会社 半導体メモリ
WO2020222068A1 (ja) * 2019-04-30 2020-11-05 株式会社半導体エネルギー研究所 冗長メモリセルを有する記憶装置、半導体装置、および、電子機器
WO2020254909A1 (ja) * 2019-06-21 2020-12-24 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
JPWO2021038363A1 (ja) * 2019-08-29 2021-03-04
WO2021069998A1 (ja) * 2019-10-11 2021-04-15 株式会社半導体エネルギー研究所 記憶装置
KR20220106991A (ko) 2019-11-11 2022-08-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 정보 처리 장치 및 정보 처리 장치의 동작 방법
CN111028876B (zh) * 2019-12-12 2021-11-12 中国科学院微电子研究所 实现双方向并行数据读取的非挥发存储阵列
US11276448B2 (en) * 2020-03-26 2022-03-15 Micron Technology, Inc. Memory array with multiplexed select lines and two transistor memory cells
WO2024074967A1 (ja) * 2022-10-07 2024-04-11 株式会社半導体エネルギー研究所 半導体装置、記憶装置、及び電子機器

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5252846A (en) 1987-03-13 1993-10-12 Kabushiki Kaisha Toshiba Semiconductor memory device with an improved erroneous write characteristic and erasure characteristic
JP2515009B2 (ja) 1989-01-13 1996-07-10 株式会社東芝 不揮発性半導体メモリの製造方法
US5266509A (en) 1990-05-11 1993-11-30 North American Philips Corporation Fabrication method for a floating-gate field-effect transistor structure
US6667494B1 (en) 1997-08-19 2003-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor display device
KR100266744B1 (ko) 1997-12-29 2000-09-15 윤종용 고집적 가능한 멀티-비트 데이터 래치 회로를 갖는 반도체 메모리 장치
US6501098B2 (en) 1998-11-25 2002-12-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
TW578028B (en) 1999-12-16 2004-03-01 Sharp Kk Liquid crystal display and manufacturing method thereof
JP2001351386A (ja) * 2000-06-07 2001-12-21 Sony Corp 半導体記憶装置およびその動作方法
US6982897B2 (en) 2003-10-07 2006-01-03 International Business Machines Corporation Nondestructive read, two-switch, single-charge-storage device RAM devices
US7209384B1 (en) 2005-12-08 2007-04-24 Juhan Kim Planar capacitor memory cell and its applications
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
EP1883109B1 (en) 2006-07-28 2013-05-15 Semiconductor Energy Laboratory Co., Ltd. Memory element and method of manufacturing thereof
JP2010016100A (ja) * 2008-07-02 2010-01-21 Toshiba Corp 半導体記憶装置
JP5480554B2 (ja) 2008-08-08 2014-04-23 株式会社半導体エネルギー研究所 半導体装置
CN102422426B (zh) * 2009-05-01 2016-06-01 株式会社半导体能源研究所 半导体装置的制造方法
WO2011062058A1 (en) 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011065258A1 (en) 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101943807B1 (ko) 2010-01-15 2019-01-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5743407B2 (ja) * 2010-01-15 2015-07-01 キヤノン株式会社 トランジスタの駆動方法及び該方法で駆動されるトランジスタを含む表示装置
US8780629B2 (en) 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
KR101787734B1 (ko) 2010-01-20 2017-10-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
KR101889285B1 (ko) 2010-02-19 2018-08-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 메모리 장치, 그 구동 방법, 및 반도체 장치 제작 방법
WO2011145738A1 (en) 2010-05-20 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
WO2011162147A1 (en) * 2010-06-23 2011-12-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8537600B2 (en) * 2010-08-04 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Low off-state leakage current semiconductor memory device
TWI555128B (zh) * 2010-08-06 2016-10-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的驅動方法
WO2012026503A1 (en) * 2010-08-27 2012-03-01 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
KR101924231B1 (ko) 2010-10-29 2018-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
KR101952733B1 (ko) 2010-11-05 2019-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5770068B2 (ja) 2010-11-12 2015-08-26 株式会社半導体エネルギー研究所 半導体装置
JP5798933B2 (ja) 2011-01-26 2015-10-21 株式会社半導体エネルギー研究所 信号処理回路
JP5898527B2 (ja) 2011-03-04 2016-04-06 株式会社半導体エネルギー研究所 半導体装置
US8659957B2 (en) * 2011-03-07 2014-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
CN103022012B (zh) 2011-09-21 2017-03-01 株式会社半导体能源研究所 半导体存储装置
JP6100559B2 (ja) 2012-03-05 2017-03-22 株式会社半導体エネルギー研究所 半導体記憶装置
WO2014142043A1 (en) 2013-03-14 2014-09-18 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device and semiconductor device
KR102367921B1 (ko) 2014-03-14 2022-02-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 회로 시스템
US10522693B2 (en) 2015-01-16 2019-12-31 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
JP6773453B2 (ja) 2015-05-26 2020-10-21 株式会社半導体エネルギー研究所 記憶装置及び電子機器

Also Published As

Publication number Publication date
US9990997B2 (en) 2018-06-05
JP2017168809A (ja) 2017-09-21
WO2017068478A1 (en) 2017-04-27
US20170117283A1 (en) 2017-04-27

Similar Documents

Publication Publication Date Title
JP6863709B2 (ja) 半導体装置、記憶装置および電子機器
JP6875793B2 (ja) 半導体装置、及び電子部品
US10559612B2 (en) Signal processing circuit and semiconductor device including the signal processing circuit
JP7016972B2 (ja) 半導体装置
JP6773453B2 (ja) 記憶装置及び電子機器
KR102244460B1 (ko) 반도체 장치
JP6858549B2 (ja) 半導体装置、記憶装置
JP6846938B2 (ja) 半導体装置、記憶装置、半導体ウェハ、及び電子機器
JP6773521B2 (ja) 半導体装置、記憶装置、電子機器、又は該半導体装置の駆動方法
JP6901831B2 (ja) メモリシステム、及び情報処理システム
JP6956820B2 (ja) 半導体装置
JP6792336B2 (ja) オフ電流を算出する方法
JP2020129427A (ja) 半導体装置
JP6935171B2 (ja) 半導体装置
JP6899223B2 (ja) データのリフレッシュの方法、半導体ウェハ、電子機器
JP6690935B2 (ja) 半導体装置
JP6777412B2 (ja) 検査方法
JP6796461B2 (ja) 半導体装置、コンピュータ及び電子機器

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191017

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191017

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200716

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200721

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20200916

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201112

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210309

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210401

R150 Certificate of patent or registration of utility model

Ref document number: 6863709

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250