JP6690935B2

JP6690935B2 - 半導体装置

Info

Publication number: JP6690935B2
Application number: JP2015250713A
Authority: JP
Inventors: 隆徳松嵜
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2014-12-26
Filing date: 2015-12-23
Publication date: 2020-04-28
Anticipated expiration: 2035-12-23
Also published as: JP2016126818A

Description

本発明の一態様は、半導体装置、記憶装置及び電子機器に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。または、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法に関する。

特許文献１には、酸化物半導体を用いたトランジスタと、単結晶シリコンを用いたトランジスタによって構成された記憶装置が記載されている。また、酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいことが記載されている。

特開２０１２−２５６４００号公報

本発明の一態様は、新規な半導体装置の提供を課題の一つとする。または、本発明の一態様は、多値の情報の記憶が可能な半導体装置の提供を課題の一つとする。または、本発明の一態様は、信頼性が高い半導体装置の提供を課題の一つとする。または、本発明の一態様は、消費電力が低い半導体装置の提供を課題の一つとする。

なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様にかかる半導体装置は、メモリセルを有し、メモリセルは、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、第１のトランジスタのゲートは、第１の配線と電気的に接続され、第１のトランジスタのソースまたはドレインの一方は、第２のトランジスタのゲートおよび第１の容量素子と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第２の配線と電気的に接続され、第２のトランジスタのソースまたはドレインの一方は、第２の配線と電気的に接続され、第２のトランジスタのソースまたはドレインの他方は、第３の配線と電気的に接続され、第３のトランジスタのゲートは、第４の配線と電気的に接続され、第３のトランジスタのソースまたはドレインの一方は、第２の容量素子と電気的に接続され、第３のトランジスタのソースまたはドレインの他方は、第２の配線と電気的に接続され、第４のトランジスタのゲートは、第５の配線と電気的に接続され、第４のトランジスタのソースまたはドレインの一方は、第２の配線と電気的に接続され、第４のトランジスタのソースまたはドレインの他方は、第６の配線と電気的に接続されている半導体装置である。

さらに、本発明の一態様にかかる半導体装置は、第１のトランジスタのソースまたはドレインの一方に保持された電位に対応する第１の電位を、第６の配線に供給する機能と、第３のトランジスタのソースまたはドレインの一方に保持された電位に対応する第２の電位を、第６の配線に供給する機能と、を有していてもよい。

さらに、本発明の一態様にかかる半導体装置において、第２の電位の第６の配線への供給は、第２の容量素子に蓄積された電荷を、第１の容量素子に分配することにより行われてもよい。

さらに、本発明の一態様にかかる半導体装置において、第６の配線から第１のトランジスタのソースまたはドレインの一方にリセット電位を供給した後、電荷の分配が行われてもよい。

さらに、本発明の一態様にかかる半導体装置において、第１のトランジスタおよび第３のトランジスタは、チャネル形成領域に酸化物半導体を含んでいてもよい。

さらに、本発明の一態様にかかる半導体装置において、第１のトランジスタは、第２のトランジスタ上に設けられ、第３のトランジスタおよび第４のトランジスタは、第１のトランジスタ上に設けられていてもよい。

また、本発明の一態様にかかる記憶装置は、上記半導体装置と、駆動回路と、を有する。

また、本発明の一態様にかかる電子機器は、上記半導体装置または上記記憶装置と、表示部、マイクロホン、スピーカ、または操作キーと、を有する。

本発明の一態様により、新規な半導体装置を提供することができる。または、本発明の一態様により、多値の情報の記憶が可能な半導体装置を提供することができる。または、本発明の一態様により、信頼性が高い半導体装置を提供することができる。または、本発明の一態様により、消費電力が低い半導体装置を提供することができる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

本発明の一態様を説明する図。本発明の一態様を説明する回路図。タイミングチャート。本発明の一態様の動作を説明する回路図。本発明の一態様の動作を説明する回路図。本発明の一態様の動作を説明する回路図。本発明の一態様を説明する模式図。本発明の一態様を説明する模式図。本発明の一態様を説明する回路図。本発明の一態様を説明する回路図。本発明の一態様を説明する図。本発明の一態様を説明する図。本発明の一態様を説明する図。本発明の一態様を説明する図。本発明の一態様を説明する図。本発明の一態様を説明する図。本発明の一態様を説明する図。本発明の一態様を説明する図。本発明の一態様を説明する図。本発明の一態様を説明する図。本発明の一態様を説明する図。本発明の一態様を説明する図。本発明の一態様を説明する図。トランジスタの構成の一例を説明する図。トランジスタの構成の一例を説明する図。トランジスタの構成の一例を説明する図。電子部品の作製方法の例を説明するフローチャート。電子機器を説明する図。トランジスタの特性を説明する図。トランジスタの特性を説明する図。トランジスタの特性を説明する図。

以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

また、本発明の一態様には、記憶装置の他、ＲＦ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙ）タグ、表示装置、撮像装置、集積回路を含むあらゆる装置が、その範疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（ＤｉｇｉｔａｌＭｉｃｒｏｍｉｒｒｏｒＤｅｖｉｃｅ）、ＰＤＰ（ＰｌａｓｍａＤｉｓｐｌａｙＰａｎｅｌ）、ＦＥＤ（ＦｉｅｌｄＥｍｉｓｓｉｏｎＤｉｓｐｌａｙ）など、集積回路を有する表示装置が、その範疇に含まれる。

なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いることがある。

また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。

なお、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成例について説明する。

＜半導体装置の構成例＞
図１（Ａ）に、本発明の一態様にかかる半導体装置１０の構成例を示す。半導体装置１０は、複数のメモリセル２０を有し、記憶装置として用いることができる。ここでは、半導体装置１０がｎ行ｍ列（ｎ、ｍは自然数）のメモリセル２０（メモリセル２０［１，１］乃至［ｎ，ｍ］）を有する構成について説明する。

メモリセル２０は、データを記憶する機能を有する。特に、本発明の一態様においては、メモリセル２０に２ビット以上のデータ（多値データ）を記憶することができる。これにより、１ビットあたりの半導体装置１０の面積を縮小することができる。

メモリセル２０は、配線ＷＬ、配線ＢＬと接続されている。配線ＷＬは、所定の行のメモリセル２０を選択するための信号（以下、選択信号ともいう）を伝える機能を有する。配線ＢＬは、選択されたメモリセル２０に書き込むデータに対応する電位（以下、書き込み電位ともいう）を伝える機能を有する。また、配線ＢＬは、メモリセル２０に記憶されたデータに対応する電位（以下、読み出し電位ともいう）を伝える機能を有する。

なお、ここでは書き込み電位と読み出し電位が同一の配線ＢＬに出力される構成を示すが、書き込み電位と読み出し電位は、それぞれ異なる配線に出力されてもよい。

ここで、メモリセル２０は、複数の配線ＷＬと接続されている。図１（Ａ）においては、メモリセル２０は２本の配線ＷＬ（配線ＷＬａ、ＷＬｂ）と接続されている。これにより、各メモリセル２０には、２ビット以上のデータを書き込むことができる。

具体的には、図１（Ｂ）に示すように、メモリセル２０は複数の保持部２１を有する。保持部２１は、所定の電位を保持する機能を有する回路である。ここでは一例として、メモリセル２０が２つの保持部２１（保持部２１ａ、２１ｂ）を有する構成を示す。保持部２１ａは、配線ＷＬａおよび配線ＢＬと接続され、保持部２１ｂは、配線ＷＬｂおよび配線ＢＬと接続されている。

配線ＷＬａに選択信号が供給されると、配線ＢＬから書き込み電位が保持部２１ａに供給され、保持される。また、配線ＷＬｂに選択信号が供給されると、配線ＢＬから書き込み電位が保持部２１ｂに供給され、保持される。保持部２１ａ、２１ｂにそれぞれ２値以上の電位を保持させることにより、メモリセル２０に２ビット以上のデータを記憶することができる。

保持部２１ａには、ｉ値（ｉは自然数）の電位を保持することができ、保持部２１ｂには、ｊ値（ｊは自然数）の電位を保持することができる。なお、ｉ、ｊの値は、それぞれ自由に設定することができる。例えば、保持部２１ａ、２１ｂに保持される電位は、それぞれハイレベルとローレベルの２値の電位（ｉ＝２、ｊ＝２）であってもよいし、３値以上の任意の電位（ｉが３以上、ｊが３以上）であってもよい。また、ｉ、ｊの値は、同じであってもよいし、異なっていてもよい。

メモリセル２０からデータの読み出しは、保持部２１ａに保持された電位に対応する電位（第１の読み出し電位）と、保持部２１ｂに保持された電位に対応する電位（第２の読み出し電位）と、が配線ＢＬに出力されることによって行われる。具体的には、まず、保持部２１ａから配線ＢＬに第１の読み出し電位が出力される。その後、保持部２１ｂに保持されたデータが保持部２１ａに転送される。そして、保持部２１ａから配線ＢＬに第２の読み出し電位が出力される。ここで、保持部２１ａに保持された電位がｉ値、保持部２１ｂにされた電位がｊ値である場合、メモリセル２０からｉ×ｊ値のデータを読み出すことができる。すなわち、保持部２１ａにａビット（ａは自然数）、保持部２１ｂにｂビット（ｂは自然数）のデータが記憶されている場合、ａ＋ｂビットのデータを読み出すことができる。

ここで、保持部２１には、チャネル形成領域に酸化物半導体を含むトランジスタ（以下、ＯＳトランジスタともいう）を用いることが好ましい。酸化物半導体は、シリコンなどの他の半導体よりもバンドギャップが広く、キャリア密度が低い。そのため、ＯＳトランジスタのオフ電流は極めて小さい。従って、保持部２１にＯＳトランジスタを用いることにより、保持部２１に保持された電位を長期間にわたって保持することができる。

保持部２１の構成例を、図１（Ｃ）に示す。保持部２１は、トランジスタ２２、容量素子２３を有する。なお、トランジスタ２２はＯＳトランジスタである。トランジスタ２２のソースまたはドレインの一方は、容量素子２３と接続されている。ここで、トランジスタ２２のソースまたはドレインの一方および容量素子２３と接続されたノードを、ノードＦＮとする。

ノードＦＮには、保持部２１に保持される電位が、トランジスタ２２を介して配線ＢＬなどから供給される。そして、トランジスタ２２がオフ状態となると、ノードＦＮが浮遊状態となり、ノードＦＮの電位が保持される。ここで、ＯＳトランジスタであるトランジスタ２２のオフ電流は極めて小さいため、ノードＦＮの電位を長期間にわたって保持することが可能となる。なお、トランジスタ２２の導通状態は、トランジスタ２２のゲートと接続された配線に所定の電位を供給することにより、制御することができる。

ノードＦＮに保持する電位は、２値（ハイレベルおよびローレベル）の電位であってよいし、３値以上の電位であってもよい。特に、ノードＦＮに保持される電位が３値以上の場合、保持される電位の間隔が狭くなるため、微小な電荷のリークがデータの変動の原因になり得る。しかしながら、ＯＳトランジスタはオフ電流が極めて小さいため、ノードＦＮからの電荷のリークを極めて小さく抑えることができる。従って、ノードＦＮに３値以上の電位を保持する場合、トランジスタ２２をＯＳトランジスタとすることは特に好ましい。

また、ＯＳトランジスタは、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタともいう）と比べて耐圧性が高い。そのため、トランジスタ２２をＯＳトランジスタとすることにより、ノードＦＮに保持される電位の範囲を広げることができる。従って、保持部２１に保持するデータの数を増加させることができる。

例えば、ノードＦＮには、１６値の電位を保持することができる。そして、保持部２１ａ、２１ｂにそれぞれ１６値の電位を保持する場合（ｉ＝１６、ｊ＝１６）、保持部２１ａ、２１ｂにそれぞれ４ビットのデータを記憶することができる（ａ＝４、ｂ＝４）。そして、メモリセル２０から、ｉ×ｊ＝１６×１６＝２５６値、すなわちａ＋ｂ＝４＋４＝８ビットのデータを読み出すことができる。また、例えば、保持部２１ａに４ビット、保持部２１ｂに５ビットのデータを記憶した場合、メモリセル２０から９ビットのデータを読み出すことができる。

以上のように、メモリセル２０に複数の保持部２１を設けることにより、多値データを記憶することが可能な半導体装置を提供することができる。また、保持部２１にＯＳトランジスタを用いることにより、保持部２１に蓄積された電荷を長期間保持することができ、信頼性が高い半導体装置を提供することができる。以下、メモリセル２０の具体的な構成例について説明する。

＜メモリセルの構成例＞
図２（Ａ）に、メモリセル２０の具体的な構成例を示す。メモリセル２０は、回路３０、回路４０、回路５０を有する。回路３０は、トランジスタ３１、容量素子３２を有する。回路４０は、トランジスタ４１、容量素子４２、トランジスタ４３を有する。回路５０は、トランジスタ５１を有する。なお、回路３０、４０は、それぞれ図１（Ｂ）における保持部２１ａ、２１ｂに対応する。また、回路５０は、メモリセル２０に記憶されたデータの読み出しを制御する機能を有する。

トランジスタ３１のゲートは配線ＷＬａと接続され、ソースまたはドレインの一方は容量素子３２の一方の電極およびトランジスタ５１のゲートと接続され、ソースまたはドレインの他方は配線ＳＢＬと接続されている。容量素子３２の他方の電極は、配線ＷＬＣａと接続されている。ここで、トランジスタ３１のソースまたはドレインの一方、容量素子３２の一方の電極、およびトランジスタ５１のゲートと接続されたノードを、ノードＦＮａとする。

トランジスタ４１のゲートは配線ＷＬｂと接続され、ソースまたはドレインの一方は容量素子４２の一方の電極と接続され、ソースまたはドレインの他方は配線ＳＢＬと接続されている。容量素子４２の他方の電極は、配線ＷＬＣｂと接続されている。トランジスタ４３のゲートは配線ＷＬｃと接続され、ソースまたはドレインの一方は配線ＳＢＬと接続され、ソースまたはドレインの他方は配線ＢＬと接続されている。ここで、トランジスタ４１のソースまたはドレインの一方、および容量素子４２の一方の電極と接続されたノードを、ノードＦＮｂとする。

トランジスタ５１のゲートはノードＦＮａと接続され、ソースまたはドレインの一方は配線ＳＢＬと接続され、ソースまたはドレイン他方は配線ＳＬと接続されている。

配線ＷＬＣａは、ノードＦＮａの電位を制御するための信号（以下、読み出し制御信号ともいう）を伝える機能を有する配線である。配線ＷＬＣｂ、配線ＳＬは、一定の電位を伝える機能を有する配線である。なお、配線ＷＬＣｂ、配線ＳＬには、高電源電位ＶＤＤが供給されていてもよいし、低電源電位ＶＳＳ（接地電位など）が供給されていてもよい。また、配線ＷＬＣｂ、配線ＳＬに供給される電位は一定でなくてもよい。また、配線ＷＬＣｂには、ノードＦＮｂの電位を制御するための信号が供給されてもよい。

なお、配線ＳＬは、隣接するメモリセル２０で共有されていてもよい。

ここで、トランジスタ３１、４１はＯＳトランジスタとすることが好ましい。これにより、トランジスタ３１、４１がオフ状態であるとき、ノードＦＮａ、ＦＮｂに蓄積された電荷を長期間にわたって保持することができる。従って、ノードＦＮａ、ＦＮｂに３値以上の電位を正確に保持することができる。なお、ノードＦＮａ、ＦＮｂは、図１（Ｃ）におけるノードＦＮに対応する。

トランジスタ４３の種類は、特に限定されない。例えば、ＯＳトランジスタを用いてもよいし、チャネル形成領域が単結晶半導体を有する基板の一部に形成されるトランジスタ（以下、単結晶トランジスタともいう）を用いてもよい。単結晶半導体を有する基板としては、単結晶シリコン基板や単結晶ゲルマニウム基板などが挙げられる。

また、トランジスタ４３には、酸化物半導体以外の半導体材料を含む膜にチャネル形成領域が形成されるトランジスタを用いることもできる。例えば、チャネル形成領域に非単結晶半導体を有するトランジスタを用いることができる。非単結晶半導体としては、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの非単結晶シリコンや、非晶質ゲルマニウム、微結晶ゲルマニウム、多結晶ゲルマニウムなどの非単結晶ゲルマニウムなどが挙げられる。

トランジスタ５１には、トランジスタ４３と同様のトランジスタを用いることができる。また、トランジスタ３１、４１に、単結晶トランジスタや、酸化物半導体以外の半導体材料を含む膜にチャネル形成領域が形成されるトランジスタを用いることもできる。特に、トランジスタ５１を単結晶トランジスタとすることにより、メモリセル２０からのデータの読み出しを高速に行うことができる。

次に、メモリセル２０の動作について説明する。ここでは特に、図２（Ａ）に示すメモリセル２０の動作について説明する。

まず、配線ＷＬｃの電位をトランジスタ４３がオン状態となる電位にして、トランジスタ４３をオン状態とする。そして、配線ＷＬａの電位をトランジスタ３１がオン状態となる電位にして、トランジスタ３１をオン状態とする。これにより、配線ＢＬの電位（書き込み電位）がノードＦＮａに供給される（データの書き込み）。次に、配線ＷＬａの電位をトランジスタ３１がオフ状態となる電位にして、トランジスタ３１をオフ状態とする。これにより、ノードＦＮａが浮遊状態となり、ノードＦＮａの電位が保持される（データの保持）。このような動作により、回路３０においてデータの書き込みおよび保持が行われる。

データの保持期間においては、ノードＦＮａに書き込まれた電位に関わらず、トランジスタ５１をオフ状態とすることが好ましい。具体的には、トランジスタ５１がｐチャネル型である場合、配線ＷＬＣａの電位をハイレベルに上昇させる。このとき、容量素子３２の容量結合により、ノードＦＮａの電位も上昇する。これにより、ノードＦＮａに書き込まれた電位に関わらず、トランジスタ５１をオフ状態とすることができる。ノードＦＮａの電位は、トランジスタ５１のゲート−ソース間の電圧の大きさがトランジスタ５１の閾値電圧の大きさ以下となるような電位にすればよい。これにより、データの保持期間においてトランジスタ５１のソース−ドレイン間を流れる電流を抑制し、消費電力を低減することができる。

次に、配線ＷＬｂの電位を、トランジスタ４１がオン状態となる電位にして、トランジスタ４１をオン状態とする。これにより、配線ＢＬの電位（書き込み電位）がノードＦＮｂに供給される（データの書き込み）。次に、配線ＷＬｂの電位をトランジスタ４１がオフ状態となる電位にして、トランジスタ４１をオフ状態とする。これにより、ノードＦＮｂが浮遊状態となり、ノードＦＮｂの電位が保持される（データの保持）。このような動作により、回路４０においてデータの書き込みおよび保持が行われる。

なお、ここでは回路３０における書き込み動作の後に回路４０における書き込み動作を行う例について説明したが、回路４０にデータを書き込んだ後に、回路３０にデータを書き込んでもよい。

また、配線ＢＬからノードＦＮａ、ＦＮｂに供給される電位は、それぞれハイレベルとローレベルの２値の電位（ｉ＝２、ｊ＝２）であってもよいし、３値以上の電位（ｉが３以上、ｊが３以上）であってもよい。また、ｉ、ｊの値は、同じであってもよいし、異なっていてもよい。

ここで、ノードＦＮａ、ＦＮｂに１ビットのデータを１０年間保持させる場合を考える。電源電圧を２Ｖ以上、３．５Ｖ以下、ノードＦＮａ、ＦＮｂの保持容量を２１ｆＦ、保持電位の許容変動量を０．５Ｖ未満、とした場合、８５℃、１０年間で保持電位を許容変動量未満とするには、ノードＦＮａ、ＦＮｂからのリーク電流は、３３×１０^−２４Ａ未満であることが必要となる。他からのリークがさらに小さく、リーク箇所がほぼＯＳトランジスタである場合、ＯＳトランジスタのチャネル幅が３５０ｎｍのとき、ＯＳトランジスタの単位面積あたりのリーク電流を９３×１０^−２４Ａ／μｍ未満とすることが好ましい。メモリセル２０を上記構成にすることで、メモリセル２０は、８５℃において、１０年間データを保持することが可能になる。

また、ノードＦＮａ、ＦＮｂに４ビットのデータを１０年間保持させる場合を考える。電源電圧を２Ｖ以上、３．５Ｖ以下、保持容量を０．１ｆＦ、保持電位の分布幅を３０ｍＶ未満、保持電位の許容変動量を８０ｍＶ未満、とした場合、８５℃１０年間で保持電位を許容変動量未満とするには、ノードＦＮａ、ＦＮｂからのリーク電流は０．０２５×１０^−２４Ａ未満であることが必要となる。他からのリークがさらに小さく、リーク箇所がほぼＯＳトランジスタである場合、ＯＳトランジスタのチャネル幅が６０ｎｍのとき、ＯＳトランジスタの単位面積あたりのリーク電流を０．４２３×１０^−２４Ａ／μｍ未満とすることが好ましい。メモリセル２０を上記構成にすることで、メモリセル２０は、８５℃において、１０年間データを保持することが可能になる。

また、ノードＦＮａ、ＦＮｂに８ビットのデータを１０年間保持させる場合を考える。電源電圧を２Ｖ以上、３．５Ｖ以下、保持容量を０．１ｆＦ、保持電位の分布幅を２ｍＶ未満、保持電位の許容変動量を５ｍＶ未満、とした場合、８５℃、１０年間で保持電位を許容変動量未満とするには、ノードＦＮａ、ＦＮｂからのリーク電流は０．００１６×１０^−２４Ａ未満であることが必要となる。他からのリークがさらに小さく、リーク箇所がほぼＯＳトランジスタである場合、ＯＳトランジスタのチャネル幅が６０ｎｍのとき、ＯＳトランジスタの単位面積あたりのリーク電流を０．０２６×１０^−２４Ａ／μｍ未満とすることが好ましい。メモリセル２０を上記構成にすることで、メモリセル２０は、８５℃において、１０年間データを保持することが可能になる。

次に、回路３０からのデータの読み出し動作について説明する。

まず、トランジスタ４３をオン状態とし、配線ＢＬ、配線ＳＢＬを所定の電位（ここではハイレベル）にプリチャージする。また、配線ＳＬに所定の電位（ここではローレベル）を供給する。

その後、配線ＷＬＣａの電位をローレベルとし、ノードＦＮａの電位を下降させる。これにより、ノードＦＮａの電位は、書き込み時に配線ＢＬから供給された電位となる。そして、配線ＳＢＬおよび配線ＢＬには、ノードＦＮａの電位に応じて、配線ＳＬから所定の電位が供給される。具体的には、配線ＢＬ、配線ＳＢＬの電位がハイレベルから下降し、ノードＦＮａと配線ＳＢＬの間の電圧の大きさがトランジスタ５１の閾値電圧の大きさ以下となると、トランジスタ５１がオフ状態となり、配線ＢＬ、配線ＳＢＬの電位が確定する。すなわち、ノードＦＮａの電位に応じて、配線ＢＬ、配線ＳＢＬの電位は異なる値となる。従って、配線ＢＬの電位を読み取ることにより、ノードＦＮａの電位を判別することができる。

次に、配線ＢＬに、ノードＦＮａをリセットするための電位（以下、リセット電位ともいう）を供給する。ここでは、リセット電位としてローレベルの電位を供給する。そして、配線ＷＬａの電位をトランジスタ３１がオン状態となる電位にして、トランジスタ３１をオン状態とする。これにより、配線ＢＬからノードＦＮａに電位が供給され、ノードＦＮａの電位がローレベルにリセットされる。

次に、配線ＷＬｃの電位をトランジスタ４３がオフ状態となる電位にして、トランジスタ４３をオフ状態とする。その後、配線ＷＬｂの電位をトランジスタ４１がオン状態となる電位にして、トランジスタ４１をオン状態とする。これにより、ノードＦＮａとノードＦＮｂが配線ＳＢＬを介して導通状態となり、ノードＦＮｂに蓄積された電荷がノードＦＮａに分配される。これにより、回路４０に記憶されたデータが回路３０に転送される。

ここで、トランジスタ３１、４１がオン状態となると、配線ＳＢＬに容量素子３２、４２の容量が付加される。従って、電荷の分配によってノードＦＮｂから配線ＳＢＬを経由してノードＦＮａに供給される電位は、電荷の分配前のノードＦＮｂの電位よりも低くなる。そのため、容量素子４２の容量値は、容量素子３２の容量値よりも大きくしておくことが好ましい。または、ノードＦＮｂに書き込む電位を、通常の書き込み電位よりも大きくすることが好ましい。これにより、電荷の分配による電位の低下を抑制することができる。なお、電荷の分配による電位の変動の詳細については後述する。

次に、回路４０から回路３０に転送されたデータの読み出しを行う。この読み出しは、前述の回路３０からデータの読み出しと同様の動作により行うことができる。すなわち、電荷の分配後のノードＦＮａの電位に応じて、配線ＢＬ、配線ＳＢＬの電位を変化させることによって行うことができる。

上記のような動作により、メモリセル２０において多値データの書き込みおよび読み出しを行うことができる。具体的には、ノードＦＮａにｉ値の電位が書き込まれ、ノードＦＮｂにｊ値の電位が書き込まれている場合、配線ＢＬに出力されたｉ値の電位およびｊ値の電位を読み取ることにより、ｉ×ｊ値のデータを読み出すことができる。

また、回路３０、４０のデータの書き換えは、上記のデータの書き込みおよび保持と同様の動作により行うことができる。

なお、図２（Ａ）においては、トランジスタ３１、４１、４３がｎチャネル型、トランジスタ５１がｐチャネル型である例を示したが、トランジスタ３１、４１、４３、５１はそれぞれｎチャネル型であってもｐチャネル型であってもよい。例えば図２（Ｂ）に示すように、トランジスタ５１をｎチャネル型とすることもできる。

図２（Ｂ）に示すメモリセル２０においては、配線ＷＬＣａの電位をローレベルとし、ノードＦＮａの電位を下降させることにより、ノードＦＮａに書き込まれた電位に関わらず、トランジスタ５１をオフ状態とすることができる。また、配線ＳＬの電位をハイレベルとし、配線ＢＬをローレベルにプリチャージすることにより、メモリセル２０からのデータの読み出しを行うことができる。その他の動作については、図２（Ａ）のメモリセル２０についての説明を参酌することができる。

＜メモリセルの動作例＞
次に、メモリセル２０の動作例について説明する。図３は、図２（Ａ）に示すメモリセル２０の動作を説明するためのタイミングチャートである。なお、期間Ｔ１１から期間Ｔ１３は、メモリセル２０へのデータの書き込みを行う期間であり、期間Ｔ２１から期間Ｔ２６は、メモリセル２０からのデータの読み出しを行う期間である。また、図４（Ａ）、図４（Ｂ）、図５（Ａ）、図５（Ｂ）、図６（Ａ）、図６（Ｂ）はそれぞれ、期間Ｔ１１、期間Ｔ１２、期間Ｔ２２、期間Ｔ２３、期間Ｔ２４、期間Ｔ２６におけるメモリセル２０の動作を表す図である。

まず、期間Ｔ１１において、配線ＢＬに、書き込み電位Ｖｗａを供給する。なお、書き込み電位Ｖｗａは、３値以上の電位とすることができる。ここでは、配線ＢＬに１６値（ｉ＝１６）の書き込み電位Ｖｗａを供給する場合について説明する。この場合、回路３０には４ビットのデータが書き込まれる。

そして、配線ＷＬＣａをローレベルとする。また、配線ＷＬａ、配線ＷＬｃの電位をハイレベルにし、トランジスタ３１、トランジスタ４３をオン状態とする。これにより、図４（Ａ）に示すように、配線ＢＬの電位ＶｗａがノードＦＮａに供給される。すなわち、回路３０においてデータの書き込みが行われる。

次に、期間Ｔ１２において、配線ＷＬａの電位をローレベルにし、トランジスタ３１をオフ状態とする。これにより、ノードＦＮａは浮遊状態となり、配線ＢＬの電位が変動してもノードＦＮａの電位は保持される。ここで、配線ＷＬＣａの電位をハイレベルとし、ノードＦＮａの電位を上昇させる。これにより、配線ＢＬからノードＦＮａに供給された電位に関わらず、トランジスタ５１はオフ状態となる。

そして、配線ＢＬに書き込み電位Ｖｗｂを供給する。なお、書き込み電位Ｖｗｂは、３値以上の電位とすることができる。ここでは、配線ＢＬに１６値（ｊ＝１６）の書き込み電位Ｖｗｂを供給する場合について説明する。この場合、回路４０には４ビットのデータが書き込まれる。

そして、配線ＷＬｂの電位をハイレベルにし、トランジスタ４１をオン状態とする。これにより、図４（Ｂ）に示すように、配線ＢＬの電位ＶｗｂがノードＦＮｂに供給される。すなわち、回路４０においてデータの書き込みが行われる。

次に、期間Ｔ１３において、配線ＷＬｂをローレベルにし、トランジスタ４１をオフ状態とする。これにより、ノードＦＮｂは浮遊状態となり、配線ＢＬの電位が変動してもノードＦＮｂの電位は保持される。

以上の動作により、回路３０、４０へのデータの書き込みが行われる。なお、期間Ｔ１２の動作を期間Ｔ１１の前に行い、回路４０へのデータの書き込みを回路３０へのデータの書き込みよりも前の期間に行ってもよい。

次に、期間Ｔ２１において、配線ＢＬの電位をハイレベルにプリチャージした後、配線ＢＬを浮遊状態とする。ここで、配線ＷＬｃはハイレベルであり、トランジスタ４３はオン状態であるため、配線ＳＢＬの電位もハイレベルにプリチャージされる。

次に、期間Ｔ２２において、配線ＷＬＣａの電位をローレベルにする。これにより、ノードＦＮａの電位を、例えば期間Ｔ１１においてノードＦＮａに供給された電位Ｖｗａにまで下降させる。また、配線ＳＬには電源電位としてローレベルの電位が供給されている。よって、ハイレベルにプリチャージされた配線ＢＬ、配線ＳＢＬの電位が、トランジスタ５１がオフ状態となるまで下降する。これにより、図５（Ａ）に示すように、配線ＢＬに、ノードＦＮａの電位に対応する１６値の電位が読み出し電位Ｖｒａとして出力される。よって、回路３０から１６値のデータを読み出すことができる。

次に、期間Ｔ２３において、配線ＢＬの電位をローレベル（ここでは接地電位Ｖ_ＧＮＤ）とする。また、配線ＷＬａの電位をハイレベルとし、トランジスタ３１をオン状態とする。これにより、図５（Ｂ）に示すように、配線ＢＬから配線ＳＢＬを介してノードＦＮａにローレベルの電位が供給され、ノードＦＮａの電位がローレベルにリセットされる。

次に、期間Ｔ２４において、配線ＷＬｃをローレベルとし、トランジスタ４３をオフ状態とする。また、配線ＷＬｂをハイレベルとし、トランジスタ４１をオン状態とする。これにより、図６（Ａ）に示すように、ノードＦＮａとノードＦＮｂが配線ＳＢＬを介して導通状態となり、ノードＦＮｂに蓄積された電荷がノードＦＮａに分配される。これにより、回路４０に記憶されたデータが回路３０に転送される。

なお、上述の通り、電荷の分配が行われることにより、ノードＦＮａの電位は上昇し、ノードＦＮｂの電位は下降する。ノードＦＮｂに保持された電荷がノードＦＮａに分配された後のノードＦＮａの電位を、Ｖｗｂ´と表す。

次に、期間Ｔ２５において、配線ＷＬａ、ＷＬｂの電位をローレベル、配線ＷＬｃの電位をハイレベルとし、トランジスタ３１、４１をオフ状態、トランジスタ４３をオン状態とする。また、配線ＢＬの電位をハイレベルにプリチャージした後、配線ＢＬを浮遊状態とする。ここで、トランジスタ４３はオン状態であるため、配線ＳＢＬの電位もハイレベルにプリチャージされる。また、配線ＷＬＣａの電位をハイレベルとし、ノードＦＮａの電位を、電位Ｖｗｂ´に関わらずトランジスタ５１をオフ状態となるような電位とする。

次に、期間Ｔ２６において、配線ＷＬＣａの電位をローレベルにする。これにより、ノードＦＮａの電位を、例えば電位Ｖｗｂ´まで下降させる。また、配線ＳＬには電源電位としてローレベルの電位が供給されている。よって、ハイレベルにプリチャージされた配線ＢＬ、配線ＳＢＬの電位が、トランジスタ５１がオフ状態となるまで下降する。これにより、図６（Ｂ）に示すように、配線ＢＬには、ノードＦＮａの電位に対応する１６値の電位が、読み出し電位Ｖｒｂとして出力される。よって、回路４０から回路３０に転送された１６値のデータを読み出すことができる。

以上の動作により、メモリセル２０の記憶された多値データの書き込みおよび読み出しを行うことができる。

＜電荷の分配について＞
図３の期間Ｔ２４および図６（Ａ）に示す、ノードＦＮｂからノードＦＮａへの電荷の分配の詳細について説明する。

図７（Ａ）に、配線ＢＬに供給される書き込み電位Ｖｗａ、Ｖｗｂの分布を示す。なお、図７（Ａ）には、ノードＦＮａ、ＦＮｂにそれぞれ４ビットのデータを記憶する場合を図示している。

４ビットのデータに相当する書き込み電位Ｖｗａ、Ｖｗｂは、図７（Ａ）に示すように、１６値の電位レベルで表すことができる。１６値の電位レベルは、４ビットのデータ「００００」乃至「１１１１」に対応する。

上述したように、ノードＦＮｂに書き込まれたデータの読み出しは、ノードＦＮａに電荷を分配することにより行う。ここで、容量素子４２（容量値Ｃ１）、容量素子３２（容量値Ｃ２）、トランジスタ３１、トランジスタ４１を表した回路図を図７（Ｂ）に示す。なお、ここではトランジスタ３１、４１をスイッチとして表している。トランジスタ４１がオフ状態のとき、ノードＦＮｂには電位Ｖ１＝Ｖｗｂが保持され、ノードＦＮａにはリセット電位である電位Ｖ２＝Ｖ_ＧＮＤが保持されている。

その後、トランジスタ４１をオン状態に切り替えると、図７（Ｃ）に示すようにノードＦＮａとノードＦＮｂが接続され、電荷の分配が生じる。なお、図７（Ｃ）は、図６（Ａ）におけるメモリセル２０の回路図に対応する。そして、電荷の分配後におけるノードＦＮａ、ＦＮｂの電位Ｖ３は、Ｖ３＝（Ｃ１・Ｖ１）／（Ｃ１＋Ｃ２）となる。電位Ｖ３は、図６（Ａ）における電位Ｖｗｂ´に対応し、電位Ｖｗｂ´は電位Ｖｗｂから低下した電位となる。

ここで、容量値Ｃ１を容量値Ｃ２より大きくすることで、電荷の分配による電位の低下を抑えることができる。すなわち、容量素子４２の容量値を容量素子３２の容量値より大きくすることにより、ノードＦＮｂからノードＦＮａに電荷を分配した際、電位Ｖｗｂから電位Ｖｗｂ´への電位の下降を抑制することができる。従って、容量素子４２の電極の面積は、容量素子３２の電極の面積よりも大きくすることが好ましい。または、容量素子４２の誘電体の厚さは、容量素子３２の誘電体の厚さ未満とすることが好ましい。

また、図７（Ｄ）に、回路３０に記憶されたデータを読み出した際の配線ＢＬの電位Ｖｒａ（図中の実線）と、回路４０から回路３０に転送されたデータを読み出した際の配線ＢＬの電位Ｖｒｂ（図中の破線）を示す。書き込み電位Ｖｗａと書き込み電位Ｖｗｂを同レベルの電位とした場合、図７（Ｄ）に示すように、読み出し電位Ｖｒａと読み出し電位Ｖｒｂには差（ΔＶｒ）が生じる。また、電位Ｖｗｂが高いほど、ΔＶｒの値は大きくなる。容量値Ｃ１を容量値Ｃ２よりも大きく場合、図７（Ｄ）に示す電圧の差ΔＶが、多値のデータを判別できる程度に小さくなるように設計することが好ましい。

または、書き込み電位Ｖｗｂを書き込み電位Ｖｗａよりも高くしてもよい。例えば、書き込み電位Ｖｗａの分布と読み出し電位Ｖｒａの分布が同じであっても（図８（Ａ））、書き込み電位Ｖｗｂの分布と読み出し電位Ｖｒｂの分布は異なる。そのため、図８（Ｂ）に示すように、書き込み電位Ｖｗｂを書き込み電位Ｖｗａよりも高く設定することが好ましい。これにより、電荷の分配によって読み出し電位Ｖｒｂが書き込み電位Ｖｗｂよりも低下した場合であっても、読み出し電位Ｖｒａと読み出し電位Ｖｒｂの分布の差を縮めることができる。

なお、図７に示す構成と図８に示す構成を組み合わせて、メモリセル２０を設計してもよい。

また、トランジスタ３１、４１にＯＳトランジスタを用いることにより、ノードＦＮａ、ＦＮｂの電荷のリークを抑えることができる。そのため、図７、８に示す書き込み電位および読み出し電位の分布の幅を狭くし、ピークを鋭くすることができる。これにより、回路３０、４０に記憶する多値データの間隔を狭めることができ、記憶するデータの数を増加させることができる。また、ＯＳトランジスタはＳｉトランジスタと比べて耐圧性が高いため、ノードＦＮａ、ＦＮｂに保持する電位の範囲を広げることができる。従って、回路３０、４０に記憶するデータの数を増加させることができる。

また、トランジスタ３１、４１、４３にＯＳトランジスタを用いる場合、トランジスタ４３のチャネル幅Ｗ／チャネル長Ｌを、トランジスタ３１、４１のＷ／Ｌよりも大きくすることが好ましい。これにより、トランジスタ４３の電流供給能力を向上させて高速な読み出しを行うことができる。また、トランジスタ３１、４１のＷ／Ｌを、トランジスタ４３のＷ／Ｌよりも小さくすることにより、トランジスタ３１、４１のオフ電流を小さく抑え、ノードＦＮａ、ＦＮｂの電位を長期間保持することができる。

以上のように、メモリセル２０に複数の保持部２１を設けることにより、多値データを記憶することが可能な半導体装置を提供することができる。また、保持部２１にＯＳトランジスタを用いることにより、保持部２１に蓄積された電荷を長期間保持することができ、信頼性が高く、消費電力が低い半導体装置を提供することができる。

なお、本発明の一態様は、上記の構成に限定されない。つまり、本実施の形態には様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、メモリセル２０に複数の保持部２１が設けられた半導体装置の例を示したが、場合によっては、または、状況に応じて、本発明の一態様は、メモリセル２０に１つの保持部２１が設けられた構成であってもよい。また、本発明の一態様として、メモリセル２０に多値のデータが記憶される例を示したが、場合によっては、または、状況に応じて、本発明の一態様は、メモリセル２０に２値のデータが記憶される構成であってもよい。また、本発明の一態様として、メモリセルに適用した場合の例を示したが、本発明の一態様は、これに限定されない。例えば、場合によっては、または、状況に応じて、本発明の一態様は、別の機能を有する回路に適用してもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様は、メモリセルに適用しなくてもよい。また、本発明の一態様として、保持部２１でのトランジスタなどでは、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または、例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。よって、本実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことができる。なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。また、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることができる。これは、以下の実施の形態においても同様である。

（実施の形態２）
本実施の形態では、本発明の一態様に係るメモリセル２０の変形例について説明する。

＜メモリセルの変形例１＞
図９に、メモリセル２０の変形例を示す。図９（Ａ）に示すメモリセル２０は、トランジスタ４３のソースまたはドレインの一方と、トランジスタ５１のソースまたはドレインの一方が、別々の配線と接続されている点で、図２（Ａ）と異なる。トランジスタ４３のソースまたはドレインの一方は配線ＷＢＬと接続され、トランジスタ５１のソースまたはドレインの一方は配線ＲＢＬと接続されている。この場合、メモリセル２０へのデータの書き込みとメモリセル２０からのデータの読み出しは、異なる配線によって行われる。

図９（Ｂ）に示すメモリセル２０は、トランジスタ５１と配線ＳＢＬとの間に、トランジスタ５２が設けられている点で、図２（Ａ）と異なる。トランジスタ５２のゲートは配線ＷＬＣａと接続され、ソースまたはドレインの一方は配線ＳＢＬと接続され、ソースまたはドレインの他方はトランジスタ５１のソースまたはドレインの一方と接続されている。この場合、データの読み出しのタイミングは、トランジスタ５２によって制御される。なお、トランジスタ５２は、トランジスタ５１と配線ＳＬとの間に設けられていてもよい。

図９（Ｃ）に示すメモリセル２０は、トランジスタ３１、容量素子３２、トランジスタ４１、容量素子４２、トランジスタ５１が複数設けられている点で、図２（Ａ）と異なる。また、図９（Ｄ）に示すメモリセル２０は、トランジスタ４１、容量素子４２が複数設けられている点で、図２（Ａ）と異なる。

図９（Ｃ）、（Ｄ）に示すように、メモリセル２０に３以上のノードＦＮを設けることにより、１つのメモリセル２０に記憶することができるデータ数を増加させることができる。具体的には、図９（Ｃ）、（Ｄ）において、４つのノードＦＮに記憶される電位をそれぞれｉ値、ｊ値、ｋ値、ｌ値（ｋ、ｌは自然数）とすると、メモリセル２０にはｉ×ｊ×ｋ×ｌ値のデータを記憶することができる。すなわち、４つのノードＦＮにそれぞれａビット、ｂビット、ｃビット、ｄビット（ｃ、ｄは自然数）のデータを記憶した場合、ａ＋ｂ＋ｃ＋ｄビットのデータを読み出すことができる。

なお、図９（Ｃ）においては、トランジスタ３１、容量素子３２、トランジスタ４１、容量素子４２、トランジスタ５１が２つ設けられた構成例を示すが、３つ以上設けてもよい。また、図９（Ｄ）においては、トランジスタ４１、容量素子４２が３つ設けられた構成例を示すが、２つ設けてもよいし、３つ以上設けてもよい。

＜メモリセルの変形例２＞
図１０に、メモリセル２０の他の変形例を示す。図１０に示すメモリセル２０は、トランジスタ３１、４１、４３が一対のゲートを有している点で、図２（Ａ）と異なる。すなわち、トランジスタ３１、４１、４３はバックゲートを有する。

図１０（Ａ）に示すメモリセル２０においては、トランジスタ３１のバックゲートはトランジスタ３１のゲートと接続され、トランジスタ４１のバックゲートはトランジスタ４１のゲートと接続され、トランジスタ４３のバックゲートはトランジスタ４３のゲートと接続されている。また、図１０（Ｂ）に示すメモリセル２０においては、トランジスタ３１、４１、４３が有するバックゲートは、配線ＢＧと接続されている。なお、配線ＢＧには、固定電位が供給されている。

ここで、トランジスタ３１、４１、４３のように、あるトランジスタＴが、半導体膜を間に挟んで存在する一対のゲートを有している場合、一方のゲートには信号Ａが、他方のゲートには固定電位Ｖｂが与えられてもよい。

信号Ａは、例えば、導通状態または非導通状態を制御するための信号である。信号Ａは、電位Ｖ１、または電位Ｖ２（Ｖ１＞Ｖ２とする）の２種類の電位をとるデジタル信号であってもよい。例えば、電位Ｖ１を高電源電位とし、電位Ｖ２を低電源電位（接地電位など）とすることができる。信号Ａは、アナログ信号であってもよい。

固定電位Ｖｂは、例えば、トランジスタＴの一方のしきい値電圧ＶｔｈＡを制御するための電位である。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２であってもよい。この場合、固定電位Ｖｂを生成するための電位発生回路を別途設ける必要がなく好ましい。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２と異なる電位であってもよい。固定電位Ｖｂを低くすることで、しきい値電圧ＶｔｈＡを高くできる場合がある。その結果、ゲートーソース間電圧Ｖｇｓが０Ｖのときのドレイン電流を低減し、トランジスタＴを有する回路のリーク電流を低減できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも低くしてもよい。固定電位Ｖｂを高くすることで、しきい値電圧ＶｔｈＡを低くできる場合がある。その結果、ゲートーソース間電圧ＶｇｓがＶＤＤのときのドレイン電流を向上させ、トランジスタＴを有する回路の動作速度を向上できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも高くしてもよい。

また、トランジスタＴの一方のゲートには信号Ａが、他方のゲートには信号Ｂが与えられてもよい。信号Ｂは、例えば、トランジスタＴの導通状態または非導通状態を制御するための信号である。信号Ｂは、電位Ｖ３、または電位Ｖ４（Ｖ３＞Ｖ４とする）の２種類の電位をとるデジタル信号であってもよい。例えば、電位Ｖ３を高電源電位とし、電位Ｖ４を低電源電位とすることができる。信号Ｂは、アナログ信号であってもよい。

信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと同じデジタル値を持つ信号であってもよい。この場合、トランジスタＴのオン電流を向上し、トランジスタＴを有する回路の動作速度を向上できる場合がある。このとき、信号Ａの電位Ｖ１は信号Ｂの電位Ｖ３と異なっていても良い。また、信号Ａの電位Ｖ２は信号Ｂの電位Ｖ４と異なっていても良い。例えば、信号Ｂが入力されるゲートに対応するゲート絶縁層が、信号Ａが入力されるゲートに対応するゲート絶縁層よりも厚い場合、信号Ｂの電位振幅（Ｖ３−Ｖ４）を、信号Ａの電位振幅（Ｖ１−Ｖ２）より大きくしても良い。そうすることで、トランジスタＴの導通状態または非導通状態に対して、信号Ａが与える影響と、信号Ｂが与える影響と、を同程度とすることができる場合がある。

信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと異なるデジタル値を持つ信号であってもよい。この場合、トランジスタＴの制御を信号Ａと信号Ｂによって別々に行うことができ、より高い機能を実現できる場合がある。例えば、トランジスタＴがｎチャネル型である場合、信号Ａが電位Ｖ１であり、かつ、信号Ｂが電位Ｖ３である場合のみ導通状態となる場合や、信号Ａが電位Ｖ２であり、かつ、信号Ｂが電位Ｖ４である場合のみ非導通状態となる場合には、一つのトランジスタでＮＡＮＤ回路やＮＯＲ回路等の機能を実現できる場合がある。また、信号Ｂは、しきい値電圧ＶｔｈＡを制御するための信号であってもよい。例えば、信号Ｂは、トランジスタＴを有する回路が動作している期間と、当該回路が動作していない期間と、で電位が異なる信号であっても良い。信号Ｂは、回路の動作モードに合わせて電位が異なる信号であってもよい。この場合、信号Ｂは信号Ａほど頻繁には電位が切り替わらない場合がある。

信号Ａと信号Ｂが共にアナログ信号である場合、信号Ｂは、信号Ａと同じ電位のアナログ信号、信号Ａの電位を定数倍したアナログ信号、または、信号Ａの電位を定数だけ加算もしくは減算したアナログ信号等であってもよい。この場合、トランジスタＴのオン電流を向上し、トランジスタＴを有する回路の動作速度を向上できる場合がある。信号Ｂは、信号Ａと異なるアナログ信号であってもよい。この場合、トランジスタＴの制御を信号Ａと信号Ｂによって別々に行うことができ、より高い機能を実現できる場合がある。

信号Ａがデジタル信号、信号Ｂがアナログ信号であってもよい。信号Ａがアナログ信号、信号Ｂがデジタル信号であってもよい。

また、トランジスタＴの一方のゲートには固定電位Ｖａが、他方のゲートには固定電位Ｖｂが与えられてもよい。トランジスタＴの両方のゲートに固定電位を与える場合、トランジスタＴを、抵抗素子と同等の素子として機能させることができる場合がある。例えば、トランジスタＴがｎチャネル型である場合、固定電位Ｖａまたは固定電位Ｖｂを高く（低く）することで、トランジスタの実効抵抗を低く（高く）することができる場合がある。固定電位Ｖａ及び固定電位Ｖｂを共に高く（低く）することで、一つのゲートしか有さないトランジスタによって得られる実効抵抗よりも低い（高い）実効抵抗が得られる場合がある。

なお、トランジスタ５１が一対のゲートを有していてもよい。また、図２（Ｂ）、図９における各トランジスタも、同様に一対のゲートを有していてもよい。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態３）
本実施の形態では、本発明の一態様にかかる半導体装置の積層構造の一例を説明する。

上記実施の形態において、ＯＳトランジスタを有する層と、ＯＳトランジスタ以外のトランジスタを有する層を積層することができる。また、ＯＳトランジスタを有する複数の層を積層することができる。具体的には、図２のメモリセル２０において、回路３０、回路４０、回路５０を積層することができる。これにより、メモリセルの面積を縮小することができる。

以下に、ＯＳトランジスタとＳｉトランジスタを積層した半導体装置の構成例について、図１１乃至１６を用いて説明する。

＜断面構造＞
本発明の一態様における半導体装置が有するトランジスタは、Ｓｉトランジスタ又はＯＳトランジスタで構成することができる。また、半導体装置の断面構造は、Ｓｉトランジスタを有する層と、ＯＳトランジスタを有する層とが積層された構成とすることができる。それぞれの層では、同じ材料の半導体で構成される、複数のトランジスタを有する。

本発明の一態様における半導体装置は、一例としては、図１１（Ａ）に示すように、Ｓｉトランジスタを有する層６１（図中、Ｓｉ−ＦＥＴＬａｙｅｒと表記）、配線が設けられる層６２（図中、ＷｉｒｅＬａｙｅｒと表記）、ＯＳトランジスタを有する３３（図中、ＯＳ−ＦＥＴＬａｙｅｒと表記）の順に積層して設けることができる。

図１１（Ａ）に示す断面構造の模式図でＳｉトランジスタを有する層６１は、単結晶のシリコン基板に形成されるＳｉトランジスタを有する。なおＳｉトランジスタは、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体を半導体層に用いるトランジスタでもよい。

図１１（Ａ）に示す断面構造の模式図でＯＳトランジスタを有する層６３は、平坦化された絶縁表面上に形成されるＯＳトランジスタを有する。

図１１（Ａ）に示す断面構造の模式図で配線が設けられる層６２は、Ｓｉトランジスタを有する層６１、及び／又はＯＳトランジスタを有する層６３が有するトランジスタ同士を電気的に接続するための配線、あるいはトランジスタに電圧を与えるための配線を有する。配線が設けられる層６２は、図１１（Ａ）では単層で示したが、複数積層して設ける構成としてもよい。

なお、ＯＳトランジスタを有する層６３は、図１１（Ａ）では単層で示したが、積層して設ける構成としてもよい。積層する場合は、図１１（Ｂ）に示す断面構造の模式図で表すことができる。

図１１（Ｂ）では、ＯＳトランジスタを有する層６３＿１及び６３＿２とする２層構造を例示している。図１１（Ｂ）に示す断面構造の模式図でＯＳトランジスタを有する層６３＿１及び６３＿２は、平坦化された絶縁表面上に形成されるＯＳトランジスタを有する。図１１（Ｂ）では、２層を積層する例を示したが、積層数は限定されず、３層以上でもよい。なおＯＳトランジスタを有する層６３＿１及び６３＿２の間には、配線が設けられる層６２を設ける構成とすることができる。該構成とすることで、ＯＳトランジスタ同士を電気的に接続することができる。

例えば、図２におけるトランジスタ３１、４１、４３はＯＳトランジスタとすることができ、トランジスタ５１はＳｉトランジスタとすることができる。図１１（Ａ）の構造を図２のメモリセル２０に適用する場合、Ｓｉトランジスタを有する層６１は、トランジスタ５１を有し、ＯＳトランジスタを有する層６３は、トランジスタ３１、４１、４３を有する構成とすることができる。また、図１１（Ｂ）の構造を図２のメモリセル２０に適用する場合、Ｓｉトランジスタを有する層６１は、トランジスタ５１を有し、ＯＳトランジスタを有する層６３＿１は、トランジスタ３１を有し、ＯＳトランジスタを有する層６３＿２は、トランジスタ４１、４３を有する構成とすることができる。また、ＯＳトランジスタを有する層６３＿２上にＯＳトランジスタを有する層６３＿３を設け、トランジスタ４３をＯＳトランジスタを有する層６３＿３に設ける構成とすることもできる。また、トランジスタ４３をＳｉトランジスタとし、トランジスタ５１と同様にＳｉトランジスタを有する層６１に設けることもできる。

図１１（Ａ）、（Ｂ）に示すようにＯＳトランジスタを有する層をＳｉトランジスタを有する層と積層させることで、メモリセルの回路面積の縮小、すなわち半導体装置の面積を縮小し、小型化を図ることができる。

＜Ｓｉ層・配線層＞
図１２では、図１１（Ａ）、（Ｂ）で説明したＳｉトランジスタを有する層６１、配線が設けられる層６２の断面構造の一例について示す。図１２では、Ｓｉトランジスタを有する層６１が有するトランジスタ７１の断面構造について説明する。図１２のトランジスタ７１の断面構造は、例えば、図２におけるトランジスタ５１などに適用することができる。

なお図１２において、破線Ａ１−Ａ２で示す領域では、トランジスタ７１のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ７１のチャネル幅方向における構造を示している。

図１２で、トランジスタ７１が形成される基板１００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１２では、単結晶シリコン基板を基板１００として用いる場合を例示している。

また、トランジスタ７１は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）等を用いることができる。図１２では、トレンチ分離法を用いてトランジスタ７１を電気的に分離する場合を例示している。具体的に、図１２では、エッチング等により基板１００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域１０１により、トランジスタ７１を素子分離させる場合を例示している。

また、トレンチ以外の領域に存在する基板１００の凸部には、トランジスタ７１の不純物領域１０２及び不純物領域１０３と、不純物領域１０２及び不純物領域１０３に挟まれたチャネル形成領域１０４とが設けられている。さらに、トランジスタ７１は、チャネル形成領域１０４を覆う絶縁膜１０５と、絶縁膜１０５を間に挟んでチャネル形成領域１０４と重なるゲート電極１０６とを有する。

トランジスタ７１では、チャネル形成領域１０４における凸部の側部及び上部と、ゲート電極１０６とが絶縁膜１０５を間に挟んで重なることで、チャネル形成領域１０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ７１の基板上における専有面積を小さく抑えつつ、トランジスタ７１におけるキャリアの移動量を増加させることができる。その結果、トランジスタ７１は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域１０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域１０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ７１のオン電流をより大きくすることができ、電界効果移動度もより高められる。

なお、バルクの半導体基板を用いたトランジスタ７１の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。

トランジスタ７１上には、絶縁膜１１１が設けられている。絶縁膜１１１には開口部が形成されている。そして、上記開口部には、不純物領域１０２、不純物領域１０３にそれぞれ電気的に接続されている導電膜１１２、導電膜１１３と、ゲート電極１０６に電気的に接続されている導電膜１１４とが、形成されている。

そして、導電膜１１２は、絶縁膜１１１上に形成された導電膜１１６に電気的に接続されており、導電膜１１３は、絶縁膜１１１上に形成された導電膜１１７に電気的に接続されており、導電膜１１４は、絶縁膜１１１上に形成された導電膜１１８に電気的に接続されている。

なお図１２において、図１１（Ａ）、（Ｂ）で図示した配線が設けられる層６２は、導電膜１１６、１１７、１１８に相当する。なお配線が設けられる層６２は、絶縁膜、該絶縁膜に設けられる開口部、該開口部を含む領域に設けられる導電膜を順に形成することで積層することができる。

＜ＯＳトランジスタを有する層＞
次いで図１３（Ａ）、（Ｂ）では、図１１（Ａ）、（Ｂ）で説明したＯＳトランジスタを有する層６３の断面構造の一例について示す。図１３（Ａ）では、ＯＳトランジスタを有する層６３が有するトランジスタ７２の断面構造について説明する。図１３のトランジスタ７２の断面構造は、例えば、図２でおけるトランジスタ３１、４１、４３などに適用することができる。

なお図１３（Ａ）、（Ｂ）において、図１２と同様に、破線Ａ１−Ａ２で示す領域では、トランジスタ７２のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ７２のチャネル幅方向における構造を示している。

図１１（Ａ）、（Ｂ）で説明した配線が設けられる層６２の上方に設けられる、絶縁膜１２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜１２１が設けられている。絶縁膜１２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜１２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜１２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。

絶縁膜１２１上には絶縁膜１２２が設けられており、絶縁膜１２２上には、トランジスタ７２が設けられている。

トランジスタ７２は、絶縁膜１２２上に、酸化物半導体を含む半導体膜１３０と、半導体膜１３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜１３２及び導電膜１３３と、半導体膜１３０を覆っているゲート絶縁膜１３１と、ゲート絶縁膜１３１を間に挟んで半導体膜１３０と重なるゲート電極１３４と、を有する。

なお、図１３（Ａ）において、トランジスタ７２は、ゲート電極１３４を半導体膜１３０の片側において少なくとも有していれば良いが、絶縁膜１２２を間に挟んで半導体膜１３０と重なるゲート電極を、さらに有していても良い。

トランジスタ７２が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電圧が他の配線から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電圧が与えられていても良いし、他方のゲート電極にのみ接地電圧などの固定の電圧が与えられていても良い。他方のゲート電極に与える電圧を制御することで、トランジスタの閾値電圧を制御することができる。

また、図１３（Ａ）では、トランジスタ７２が、一のゲート電極１３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ７２は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。

また、図１３（Ａ）に示すように、トランジスタ７２は、半導体膜１３０が、絶縁膜１２２上において順に積層された酸化物半導体膜１３０ａ乃至酸化物半導体膜１３０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタ７２が有する半導体膜１３０が、単膜の金属酸化物膜で構成されていても良い。

なお酸化物半導体膜１３０ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜１３０ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１とすると_、ｘ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下であって、ｚ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ_１／ｙ_１を１以上６以下とすることで、酸化物半導体膜１３０ｂとしてＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。ＣＡＡＣ−ＯＳ膜の詳細については後述する。

なお酸化物半導体膜１３０ａ、１３０ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜１３０ａ、１３０ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２とすると_、ｘ_２／ｙ_２＜ｘ_１／ｙ_１であって、ｚ_２／ｙ_２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ_２／ｙ_２を１以上６以下とすることで、酸化物半導体膜１３０ａ、１３０ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６等がある。

絶縁膜１２２は、加熱により酸素を酸化物半導体膜１３０ａ乃至酸化物半導体膜１３０ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜１２２は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ（ＥｌｅｃｔｒｏｎＳｐｉｎＲｅｓｏｎａｎｃｅ）測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０^１８ｓｐｉｎｓ／ｃｍ^３以下であることが好ましい。

絶縁膜１２２は、加熱により酸素を酸化物半導体膜１３０ａ乃至酸化物半導体膜１３０ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜１２２は、プラズマＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。

なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。

なお、図１３（Ａ）に示すトランジスタ７２は、チャネル領域が形成される酸化物半導体膜１３０ｂの端部のうち、導電膜１３２及び導電膜１３３とは重ならない端部、言い換えると、導電膜１３２及び導電膜１３３が位置する領域とは異なる領域に位置する端部と、ゲート電極１３４とが、重なる構成を有する。酸化物半導体膜１３０ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすい。しかし、図１３（Ａ）に示すトランジスタ７２では、導電膜１３２及び導電膜１３３とは重ならない酸化物半導体膜１３０ｂの端部と、ゲート電極１３４とが重なるため、ゲート電極１３４の電圧を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜１３０ｂの端部を介して導電膜１３２と導電膜１３３の間に流れる電流を、ゲート電極１３４に与える電圧によって制御することができる。このようなトランジスタ７２の構造を、ＳｕｒｒｏｕｎｄｅｄＣｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。

具体的に、ｓ−ｃｈａｎｎｅｌ構造の場合、トランジスタ７２がオフとなるような電圧をゲート電極１３４に与えたときは、当該端部を介して導電膜１３２と導電膜１３３の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ７２では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜１３０ｂの端部における導電膜１３２と導電膜１３３の間の長さが短くなっても、トランジスタ７２のオフ電流を小さく抑えることができる。よって、トランジスタ７２は、チャネル長を短くすることで、導通状態のときには大きいオン電流を得ることができ、非導通状態のときにはオフ電流を小さく抑えることができる。

また、具体的に、ｓ−ｃｈａｎｎｅｌ構造の場合、トランジスタ７２が導通状態となるような電圧をゲート電極１３４に与えたときは、当該端部を介して導電膜１３２と導電膜１３３の間に流れる電流を大きくすることができる。当該電流は、トランジスタ７２の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜１３０ｂの端部と、ゲート電極１３４とが重なることで、酸化物半導体膜１３０ｂにおいてキャリアの流れる領域が、ゲート絶縁膜１３１に近い酸化物半導体膜１３０ｂの界面近傍のみでなく、酸化物半導体膜１３０ｂの広い範囲においてキャリアが流れるため、トランジスタ７２におけるキャリアの移動量が増加する。この結果、トランジスタ７２のオン電流が大きくなると共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ^２／Ｖ・ｓ以上、さらには２０ｃｍ^２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。

なお、図１３（Ａ）の説明では、トランジスタ７２が有する半導体膜１３０が、順に積層された酸化物半導体膜１３０ａ乃至酸化物半導体膜１３０ｃを有する構造として例示している。半導体膜１３０は、他の構造として図１３（Ｂ）に示すような構造でもよい。図１３（Ｂ）に示すように、半導体膜１３０が有する酸化物半導体膜１３０ｃは、導電膜１３２及び導電膜１３３とゲート絶縁膜１３１との間に設ける構成としてもよい。

＜積層構造＞
次いで図１４乃至１６では、図１２で説明したＳｉトランジスタを有する層と、配線が設けられた層と、図１３（Ａ）で説明したＯＳトランジスタを有する層と、を積層した際の断面構造の一例について示す。

図１４では、図１１（Ａ）に示す模式図の断面構造の一例である。

なお図１４において、図１２、図１３（Ａ）と同様に、破線Ａ１−Ａ２で示す領域では、トランジスタ７１、７２のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ７１、７２のチャネル幅方向における構造を示している。

なお本発明の一態様では、図１４に示すように、トランジスタ７１のチャネル長方向とトランジスタ７２のチャネル長方向とが、必ずしも一致していなくともよい。

なお図１４においては、トランジスタ７１とトランジスタ７２とを電気的に接続するために、絶縁膜１２０乃至絶縁膜１２２には開口部が設けられている。開口部に設けられる導電膜１３３は、上記開口部において導電膜１１８に接続されている。

図１４に示す断面構造では、図１１（Ａ）の説明でも述べたように、酸化物半導体膜にチャネル形成領域を有するトランジスタ７２を、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ７１上に形成する。図１４の構成とすることで、トランジスタ７２のチャネル形成領域と、トランジスタ７１のチャネル形成領域と、を互いに重ねて設けることができる。そのため該構成としたメモリセルを有する半導体装置では、レイアウト面積の縮小を図ることができる。

なおＯＳトランジスタを有する層６３に設けられるトランジスタ７２が複数ある場合、それぞれを同じ層に設けてもよいし、異なる層に設けてもよい。

例えば、ＯＳトランジスタを有する層６３に設けられるトランジスタ７２を同じ層に設ける場合、図１５に示す構成とすることができる。また、ＯＳトランジスタを有する層６３に設けられるトランジスタ７２を異なる層に設ける場合、ＯＳトランジスタを有する層６３＿１と層６３＿２を分け、配線が設けられる層６２を間に介して積層する、図１６に示す構成とすることができる。

図１５に示す断面構造とすることで、ＯＳトランジスタ数が増えてもＯＳトランジスタを有する層６３を１層設ければよいため、積層数を削減することができる。例えば図１５ではトランジスタ７２Ａとトランジスタ７２Ｂとを一度に作製することができる。そのため半導体装置を作製するための工程の削減を図ることができる。

なお図１５において、トランジスタ７１、７２Ａ、７２Ｂのチャネル長方向における構造を示している。チャネル幅方向における構造については図１４で示した構造と同様であり、前述の構造を参照すればよい。

図１５の断面構造の構成を図２におけるメモリセル２０に適用する場合、例えば、トランジスタ３１、４１を、トランジスタ７２Ａ、７２Ｂと同様、ＯＳトランジスタを有する層６３に形成することができる。また、トランジスタ４３についても同様に、ＯＳトランジスタを有する層６３に作成することができる。そのため、半導体装置の製造コストの低減を図ることができる。

また、図１６に示す断面構造とすることで、ＯＳトランジスタ数が増えても、ＯＳトランジスタを有する層６３＿１、６３＿２と複数の層に設ければよいため、トランジスタ数が増えても回路面積の増大を抑制することができる。そのため、半導体装置のチップ面積を縮小し、小型化を図ることができる。

なお図１６において、トランジスタ７１、７２Ｃ、７２Ｄのチャネル長方向における構造を示している。チャネル幅方向における構造については図１４で示した構造と同様であり、前述の構造を参照すればよい。

図１６に示す断面構造とすることで、異なる層にあるＯＳトランジスタを有する層６３＿１、６３＿２とで膜厚、膜質等を異ならせたＯＳトランジスタとすることができる。そのため異なる特性を有するトランジスタの作り分けを図ることができる。例えば、ゲート絶縁膜を薄膜化してスイッチン特性を高めたトランジスタと、ゲート絶縁膜を厚膜化して耐圧性を高めたトランジスタを積層して設けることができる。そのため、半導体装置の高性能化を図ることができる。

図１６の断面構造の構成を図２におけるメモリセル２０に適用する場合、例えば、トランジスタ３１を、トランジスタ７２Ｃと同様、ＯＳトランジスタを有する層６３＿１に形成し、トランジスタ４１を、トランジスタ７２Ｄと同様、ＯＳトランジスタを有する層６３＿２に形成することができる。また、トランジスタ４３についても同様に、ＯＳトランジスタを有する層６３＿２に作成することができる。

また、図１６において、ＯＳトランジスタを有する層６３をさらに積層することもできる。例えば、ＯＳトランジスタを有する層６３＿２上に、ＯＳトランジスタを有する層６３＿３、６３＿４を順に積層することもできる。この場合、図９（Ｄ）におけるトランジスタ４１＿２をＯＳトランジスタを有する層６３＿３に設け、トランジスタ４１＿３をＯＳトランジスタを有する層６３＿４に設けることができる。

＜具体例＞
図１７に、図２における回路３０、回路４０、回路５０を順に積層したときのメモリセル２０の構成例を示す。なお、図１７では、図２における配線ＷＬａ、ＷＬｂ、ＷＬｃ、配線ＷＬＣａ、ＷＬＣｂ、トランジスタ３１、４１、４３、５１、容量素子３２、４２の位置を図示している。また、図１７では、トランジスタ３１、４１、４３がバックゲートを有し、これらのバックゲートが配線ＢＧと接続された構成（図１０（Ｂ）参照）を示している。なお、トランジスタ３１、４１、４３はＯＳトランジスタとすることができ、トランジスタ５１はＳｉトランジスタとすることができる。

図１７に示すメモリセル２０の断面図では、トランジスタ５１と、トランジスタ３１と、トランジスタ４１、４３と、を別の層に設け、積層した構成としている。このような構成とすることにより、複数の保持部を有するメモリセルの回路面積を縮小することができ、半導体装置の小型化を図ることができる。

なお、図１７に示す断面図では、導電層を平行に配置して容量素子３２、４２を形成する構成としたが、別の構成でもよい。例えば、図１８に示すように、トレンチ状に導電層を配置し、容量素子３２、４２を形成する構成としてもよい。このような構成とすることで、容量素子３２、４２の容量値を向上させることができる。

また、図１７、１８においては、回路５０上に回路３０、４０をそれぞれ１層積層した構成を示したが、回路３０、４０をそれぞれ２層以上積層してもよい。これにより、メモリセル２０の面積の増加を抑えつつ、図９（Ｃ）、（Ｄ）に示すように、３つ以上のノードＦＮをメモリセル２０に搭載することができる。従って、メモリセル２０に記憶することが可能なデータ量を増加させることができる。

また、図１７、１８においては、回路３０と回路４０を異なる層に形成した構成を示したが、回路３０と回路４０が回路５０上の同一の層に形成されていてもよい。すなわち、トランジスタ４１、４３がトランジスタ３１と同一の層に形成されていてもよいし、容量素子４２が容量素子３２と同一の層に形成されていてもよい。

また、図１７、１８においては、トランジスタ４３がトランジスタ４１と同一の層に設けられた構成を示したが、トランジスタ４３は、トランジスタ３１と同一の層に設けられていてもよいし、トランジスタ５１と同一の層に設けられていてもよい。トランジスタ３１とトランジスタ４３を同一の層に設ける場合、トランジスタ４３はトランジスタ３１と同様、ＯＳトランジスタとすることができる。また、トランジスタ４３とトランジスタ５１を同一の層に設ける場合、トランジスタ４３はトランジスタ５１と同様、Ｓｉトランジスタとすることができる。

以上のように、メモリセル２０に含まれるトランジスタを積層することにより、メモリセル２０の面積を縮小することができる。

本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。

（実施の形態４）
本実施の形態では、本発明の一態様に係る半導体装置を用いた記憶装置およびコンピュータについて説明する。

＜記憶装置の構成例＞
図１９は、上記実施の形態で説明した半導体装置１０を有する記憶装置の構成例を示すブロック図である。

図１９に示す記憶装置３００は、上記実施の形態で説明したメモリセル２０が複数設けられたメモリセルアレイ３１０、行選択ドライバ３２０、列選択ドライバ３３０、及びＡ／Ｄコンバータ３４０を有する。なお記憶装置３００は、ｎ行ｍ列のマトリクス状に設けられたメモリセル２０を有する。また、図１９では、配線ＷＬａ、ＷＬｂ、ＷＬｃ、配線ＷＬＣａ、ＷＬＣｂ、配線ＢＬ、配線ＳＬとして、１行目の配線ＷＬａ［１］、ＷＬｂ［１］、ＷＬｃ［１］、配線ＷＬＣａ［１］、ＷＬＣｂ［１］、２行目の配線ＷＬａ［２］、ＷＬｂ［２］、ＷＬｃ［２］、配線ＷＬＣａ［２］、ＷＬＣｂ［２］、１列目の配線ＢＬ［１］、配線ＳＬ［１］、２列目の配線ＢＬ［２］、配線ＳＬ［２］を示している。

図１９に示すメモリセルアレイ３１０は、上記実施の形態で説明したメモリセル２０が、マトリクス状に設けられている。なお、メモリセル２０が有する各構成の説明は、図２と同様であり、図２での説明を援用するものとして説明を省略する。

行選択ドライバ３２０は、各行におけるメモリセル２０のトランジスタ３１、４１、４３（図２参照）を選択的に導通状態とする機能、及び各行におけるメモリセル２０のノードＦＮの電位を選択的に変化させる機能、を備えた駆動回路である。具体的には、配線ＷＬａ、ＷＬｂ、ＷＬｃに選択信号を与え、配線ＷＬＣａ、ＷＬＣｂに読み出し信号を与える回路である。行選択ドライバ３２０を備えることで、記憶装置３００は、メモリセル２０へのデータの書き込み及び読み出しを行毎に選択して行うことができる。

列選択ドライバ３３０は、各列におけるメモリセル２０のノードＦＮに選択的にデータを書き込む機能、配線ＢＬの電位をプリチャージする機能、配線ＢＬの電位を初期化する機能、配線ＢＬを電気的に浮遊状態とする機能などを備えた駆動回路である。具体的には、配線ＢＬに多値のデータに対応する書き込み電位、プリチャージ電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}、初期化電圧Ｖ_{ｉｎｉｔｉａｌ}などを、スイッチを介して与える機能を備えた回路である。列選択ドライバ３３０を備えることで、記憶装置３００は、メモリセル２０へのデータの書き込み及び読み出しを列毎に選択して行うことができる。なお、列選択ドライバ３３０は上記の機能を全て備えている必要はなく、メモリセル２０の動作に合わせて適宜省略することができる。

Ａ／Ｄコンバータ３４０は、アナログ値である配線ＢＬの電位を、デジタル値に変換して外部に出力する機能を備えた回路である。具体的には、フラッシュ型のＡ／Ｄコンバータを有する回路である。Ａ／Ｄコンバータ３４０を備えることで、記憶装置３００は、メモリセル２０より読み出されたデータに対応する配線ＳＬの電位を外部に出力することができる。

なおＡ／Ｄコンバータ３４０は、フラッシュ型のＡ／Ｄコンバータとして説明を行うが、逐次比較型、マルチスロープ型、デルタシグマ型のＡ／Ｄコンバータを用いてもよい。

［行選択ドライバの構成例］
図２０は、図１９で説明した行選択ドライバ３２０の構成例を示すブロック図である。

図２０に示す行選択ドライバ３２０は、デコーダ３２１、及び制御回路３２２を有する。制御回路３２２は、配線ＷＬａ、ＷＬｂ、ＷＬｃ、配線ＷＬＣａ、ＷＬＣｂの行毎に設けられており、各行の制御回路３２２は、配線ＷＬａ、ＷＬｂ、ＷＬｃ、配線ＷＬＣａ、ＷＬＣｂに接続される。なお、配線ＷＬＣｂに一定の電位を供給する場合は、配線ＷＬＣｂは制御回路３２２と接続されていなくてもよい。

デコーダ３２１は、特定の行の配線ＷＬａ、ＷＬｂ、ＷＬｃ、配線ＷＬＣａ、ＷＬＣｂを選択するための信号を出力する機能を備えた回路である。具体的には、アドレス信号Ａｄｄｒｅｓｓが入力され、該アドレス信号Ａｄｄｒｅｓｓに従って所定の行の制御回路３２２を選択する回路である。デコーダ３２１を備えることで、行選択ドライバ３２０は、任意の行を選択して、データの書き込み又は読み出しを行うことができる。なお、デコーダ３２１は、複数の制御回路３２２のうちいずれか１つを選択する機能を有していてもよいし、２つ以上を選択する機能を有していてもよい。

制御回路３２２は、デコーダ３２１で選択された特定の行の配線ＷＬａ、ＷＬｂ、ＷＬｃ、配線ＷＬＣａ、ＷＬＣｂに、選択信号や読み出し信号などを選択的に出力する機能を備えた回路である。具体的に、制御回路３２２は、書き込み制御信号Ｗｒｉｔｅ＿ＣＯＮＴ及び読み出し制御信号Ｒｅａｄ＿ＣＯＮＴが入力され、該信号に従って選択信号又は読み出し信号を選択的に出力する回路である。制御回路３２２を備えることで、行選択ドライバ３２０は、デコーダ３２１で選択された行での、選択信号又は読み出し信号を選択して出力することができる。

［列選択ドライバの構成例］
図２１は、図１９で説明した列選択ドライバ３３０の構成例を示すブロック図である。

図２１に示す列選択ドライバ３３０は、デコーダ３３１、ラッチ回路３３２、Ｄ／Ａコンバータ３３３、スイッチ回路３３４、トランジスタ３３５、及びトランジスタ３３６を有する。ラッチ回路３３２、Ｄ／Ａコンバータ３３３、スイッチ回路３３４、トランジスタ３３５、及びトランジスタ３３６は、列毎に設けられる。また、各列のスイッチ回路３３４、トランジスタ３３５、トランジスタ３３６は、配線ＢＬに接続される。

デコーダ３３１は、配線ＢＬが設けられる列を選択し、入力されるデータを振り分けて出力する機能を備えた回路である。具体的には、アドレス信号Ａｄｄｒｅｓｓ及びデータＤａｔａが入力され、該アドレス信号Ａｄｄｒｅｓｓに従っていずれかの行のラッチ回路３３２にデータＤａｔａを出力する回路である。デコーダ３３１を備えることで、列選択ドライバ３３０は、任意の列を選択して、データの書き込みを行うことができる。

なおデコーダ３３１に入力されるデータＤａｔａは、ａビットのデジタルデータである。ａビットのデジタルデータは、ビット毎に１又は０の２値のデータで表される信号である。例えば、２ビットのデジタルデータであれば、００、０１、１０、１１で表されるデータである。

ラッチ回路３３２は、入力されるデータＤａｔａを一時的に記憶する機能を備えた回路である。具体的には、ラッチ信号Ｗ＿ＬＡＴが入力され、該ラッチ信号Ｗ＿ＬＡＴに従って記憶したデータＤａｔａをＤ／Ａコンバータ３３３に出力するフリップフロップ回路である。ラッチ回路３３２を備えることで、列選択ドライバ３３０は、任意のタイミングでデータの書き込みを行うことができる。

Ｄ／Ａコンバータ３３３は、入力されるデジタル値のデータＤａｔａを、アナログ値のデータＶ_ｄａｔａに変換する機能を備えた回路である。具体的に、Ｄ／Ａコンバータ３３３は、データＤａｔａのビット数が４ビットであれば、複数の電位Ｖ０乃至Ｖ１５の１６段階の電位のいずれかに変換してスイッチ回路３３４に出力する回路である。Ｄ／Ａコンバータ３３３を備えることで、列選択ドライバ３３０は、メモリセル２０に書き込むデータを、多値のデータに対応する電位とすることができる。

なおＤ／Ａコンバータ３３３から出力されるＶ_ｄａｔａは、異なる電圧値で表されるデータである。例えば、２ビットのデータの場合、０．５Ｖ、１．０Ｖ、１．５Ｖ、２．０Ｖの４値のデータとなり、いずれかの電圧値で表されるデータということができる。

スイッチ回路３３４は、入力されるデータＶ_ｄａｔａを配線ＢＬに与える機能、及び配線ＢＬを電気的に浮遊状態とする機能を備えた回路である。具体的には、アナログスイッチとインバータを備え、スイッチ制御信号Ｗｒｉｔｅ＿ＳＷによる制御により、データＶ_ｄａｔａを配線ＢＬに与え、その後アナログスイッチをオフにすることで配線ＢＬを電気的に浮遊状態とする回路である。スイッチ回路３３４を備えることで、列選択ドライバ３３０は、データＶ_ｄａｔａを配線ＢＬに与えた後、配線ＢＬを電気的に浮遊状態に保持することができる。

トランジスタ３３５は、初期化電圧Ｖ_{ｉｎｉｔｉａｌ}を配線ＢＬに与える機能、及び配線ＢＬを電気的に浮遊状態とする機能を備えた回路である。具体的には、初期化制御信号Ｉｎｉｔ＿ＥＮによる制御で初期化電圧Ｖ_{ｉｎｉｔｉａｌ}を配線ＢＬに与え、その後配線ＢＬを電気的に浮遊状態とするスイッチである。トランジスタ３３５を備えることで、列選択ドライバ３３０は、初期化電圧Ｖ_{ｉｎｉｔｉａｌ}を配線ＢＬに与えた後、配線ＢＬを電気的に浮遊状態に保持することができる。

トランジスタ３３６は、プリチャージ電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}を配線ＢＬに与える機能、及び配線ＢＬを電気的に浮遊状態とする機能を備えた回路である。具体的には、プリチャージ制御信号Ｐｒｅ＿ＥＮによる制御でプリチャージ電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}を配線ＢＬに与え、その後配線ＢＬを電気的に浮遊状態とするスイッチである。トランジスタ３３６を備えることで、列選択ドライバ３３０は、プリチャージ電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}を配線ＢＬに与えた後、配線ＢＬを電気的に浮遊状態に保持することができる。

［Ａ／Ｄコンバータの構成例］
図２２は、図１９で説明したＡ／Ｄコンバータ３４０の構成例を示すブロック図である。

図２２に示すＡ／Ｄコンバータ３４０は、コンパレータ３４１、エンコーダ３４２、ラッチ回路３４３、及びバッファ３４４を有する。コンパレータ３４１、エンコーダ３４２、ラッチ回路３４３、及びバッファ３４４は、列毎に設けられる。また各列のバッファ３４４は、データＤｏｕｔを出力する。

コンパレータ３４１は、配線ＢＬの電位と、参照電圧Ｖｒｅｆ０乃至Ｖｒｅｆ１４との電位の高低を比較し、配線ＢＬ位が多値のデータのいずれかに応じた電位であるかを判定する機能を備えた回路である。具体的には、複数のコンパレータ３４１を備え、それぞれのコンパレータ３４１に配線ＢＬの電位と、異なる参照電圧Ｖｒｅｆ０乃至Ｖｒｅｆ１４とが与えられ、配線ＢＬの電位がいずれかの電位の間にあるかを判定する回路である。コンパレータ３４１を備えることで、Ａ／Ｄコンバータ３４０は、配線ＢＬの電位が、多値のデータのいずれかに対応する電位かを判定することができる。

なお、一例として図２２で示す参照電圧Ｖｒｅｆ０乃至Ｖｒｅｆ１４は、多値のデータが４ビット、すなわち１６値のデータである場合に与えられる電位である。

エンコーダ３４２は、コンパレータ３４１から出力される配線ＢＬの電位を判定する信号をもとに、多ビットのデジタル信号を生成する機能を備えた回路である。具体的には、複数のコンパレータ３４１より出力されるハイレベル又はローレベルの信号をもとに符号化を行い、デジタル信号を生成する回路である。エンコーダ３４２を備えることで、Ａ／Ｄコンバータ３４０は、メモリセル２０から読み出されたデータをデジタル値のデータとすることができる。

ラッチ回路３４３は、入力されるデジタル値のデータを一時的に記憶する機能を備えた回路である。具体的には、ラッチ信号ＬＡＴが入力され、該ラッチ信号ＬＡＴに従って記憶したデータをバッファ３４４に出力するフリップフロップ回路である。ラッチ回路３４３を備えることで、Ａ／Ｄコンバータ３４０は、任意のタイミングでデータの出力を行うことができる。なおラッチ回路３４３は、省略することができる。

バッファ３４４は、ラッチ回路３４３より出力されたデータを増幅して出力信号Ｄｏｕｔとして出力する機能を備えた回路である。具体的には、インバータ回路を偶数段備えた回路である。バッファ３４４を備えることで、Ａ／Ｄコンバータ３４０は、デジタル信号に対するノイズを低減することができる。なおバッファ３４４は、省略することができる。
＜コンピュータの構成例＞
図２３は、上記の記憶装置を有するコンピュータの構成例を示すブロック図である。

コンピュータ４００は、入力装置４１０、出力装置４２０、中央演算処理装置４３０、記憶装置（メインメモリ）４４０を有する。

中央演算処理装置４３０は、制御回路４３１、演算回路４３２、記憶回路（レジスタ）４３３及び記憶回路（キャッシュメモリ）４３４を有する。

入力装置４１０はコンピュータ４００に外部からデータを入力する機能を有する。

出力装置４２０はコンピュータ４００から外部にデータを出力する機能を有する。

制御回路４３１は、入力装置４１０、出力装置４２０、記憶装置（メインメモリ）４４０に、それらの装置を制御するための制御信号を出力する機能を有する。

演算回路４３２は、入力されたデータに対する演算を行う機能を有する。

記憶装置（レジスタ）４３３は、演算回路４３２が計算等に用いるデータを保持するために用いられる。

記憶装置（キャッシュメモリ）４３４は記憶装置（メインメモリ）４４０内の頻繁に使う情報をコピーするために用いられる。

記憶装置（キャッシュメモリ）４３４は、記憶装置（メインメモリ）４４０よりも高速アクセスが可能であるため、中央演算処理装置４３０の処理速度が向上する。なお、メインメモリの容量はキャッシュメモリの容量よりも大きく、キャッシュメモリの容量はレジスタの容量よりも大きい。また、キャッシュメモリ及びレジスタの動作は、メインメモリの動作より高速である。図１９における記憶装置３００は、記憶回路（レジスタ）４３３、記憶回路（キャッシュメモリ）４３４、又は記憶装置（メインメモリ）４４０のいずれかに用いることができる。

（実施の形態５）
本実施の形態では、本発明の一態様に用いることができるＯＳトランジスタの構成例について説明する。

＜構成例１＞
図２４にＯＳトランジスタの構成の一例を示す。図２４（Ａ）はＯＳトランジスタの構成の一例を示す上面図である。図２４（Ｂ）は、ｙ１−ｙ２線断面図であり、図２４（Ｃ）はｘ１−ｘ２線断面図であり、図２４（Ｄ）はｘ３−ｘ４線断面図である。ここでは、ｙ１−ｙ２線の方向をチャネル長方向と、ｘ１−ｘ２線方向をチャネル幅方向と呼称する場合がある。よって、図２４（Ｂ）は、ＯＳトランジスタのチャネル長方向の断面構造を示す図であり、図２４（Ｃ）および図２４（Ｄ）は、ＯＳトランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図２４（Ａ）では、一部の構成要素が省略されている。

ＯＳトランジスタであるトランジスタ５８１は絶縁表面に形成される。ここでは、絶縁層５１１上に形成されている。絶縁層５１１は基板５１０表面に形成されている。トランジスタ５８１は絶縁層５１６に覆われている。なお、絶縁層５１６をトランジスタ５８１の構成要素とみなすこともできる。トランジスタ５８１は、絶縁層５１２、絶縁層５１３、絶縁層５１４、絶縁層５１５、半導体層５２１乃至５２３、導電層５３０、導電層５３１、導電層５３２および導電層５３３を有する。ここでは、半導体層５２１乃至５２３をまとめて、半導体領域５２０と呼称する。

導電層５３０はゲート電極として機能し、導電層５３３はバックゲート電極として機能する。導電層５３１、５３２は、それぞれ、ソース電極またはドレイン電極として機能する。絶縁層５１１は、基板５１０と導電層５３３を電気的に分離させる機能を有する。絶縁層５１５はゲート絶縁層として機能し、絶縁層５１３、５１４はバックチャネル側のゲート絶縁層として機能する。

なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は一つの値に定まらない場合がある。そのため、本明細書等では、チャネル長はチャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。

ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：ＳｕｒｒｏｕｎｄｅｄＣｈａｎｎｅｌＷｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。

なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。

図２４（Ｂ）、図２４（Ｃ）に示すように、半導体領域５２０は、半導体層５２１、半導体層５２２、半導体層５２３の順に積層している部分を有する。絶縁層５１５はこの積層部分を覆っている。導電層５３０は絶縁層５１３を介して積層部分と重なる。導電層５３１および導電層５３２は、半導体層５２１および半導体層５２３とでなる積層上に設けられており、それぞれ、この積層の上面と、同チャネル長方向の側面とに接している。半導体層５２１、５２２および導電層５３１、５３２の積層は、同じマスクを用いたエッチング工程を経ることで形成されている。

半導体層５２３は、半導体層５２１、５２２、および導電層５３１、５３２を覆うように形成されている。絶縁層５１５は半導体層５２３を覆っている。ここでは、半導体層５２３と絶縁層５１５は同じマスクを用いてエッチングされている。

絶縁層５１５を介して、半導体層５２１乃至５２３の積層部分のチャネル幅方向を取り囲むように、導電層５３０が形成されている（図２４（Ｃ）参照）。このため、この積層部分には、垂直方向からのゲート電界と、側面方向からのゲート電界も印加される。トランジスタ５８１において、ゲート電界とは、導電層５３０（ゲート電極層）に印加される電圧により形成される電界のことをいう。ゲート電界によって、半導体層５２１乃至５２３の積層部分全体を電気的に取り囲むことができるので、半導体層５２２の全体に（バルク）にチャネルが形成される場合がある。そのため、トランジスタ５８１は高いオン電流を有することができる。また、ｓ−ｃｈａｎｎｅｌ構造をとることで、トランジスタ５８１の高周波特性を向上することができる。具体的には、遮断周波数を向上ることができる。

ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、ＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ）など微細化されたトランジスタが要求される半導体装置に適した構造といえる。ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、高周波での動作が要求されるトランジスタに適した構造といえる。該トランジスタを有する半導体装置は、高周波で動作可能な半導体装置とすることが可能となる。

ＯＳトランジスタの微細化によって、集積度が高い、または小型な半導体装置を提供することが可能となる。例えば、ＯＳトランジスタは、チャネル長が好ましくは１０ｎｍ以上、１μｍ未満、さらに好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、７０ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満の領域を有する。例えば、トランジスタは、チャネル幅が好ましくは１０ｎｍ以上、１μｍ未満、さらに好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、７０ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満の領域を有する。

なお、Ｉｎ−Ｇａ−Ｚｎ酸化物などの酸化物半導体は、シリコンと比較して熱伝導が低い。そのため、半導体層５２２に酸化物半導体を用いると、特に半導体層５２２のチャネル形成領域のドレイン側の端部などにおいて、発熱が生じやすい。しかしながら、図２４（Ｂ）に示すトランジスタ５８１は、導電層５３１、５３２が導電層５３０と重なる領域を有するため、導電層５３１、５３２が半導体層５２２のチャネル形成領域の近傍に配置される。従って、半導体層５２２のチャネル形成領域で発生した熱が導電層５３１、５３２に伝導する。すなわち、導電層５３１、５３２を用いてチャネル形成領域の放熱を行うことができる。

次に、図２４に示す各層の詳細を説明する。

［基板］
基板５１０としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板は、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などである。また、半導体基板は、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などである。半導体基板は、バルク型でもよいし、半導体基板に絶縁領域を介して半導体層が設けられているＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）型でもよい。導電体基板は、黒鉛基板、金属基板、合金基板、導電性樹脂基板などである。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などである。または、上掲された基板に素子が設けられたものを用いてもよい。基板に設けられる素子は、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などである。

基板５１０は可撓性基板でもよい。可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板（例えば、半導体基板）上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板５１０に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板５１０として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板５１０が伸縮性を有してもよい。また、基板５１０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板５１０の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板５１０を薄くすると、半導体装置を軽量化することができる。また、基板５１０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板５１０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。

可撓性基板である基板５１０は、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などである。可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板には、例えば、線膨張率が１×１０^−３／Ｋ以下、５×１０^−５／Ｋ以下、または１×１０^−５／Ｋ以下である材質を用いるとよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため可撓性基板の材料として好適である。

［絶縁層］
絶縁層５１１乃至５１６は、単層構造または積層構造の絶縁層で形成される。絶縁層を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。

なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。本明細書等において、絶縁材料に用いられる酸化物には、窒素濃度が１ａｔｏｍｉｃ％未満のものも含まれる。

絶縁層５１４および絶縁層５１５は半導体領域５２０と接しているため、酸化物を含むことが好ましく、特に、加熱により酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁層５１４、絶縁層５１５から脱離した酸素は酸化物半導体である半導体領域５２０に供給され、酸化物半導体中の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。

化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（ＴｈｅｒｍａｌＤｅｓｏｒｐｔｉｏｎＳｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度は１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。

絶縁層５１３は、絶縁層５１４に含まれる酸素が、導電層５３３に含まれる金属と結びつき、絶縁層５１４に含まれる酸素が減少することを防ぐパッシベーション機能を有する。絶縁層５１６は、絶縁層５１５に含まれる酸素が減少することを防ぐパッシベーション機能を有する。

絶縁層５１１、５１３、５１６は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングできる機能を有していることが好ましい。絶縁層５１１、５１３、５１６を設けることで、半導体領域５２０から外部への酸素の拡散と、外部から半導体領域５２０への水素、水等が入り込みを防ぐことができる。このような機能を持たせるため、絶縁層５１１、５１３、５１６には、例えば、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等でなる絶縁層を少なくとも１層設ければよい。

［導電層］
導電層５３１および導電層５３２は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。

導電層５３１および導電層５３２は、半導体層５２１と半導体層５２２との積層を形成するために使用されるハードマスクから作製されている。そのため、導電層５３１および導電層５３２は、半導体層５２１および半導体層５２２の側面に接する領域を有していない。例えば、次のような工程を経て、半導体層５２１、５２２、導電層５３１、５３２を作製することができる。半導体層５２１、５２２を構成する２層の酸化物半導体膜を形成する。酸化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。このハードマスクを用いて、２層の酸化物半導体膜をエッチングして、半導体層５２１と半導体層５２２の積層を形成する。次に、ハードマスクをエッチングして、導電層５３１および導電層５３２を形成する。

導電層５３０および導電層５３０には、導電層５３１および導電層５３２と同様の材料を用いることができる。

［半導体層］
半導体層５２２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。半導体層５２２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体層５２２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体層５２２は、亜鉛（Ｚｎ）を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。

ただし、半導体層５２２は、インジウムを含む酸化物半導体に限定されない。半導体層５２２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。半導体層５２２は、例えば、エネルギーギャップが大きい酸化物を用いる。半導体層５２２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。半導体領域５２０は、後述するＣＡＡＣ−ＯＳで形成されていることが好ましい。または、少なくとも、半導体層５２２はＣＡＡＣ−ＯＳで形成されていることが好ましい。

例えば、半導体層５２１および半導体層５２３は、半導体層５２２を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体層５２２を構成する酸素以外の元素一種以上、または二種以上から半導体層５２１および半導体層５２３が構成されるため、半導体層５２１と半導体層５２２との界面、および半導体層５２２と半導体層５２３との界面において、界面準位が形成されにくい。

なお、半導体層５２１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。半導体層５２１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２が好ましい。

また、半導体層５２２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。半導体層５２２をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される半導体層５２２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。

また、半導体層５２３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体層５２３は、半導体層５２１と同種の酸化物を用いても構わない。ただし、半導体層５２１または／および半導体層５２３がインジウムを含まなくても構わない場合がある。例えば、半導体層５２１または／および半導体層５２３が酸化ガリウムであっても構わない。

図２５を参照して、半導体層５２１、半導体層５２２、および半導体層５２３の積層により構成される半導体領域５２０の機能およびその効果について、説明する。図２５（Ａ）は、図２４（Ｂ）の部分拡大図であり、トランジスタ５８１の活性層（チャネル部分）を拡大した図である。図２５（Ｂ）はトランジスタ５８１の活性層のエネルギーバンド構造であり、図２５（Ａ）の点線ｚ１−ｚ２で示す部位のエネルギーバンド構造を示している。

図２５（Ｂ）の、Ｅｃ５１４、Ｅｃ５２１、Ｅｃ５２２、Ｅｃ５２３、Ｅｃ５１５は、それぞれ、絶縁層５１４、半導体層５２１、半導体層５２２、半導体層５２３、絶縁層５１５の伝導帯下端のエネルギーを示している。

ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：ＵｌｔｒａｖｉｏｌｅｔＰｈｏｔｏｅｌｅｃｔｒｏｎＳｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。

絶縁層５１５と絶縁層５１６は絶縁体であるため、Ｅｃ５１３とＥｃ５１２は、Ｅｃ５２１、Ｅｃ５２２、およびＥｃ５２３よりも真空準位に近い（電子親和力が小さい）。

半導体層５２２には、半導体層５２１および半導体層５２３よりも電子親和力の大きい酸化物が用いられる。例えば、半導体層５２２として、半導体層５２１および半導体層５２３よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物が用いられる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。

なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体層５２３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。このとき、ゲート電圧を印加すると、半導体層５２１、半導体層５２２、半導体層５２３のうち、電子親和力の大きい半導体層５２２にチャネルが形成される。

ここで、半導体層５２１と半導体層５２２との間には、半導体層５２１と半導体層５２２との混合領域を有する場合がある。また、半導体層５２２と半導体層５２３との間には、半導体層５２２と半導体層５２３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体層５２１、半導体層５２２および半導体層５２３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。

このとき、電子は、半導体層５２１中および半導体層５２３中ではなく、半導体層５２２中を主として移動する。上述したように、半導体層５２１および半導体層５２２の界面における界面準位密度、半導体層５２２と半導体層５２３との界面における界面準位密度を低くすることによって、半導体層５２２中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。

トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。または、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。

トランジスタ５８１のオン電流を高くするためには、例えば、半導体層５２２の上面または下面（被形成面、ここでは半導体層５２１）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：ＲｏｏｔＭｅａｎＳｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、走査型プローブ顕微鏡システムを用いて測定することができる。

例えば、半導体層５２２が酸素欠損（Ｖ_Ｏとも表記する。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶ_ＯＨと表記する場合がある。Ｖ_ＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、半導体層５２２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。

例えば、半導体層５２２のある深さにおいて、または、半導体層５２２のある領域において、二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。

半導体層５２２の酸素欠損を低減するために、例えば、絶縁層５１５に含まれる過剰酸素を、半導体層５２１を介して半導体層５２２まで移動させる方法などがある。この場合、半導体層５２１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。

トランジスタ５８１がｓ−ｃｈａｎｎｅｌ構造である場合、半導体層５２２の全体にチャネルが形成される。したがって、半導体層５２２が厚いほどチャネル領域は大きくなる。即ち、半導体層５２２が厚いほど、トランジスタ５８１のオン電流を高くすることができる。

また、トランジスタ５８１のオン電流を高くするためには、半導体層５２３の厚さは小さいほど好ましい。半導体層５２３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、半導体層５２３は、チャネルの形成される半導体層５２２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体層５２３は、ある程度の厚さを有することが好ましい。半導体層５２３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、半導体層５２３は、絶縁層５１５などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。

また、トランジスタ５８１の信頼性を高くするためには、半導体層５２１は厚く、半導体層５２３は薄いことが好ましい。半導体層５２１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。半導体層５２１の厚さを、厚くすることで、隣接する絶縁体と半導体層５２１との界面からチャネルの形成される半導体層５２２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、半導体層５２１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。

トランジスタ５８１に安定した電気特性を付与するには、半導体領域５２０中の不純物濃度を低減し、半導体層５２２を真性または実質的に真性にすることが有効である。なお、本明細書等において、酸化物半導体が実質的に真性であるという場合、酸化物半導体のキャリア密度が、８×１０^１１個／ｃｍ^３未満、好ましくは１×１０^１１個／ｃｍ^３未満、さらに好ましくは１×１０^１０個／ｃｍ^３未満であり、且つ、１×１０^−９個／ｃｍ^３以上であることを指す。

酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、半導体層５２１、半導体層５２２および半導体層５２３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。

例えば、半導体層５２２と半導体層５２１との間に、シリコン濃度が１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ１×１０^１９ａｔｏｍｓ／ｃｍ^３未満である領域を有する。シリコン濃度は、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ５×１０^１８ａｔｏｍｓ／ｃｍ^３未満が好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ２×１０^１８ａｔｏｍｓ／ｃｍ^３未満であることがより好ましい。また、半導体層５２２と半導体層５２３との間に、シリコン濃度が１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ１×１０^１９ａｔｏｍｓ／ｃｍ^３未満である領域を有する。シリコン濃度は１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ５×１０^１８ａｔｏｍｓ／ｃｍ^３未満が好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、２×１０^１８ａｔｏｍｓ／ｃｍ^３未満がより好ましい。シリコン濃度は例えばＳＩＭＳで測定することができる。

また、半導体層５２２の水素濃度を低減するために、半導体層５２１および半導体層５２３の水素濃度を低減すると好ましい。半導体層５２１および半導体層５２３は、水素濃度が１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ２×１０^２０ａｔｏｍｓ／ｃｍ^３以下の領域を有する。水素濃度は、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ５×１０^１９ａｔｏｍｓ／ｃｍ^３以下が好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ１×１０^１９ａｔｏｍｓ／ｃｍ^３以下がより好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ５×１０^１８ａｔｏｍｓ／ｃｍ^３以下がさらに好ましい。水素濃度は例えばＳＩＭＳで測定することができる。

半導体層５２２の窒素濃度を低減するために、半導体層５２１および半導体層５２３の窒素濃度を低減すると好ましい。半導体層５２１および半導体層５２３は、窒素濃度が１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ５×１０^１９ａｔｏｍｓ／ｃｍ^３未満の領域を有する。窒素濃度は１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ５×１０^１８ａｔｏｍｓ／ｃｍ^３以下が好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ１×１０^１８ａｔｏｍｓ／ｃｍ^３以下がより好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ５×１０^１７ａｔｏｍｓ／ｃｍ^３以下がさらに好ましい。窒素濃度はＳＩＭＳで測定することができる。

また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１（Ｖ）、５（Ｖ）、または、１０（Ｖ）程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。

図２４は、半導体領域５２０が３層の例であるが、これに限定されない。例えば、半導体層５２１または半導体層５２３が無い２層構造としてもよい。または、半導体層５２１の上もしくは下、または半導体層５２３上もしくは下に、半導体層５２１乃至５２３と同様の半導体層を設けて、４層構造とすることも可能である。または、半導体層５２１の上、半導体層５２１の下、半導体層５２３の上、半導体層５２３の下のいずれか二箇所以上に、半導体層５２１乃至５２３と同様の半導体層を設けて、ｎ層構造（ｎは５以上の整数）とすることもできる。

トランジスタ５８１をバックゲート電極の無いトランジスタにする場合、導電層５３３を設けなければよい。この場合、絶縁層５１２も設けず、絶縁層５１１上に絶縁層５１３を形成すればよい。

＜構成例２＞
図２４に示すトランジスタ５８１は、導電層５３０をマスクにして、半導体層５２３及び絶縁層５１５をエッチングすることができる。そのような工程を経たＯＳトランジスタの構成例を図２６（Ａ）に示す。図２６（Ａ）に示すトランジスタ５８２では、半導体層５２３および絶縁層５１５の端部は導電層５３０の端部とほぼ一致することになる。導電層５３０の下部のみに半導体層５２３および絶縁層５１５が存在する。

＜構成例３＞
図２６（Ｂ）に示すトランジスタ５８３は、トランジスタ５８２に導電層５３５、導電層５３６を追加したデバイス構造を有する。トランジスタ５８２のソース電極およびドレイン電極として一対の電極は、導電層５３５と導電層５３１の積層、および導電層５３６と導電層５３２の積層で構成される。

導電層５３５、５３６は、単層または積層の導電体で形成される。例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を用いることができる。導電体は合金膜や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。

導電層５３５、５３６は可視光線を透過する性質を有してよい。または、導電層５３５、５３６は可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有してもよい。このような性質を有することで、トランジスタ５８２の電気特性の迷光による変動を抑制できる場合がある。

導電層５３５、５３６は、半導体層５２２などとの間にショットキー障壁を形成しない層を用いると好ましい場合がある。こうすることで、トランジスタ５８３のオン特性を向上させることができる。

導電層５３５、５３６は、導電層５３１、５３２よりも高抵抗の膜を用いると好ましい場合がある。また、導電層５３５、５３６は、トランジスタ５８３のチャネル（具体的には、半導体層５２２）よりも抵抗を低いことが好ましい場合がある。例えば、導電層５３５、５３６の抵抗率を、０．１Ωｃｍ以上１００Ωｃｍ以下、または０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下とすればよい。導電層５３５、５３６の抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、トランジスタ５８３の電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、導電層５３５および導電層５３６のいずれか一方のみ（例えば、ドレイン側）を配置するほうが好ましい場合がある。

＜構成例４＞
図２４に示すトランジスタ５８１は、導電層５３１及び導電層５３２が、半導体層５２１、５２２の側面と接していてもよい。そのような構成例を図２６（Ｃ）に示す。図２６（Ｃ）に示すトランジスタ５８４は、導電層５３１及び導電層５３２が半導体層５２１の側面及び半導体層５２２の側面と接している。

＜酸化物半導体膜の結晶構造＞
以下に、半導体領域５２０を構成する酸化物半導体膜の構造について説明する。なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

［ＣＡＡＣ−ＯＳ膜］
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。

ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

ＣＡＡＣ−ＯＳ膜を用いたＯＳトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

［微結晶酸化物半導体膜］
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

［非晶質酸化物半導体膜］
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。

非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。

酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。

ａ−ｌｉｋｅＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。

ａ−ｌｉｋｅＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ_４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応する。

酸化物半導体膜は、構造ごとに膜密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶酸化物半導体膜の膜密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶酸化物半導体膜の膜密度に対し、ａ−ｌｉｋｅＯＳ膜の膜密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶酸化物半導体膜の膜密度に対し、ｎｃ−ＯＳ膜の膜密度およびＣＡＡＣ−ＯＳ膜の膜密度は９２．３％以上１００％未満となる。なお、単結晶酸化物半導体膜の膜密度に対し膜密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。

上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の膜密度は６．３５７ｇ／ｃｍ^３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅＯＳ膜の膜密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の膜密度およびＣＡＡＣ−ＯＳ膜の膜密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満となる。

なお、同じ組成の単結晶酸化物半導体膜が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶酸化物半導体膜を組み合わせることにより、所望の組成の単結晶酸化物半導体膜に相当する膜密度を算出することができる。所望の組成の単結晶酸化物半導体膜の膜密度は、組成の異なる単結晶酸化物半導体膜を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、膜密度は、可能な限り少ない種類の単結晶酸化物半導体膜を組み合わせて算出することが好ましい。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

＜成膜方法＞
半導体装置を構成する絶縁層、導電層、半導体層等の成膜方法としては、スパッタ法や、プラズマＣＶＤ法が代表的である。その他の方法、例えば、熱ＣＶＤ法により形成すること可能である。熱ＣＶＤ法として、例えば、ＭＯＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）法を使用することができる。

熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。

また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り換えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。

ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯ_Ｘ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ_３）_３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ_３）_３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ_３）_２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ_２Ｈ_５）_３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ_２Ｈ_５）_２）を用いることもできる。

例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ_６ガスとＢ_２Ｈ_６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ_６ガスとＨ_２ガスを用いてタングステン膜を形成する。なお、Ｂ_２Ｈ_６ガスに代えてＳｉＨ_４ガスを用いてもよい。

例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯ_Ｘ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ_３）_３ガスとＯ_３ガスを順次繰り返し導入してＩｎＯ_２層を形成し、その後、Ｇａ（ＣＨ_３）_３ガスとＯ_３ガスを用いてＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ_３）_２ガスとＯ_３ガスを用いてＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ_２層やＩｎＺｎＯ_２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成してもよい。なお、Ｏ_３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ_２Ｏガスを用いてもよいが、Ｈを含まないＯ_３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ_３）_３ガスにかえて、Ｉｎ（Ｃ_２Ｈ_５）_３ガスを用いてもよい。また、Ｇａ（ＣＨ_３）_３ガスにかえて、Ｇａ（Ｃ_２Ｈ_５）_３ガスを用いてもよい。また、Ｚｎ（ＣＨ_３）_２ガスを用いてもよい。

（実施の形態６）
本実施の形態では、半導体装置の一例として、電子部品、及び電子部品を具備する電子機器等について説明する。

図２７（Ａ）は、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、ＩＣ用パッケージ、またはパッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図２７（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板を複数のチップに分離するダイシング工程を行う（ステップＳ２）。基板を複数に分割する前に、基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。

チップをピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。ダイボンディング工程におけるチップとリードフレームとの接着は樹脂やテープによって行えばよい。接着方法は製品に適した方法を選択すればよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。リードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。検査工程（ステップＳ８）を経て、電子部品が完成する（ステップＳ９）。上掲した実施の形態の半導体装置を組み込むことで、低消費電力で、小型な電子部品を提供することができる。

図２７（Ｂ）は完成した電子部品の斜視模式図である。一例として、図２７（Ｂ）はＱＦＰ（ＱｕａｄＦｌａｔＰａｃｋａｇｅ）を示している。図２７（Ｂ）に示す電子部品８００は、リード８０１及び回路部８０３を示している。回路部８０３には、例えば、上記実施の形態に示す半導体装置や記憶装置、その他の論理回路が含まれている。電子部品８００は、例えばプリント基板８０２に実装される。このような電子部品８００が複数組み合わされて、それぞれがプリント基板８０２上で電気的に接続されることで電子機器に搭載することができる。完成した回路基板８０４は、電子機器等の内部に設けられる。例えば、電子部品８００は、データを記憶するランダムアクセスメモリ、ＣＰＵ、ＭＣＵ、ＦＰＧＡ、無線ＩＣ等の各種の処理を実行するプロセッシングユニットに用いることができる。電子部品８００を搭載することで、電子機器の消費電力を削減することができる。または、電子機器を小型化することが容易になる。

よって、電子部品８００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器としては、表示機器、パーソナルコンピュータ（ＰＣ）、記録媒体を備えた画像再生装置（ＤＶＤ、ブルーレイディスク、フラッシュメモリ、ＨＤＤ等の記録媒体を再生する装置、および画像を表示するための表示部を有する装置）に用いることができる。その他に、本発明の一形態に係る半導体装置を用いることができる電子機器には、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、カメラ（ビデオカメラ、デジタルスチルカメラ等）、ウエアラブル型表示装置（ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレッド型、ネックレス型等）ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２８に示す。

図２８（Ａ）に示す携帯型ゲーム機９００は、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロホン９０５、スピーカ９０６、操作キー９０７、およびスタイラス９０８等を有する。

図２８（Ｂ）に示す携帯情報端末９１０は、筐体９１１、筐体９１２、表示部９１３表示部９１４、接続部９１５、および操作キー９１６等を有する。表示部９１３は筐体９１１に設けられ、表示部９１４は筐体９１２に設けられている。接続部９１５により筐体９１１と筐体９１２とが接続され、筐体９１１と筐体９１２との間の角度は接続部９１５により変更可能となっている。そのため、接続部９１５における筐体９１１と筐体９１２との間の角度によって、表示部９１３に表示される画像を切り換える構成としてもよい。また、表示部９１３および／または表示部９１４にタッチパネル付の表示装置を使用してもよい。

図２８（Ｃ）に示すノート型ＰＣ９２０は、筐体９２１、表示部９２２、キーボード９２３、およびポインティングデバイス９２４等を有する。

図２８（Ｄ）に示す電気冷凍冷蔵庫９３０は、筐体９３１、冷蔵室用扉９３２、および冷凍室用扉９３３等を有する。

図２８（Ｅ）に示すビデオカメラ９４０は、筐体９４１、筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、および接続部９４６等を有する。操作キー９４４およびレンズ９４５は筐体９４１に設けられており、表示部９４３は筐体９４２に設けられている。そして、筐体９４１と筐体９４２は接続部９４６によって接続されており、かつ接続部９４６により筐体９４１と筐体９４２の間の角度を変えることが可能な構造となっている。筐体９４１に対する筐体９４２の角度によって、表示部９４３に表示される画像の向きの変更、画像の表示／非表示の切り換え等を行えるようにしてもよい。

図２８（Ｆ）に示す自動車９５０は、車体９５１、車輪９５２、ダッシュボード９５３、およびライト９５４等を有する。

（実施例）
本実施の形態では、上記実施の形態で用いることができるＯＳトランジスタの特性の測定結果について説明する。

＜温度特性＞
まず、ＯＳトランジスタとＳｉトランジスタの温度特性を測定した。図２９（Ａ）に、ＯＳトランジスタのゲート電圧Ｖ_Ｇ−ドレイン電流Ｉ_Ｄ特性、及びゲート電圧Ｖ_Ｇ−電界効果移動度μ_ＦＥ特性の温度依存性の測定結果を示す。また、図２９（Ｂ）に、チャネル形成領域にＳｉトランジスタのゲート電圧Ｖ_Ｇ−ドレイン電流Ｉ_Ｄ特性、及びゲート電圧Ｖ_Ｇ−電界効果移動度μ_ＦＥ特性の温度依存性を示す。なお、図２９（Ａ）、（Ｂ）においては、−２５℃、５０℃、１５０℃の温度での各電気特性の測定結果を示している。また、ドレイン電圧Ｖ_Ｄは１Ｖとしている。

なお、図２９（Ａ）に示すＯＳトランジスタの電気特性は、チャネル長Ｌ＝０．４５μｍ、チャネル幅Ｗ＝１０μｍ、ゲート絶縁層の酸化膜の膜厚Ｔｏｘ＝２０ｎｍとしたときのグラフである。また、図２９（Ｂ）に示すＳｉトランジスタの電気特性は、Ｌ＝０．３５μｍ、Ｗ＝１０μｍ、Ｔｏｘ＝２０ｎｍとしたときのグラフである。

ＯＳトランジスタの酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ系酸化物で作製し、Ｓｉトランジスタは、シリコンウェハから作製した。

図２９（Ａ）、（Ｂ）より、ＯＳトランジスタにおいて、立ち上がりゲート電圧の温度依存性は小さいことがわかる。また、ＯＳトランジスタのオフ電流が温度によらず測定下限（Ｉ_０）以下であるが、Ｓｉトランジスタのオフ電流は、温度依存性が大きい。図２９（Ｂ）の測定結果は、１５０℃では、Ｓｉトランジスタはオフ電流が上昇し、電流オン／オフ比が十分に大きくならないことを示している。

図２９（Ａ）、（Ｂ）のグラフから、ＯＳトランジスタで本発明の一態様に係る半導体装置を構成することで、１５０℃以上の温度下においても、動作させることができる。そのため、耐熱性に優れた半導体装置を実現することができる。

＜耐圧性＞
次に、ＯＳトランジスタと、Ｓｉトランジスタの耐圧性に関する測定を行った。図３０に、ＳｉトランジスタとＯＳトランジスタのＶＤ−ＩＤ特性の測定結果を示す。図３０では、ＳｉトランジスタとＯＳトランジスタとについて同じ条件での耐圧を比較するために、共にチャネル長を０．９μｍとし、チャネル幅を１０μｍとし、酸化シリコンを用いたゲート絶縁膜の膜厚を２０ｎｍとしている。なお、ゲート電圧は、２Ｖとしている。

図３０に示すようにＳｉトランジスタでは、ドレイン電圧の増加に対して４Ｖ程度でアバランシェブレークダウンが起こるのに対して、ＯＳトランジスタでは、ドレイン電圧の増加に対して２６Ｖ程度までアバランシェブレークダウンが起きずに定電流を流すことができるのがわかる。

図３１（Ａ）に、ゲート電圧を変化させた際の、ＯＳトランジスタのＶＤ−ＩＤ特性の測定結果を示す。また、図３１（Ｂ）では、ゲート電圧を変化させた際の、ＳｉトランジスタのＶＤ−ＩＤ特性の測定結果を示す。なお、ＳｉトランジスタとＯＳトランジスタとについて同じ条件での耐圧を比較するために、共にチャネル長を０．９μｍとし、チャネル幅を１０μｍとし、酸化シリコンを用いたゲート絶縁膜の膜厚を２０ｎｍとしている。また、図３１（Ａ）のＯＳトランジスタでは、ゲート電圧を０．１Ｖ、２．０６Ｖ、４．０２Ｖ、５．９８Ｖ、７．９４Ｖと変化させて測定を行った。また、図３１（Ｂ）のＳｉトランジスタでは、ゲート電圧を０．１Ｖ、１．２８Ｖ、２．４６Ｖ、３．６４Ｖ、４．８２Ｖと変化させて測定を行った。

図３１（Ａ）、（Ｂ）に示すように、Ｓｉトランジスタでは、ドレイン電圧の増加に対して４Ｖ乃至５Ｖ程度でアバランシェブレークダウンが起こるのに対して、ＯＳトランジスタでは、ドレイン電圧の増加に対して９Ｖ程度ではアバランシェブレークダウンが起きずに定電流を流すことができていることが分かる。

図３０、３１から、ＯＳトランジスタはＳｉトランジスタと比べて耐圧が高いことが分かる。そのため、本発明の一態様に係るメモリセルにおいては、ノードＦＮが取りうる電圧の範囲を広げて、保持できる電位の分布を増やすことができる。

１０半導体装置
２０メモリセル
２１保持部
２１ａ保持部
２１ｂ保持部
２２トランジスタ
２３容量素子
３０回路
３１トランジスタ
３２容量素子
４０回路
４１トランジスタ
４２容量素子
４３トランジスタ
５０回路
５１トランジスタ
５２トランジスタ
６１層
６２層
６３層
７１トランジスタ
７２トランジスタ
１００基板
１０１素子分離領域
１０２不純物領域
１０３不純物領域
１０４チャネル形成領域
１０５絶縁膜
１０６ゲート電極
１１１絶縁膜
１１２導電膜
１１３導電膜
１１４導電膜
１１６導電膜
１１７導電膜
１１８導電膜
１２０絶縁膜
１２１絶縁膜
１２２絶縁膜
１３０半導体膜
１３０ａ酸化物半導体膜
１３０ｂ酸化物半導体膜
１３０ｃ酸化物半導体膜
１３１ゲート絶縁膜
１３２導電膜
１３３導電膜
１３４ゲート電極
３００記憶装置
３１０メモリセルアレイ
３２０行選択ドライバ
３２１デコーダ
３２２制御回路
３３０列選択ドライバ
３３１デコーダ
３３２ラッチ回路
３３３Ｄ／Ａコンバータ
３３４スイッチ回路
３３５トランジスタ
３３６トランジスタ
３４０Ａ／Ｄコンバータ
３４１コンパレータ
３４２エンコーダ
３４３ラッチ回路
３４４バッファ
４００コンピュータ
４１０入力装置
４２０出力装置
４３０中央演算処理装置
４３１制御回路
４３２演算回路
５１０基板
５１１絶縁層
５１２絶縁層
５１３絶縁層
５１４絶縁層
５１５絶縁層
５１６絶縁層
５２０半導体領域
５２１半導体層
５２２半導体層
５２３半導体層
５３０導電層
５３１導電層
５３２導電層
５３３導電層
５３５導電層
５３６導電層
５８１トランジスタ
５８２トランジスタ
５８３トランジスタ
５８４トランジスタ
８００電子部品
８０１リード
８０２プリント基板
８０３回路部
８０４回路基板
９００携帯型ゲーム機
９０１筐体
９０２筐体
９０３表示部
９０４表示部
９０５マイクロホン
９０６スピーカ
９０７操作キー
９０８スタイラス
９１０携帯情報端末
９１１筐体
９１２筐体
９１３表示部
９１４表示部
９１５接続部
９１６操作キー
９２１筐体
９２２表示部
９２３キーボード
９２４ポインティングデバイス
９３０電気冷凍冷蔵庫
９３１筐体
９３２冷蔵室用扉
９３３冷凍室用扉
９４０ビデオカメラ
９４１筐体
９４２筐体
９４３表示部
９４４操作キー
９４５レンズ
９４６接続部
９５０自動車
９５１車体
９５２車輪
９５３ダッシュボード
９５４ライト

Claims

メモリセルを有し、
前記メモリセルは、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、
前記第１のトランジスタのゲートは、第１の配線と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのゲートおよび前記第１の容量素子の一方の電極と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、第２の配線と電気的に接続され、
前記第２のトランジスタのソースまたはドレインの一方は、前記第２の配線と電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、第３の配線と電気的に接続され、
前記第３のトランジスタのゲートは、第４の配線と電気的に接続され、
前記第３のトランジスタのソースまたはドレインの一方は、前記第２の容量素子の一方の電極と電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、前記第２の配線と電気的に接続され、
前記第４のトランジスタのゲートは、第５の配線と電気的に接続され、
前記第４のトランジスタのソースまたはドレインの一方は、前記第２の配線と電気的に接続され、
前記第４のトランジスタのソースまたはドレインの他方は、第６の配線と電気的に接続され、
前記第１の容量素子の他方の電極は、第７の配線と電気的に接続され、
前記第２の容量素子の他方の電極は、第８の配線と電気的に接続されている半導体装置。
請求項１において、
前記第１のトランジスタ及び前記第３のトランジスタは、チャネル形成領域に酸化物半導体を含む半導体装置。
請求項１または２において、
前記第１のトランジスタは、前記第２のトランジスタ上に設けられ、
前記第３のトランジスタ及び前記第４のトランジスタは、前記第１のトランジスタ上に設けられている半導体装置。