以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、本発明の一態様には、記憶装置の他、RF(Radio Frequency)タグ、表示装置、撮像装置、集積回路を含むあらゆる装置が、その範疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、DMD(Digital Micromirror Device)、PDP(Plasma Display Panel)、FED(Field Emission Display)など、集積回路を有する表示装置が、その範疇に含まれる。
なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いることがある。
また、本明細書等において、XとYとが接続されている、と明示的に記載されている場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。ここで、X、Yは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
XとYとが直接的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)が、XとYとの間に接続されていない場合であり、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)を介さずに、XとYとが、接続されている場合である。
XとYとが電気的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態(オン状態)、又は、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、XとYとが電気的に接続されている場合は、XとYとが直接的に接続されている場合を含むものとする。
XとYとが機能的に接続されている場合の一例としては、XとYとの機能的な接続を可能とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号変換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(電源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)、電圧源、電流源、切り替え回路、増幅回路(信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続されることが可能である。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号がYへ伝達される場合は、XとYとは機能的に接続されているものとする。なお、XとYとが機能的に接続されている場合は、XとYとが直接的に接続されている場合と、XとYとが電気的に接続されている場合とを含むものとする。
なお、XとYとが電気的に接続されている、と明示的に記載されている場合は、XとYとが電気的に接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟んで接続されている場合)と、XとYとが機能的に接続されている場合(つまり、XとYとの間に別の回路を挟んで機能的に接続されている場合)と、XとYとが直接接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟まずに接続されている場合)とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、1つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
(実施の形態1)
本実施の形態では、本発明の一態様に係る半導体装置の構成例について説明する。
<半導体装置の構成例>
図1(A)に、本発明の一態様にかかる半導体装置10の構成例を示す。半導体装置10は、複数のメモリセル20を有し、記憶装置として用いることができる。ここでは、半導体装置10がn行m列(n、mは自然数)のメモリセル20(メモリセル20[1,1]乃至[n,m])を有する構成について説明する。
メモリセル20は、データを記憶する機能を有する。特に、本発明の一態様においては、メモリセル20に2ビット以上のデータ(多値データ)を記憶することができる。これにより、1ビットあたりの半導体装置10の面積を縮小することができる。
メモリセル20は、配線WL、配線BLと接続されている。配線WLは、所定の行のメモリセル20を選択するための信号(以下、選択信号ともいう)を伝える機能を有する。配線BLは、選択されたメモリセル20に書き込むデータに対応する電位(以下、書き込み電位ともいう)を伝える機能を有する。また、配線BLは、メモリセル20に記憶されたデータに対応する電位(以下、読み出し電位ともいう)を伝える機能を有する。
なお、ここでは書き込み電位と読み出し電位が同一の配線BLに出力される構成を示すが、書き込み電位と読み出し電位は、それぞれ異なる配線に出力されてもよい。
ここで、メモリセル20は、複数の配線WLと接続されている。図1(A)においては、メモリセル20は2本の配線WL(配線WLa、WLb)と接続されている。これにより、各メモリセル20には、2ビット以上のデータを書き込むことができる。
具体的には、図1(B)に示すように、メモリセル20は複数の保持部21を有する。保持部21は、所定の電位を保持する機能を有する回路である。ここでは一例として、メモリセル20が2つの保持部21(保持部21a、21b)を有する構成を示す。保持部21aは、配線WLaおよび配線BLと接続され、保持部21bは、配線WLbおよび配線BLと接続されている。
配線WLaに選択信号が供給されると、配線BLから書き込み電位が保持部21aに供給され、保持される。また、配線WLbに選択信号が供給されると、配線BLから書き込み電位が保持部21bに供給され、保持される。保持部21a、21bにそれぞれ2値以上の電位を保持させることにより、メモリセル20に2ビット以上のデータを記憶することができる。
保持部21aには、i値(iは自然数)の電位を保持することができ、保持部21bには、j値(jは自然数)の電位を保持することができる。なお、i、jの値は、それぞれ自由に設定することができる。例えば、保持部21a、21bに保持される電位は、それぞれハイレベルとローレベルの2値の電位(i=2、j=2)であってもよいし、3値以上の任意の電位(iが3以上、jが3以上)であってもよい。また、i、jの値は、同じであってもよいし、異なっていてもよい。
メモリセル20からデータの読み出しは、保持部21aに保持された電位に対応する電位(第1の読み出し電位)と、保持部21bに保持された電位に対応する電位(第2の読み出し電位)と、が配線BLに出力されることによって行われる。具体的には、まず、保持部21aから配線BLに第1の読み出し電位が出力される。その後、保持部21bに保持されたデータが保持部21aに転送される。そして、保持部21aから配線BLに第2の読み出し電位が出力される。ここで、保持部21aに保持された電位がi値、保持部21bにされた電位がj値である場合、メモリセル20からi×j値のデータを読み出すことができる。すなわち、保持部21aにaビット(aは自然数)、保持部21bにbビット(bは自然数)のデータが記憶されている場合、a+bビットのデータを読み出すことができる。
ここで、保持部21には、チャネル形成領域に酸化物半導体を含むトランジスタ(以下、OSトランジスタともいう)を用いることが好ましい。酸化物半導体は、シリコンなどの他の半導体よりもバンドギャップが広く、キャリア密度が低い。そのため、OSトランジスタのオフ電流は極めて小さい。従って、保持部21にOSトランジスタを用いることにより、保持部21に保持された電位を長期間にわたって保持することができる。
保持部21の構成例を、図1(C)に示す。保持部21は、トランジスタ22、容量素子23を有する。なお、トランジスタ22はOSトランジスタである。トランジスタ22のソースまたはドレインの一方は、容量素子23と接続されている。ここで、トランジスタ22のソースまたはドレインの一方および容量素子23と接続されたノードを、ノードFNとする。
ノードFNには、保持部21に保持される電位が、トランジスタ22を介して配線BLなどから供給される。そして、トランジスタ22がオフ状態となると、ノードFNが浮遊状態となり、ノードFNの電位が保持される。ここで、OSトランジスタであるトランジスタ22のオフ電流は極めて小さいため、ノードFNの電位を長期間にわたって保持することが可能となる。なお、トランジスタ22の導通状態は、トランジスタ22のゲートと接続された配線に所定の電位を供給することにより、制御することができる。
ノードFNに保持する電位は、2値(ハイレベルおよびローレベル)の電位であってよいし、3値以上の電位であってもよい。特に、ノードFNに保持される電位が3値以上の場合、保持される電位の間隔が狭くなるため、微小な電荷のリークがデータの変動の原因になり得る。しかしながら、OSトランジスタはオフ電流が極めて小さいため、ノードFNからの電荷のリークを極めて小さく抑えることができる。従って、ノードFNに3値以上の電位を保持する場合、トランジスタ22をOSトランジスタとすることは特に好ましい。
また、OSトランジスタは、チャネル形成領域にシリコンを有するトランジスタ(以下、Siトランジスタともいう)と比べて耐圧性が高い。そのため、トランジスタ22をOSトランジスタとすることにより、ノードFNに保持される電位の範囲を広げることができる。従って、保持部21に保持するデータの数を増加させることができる。
例えば、ノードFNには、16値の電位を保持することができる。そして、保持部21a、21bにそれぞれ16値の電位を保持する場合(i=16、j=16)、保持部21a、21bにそれぞれ4ビットのデータを記憶することができる(a=4、b=4)。そして、メモリセル20から、i×j=16×16=256値、すなわちa+b=4+4=8ビットのデータを読み出すことができる。また、例えば、保持部21aに4ビット、保持部21bに5ビットのデータを記憶した場合、メモリセル20から9ビットのデータを読み出すことができる。
以上のように、メモリセル20に複数の保持部21を設けることにより、多値データを記憶することが可能な半導体装置を提供することができる。また、保持部21にOSトランジスタを用いることにより、保持部21に蓄積された電荷を長期間保持することができ、信頼性が高い半導体装置を提供することができる。以下、メモリセル20の具体的な構成例について説明する。
<メモリセルの構成例>
図2(A)に、メモリセル20の具体的な構成例を示す。メモリセル20は、回路30、回路40、回路50を有する。回路30は、トランジスタ31、容量素子32を有する。回路40は、トランジスタ41、容量素子42、トランジスタ43を有する。回路50は、トランジスタ51を有する。なお、回路30、40は、それぞれ図1(B)における保持部21a、21bに対応する。また、回路50は、メモリセル20に記憶されたデータの読み出しを制御する機能を有する。
トランジスタ31のゲートは配線WLaと接続され、ソースまたはドレインの一方は容量素子32の一方の電極およびトランジスタ51のゲートと接続され、ソースまたはドレインの他方は配線SBLと接続されている。容量素子32の他方の電極は、配線WLCaと接続されている。ここで、トランジスタ31のソースまたはドレインの一方、容量素子32の一方の電極、およびトランジスタ51のゲートと接続されたノードを、ノードFNaとする。
トランジスタ41のゲートは配線WLbと接続され、ソースまたはドレインの一方は容量素子42の一方の電極と接続され、ソースまたはドレインの他方は配線SBLと接続されている。容量素子42の他方の電極は、配線WLCbと接続されている。トランジスタ43のゲートは配線WLcと接続され、ソースまたはドレインの一方は配線SBLと接続され、ソースまたはドレインの他方は配線BLと接続されている。ここで、トランジスタ41のソースまたはドレインの一方、および容量素子42の一方の電極と接続されたノードを、ノードFNbとする。
トランジスタ51のゲートはノードFNaと接続され、ソースまたはドレインの一方は配線SBLと接続され、ソースまたはドレイン他方は配線SLと接続されている。
配線WLCaは、ノードFNaの電位を制御するための信号(以下、読み出し制御信号ともいう)を伝える機能を有する配線である。配線WLCb、配線SLは、一定の電位を伝える機能を有する配線である。なお、配線WLCb、配線SLには、高電源電位VDDが供給されていてもよいし、低電源電位VSS(接地電位など)が供給されていてもよい。また、配線WLCb、配線SLに供給される電位は一定でなくてもよい。また、配線WLCbには、ノードFNbの電位を制御するための信号が供給されてもよい。
なお、配線SLは、隣接するメモリセル20で共有されていてもよい。
ここで、トランジスタ31、41はOSトランジスタとすることが好ましい。これにより、トランジスタ31、41がオフ状態であるとき、ノードFNa、FNbに蓄積された電荷を長期間にわたって保持することができる。従って、ノードFNa、FNbに3値以上の電位を正確に保持することができる。なお、ノードFNa、FNbは、図1(C)におけるノードFNに対応する。
トランジスタ43の種類は、特に限定されない。例えば、OSトランジスタを用いてもよいし、チャネル形成領域が単結晶半導体を有する基板の一部に形成されるトランジスタ(以下、単結晶トランジスタともいう)を用いてもよい。単結晶半導体を有する基板としては、単結晶シリコン基板や単結晶ゲルマニウム基板などが挙げられる。
また、トランジスタ43には、酸化物半導体以外の半導体材料を含む膜にチャネル形成領域が形成されるトランジスタを用いることもできる。例えば、チャネル形成領域に非単結晶半導体を有するトランジスタを用いることができる。非単結晶半導体としては、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの非単結晶シリコンや、非晶質ゲルマニウム、微結晶ゲルマニウム、多結晶ゲルマニウムなどの非単結晶ゲルマニウムなどが挙げられる。
トランジスタ51には、トランジスタ43と同様のトランジスタを用いることができる。また、トランジスタ31、41に、単結晶トランジスタや、酸化物半導体以外の半導体材料を含む膜にチャネル形成領域が形成されるトランジスタを用いることもできる。特に、トランジスタ51を単結晶トランジスタとすることにより、メモリセル20からのデータの読み出しを高速に行うことができる。
次に、メモリセル20の動作について説明する。ここでは特に、図2(A)に示すメモリセル20の動作について説明する。
まず、配線WLcの電位をトランジスタ43がオン状態となる電位にして、トランジスタ43をオン状態とする。そして、配線WLaの電位をトランジスタ31がオン状態となる電位にして、トランジスタ31をオン状態とする。これにより、配線BLの電位(書き込み電位)がノードFNaに供給される(データの書き込み)。次に、配線WLaの電位をトランジスタ31がオフ状態となる電位にして、トランジスタ31をオフ状態とする。これにより、ノードFNaが浮遊状態となり、ノードFNaの電位が保持される(データの保持)。このような動作により、回路30においてデータの書き込みおよび保持が行われる。
データの保持期間においては、ノードFNaに書き込まれた電位に関わらず、トランジスタ51をオフ状態とすることが好ましい。具体的には、トランジスタ51がpチャネル型である場合、配線WLCaの電位をハイレベルに上昇させる。このとき、容量素子32の容量結合により、ノードFNaの電位も上昇する。これにより、ノードFNaに書き込まれた電位に関わらず、トランジスタ51をオフ状態とすることができる。ノードFNaの電位は、トランジスタ51のゲート−ソース間の電圧の大きさがトランジスタ51の閾値電圧の大きさ以下となるような電位にすればよい。これにより、データの保持期間においてトランジスタ51のソース−ドレイン間を流れる電流を抑制し、消費電力を低減することができる。
次に、配線WLbの電位を、トランジスタ41がオン状態となる電位にして、トランジスタ41をオン状態とする。これにより、配線BLの電位(書き込み電位)がノードFNbに供給される(データの書き込み)。次に、配線WLbの電位をトランジスタ41がオフ状態となる電位にして、トランジスタ41をオフ状態とする。これにより、ノードFNbが浮遊状態となり、ノードFNbの電位が保持される(データの保持)。このような動作により、回路40においてデータの書き込みおよび保持が行われる。
なお、ここでは回路30における書き込み動作の後に回路40における書き込み動作を行う例について説明したが、回路40にデータを書き込んだ後に、回路30にデータを書き込んでもよい。
また、配線BLからノードFNa、FNbに供給される電位は、それぞれハイレベルとローレベルの2値の電位(i=2、j=2)であってもよいし、3値以上の電位(iが3以上、jが3以上)であってもよい。また、i、jの値は、同じであってもよいし、異なっていてもよい。
ここで、ノードFNa、FNbに1ビットのデータを10年間保持させる場合を考える。電源電圧を2V以上、3.5V以下、ノードFNa、FNbの保持容量を21fF、保持電位の許容変動量を0.5V未満、とした場合、85℃、10年間で保持電位を許容変動量未満とするには、ノードFNa、FNbからのリーク電流は、33×10−24A未満であることが必要となる。他からのリークがさらに小さく、リーク箇所がほぼOSトランジスタである場合、OSトランジスタのチャネル幅が350nmのとき、OSトランジスタの単位面積あたりのリーク電流を93×10−24A/μm未満とすることが好ましい。メモリセル20を上記構成にすることで、メモリセル20は、85℃において、10年間データを保持することが可能になる。
また、ノードFNa、FNbに4ビットのデータを10年間保持させる場合を考える。電源電圧を2V以上、3.5V以下、保持容量を0.1fF、保持電位の分布幅を30mV未満、保持電位の許容変動量を80mV未満、とした場合、85℃10年間で保持電位を許容変動量未満とするには、ノードFNa、FNbからのリーク電流は0.025×10−24A未満であることが必要となる。他からのリークがさらに小さく、リーク箇所がほぼOSトランジスタである場合、OSトランジスタのチャネル幅が60nmのとき、OSトランジスタの単位面積あたりのリーク電流を0.423×10−24A/μm未満とすることが好ましい。メモリセル20を上記構成にすることで、メモリセル20は、85℃において、10年間データを保持することが可能になる。
また、ノードFNa、FNbに8ビットのデータを10年間保持させる場合を考える。電源電圧を2V以上、3.5V以下、保持容量を0.1fF、保持電位の分布幅を2mV未満、保持電位の許容変動量を5mV未満、とした場合、85℃、10年間で保持電位を許容変動量未満とするには、ノードFNa、FNbからのリーク電流は0.0016×10−24A未満であることが必要となる。他からのリークがさらに小さく、リーク箇所がほぼOSトランジスタである場合、OSトランジスタのチャネル幅が60nmのとき、OSトランジスタの単位面積あたりのリーク電流を0.026×10−24A/μm未満とすることが好ましい。メモリセル20を上記構成にすることで、メモリセル20は、85℃において、10年間データを保持することが可能になる。
次に、回路30からのデータの読み出し動作について説明する。
まず、トランジスタ43をオン状態とし、配線BL、配線SBLを所定の電位(ここではハイレベル)にプリチャージする。また、配線SLに所定の電位(ここではローレベル)を供給する。
その後、配線WLCaの電位をローレベルとし、ノードFNaの電位を下降させる。これにより、ノードFNaの電位は、書き込み時に配線BLから供給された電位となる。そして、配線SBLおよび配線BLには、ノードFNaの電位に応じて、配線SLから所定の電位が供給される。具体的には、配線BL、配線SBLの電位がハイレベルから下降し、ノードFNaと配線SBLの間の電圧の大きさがトランジスタ51の閾値電圧の大きさ以下となると、トランジスタ51がオフ状態となり、配線BL、配線SBLの電位が確定する。すなわち、ノードFNaの電位に応じて、配線BL、配線SBLの電位は異なる値となる。従って、配線BLの電位を読み取ることにより、ノードFNaの電位を判別することができる。
次に、配線BLに、ノードFNaをリセットするための電位(以下、リセット電位ともいう)を供給する。ここでは、リセット電位としてローレベルの電位を供給する。そして、配線WLaの電位をトランジスタ31がオン状態となる電位にして、トランジスタ31をオン状態とする。これにより、配線BLからノードFNaに電位が供給され、ノードFNaの電位がローレベルにリセットされる。
次に、配線WLcの電位をトランジスタ43がオフ状態となる電位にして、トランジスタ43をオフ状態とする。その後、配線WLbの電位をトランジスタ41がオン状態となる電位にして、トランジスタ41をオン状態とする。これにより、ノードFNaとノードFNbが配線SBLを介して導通状態となり、ノードFNbに蓄積された電荷がノードFNaに分配される。これにより、回路40に記憶されたデータが回路30に転送される。
ここで、トランジスタ31、41がオン状態となると、配線SBLに容量素子32、42の容量が付加される。従って、電荷の分配によってノードFNbから配線SBLを経由してノードFNaに供給される電位は、電荷の分配前のノードFNbの電位よりも低くなる。そのため、容量素子42の容量値は、容量素子32の容量値よりも大きくしておくことが好ましい。または、ノードFNbに書き込む電位を、通常の書き込み電位よりも大きくすることが好ましい。これにより、電荷の分配による電位の低下を抑制することができる。なお、電荷の分配による電位の変動の詳細については後述する。
次に、回路40から回路30に転送されたデータの読み出しを行う。この読み出しは、前述の回路30からデータの読み出しと同様の動作により行うことができる。すなわち、電荷の分配後のノードFNaの電位に応じて、配線BL、配線SBLの電位を変化させることによって行うことができる。
上記のような動作により、メモリセル20において多値データの書き込みおよび読み出しを行うことができる。具体的には、ノードFNaにi値の電位が書き込まれ、ノードFNbにj値の電位が書き込まれている場合、配線BLに出力されたi値の電位およびj値の電位を読み取ることにより、i×j値のデータを読み出すことができる。
また、回路30、40のデータの書き換えは、上記のデータの書き込みおよび保持と同様の動作により行うことができる。
なお、図2(A)においては、トランジスタ31、41、43がnチャネル型、トランジスタ51がpチャネル型である例を示したが、トランジスタ31、41、43、51はそれぞれnチャネル型であってもpチャネル型であってもよい。例えば図2(B)に示すように、トランジスタ51をnチャネル型とすることもできる。
図2(B)に示すメモリセル20においては、配線WLCaの電位をローレベルとし、ノードFNaの電位を下降させることにより、ノードFNaに書き込まれた電位に関わらず、トランジスタ51をオフ状態とすることができる。また、配線SLの電位をハイレベルとし、配線BLをローレベルにプリチャージすることにより、メモリセル20からのデータの読み出しを行うことができる。その他の動作については、図2(A)のメモリセル20についての説明を参酌することができる。
<メモリセルの動作例>
次に、メモリセル20の動作例について説明する。図3は、図2(A)に示すメモリセル20の動作を説明するためのタイミングチャートである。なお、期間T11から期間T13は、メモリセル20へのデータの書き込みを行う期間であり、期間T21から期間T26は、メモリセル20からのデータの読み出しを行う期間である。また、図4(A)、図4(B)、図5(A)、図5(B)、図6(A)、図6(B)はそれぞれ、期間T11、期間T12、期間T22、期間T23、期間T24、期間T26におけるメモリセル20の動作を表す図である。
まず、期間T11において、配線BLに、書き込み電位Vwaを供給する。なお、書き込み電位Vwaは、3値以上の電位とすることができる。ここでは、配線BLに16値(i=16)の書き込み電位Vwaを供給する場合について説明する。この場合、回路30には4ビットのデータが書き込まれる。
そして、配線WLCaをローレベルとする。また、配線WLa、配線WLcの電位をハイレベルにし、トランジスタ31、トランジスタ43をオン状態とする。これにより、図4(A)に示すように、配線BLの電位VwaがノードFNaに供給される。すなわち、回路30においてデータの書き込みが行われる。
次に、期間T12において、配線WLaの電位をローレベルにし、トランジスタ31をオフ状態とする。これにより、ノードFNaは浮遊状態となり、配線BLの電位が変動してもノードFNaの電位は保持される。ここで、配線WLCaの電位をハイレベルとし、ノードFNaの電位を上昇させる。これにより、配線BLからノードFNaに供給された電位に関わらず、トランジスタ51はオフ状態となる。
そして、配線BLに書き込み電位Vwbを供給する。なお、書き込み電位Vwbは、3値以上の電位とすることができる。ここでは、配線BLに16値(j=16)の書き込み電位Vwbを供給する場合について説明する。この場合、回路40には4ビットのデータが書き込まれる。
そして、配線WLbの電位をハイレベルにし、トランジスタ41をオン状態とする。これにより、図4(B)に示すように、配線BLの電位VwbがノードFNbに供給される。すなわち、回路40においてデータの書き込みが行われる。
次に、期間T13において、配線WLbをローレベルにし、トランジスタ41をオフ状態とする。これにより、ノードFNbは浮遊状態となり、配線BLの電位が変動してもノードFNbの電位は保持される。
以上の動作により、回路30、40へのデータの書き込みが行われる。なお、期間T12の動作を期間T11の前に行い、回路40へのデータの書き込みを回路30へのデータの書き込みよりも前の期間に行ってもよい。
次に、期間T21において、配線BLの電位をハイレベルにプリチャージした後、配線BLを浮遊状態とする。ここで、配線WLcはハイレベルであり、トランジスタ43はオン状態であるため、配線SBLの電位もハイレベルにプリチャージされる。
次に、期間T22において、配線WLCaの電位をローレベルにする。これにより、ノードFNaの電位を、例えば期間T11においてノードFNaに供給された電位Vwaにまで下降させる。また、配線SLには電源電位としてローレベルの電位が供給されている。よって、ハイレベルにプリチャージされた配線BL、配線SBLの電位が、トランジスタ51がオフ状態となるまで下降する。これにより、図5(A)に示すように、配線BLに、ノードFNaの電位に対応する16値の電位が読み出し電位Vraとして出力される。よって、回路30から16値のデータを読み出すことができる。
次に、期間T23において、配線BLの電位をローレベル(ここでは接地電位VGND)とする。また、配線WLaの電位をハイレベルとし、トランジスタ31をオン状態とする。これにより、図5(B)に示すように、配線BLから配線SBLを介してノードFNaにローレベルの電位が供給され、ノードFNaの電位がローレベルにリセットされる。
次に、期間T24において、配線WLcをローレベルとし、トランジスタ43をオフ状態とする。また、配線WLbをハイレベルとし、トランジスタ41をオン状態とする。これにより、図6(A)に示すように、ノードFNaとノードFNbが配線SBLを介して導通状態となり、ノードFNbに蓄積された電荷がノードFNaに分配される。これにより、回路40に記憶されたデータが回路30に転送される。
なお、上述の通り、電荷の分配が行われることにより、ノードFNaの電位は上昇し、ノードFNbの電位は下降する。ノードFNbに保持された電荷がノードFNaに分配された後のノードFNaの電位を、Vwb´と表す。
次に、期間T25において、配線WLa、WLbの電位をローレベル、配線WLcの電位をハイレベルとし、トランジスタ31、41をオフ状態、トランジスタ43をオン状態とする。また、配線BLの電位をハイレベルにプリチャージした後、配線BLを浮遊状態とする。ここで、トランジスタ43はオン状態であるため、配線SBLの電位もハイレベルにプリチャージされる。また、配線WLCaの電位をハイレベルとし、ノードFNaの電位を、電位Vwb´に関わらずトランジスタ51をオフ状態となるような電位とする。
次に、期間T26において、配線WLCaの電位をローレベルにする。これにより、ノードFNaの電位を、例えば電位Vwb´まで下降させる。また、配線SLには電源電位としてローレベルの電位が供給されている。よって、ハイレベルにプリチャージされた配線BL、配線SBLの電位が、トランジスタ51がオフ状態となるまで下降する。これにより、図6(B)に示すように、配線BLには、ノードFNaの電位に対応する16値の電位が、読み出し電位Vrbとして出力される。よって、回路40から回路30に転送された16値のデータを読み出すことができる。
以上の動作により、メモリセル20の記憶された多値データの書き込みおよび読み出しを行うことができる。
<電荷の分配について>
図3の期間T24および図6(A)に示す、ノードFNbからノードFNaへの電荷の分配の詳細について説明する。
図7(A)に、配線BLに供給される書き込み電位Vwa、Vwbの分布を示す。なお、図7(A)には、ノードFNa、FNbにそれぞれ4ビットのデータを記憶する場合を図示している。
4ビットのデータに相当する書き込み電位Vwa、Vwbは、図7(A)に示すように、16値の電位レベルで表すことができる。16値の電位レベルは、4ビットのデータ「0000」乃至「1111」に対応する。
上述したように、ノードFNbに書き込まれたデータの読み出しは、ノードFNaに電荷を分配することにより行う。ここで、容量素子42(容量値C1)、容量素子32(容量値C2)、トランジスタ31、トランジスタ41を表した回路図を図7(B)に示す。なお、ここではトランジスタ31、41をスイッチとして表している。トランジスタ41がオフ状態のとき、ノードFNbには電位V1=Vwbが保持され、ノードFNaにはリセット電位である電位V2=VGNDが保持されている。
その後、トランジスタ41をオン状態に切り替えると、図7(C)に示すようにノードFNaとノードFNbが接続され、電荷の分配が生じる。なお、図7(C)は、図6(A)におけるメモリセル20の回路図に対応する。そして、電荷の分配後におけるノードFNa、FNbの電位V3は、V3=(C1・V1)/(C1+C2)となる。電位V3は、図6(A)における電位Vwb´に対応し、電位Vwb´は電位Vwbから低下した電位となる。
ここで、容量値C1を容量値C2より大きくすることで、電荷の分配による電位の低下を抑えることができる。すなわち、容量素子42の容量値を容量素子32の容量値より大きくすることにより、ノードFNbからノードFNaに電荷を分配した際、電位Vwbから電位Vwb´への電位の下降を抑制することができる。従って、容量素子42の電極の面積は、容量素子32の電極の面積よりも大きくすることが好ましい。または、容量素子42の誘電体の厚さは、容量素子32の誘電体の厚さ未満とすることが好ましい。
また、図7(D)に、回路30に記憶されたデータを読み出した際の配線BLの電位Vra(図中の実線)と、回路40から回路30に転送されたデータを読み出した際の配線BLの電位Vrb(図中の破線)を示す。書き込み電位Vwaと書き込み電位Vwbを同レベルの電位とした場合、図7(D)に示すように、読み出し電位Vraと読み出し電位Vrbには差(ΔVr)が生じる。また、電位Vwbが高いほど、ΔVrの値は大きくなる。容量値C1を容量値C2よりも大きく場合、図7(D)に示す電圧の差ΔVが、多値のデータを判別できる程度に小さくなるように設計することが好ましい。
または、書き込み電位Vwbを書き込み電位Vwaよりも高くしてもよい。例えば、書き込み電位Vwaの分布と読み出し電位Vraの分布が同じであっても(図8(A))、書き込み電位Vwbの分布と読み出し電位Vrbの分布は異なる。そのため、図8(B)に示すように、書き込み電位Vwbを書き込み電位Vwaよりも高く設定することが好ましい。これにより、電荷の分配によって読み出し電位Vrbが書き込み電位Vwbよりも低下した場合であっても、読み出し電位Vraと読み出し電位Vrbの分布の差を縮めることができる。
なお、図7に示す構成と図8に示す構成を組み合わせて、メモリセル20を設計してもよい。
また、トランジスタ31、41にOSトランジスタを用いることにより、ノードFNa、FNbの電荷のリークを抑えることができる。そのため、図7、8に示す書き込み電位および読み出し電位の分布の幅を狭くし、ピークを鋭くすることができる。これにより、回路30、40に記憶する多値データの間隔を狭めることができ、記憶するデータの数を増加させることができる。また、OSトランジスタはSiトランジスタと比べて耐圧性が高いため、ノードFNa、FNbに保持する電位の範囲を広げることができる。従って、回路30、40に記憶するデータの数を増加させることができる。
また、トランジスタ31、41、43にOSトランジスタを用いる場合、トランジスタ43のチャネル幅W/チャネル長Lを、トランジスタ31、41のW/Lよりも大きくすることが好ましい。これにより、トランジスタ43の電流供給能力を向上させて高速な読み出しを行うことができる。また、トランジスタ31、41のW/Lを、トランジスタ43のW/Lよりも小さくすることにより、トランジスタ31、41のオフ電流を小さく抑え、ノードFNa、FNbの電位を長期間保持することができる。
以上のように、メモリセル20に複数の保持部21を設けることにより、多値データを記憶することが可能な半導体装置を提供することができる。また、保持部21にOSトランジスタを用いることにより、保持部21に蓄積された電荷を長期間保持することができ、信頼性が高く、消費電力が低い半導体装置を提供することができる。
なお、本発明の一態様は、上記の構成に限定されない。つまり、本実施の形態には様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、メモリセル20に複数の保持部21が設けられた半導体装置の例を示したが、場合によっては、または、状況に応じて、本発明の一態様は、メモリセル20に1つの保持部21が設けられた構成であってもよい。また、本発明の一態様として、メモリセル20に多値のデータが記憶される例を示したが、場合によっては、または、状況に応じて、本発明の一態様は、メモリセル20に2値のデータが記憶される構成であってもよい。また、本発明の一態様として、メモリセルに適用した場合の例を示したが、本発明の一態様は、これに限定されない。例えば、場合によっては、または、状況に応じて、本発明の一態様は、別の機能を有する回路に適用してもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様は、メモリセルに適用しなくてもよい。また、本発明の一態様として、保持部21でのトランジスタなどでは、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または、例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。よって、本実施の形態の中で述べる内容(一部の内容でもよい)は、その実施の形態で述べる別の内容(一部の内容でもよい)、及び/又は、一つ若しくは複数の別の実施の形態で述べる内容(一部の内容でもよい)に対して、適用、組み合わせ、又は置き換えなどを行うことができる。なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。また、ある一つの実施の形態において述べる図(一部でもよい)は、その図の別の部分、その実施の形態において述べる別の図(一部でもよい)、及び/又は、一つ若しくは複数の別の実施の形態において述べる図(一部でもよい)に対して、組み合わせることにより、さらに多くの図を構成させることができる。これは、以下の実施の形態においても同様である。
(実施の形態2)
本実施の形態では、本発明の一態様に係るメモリセル20の変形例について説明する。
<メモリセルの変形例1>
図9に、メモリセル20の変形例を示す。図9(A)に示すメモリセル20は、トランジスタ43のソースまたはドレインの一方と、トランジスタ51のソースまたはドレインの一方が、別々の配線と接続されている点で、図2(A)と異なる。トランジスタ43のソースまたはドレインの一方は配線WBLと接続され、トランジスタ51のソースまたはドレインの一方は配線RBLと接続されている。この場合、メモリセル20へのデータの書き込みとメモリセル20からのデータの読み出しは、異なる配線によって行われる。
図9(B)に示すメモリセル20は、トランジスタ51と配線SBLとの間に、トランジスタ52が設けられている点で、図2(A)と異なる。トランジスタ52のゲートは配線WLCaと接続され、ソースまたはドレインの一方は配線SBLと接続され、ソースまたはドレインの他方はトランジスタ51のソースまたはドレインの一方と接続されている。この場合、データの読み出しのタイミングは、トランジスタ52によって制御される。なお、トランジスタ52は、トランジスタ51と配線SLとの間に設けられていてもよい。
図9(C)に示すメモリセル20は、トランジスタ31、容量素子32、トランジスタ41、容量素子42、トランジスタ51が複数設けられている点で、図2(A)と異なる。また、図9(D)に示すメモリセル20は、トランジスタ41、容量素子42が複数設けられている点で、図2(A)と異なる。
図9(C)、(D)に示すように、メモリセル20に3以上のノードFNを設けることにより、1つのメモリセル20に記憶することができるデータ数を増加させることができる。具体的には、図9(C)、(D)において、4つのノードFNに記憶される電位をそれぞれi値、j値、k値、l値(k、lは自然数)とすると、メモリセル20にはi×j×k×l値のデータを記憶することができる。すなわち、4つのノードFNにそれぞれaビット、bビット、cビット、dビット(c、dは自然数)のデータを記憶した場合、a+b+c+dビットのデータを読み出すことができる。
なお、図9(C)においては、トランジスタ31、容量素子32、トランジスタ41、容量素子42、トランジスタ51が2つ設けられた構成例を示すが、3つ以上設けてもよい。また、図9(D)においては、トランジスタ41、容量素子42が3つ設けられた構成例を示すが、2つ設けてもよいし、3つ以上設けてもよい。
<メモリセルの変形例2>
図10に、メモリセル20の他の変形例を示す。図10に示すメモリセル20は、トランジスタ31、41、43が一対のゲートを有している点で、図2(A)と異なる。すなわち、トランジスタ31、41、43はバックゲートを有する。
図10(A)に示すメモリセル20においては、トランジスタ31のバックゲートはトランジスタ31のゲートと接続され、トランジスタ41のバックゲートはトランジスタ41のゲートと接続され、トランジスタ43のバックゲートはトランジスタ43のゲートと接続されている。また、図10(B)に示すメモリセル20においては、トランジスタ31、41、43が有するバックゲートは、配線BGと接続されている。なお、配線BGには、固定電位が供給されている。
ここで、トランジスタ31、41、43のように、あるトランジスタTが、半導体膜を間に挟んで存在する一対のゲートを有している場合、一方のゲートには信号Aが、他方のゲートには固定電位Vbが与えられてもよい。
信号Aは、例えば、導通状態または非導通状態を制御するための信号である。信号Aは、電位V1、または電位V2(V1>V2とする)の2種類の電位をとるデジタル信号であってもよい。例えば、電位V1を高電源電位とし、電位V2を低電源電位(接地電位など)とすることができる。信号Aは、アナログ信号であってもよい。
固定電位Vbは、例えば、トランジスタTの一方のしきい値電圧VthAを制御するための電位である。固定電位Vbは、電位V1、または電位V2であってもよい。この場合、固定電位Vbを生成するための電位発生回路を別途設ける必要がなく好ましい。固定電位Vbは、電位V1、または電位V2と異なる電位であってもよい。固定電位Vbを低くすることで、しきい値電圧VthAを高くできる場合がある。その結果、ゲートーソース間電圧Vgsが0Vのときのドレイン電流を低減し、トランジスタTを有する回路のリーク電流を低減できる場合がある。例えば、固定電位Vbを低電源電位よりも低くしてもよい。固定電位Vbを高くすることで、しきい値電圧VthAを低くできる場合がある。その結果、ゲートーソース間電圧VgsがVDDのときのドレイン電流を向上させ、トランジスタTを有する回路の動作速度を向上できる場合がある。例えば、固定電位Vbを低電源電位よりも高くしてもよい。
また、トランジスタTの一方のゲートには信号Aが、他方のゲートには信号Bが与えられてもよい。信号Bは、例えば、トランジスタTの導通状態または非導通状態を制御するための信号である。信号Bは、電位V3、または電位V4(V3>V4とする)の2種類の電位をとるデジタル信号であってもよい。例えば、電位V3を高電源電位とし、電位V4を低電源電位とすることができる。信号Bは、アナログ信号であってもよい。
信号Aと信号Bが共にデジタル信号である場合、信号Bは、信号Aと同じデジタル値を持つ信号であってもよい。この場合、トランジスタTのオン電流を向上し、トランジスタTを有する回路の動作速度を向上できる場合がある。このとき、信号Aの電位V1は信号Bの電位V3と異なっていても良い。また、信号Aの電位V2は信号Bの電位V4と異なっていても良い。例えば、信号Bが入力されるゲートに対応するゲート絶縁層が、信号Aが入力されるゲートに対応するゲート絶縁層よりも厚い場合、信号Bの電位振幅(V3−V4)を、信号Aの電位振幅(V1−V2)より大きくしても良い。そうすることで、トランジスタTの導通状態または非導通状態に対して、信号Aが与える影響と、信号Bが与える影響と、を同程度とすることができる場合がある。
信号Aと信号Bが共にデジタル信号である場合、信号Bは、信号Aと異なるデジタル値を持つ信号であってもよい。この場合、トランジスタTの制御を信号Aと信号Bによって別々に行うことができ、より高い機能を実現できる場合がある。例えば、トランジスタTがnチャネル型である場合、信号Aが電位V1であり、かつ、信号Bが電位V3である場合のみ導通状態となる場合や、信号Aが電位V2であり、かつ、信号Bが電位V4である場合のみ非導通状態となる場合には、一つのトランジスタでNAND回路やNOR回路等の機能を実現できる場合がある。また、信号Bは、しきい値電圧VthAを制御するための信号であってもよい。例えば、信号Bは、トランジスタTを有する回路が動作している期間と、当該回路が動作していない期間と、で電位が異なる信号であっても良い。信号Bは、回路の動作モードに合わせて電位が異なる信号であってもよい。この場合、信号Bは信号Aほど頻繁には電位が切り替わらない場合がある。
信号Aと信号Bが共にアナログ信号である場合、信号Bは、信号Aと同じ電位のアナログ信号、信号Aの電位を定数倍したアナログ信号、または、信号Aの電位を定数だけ加算もしくは減算したアナログ信号等であってもよい。この場合、トランジスタTのオン電流を向上し、トランジスタTを有する回路の動作速度を向上できる場合がある。信号Bは、信号Aと異なるアナログ信号であってもよい。この場合、トランジスタTの制御を信号Aと信号Bによって別々に行うことができ、より高い機能を実現できる場合がある。
信号Aがデジタル信号、信号Bがアナログ信号であってもよい。信号Aがアナログ信号、信号Bがデジタル信号であってもよい。
また、トランジスタTの一方のゲートには固定電位Vaが、他方のゲートには固定電位Vbが与えられてもよい。トランジスタTの両方のゲートに固定電位を与える場合、トランジスタTを、抵抗素子と同等の素子として機能させることができる場合がある。例えば、トランジスタTがnチャネル型である場合、固定電位Vaまたは固定電位Vbを高く(低く)することで、トランジスタの実効抵抗を低く(高く)することができる場合がある。固定電位Va及び固定電位Vbを共に高く(低く)することで、一つのゲートしか有さないトランジスタによって得られる実効抵抗よりも低い(高い)実効抵抗が得られる場合がある。
なお、トランジスタ51が一対のゲートを有していてもよい。また、図2(B)、図9における各トランジスタも、同様に一対のゲートを有していてもよい。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
(実施の形態3)
本実施の形態では、本発明の一態様にかかる半導体装置の積層構造の一例を説明する。
上記実施の形態において、OSトランジスタを有する層と、OSトランジスタ以外のトランジスタを有する層を積層することができる。また、OSトランジスタを有する複数の層を積層することができる。具体的には、図2のメモリセル20において、回路30、回路40、回路50を積層することができる。これにより、メモリセルの面積を縮小することができる。
以下に、OSトランジスタとSiトランジスタを積層した半導体装置の構成例について、図11乃至16を用いて説明する。
<断面構造>
本発明の一態様における半導体装置が有するトランジスタは、Siトランジスタ又はOSトランジスタで構成することができる。また、半導体装置の断面構造は、Siトランジスタを有する層と、OSトランジスタを有する層とが積層された構成とすることができる。それぞれの層では、同じ材料の半導体で構成される、複数のトランジスタを有する。
本発明の一態様における半導体装置は、一例としては、図11(A)に示すように、Siトランジスタを有する層61(図中、Si−FET Layerと表記)、配線が設けられる層62(図中、Wire Layerと表記)、OSトランジスタを有する33(図中、OS−FET Layerと表記)の順に積層して設けることができる。
図11(A)に示す断面構造の模式図でSiトランジスタを有する層61は、単結晶のシリコン基板に形成されるSiトランジスタを有する。なおSiトランジスタは、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体を半導体層に用いるトランジスタでもよい。
図11(A)に示す断面構造の模式図でOSトランジスタを有する層63は、平坦化された絶縁表面上に形成されるOSトランジスタを有する。
図11(A)に示す断面構造の模式図で配線が設けられる層62は、Siトランジスタを有する層61、及び/又はOSトランジスタを有する層63が有するトランジスタ同士を電気的に接続するための配線、あるいはトランジスタに電圧を与えるための配線を有する。配線が設けられる層62は、図11(A)では単層で示したが、複数積層して設ける構成としてもよい。
なお、OSトランジスタを有する層63は、図11(A)では単層で示したが、積層して設ける構成としてもよい。積層する場合は、図11(B)に示す断面構造の模式図で表すことができる。
図11(B)では、OSトランジスタを有する層63_1及び63_2とする2層構造を例示している。図11(B)に示す断面構造の模式図でOSトランジスタを有する層63_1及び63_2は、平坦化された絶縁表面上に形成されるOSトランジスタを有する。図11(B)では、2層を積層する例を示したが、積層数は限定されず、3層以上でもよい。なおOSトランジスタを有する層63_1及び63_2の間には、配線が設けられる層62を設ける構成とすることができる。該構成とすることで、OSトランジスタ同士を電気的に接続することができる。
例えば、図2におけるトランジスタ31、41、43はOSトランジスタとすることができ、トランジスタ51はSiトランジスタとすることができる。図11(A)の構造を図2のメモリセル20に適用する場合、Siトランジスタを有する層61は、トランジスタ51を有し、OSトランジスタを有する層63は、トランジスタ31、41、43を有する構成とすることができる。また、図11(B)の構造を図2のメモリセル20に適用する場合、Siトランジスタを有する層61は、トランジスタ51を有し、OSトランジスタを有する層63_1は、トランジスタ31を有し、OSトランジスタを有する層63_2は、トランジスタ41、43を有する構成とすることができる。また、OSトランジスタを有する層63_2上にOSトランジスタを有する層63_3を設け、トランジスタ43をOSトランジスタを有する層63_3に設ける構成とすることもできる。また、トランジスタ43をSiトランジスタとし、トランジスタ51と同様にSiトランジスタを有する層61に設けることもできる。
図11(A)、(B)に示すようにOSトランジスタを有する層をSiトランジスタを有する層と積層させることで、メモリセルの回路面積の縮小、すなわち半導体装置の面積を縮小し、小型化を図ることができる。
<Si層・配線層>
図12では、図11(A)、(B)で説明したSiトランジスタを有する層61、配線が設けられる層62の断面構造の一例について示す。図12では、Siトランジスタを有する層61が有するトランジスタ71の断面構造について説明する。図12のトランジスタ71の断面構造は、例えば、図2におけるトランジスタ51などに適用することができる。
なお図12において、破線A1−A2で示す領域では、トランジスタ71のチャネル長方向における構造を示しており、破線A3−A4で示す領域では、トランジスタ71のチャネル幅方向における構造を示している。
図12で、トランジスタ71が形成される基板100は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図12では、単結晶シリコン基板を基板100として用いる場合を例示している。
また、トランジスタ71は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法(STI法:Shallow Trench Isolation)等を用いることができる。図12では、トレンチ分離法を用いてトランジスタ71を電気的に分離する場合を例示している。具体的に、図12では、エッチング等により基板100に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域101により、トランジスタ71を素子分離させる場合を例示している。
また、トレンチ以外の領域に存在する基板100の凸部には、トランジスタ71の不純物領域102及び不純物領域103と、不純物領域102及び不純物領域103に挟まれたチャネル形成領域104とが設けられている。さらに、トランジスタ71は、チャネル形成領域104を覆う絶縁膜105と、絶縁膜105を間に挟んでチャネル形成領域104と重なるゲート電極106とを有する。
トランジスタ71では、チャネル形成領域104における凸部の側部及び上部と、ゲート電極106とが絶縁膜105を間に挟んで重なることで、チャネル形成領域104の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ71の基板上における専有面積を小さく抑えつつ、トランジスタ71におけるキャリアの移動量を増加させることができる。その結果、トランジスタ71は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域104における凸部のチャネル幅方向の長さ(チャネル幅)をW、チャネル形成領域104における凸部の膜厚をTとすると、チャネル幅Wに対する膜厚Tの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ71のオン電流をより大きくすることができ、電界効果移動度もより高められる。
なお、バルクの半導体基板を用いたトランジスタ71の場合、アスペクト比は0.5以上であることが望ましく、1以上であることがより望ましい。
トランジスタ71上には、絶縁膜111が設けられている。絶縁膜111には開口部が形成されている。そして、上記開口部には、不純物領域102、不純物領域103にそれぞれ電気的に接続されている導電膜112、導電膜113と、ゲート電極106に電気的に接続されている導電膜114とが、形成されている。
そして、導電膜112は、絶縁膜111上に形成された導電膜116に電気的に接続されており、導電膜113は、絶縁膜111上に形成された導電膜117に電気的に接続されており、導電膜114は、絶縁膜111上に形成された導電膜118に電気的に接続されている。
なお図12において、図11(A)、(B)で図示した配線が設けられる層62は、導電膜116、117、118に相当する。なお配線が設けられる層62は、絶縁膜、該絶縁膜に設けられる開口部、該開口部を含む領域に設けられる導電膜を順に形成することで積層することができる。
<OSトランジスタを有する層>
次いで図13(A)、(B)では、図11(A)、(B)で説明したOSトランジスタを有する層63の断面構造の一例について示す。図13(A)では、OSトランジスタを有する層63が有するトランジスタ72の断面構造について説明する。図13のトランジスタ72の断面構造は、例えば、図2でおけるトランジスタ31、41、43などに適用することができる。
なお図13(A)、(B)において、図12と同様に、破線A1−A2で示す領域では、トランジスタ72のチャネル長方向における構造を示しており、破線A3−A4で示す領域では、トランジスタ72のチャネル幅方向における構造を示している。
図11(A)、(B)で説明した配線が設けられる層62の上方に設けられる、絶縁膜120上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜121が設けられている。絶縁膜121は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜121として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜121として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜121上には絶縁膜122が設けられており、絶縁膜122上には、トランジスタ72が設けられている。
トランジスタ72は、絶縁膜122上に、酸化物半導体を含む半導体膜130と、半導体膜130に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜132及び導電膜133と、半導体膜130を覆っているゲート絶縁膜131と、ゲート絶縁膜131を間に挟んで半導体膜130と重なるゲート電極134と、を有する。
なお、図13(A)において、トランジスタ72は、ゲート電極134を半導体膜130の片側において少なくとも有していれば良いが、絶縁膜122を間に挟んで半導体膜130と重なるゲート電極を、さらに有していても良い。
トランジスタ72が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電圧が他の配線から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電圧が与えられていても良いし、他方のゲート電極にのみ接地電圧などの固定の電圧が与えられていても良い。他方のゲート電極に与える電圧を制御することで、トランジスタの閾値電圧を制御することができる。
また、図13(A)では、トランジスタ72が、一のゲート電極134に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ72は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
また、図13(A)に示すように、トランジスタ72は、半導体膜130が、絶縁膜122上において順に積層された酸化物半導体膜130a乃至酸化物半導体膜130cを有する場合を例示している。ただし、本発明の一態様では、トランジスタ72が有する半導体膜130が、単膜の金属酸化物膜で構成されていても良い。
なお酸化物半導体膜130bがIn−M−Zn酸化物(Mは、Ga、Y、Zr、La、Ce、またはNd)の場合、酸化物半導体膜130bを成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:M:Zn=x1:y1:z1とすると、x1/y1は、1/3以上6以下、さらには1以上6以下であって、z1/y1は、1/3以上6以下、さらには1以上6以下であることが好ましい。なお、z1/y1を1以上6以下とすることで、酸化物半導体膜130bとしてCAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、In:M:Zn=1:1:1、In:M:Zn=3:1:2等がある。CAAC−OS膜の詳細については後述する。
なお酸化物半導体膜130a、130cがIn−M−Zn酸化物(Mは、Ga、Y、Zr、La、Ce、またはNd)の場合、酸化物半導体膜130a、130cを成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:M:Zn=x2:y2:z2とすると、x2/y2<x1/y1であって、z2/y2は、1/3以上6以下、さらには1以上6以下であることが好ましい。なお、z2/y2を1以上6以下とすることで、酸化物半導体膜130a、130cとしてCAAC−OS膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、In:M:Zn=1:3:2、In:M:Zn=1:3:4、In:M:Zn=1:3:6等がある。
絶縁膜122は、加熱により酸素を酸化物半導体膜130a乃至酸化物半導体膜130cに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜122は、欠陥が少ないことが好ましく、代表的には、ESR(Electron Spin Resonance)測定により得られる、シリコンのダングリングボンドに由来するg=2.001を持つスピンの密度が1×1018spins/cm3以下であることが好ましい。
絶縁膜122は、加熱により酸素を酸化物半導体膜130a乃至酸化物半導体膜130cに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜122は、プラズマCVD(Chemical Vapor Deposition)法またはスパッタリング法等により、形成することができる。
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
なお、図13(A)に示すトランジスタ72は、チャネル領域が形成される酸化物半導体膜130bの端部のうち、導電膜132及び導電膜133とは重ならない端部、言い換えると、導電膜132及び導電膜133が位置する領域とは異なる領域に位置する端部と、ゲート電極134とが、重なる構成を有する。酸化物半導体膜130bの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、n型化しやすい。しかし、図13(A)に示すトランジスタ72では、導電膜132及び導電膜133とは重ならない酸化物半導体膜130bの端部と、ゲート電極134とが重なるため、ゲート電極134の電圧を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜130bの端部を介して導電膜132と導電膜133の間に流れる電流を、ゲート電極134に与える電圧によって制御することができる。このようなトランジスタ72の構造を、Surrounded Channel(s−channel)構造とよぶ。
具体的に、s−channel構造の場合、トランジスタ72がオフとなるような電圧をゲート電極134に与えたときは、当該端部を介して導電膜132と導電膜133の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ72では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜130bの端部における導電膜132と導電膜133の間の長さが短くなっても、トランジスタ72のオフ電流を小さく抑えることができる。よって、トランジスタ72は、チャネル長を短くすることで、導通状態のときには大きいオン電流を得ることができ、非導通状態のときにはオフ電流を小さく抑えることができる。
また、具体的に、s−channel構造の場合、トランジスタ72が導通状態となるような電圧をゲート電極134に与えたときは、当該端部を介して導電膜132と導電膜133の間に流れる電流を大きくすることができる。当該電流は、トランジスタ72の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜130bの端部と、ゲート電極134とが重なることで、酸化物半導体膜130bにおいてキャリアの流れる領域が、ゲート絶縁膜131に近い酸化物半導体膜130bの界面近傍のみでなく、酸化物半導体膜130bの広い範囲においてキャリアが流れるため、トランジスタ72におけるキャリアの移動量が増加する。この結果、トランジスタ72のオン電流が大きくなると共に、電界効果移動度が高くなり、代表的には電界効果移動度が10cm2/V・s以上、さらには20cm2/V・s以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
なお、図13(A)の説明では、トランジスタ72が有する半導体膜130が、順に積層された酸化物半導体膜130a乃至酸化物半導体膜130cを有する構造として例示している。半導体膜130は、他の構造として図13(B)に示すような構造でもよい。図13(B)に示すように、半導体膜130が有する酸化物半導体膜130cは、導電膜132及び導電膜133とゲート絶縁膜131との間に設ける構成としてもよい。
<積層構造>
次いで図14乃至16では、図12で説明したSiトランジスタを有する層と、配線が設けられた層と、図13(A)で説明したOSトランジスタを有する層と、を積層した際の断面構造の一例について示す。
図14では、図11(A)に示す模式図の断面構造の一例である。
なお図14において、図12、図13(A)と同様に、破線A1−A2で示す領域では、トランジスタ71、72のチャネル長方向における構造を示しており、破線A3−A4で示す領域では、トランジスタ71、72のチャネル幅方向における構造を示している。
なお本発明の一態様では、図14に示すように、トランジスタ71のチャネル長方向とトランジスタ72のチャネル長方向とが、必ずしも一致していなくともよい。
なお図14においては、トランジスタ71とトランジスタ72とを電気的に接続するために、絶縁膜120乃至絶縁膜122には開口部が設けられている。開口部に設けられる導電膜133は、上記開口部において導電膜118に接続されている。
図14に示す断面構造では、図11(A)の説明でも述べたように、酸化物半導体膜にチャネル形成領域を有するトランジスタ72を、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ71上に形成する。図14の構成とすることで、トランジスタ72のチャネル形成領域と、トランジスタ71のチャネル形成領域と、を互いに重ねて設けることができる。そのため該構成としたメモリセルを有する半導体装置では、レイアウト面積の縮小を図ることができる。
なおOSトランジスタを有する層63に設けられるトランジスタ72が複数ある場合、それぞれを同じ層に設けてもよいし、異なる層に設けてもよい。
例えば、OSトランジスタを有する層63に設けられるトランジスタ72を同じ層に設ける場合、図15に示す構成とすることができる。また、OSトランジスタを有する層63に設けられるトランジスタ72を異なる層に設ける場合、OSトランジスタを有する層63_1と層63_2を分け、配線が設けられる層62を間に介して積層する、図16に示す構成とすることができる。
図15に示す断面構造とすることで、OSトランジスタ数が増えてもOSトランジスタを有する層63を1層設ければよいため、積層数を削減することができる。例えば図15ではトランジスタ72Aとトランジスタ72Bとを一度に作製することができる。そのため半導体装置を作製するための工程の削減を図ることができる。
なお図15において、トランジスタ71、72A、72Bのチャネル長方向における構造を示している。チャネル幅方向における構造については図14で示した構造と同様であり、前述の構造を参照すればよい。
図15の断面構造の構成を図2におけるメモリセル20に適用する場合、例えば、トランジスタ31、41を、トランジスタ72A、72Bと同様、OSトランジスタを有する層63に形成することができる。また、トランジスタ43についても同様に、OSトランジスタを有する層63に作成することができる。そのため、半導体装置の製造コストの低減を図ることができる。
また、図16に示す断面構造とすることで、OSトランジスタ数が増えても、OSトランジスタを有する層63_1、63_2と複数の層に設ければよいため、トランジスタ数が増えても回路面積の増大を抑制することができる。そのため、半導体装置のチップ面積を縮小し、小型化を図ることができる。
なお図16において、トランジスタ71、72C、72Dのチャネル長方向における構造を示している。チャネル幅方向における構造については図14で示した構造と同様であり、前述の構造を参照すればよい。
図16に示す断面構造とすることで、異なる層にあるOSトランジスタを有する層63_1、63_2とで膜厚、膜質等を異ならせたOSトランジスタとすることができる。そのため異なる特性を有するトランジスタの作り分けを図ることができる。例えば、ゲート絶縁膜を薄膜化してスイッチン特性を高めたトランジスタと、ゲート絶縁膜を厚膜化して耐圧性を高めたトランジスタを積層して設けることができる。そのため、半導体装置の高性能化を図ることができる。
図16の断面構造の構成を図2におけるメモリセル20に適用する場合、例えば、トランジスタ31を、トランジスタ72Cと同様、OSトランジスタを有する層63_1に形成し、トランジスタ41を、トランジスタ72Dと同様、OSトランジスタを有する層63_2に形成することができる。また、トランジスタ43についても同様に、OSトランジスタを有する層63_2に作成することができる。
また、図16において、OSトランジスタを有する層63をさらに積層することもできる。例えば、OSトランジスタを有する層63_2上に、OSトランジスタを有する層63_3、63_4を順に積層することもできる。この場合、図9(D)におけるトランジスタ41_2をOSトランジスタを有する層63_3に設け、トランジスタ41_3をOSトランジスタを有する層63_4に設けることができる。
<具体例>
図17に、図2における回路30、回路40、回路50を順に積層したときのメモリセル20の構成例を示す。なお、図17では、図2における配線WLa、WLb、WLc、配線WLCa、WLCb、トランジスタ31、41、43、51、容量素子32、42の位置を図示している。また、図17では、トランジスタ31、41、43がバックゲートを有し、これらのバックゲートが配線BGと接続された構成(図10(B)参照)を示している。なお、トランジスタ31、41、43はOSトランジスタとすることができ、トランジスタ51はSiトランジスタとすることができる。
図17に示すメモリセル20の断面図では、トランジスタ51と、トランジスタ31と、トランジスタ41、43と、を別の層に設け、積層した構成としている。このような構成とすることにより、複数の保持部を有するメモリセルの回路面積を縮小することができ、半導体装置の小型化を図ることができる。
なお、図17に示す断面図では、導電層を平行に配置して容量素子32、42を形成する構成としたが、別の構成でもよい。例えば、図18に示すように、トレンチ状に導電層を配置し、容量素子32、42を形成する構成としてもよい。このような構成とすることで、容量素子32、42の容量値を向上させることができる。
また、図17、18においては、回路50上に回路30、40をそれぞれ1層積層した構成を示したが、回路30、40をそれぞれ2層以上積層してもよい。これにより、メモリセル20の面積の増加を抑えつつ、図9(C)、(D)に示すように、3つ以上のノードFNをメモリセル20に搭載することができる。従って、メモリセル20に記憶することが可能なデータ量を増加させることができる。
また、図17、18においては、回路30と回路40を異なる層に形成した構成を示したが、回路30と回路40が回路50上の同一の層に形成されていてもよい。すなわち、トランジスタ41、43がトランジスタ31と同一の層に形成されていてもよいし、容量素子42が容量素子32と同一の層に形成されていてもよい。
また、図17、18においては、トランジスタ43がトランジスタ41と同一の層に設けられた構成を示したが、トランジスタ43は、トランジスタ31と同一の層に設けられていてもよいし、トランジスタ51と同一の層に設けられていてもよい。トランジスタ31とトランジスタ43を同一の層に設ける場合、トランジスタ43はトランジスタ31と同様、OSトランジスタとすることができる。また、トランジスタ43とトランジスタ51を同一の層に設ける場合、トランジスタ43はトランジスタ51と同様、Siトランジスタとすることができる。
以上のように、メモリセル20に含まれるトランジスタを積層することにより、メモリセル20の面積を縮小することができる。
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。
(実施の形態4)
本実施の形態では、本発明の一態様に係る半導体装置を用いた記憶装置およびコンピュータについて説明する。
<記憶装置の構成例>
図19は、上記実施の形態で説明した半導体装置10を有する記憶装置の構成例を示すブロック図である。
図19に示す記憶装置300は、上記実施の形態で説明したメモリセル20が複数設けられたメモリセルアレイ310、行選択ドライバ320、列選択ドライバ330、及びA/Dコンバータ340を有する。なお記憶装置300は、n行m列のマトリクス状に設けられたメモリセル20を有する。また、図19では、配線WLa、WLb、WLc、配線WLCa、WLCb、配線BL、配線SLとして、1行目の配線WLa[1]、WLb[1]、WLc[1]、配線WLCa[1]、WLCb[1]、2行目の配線WLa[2]、WLb[2]、WLc[2]、配線WLCa[2]、WLCb[2]、1列目の配線BL[1]、配線SL[1]、2列目の配線BL[2]、配線SL[2]を示している。
図19に示すメモリセルアレイ310は、上記実施の形態で説明したメモリセル20が、マトリクス状に設けられている。なお、メモリセル20が有する各構成の説明は、図2と同様であり、図2での説明を援用するものとして説明を省略する。
行選択ドライバ320は、各行におけるメモリセル20のトランジスタ31、41、43(図2参照)を選択的に導通状態とする機能、及び各行におけるメモリセル20のノードFNの電位を選択的に変化させる機能、を備えた駆動回路である。具体的には、配線WLa、WLb、WLcに選択信号を与え、配線WLCa、WLCbに読み出し信号を与える回路である。行選択ドライバ320を備えることで、記憶装置300は、メモリセル20へのデータの書き込み及び読み出しを行毎に選択して行うことができる。
列選択ドライバ330は、各列におけるメモリセル20のノードFNに選択的にデータを書き込む機能、配線BLの電位をプリチャージする機能、配線BLの電位を初期化する機能、配線BLを電気的に浮遊状態とする機能などを備えた駆動回路である。具体的には、配線BLに多値のデータに対応する書き込み電位、プリチャージ電圧Vprecharge、初期化電圧Vinitialなどを、スイッチを介して与える機能を備えた回路である。列選択ドライバ330を備えることで、記憶装置300は、メモリセル20へのデータの書き込み及び読み出しを列毎に選択して行うことができる。なお、列選択ドライバ330は上記の機能を全て備えている必要はなく、メモリセル20の動作に合わせて適宜省略することができる。
A/Dコンバータ340は、アナログ値である配線BLの電位を、デジタル値に変換して外部に出力する機能を備えた回路である。具体的には、フラッシュ型のA/Dコンバータを有する回路である。A/Dコンバータ340を備えることで、記憶装置300は、メモリセル20より読み出されたデータに対応する配線SLの電位を外部に出力することができる。
なおA/Dコンバータ340は、フラッシュ型のA/Dコンバータとして説明を行うが、逐次比較型、マルチスロープ型、デルタシグマ型のA/Dコンバータを用いてもよい。
[行選択ドライバの構成例]
図20は、図19で説明した行選択ドライバ320の構成例を示すブロック図である。
図20に示す行選択ドライバ320は、デコーダ321、及び制御回路322を有する。制御回路322は、配線WLa、WLb、WLc、配線WLCa、WLCbの行毎に設けられており、各行の制御回路322は、配線WLa、WLb、WLc、配線WLCa、WLCbに接続される。なお、配線WLCbに一定の電位を供給する場合は、配線WLCbは制御回路322と接続されていなくてもよい。
デコーダ321は、特定の行の配線WLa、WLb、WLc、配線WLCa、WLCbを選択するための信号を出力する機能を備えた回路である。具体的には、アドレス信号Addressが入力され、該アドレス信号Addressに従って所定の行の制御回路322を選択する回路である。デコーダ321を備えることで、行選択ドライバ320は、任意の行を選択して、データの書き込み又は読み出しを行うことができる。なお、デコーダ321は、複数の制御回路322のうちいずれか1つを選択する機能を有していてもよいし、2つ以上を選択する機能を有していてもよい。
制御回路322は、デコーダ321で選択された特定の行の配線WLa、WLb、WLc、配線WLCa、WLCbに、選択信号や読み出し信号などを選択的に出力する機能を備えた回路である。具体的に、制御回路322は、書き込み制御信号Write_CONT及び読み出し制御信号Read_CONTが入力され、該信号に従って選択信号又は読み出し信号を選択的に出力する回路である。制御回路322を備えることで、行選択ドライバ320は、デコーダ321で選択された行での、選択信号又は読み出し信号を選択して出力することができる。
[列選択ドライバの構成例]
図21は、図19で説明した列選択ドライバ330の構成例を示すブロック図である。
図21に示す列選択ドライバ330は、デコーダ331、ラッチ回路332、D/Aコンバータ333、スイッチ回路334、トランジスタ335、及びトランジスタ336を有する。ラッチ回路332、D/Aコンバータ333、スイッチ回路334、トランジスタ335、及びトランジスタ336は、列毎に設けられる。また、各列のスイッチ回路334、トランジスタ335、トランジスタ336は、配線BLに接続される。
デコーダ331は、配線BLが設けられる列を選択し、入力されるデータを振り分けて出力する機能を備えた回路である。具体的には、アドレス信号Address及びデータDataが入力され、該アドレス信号Addressに従っていずれかの行のラッチ回路332にデータDataを出力する回路である。デコーダ331を備えることで、列選択ドライバ330は、任意の列を選択して、データの書き込みを行うことができる。
なおデコーダ331に入力されるデータDataは、aビットのデジタルデータである。aビットのデジタルデータは、ビット毎に1又は0の2値のデータで表される信号である。例えば、2ビットのデジタルデータであれば、00、01、10、11で表されるデータである。
ラッチ回路332は、入力されるデータDataを一時的に記憶する機能を備えた回路である。具体的には、ラッチ信号W_LATが入力され、該ラッチ信号W_LATに従って記憶したデータDataをD/Aコンバータ333に出力するフリップフロップ回路である。ラッチ回路332を備えることで、列選択ドライバ330は、任意のタイミングでデータの書き込みを行うことができる。
D/Aコンバータ333は、入力されるデジタル値のデータDataを、アナログ値のデータVdataに変換する機能を備えた回路である。具体的に、D/Aコンバータ333は、データDataのビット数が4ビットであれば、複数の電位V0乃至V15の16段階の電位のいずれかに変換してスイッチ回路334に出力する回路である。D/Aコンバータ333を備えることで、列選択ドライバ330は、メモリセル20に書き込むデータを、多値のデータに対応する電位とすることができる。
なおD/Aコンバータ333から出力されるVdataは、異なる電圧値で表されるデータである。例えば、2ビットのデータの場合、0.5V、1.0V、1.5V、2.0Vの4値のデータとなり、いずれかの電圧値で表されるデータということができる。
スイッチ回路334は、入力されるデータVdataを配線BLに与える機能、及び配線BLを電気的に浮遊状態とする機能を備えた回路である。具体的には、アナログスイッチとインバータを備え、スイッチ制御信号Write_SWによる制御により、データVdataを配線BLに与え、その後アナログスイッチをオフにすることで配線BLを電気的に浮遊状態とする回路である。スイッチ回路334を備えることで、列選択ドライバ330は、データVdataを配線BLに与えた後、配線BLを電気的に浮遊状態に保持することができる。
トランジスタ335は、初期化電圧Vinitialを配線BLに与える機能、及び配線BLを電気的に浮遊状態とする機能を備えた回路である。具体的には、初期化制御信号Init_ENによる制御で初期化電圧Vinitialを配線BLに与え、その後配線BLを電気的に浮遊状態とするスイッチである。トランジスタ335を備えることで、列選択ドライバ330は、初期化電圧Vinitialを配線BLに与えた後、配線BLを電気的に浮遊状態に保持することができる。
トランジスタ336は、プリチャージ電圧Vprechargeを配線BLに与える機能、及び配線BLを電気的に浮遊状態とする機能を備えた回路である。具体的には、プリチャージ制御信号Pre_ENによる制御でプリチャージ電圧Vprechargeを配線BLに与え、その後配線BLを電気的に浮遊状態とするスイッチである。トランジスタ336を備えることで、列選択ドライバ330は、プリチャージ電圧Vprechargeを配線BLに与えた後、配線BLを電気的に浮遊状態に保持することができる。
[A/Dコンバータの構成例]
図22は、図19で説明したA/Dコンバータ340の構成例を示すブロック図である。
図22に示すA/Dコンバータ340は、コンパレータ341、エンコーダ342、ラッチ回路343、及びバッファ344を有する。コンパレータ341、エンコーダ342、ラッチ回路343、及びバッファ344は、列毎に設けられる。また各列のバッファ344は、データDoutを出力する。
コンパレータ341は、配線BLの電位と、参照電圧Vref0乃至Vref14との電位の高低を比較し、配線BL位が多値のデータのいずれかに応じた電位であるかを判定する機能を備えた回路である。具体的には、複数のコンパレータ341を備え、それぞれのコンパレータ341に配線BLの電位と、異なる参照電圧Vref0乃至Vref14とが与えられ、配線BLの電位がいずれかの電位の間にあるかを判定する回路である。コンパレータ341を備えることで、A/Dコンバータ340は、配線BLの電位が、多値のデータのいずれかに対応する電位かを判定することができる。
なお、一例として図22で示す参照電圧Vref0乃至Vref14は、多値のデータが4ビット、すなわち16値のデータである場合に与えられる電位である。
エンコーダ342は、コンパレータ341から出力される配線BLの電位を判定する信号をもとに、多ビットのデジタル信号を生成する機能を備えた回路である。具体的には、複数のコンパレータ341より出力されるハイレベル又はローレベルの信号をもとに符号化を行い、デジタル信号を生成する回路である。エンコーダ342を備えることで、A/Dコンバータ340は、メモリセル20から読み出されたデータをデジタル値のデータとすることができる。
ラッチ回路343は、入力されるデジタル値のデータを一時的に記憶する機能を備えた回路である。具体的には、ラッチ信号LATが入力され、該ラッチ信号LATに従って記憶したデータをバッファ344に出力するフリップフロップ回路である。ラッチ回路343を備えることで、A/Dコンバータ340は、任意のタイミングでデータの出力を行うことができる。なおラッチ回路343は、省略することができる。
バッファ344は、ラッチ回路343より出力されたデータを増幅して出力信号Doutとして出力する機能を備えた回路である。具体的には、インバータ回路を偶数段備えた回路である。バッファ344を備えることで、A/Dコンバータ340は、デジタル信号に対するノイズを低減することができる。なおバッファ344は、省略することができる。
<コンピュータの構成例>
図23は、上記の記憶装置を有するコンピュータの構成例を示すブロック図である。
コンピュータ400は、入力装置410、出力装置420、中央演算処理装置430、記憶装置(メインメモリ)440を有する。
中央演算処理装置430は、制御回路431、演算回路432、記憶回路(レジスタ)433及び記憶回路(キャッシュメモリ)434を有する。
入力装置410はコンピュータ400に外部からデータを入力する機能を有する。
出力装置420はコンピュータ400から外部にデータを出力する機能を有する。
制御回路431は、入力装置410、出力装置420、記憶装置(メインメモリ)440に、それらの装置を制御するための制御信号を出力する機能を有する。
演算回路432は、入力されたデータに対する演算を行う機能を有する。
記憶装置(レジスタ)433は、演算回路432が計算等に用いるデータを保持するために用いられる。
記憶装置(キャッシュメモリ)434は記憶装置(メインメモリ)440内の頻繁に使う情報をコピーするために用いられる。
記憶装置(キャッシュメモリ)434は、記憶装置(メインメモリ)440よりも高速アクセスが可能であるため、中央演算処理装置430の処理速度が向上する。なお、メインメモリの容量はキャッシュメモリの容量よりも大きく、キャッシュメモリの容量はレジスタの容量よりも大きい。また、キャッシュメモリ及びレジスタの動作は、メインメモリの動作より高速である。図19における記憶装置300は、記憶回路(レジスタ)433、記憶回路(キャッシュメモリ)434、又は記憶装置(メインメモリ)440のいずれかに用いることができる。
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。
(実施の形態5)
本実施の形態では、本発明の一態様に用いることができるOSトランジスタの構成例について説明する。
<構成例1>
図24にOSトランジスタの構成の一例を示す。図24(A)はOSトランジスタの構成の一例を示す上面図である。図24(B)は、y1−y2線断面図であり、図24(C)はx1−x2線断面図であり、図24(D)はx3−x4線断面図である。ここでは、y1−y2線の方向をチャネル長方向と、x1−x2線方向をチャネル幅方向と呼称する場合がある。よって、図24(B)は、OSトランジスタのチャネル長方向の断面構造を示す図であり、図24(C)および図24(D)は、OSトランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図24(A)では、一部の構成要素が省略されている。
OSトランジスタであるトランジスタ581は絶縁表面に形成される。ここでは、絶縁層511上に形成されている。絶縁層511は基板510表面に形成されている。トランジスタ581は絶縁層516に覆われている。なお、絶縁層516をトランジスタ581の構成要素とみなすこともできる。トランジスタ581は、絶縁層512、絶縁層513、絶縁層514、絶縁層515、半導体層521乃至523、導電層530、導電層531、導電層532および導電層533を有する。ここでは、半導体層521乃至523をまとめて、半導体領域520と呼称する。
導電層530はゲート電極として機能し、導電層533はバックゲート電極として機能する。導電層531、532は、それぞれ、ソース電極またはドレイン電極として機能する。絶縁層511は、基板510と導電層533を電気的に分離させる機能を有する。絶縁層515はゲート絶縁層として機能し、絶縁層513、514はバックチャネル側のゲート絶縁層として機能する。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース(ソース領域またはソース電極)とドレイン(ドレイン領域またはドレイン電極)との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は一つの値に定まらない場合がある。そのため、本明細書等では、チャネル長はチャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅(以下、実効的なチャネル幅と呼ぶ。)と、トランジスタの上面図において示されるチャネル幅(以下、見かけ上のチャネル幅と呼ぶ。)と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅(SCW:Surrounded Channel Width)」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面TEM像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
図24(B)、図24(C)に示すように、半導体領域520は、半導体層521、半導体層522、半導体層523の順に積層している部分を有する。絶縁層515はこの積層部分を覆っている。導電層530は絶縁層513を介して積層部分と重なる。導電層531および導電層532は、半導体層521および半導体層523とでなる積層上に設けられており、それぞれ、この積層の上面と、同チャネル長方向の側面とに接している。半導体層521、522および導電層531、532の積層は、同じマスクを用いたエッチング工程を経ることで形成されている。
半導体層523は、半導体層521、522、および導電層531、532を覆うように形成されている。絶縁層515は半導体層523を覆っている。ここでは、半導体層523と絶縁層515は同じマスクを用いてエッチングされている。
絶縁層515を介して、半導体層521乃至523の積層部分のチャネル幅方向を取り囲むように、導電層530が形成されている(図24(C)参照)。このため、この積層部分には、垂直方向からのゲート電界と、側面方向からのゲート電界も印加される。トランジスタ581において、ゲート電界とは、導電層530(ゲート電極層)に印加される電圧により形成される電界のことをいう。ゲート電界によって、半導体層521乃至523の積層部分全体を電気的に取り囲むことができるので、半導体層522の全体に(バルク)にチャネルが形成される場合がある。そのため、トランジスタ581は高いオン電流を有することができる。また、s−channel構造をとることで、トランジスタ581の高周波特性を向上することができる。具体的には、遮断周波数を向上ることができる。
s−channel構造は、高いオン電流が得られるため、LSI(Large Scale Integration)など微細化されたトランジスタが要求される半導体装置に適した構造といえる。s−channel構造は、高いオン電流が得られるため、高周波での動作が要求されるトランジスタに適した構造といえる。該トランジスタを有する半導体装置は、高周波で動作可能な半導体装置とすることが可能となる。
OSトランジスタの微細化によって、集積度が高い、または小型な半導体装置を提供することが可能となる。例えば、OSトランジスタは、チャネル長が好ましくは10nm以上、1μm未満、さらに好ましくは10nm以上、100nm未満、さらに好ましくは10nm以上、70nm未満、さらに好ましくは10nm以上、60nm未満、さらに好ましくは10nm以上、30nm未満の領域を有する。例えば、トランジスタは、チャネル幅が好ましくは10nm以上、1μm未満、さらに好ましくは10nm以上、100nm未満、さらに好ましくは10nm以上、70nm未満、さらに好ましくは10nm以上、60nm未満、さらに好ましくは10nm以上、30nm未満の領域を有する。
なお、In−Ga−Zn酸化物などの酸化物半導体は、シリコンと比較して熱伝導が低い。そのため、半導体層522に酸化物半導体を用いると、特に半導体層522のチャネル形成領域のドレイン側の端部などにおいて、発熱が生じやすい。しかしながら、図24(B)に示すトランジスタ581は、導電層531、532が導電層530と重なる領域を有するため、導電層531、532が半導体層522のチャネル形成領域の近傍に配置される。従って、半導体層522のチャネル形成領域で発生した熱が導電層531、532に伝導する。すなわち、導電層531、532を用いてチャネル形成領域の放熱を行うことができる。
次に、図24に示す各層の詳細を説明する。
[基板]
基板510としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板は、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板(イットリア安定化ジルコニア基板など)、樹脂基板などである。また、半導体基板は、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などである。半導体基板は、バルク型でもよいし、半導体基板に絶縁領域を介して半導体層が設けられているSOI(Silicon On Insulator)型でもよい。導電体基板は、黒鉛基板、金属基板、合金基板、導電性樹脂基板などである。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などである。または、上掲された基板に素子が設けられたものを用いてもよい。基板に設けられる素子は、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などである。
基板510は可撓性基板でもよい。可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板(例えば、半導体基板)上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板510に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板510として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板510が伸縮性を有してもよい。また、基板510は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板510の厚さは、例えば、5μm以上700μm以下、好ましくは10μm以上500μm以下、さらに好ましくは15μm以上300μm以下とする。基板510を薄くすると、半導体装置を軽量化することができる。また、基板510を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板510上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可撓性基板である基板510は、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などである。可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板には、例えば、線膨張率が1×10−3/K以下、5×10−5/K以下、または1×10−5/K以下である材質を用いるとよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン(PTFE)などがある。特に、アラミドは、線膨張率が低いため可撓性基板の材料として好適である。
[絶縁層]
絶縁層511乃至516は、単層構造または積層構造の絶縁層で形成される。絶縁層を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。
なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。本明細書等において、絶縁材料に用いられる酸化物には、窒素濃度が1atomic%未満のものも含まれる。
絶縁層514および絶縁層515は半導体領域520と接しているため、酸化物を含むことが好ましく、特に、加熱により酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁層514、絶縁層515から脱離した酸素は酸化物半導体である半導体領域520に供給され、酸化物半導体中の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、TDS(Thermal Desorption Spectroscopy)分析にて、酸素原子に換算しての酸素の脱離量が1.0×1018atoms/cm3以上、好ましくは3.0×1020atoms/cm3以上である酸化物膜である。なお、上記TDS分析時における膜の表面温度は100℃以上700℃以下、または100℃以上500℃以下の範囲が好ましい。
絶縁層513は、絶縁層514に含まれる酸素が、導電層533に含まれる金属と結びつき、絶縁層514に含まれる酸素が減少することを防ぐパッシベーション機能を有する。絶縁層516は、絶縁層515に含まれる酸素が減少することを防ぐパッシベーション機能を有する。
絶縁層511、513、516は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングできる機能を有していることが好ましい。絶縁層511、513、516を設けることで、半導体領域520から外部への酸素の拡散と、外部から半導体領域520への水素、水等が入り込みを防ぐことができる。このような機能を持たせるため、絶縁層511、513、516には、例えば、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等でなる絶縁層を少なくとも1層設ければよい。
[導電層]
導電層531および導電層532は、銅(Cu)、タングステン(W)、モリブデン(Mo)、金(Au)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)、タンタル(Ta)、ニッケル(Ni)、クロム(Cr)、鉛(Pb)、錫(Sn)、鉄(Fe)、コバルト(Co)、ルテニウム(Ru)、白金(Pt)、イリジウム(Ir)、ストロンチウム(Sr)の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Cu−Mn合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがCuの拡散を抑制する機能を持つので好ましい。
導電層531および導電層532は、半導体層521と半導体層522との積層を形成するために使用されるハードマスクから作製されている。そのため、導電層531および導電層532は、半導体層521および半導体層522の側面に接する領域を有していない。例えば、次のような工程を経て、半導体層521、522、導電層531、532を作製することができる。半導体層521、522を構成する2層の酸化物半導体膜を形成する。酸化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。このハードマスクを用いて、2層の酸化物半導体膜をエッチングして、半導体層521と半導体層522の積層を形成する。次に、ハードマスクをエッチングして、導電層531および導電層532を形成する。
導電層530および導電層530には、導電層531および導電層532と同様の材料を用いることができる。
[半導体層]
半導体層522は、例えば、インジウム(In)を含む酸化物半導体である。半導体層522は、例えば、インジウムを含むと、キャリア移動度(電子移動度)が高くなる。また、半導体層522は、元素Mを含むと好ましい。元素Mは、好ましくは、アルミニウム(Al)、ガリウム(Ga)、イットリウム(Y)またはスズ(Sn)などとする。そのほかの元素Mに適用可能な元素としては、ホウ素(B)、シリコン(Si)、チタン(Ti)、鉄(Fe)、ニッケル(Ni)、ゲルマニウム(Ge)、ジルコニウム(Zr)、モリブデン(Mo)、ランタン(La)、セリウム(Ce)、ネオジム(Nd)、ハフニウム(Hf)、タンタル(Ta)、タングステン(W)などがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。元素Mは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Mは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体層522は、亜鉛(Zn)を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体層522は、インジウムを含む酸化物半導体に限定されない。半導体層522は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。半導体層522は、例えば、エネルギーギャップが大きい酸化物を用いる。半導体層522のエネルギーギャップは、例えば、2.5eV以上4.2eV以下、好ましくは2.8eV以上3.8eV以下、さらに好ましくは3eV以上3.5eV以下とする。半導体領域520は、後述するCAAC−OSで形成されていることが好ましい。または、少なくとも、半導体層522はCAAC−OSで形成されていることが好ましい。
例えば、半導体層521および半導体層523は、半導体層522を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体層522を構成する酸素以外の元素一種以上、または二種以上から半導体層521および半導体層523が構成されるため、半導体層521と半導体層522との界面、および半導体層522と半導体層523との界面において、界面準位が形成されにくい。
なお、半導体層521がIn−M−Zn酸化物のとき、InおよびMの和を100atomic%としたとき、好ましくはInが50atomic%未満、Mが50atomic%より高く、さらに好ましくはInが25atomic%未満、Mが75atomic%より高いとする。半導体層521をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、In:M:Zn=1:3:2が好ましい。
また、半導体層522がIn−M−Zn酸化物のとき、InおよびMの和を100atomic%としたとき、好ましくはInが25atomic%より高く、Mが75atomic%未満、さらに好ましくはInが34atomic%より高く、Mが66atomic%未満とする。半導体層522をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、In:M:Zn=1:1:1、In:M:Zn=1:1:1.2、In:M:Zn=2:1:3、In:M:Zn=3:1:2、In:M:Zn=4:2:4.1が好ましい。特に、スパッタリングターゲットとして、原子数比がIn:Ga:Zn=4:2:4.1を用いる場合、成膜される半導体層522の原子数比は、In:Ga:Zn=4:2:3近傍となる場合がある。
また、半導体層523がIn−M−Zn酸化物のとき、InおよびMの和を100atomic%としたとき、好ましくはInが50atomic%未満、Mが50atomic%より高く、さらに好ましくはInが25atomic%未満、Mが75atomic%より高くする。なお、半導体層523は、半導体層521と同種の酸化物を用いても構わない。ただし、半導体層521または/および半導体層523がインジウムを含まなくても構わない場合がある。例えば、半導体層521または/および半導体層523が酸化ガリウムであっても構わない。
図25を参照して、半導体層521、半導体層522、および半導体層523の積層により構成される半導体領域520の機能およびその効果について、説明する。図25(A)は、図24(B)の部分拡大図であり、トランジスタ581の活性層(チャネル部分)を拡大した図である。図25(B)はトランジスタ581の活性層のエネルギーバンド構造であり、図25(A)の点線z1−z2で示す部位のエネルギーバンド構造を示している。
図25(B)の、Ec514、Ec521、Ec522、Ec523、Ec515は、それぞれ、絶縁層514、半導体層521、半導体層522、半導体層523、絶縁層515の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差(「電子親和力」ともいう。)は、真空準位と価電子帯上端のエネルギーとの差(イオン化ポテンシャルともいう。)からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析(UPS:Ultraviolet Photoelectron Spectroscopy)装置を用いて測定できる。
絶縁層515と絶縁層516は絶縁体であるため、Ec513とEc512は、Ec521、Ec522、およびEc523よりも真空準位に近い(電子親和力が小さい)。
半導体層522には、半導体層521および半導体層523よりも電子親和力の大きい酸化物が用いられる。例えば、半導体層522として、半導体層521および半導体層523よりも電子親和力の0.07eV以上1.3eV以下、好ましくは0.1eV以上0.7eV以下、さらに好ましくは0.15eV以上0.4eV以下大きい酸化物が用いられる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体層523がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合[Ga/(In+Ga)]は、例えば、70%以上、好ましくは80%以上、さらに好ましくは90%以上とする。このとき、ゲート電圧を印加すると、半導体層521、半導体層522、半導体層523のうち、電子親和力の大きい半導体層522にチャネルが形成される。
ここで、半導体層521と半導体層522との間には、半導体層521と半導体層522との混合領域を有する場合がある。また、半導体層522と半導体層523との間には、半導体層522と半導体層523との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体層521、半導体層522および半導体層523の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する(連続接合ともいう。)バンド構造となる。
このとき、電子は、半導体層521中および半導体層523中ではなく、半導体層522中を主として移動する。上述したように、半導体層521および半導体層522の界面における界面準位密度、半導体層522と半導体層523との界面における界面準位密度を低くすることによって、半導体層522中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。または、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。
トランジスタ581のオン電流を高くするためには、例えば、半導体層522の上面または下面(被形成面、ここでは半導体層521)の、1μm×1μmの範囲における二乗平均平方根(RMS:Root Mean Square)粗さが1nm未満、好ましくは0.6nm未満、さらに好ましくは0.5nm未満、より好ましくは0.4nm未満とすればよい。また、1μm×1μmの範囲における平均面粗さ(Raともいう。)が1nm未満、好ましくは0.6nm未満、さらに好ましくは0.5nm未満、より好ましくは0.4nm未満とすればよい。また、1μm×1μmの範囲における最大高低差(P−Vともいう。)が10nm未満、好ましくは9nm未満、さらに好ましくは8nm未満、より好ましくは7nm未満とすればよい。RMS粗さ、RaおよびP−Vは、走査型プローブ顕微鏡システムを用いて測定することができる。
例えば、半導体層522が酸素欠損(VOとも表記する。)を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をVOHと表記する場合がある。VOHは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、半導体層522中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
例えば、半導体層522のある深さにおいて、または、半導体層522のある領域において、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)で測定される水素濃度は、1×1016atoms/cm3以上、2×1020atoms/cm3以下、好ましくは1×1016atoms/cm3以上、5×1019atoms/cm3以下、より好ましくは1×1016atoms/cm3以上、1×1019atoms/cm3以下、さらに好ましくは1×1016atoms/cm3以上、5×1018atoms/cm3以下とする。
半導体層522の酸素欠損を低減するために、例えば、絶縁層515に含まれる過剰酸素を、半導体層521を介して半導体層522まで移動させる方法などがある。この場合、半導体層521は、酸素透過性を有する層(酸素を通過または透過させる層)であることが好ましい。
トランジスタ581がs−channel構造である場合、半導体層522の全体にチャネルが形成される。したがって、半導体層522が厚いほどチャネル領域は大きくなる。即ち、半導体層522が厚いほど、トランジスタ581のオン電流を高くすることができる。
また、トランジスタ581のオン電流を高くするためには、半導体層523の厚さは小さいほど好ましい。半導体層523は、例えば、10nm未満、好ましくは5nm以下、さらに好ましくは3nm以下の領域を有していればよい。一方、半導体層523は、チャネルの形成される半導体層522へ、隣接する絶縁体を構成する酸素以外の元素(水素、シリコンなど)が入り込まないようブロックする機能を有する。そのため、半導体層523は、ある程度の厚さを有することが好ましい。半導体層523は、例えば、0.3nm以上、好ましくは1nm以上、さらに好ましくは2nm以上の厚さの領域を有していればよい。また、半導体層523は、絶縁層515などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、トランジスタ581の信頼性を高くするためには、半導体層521は厚く、半導体層523は薄いことが好ましい。半導体層521は、例えば、10nm以上、好ましくは20nm以上、さらに好ましくは40nm以上、より好ましくは60nm以上の厚さの領域を有していればよい。半導体層521の厚さを、厚くすることで、隣接する絶縁体と半導体層521との界面からチャネルの形成される半導体層522までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、半導体層521は、例えば、200nm以下、好ましくは120nm以下、さらに好ましくは80nm以下の厚さの領域を有していればよい。
トランジスタ581に安定した電気特性を付与するには、半導体領域520中の不純物濃度を低減し、半導体層522を真性または実質的に真性にすることが有効である。なお、本明細書等において、酸化物半導体が実質的に真性であるという場合、酸化物半導体のキャリア密度が、8×1011個/cm3未満、好ましくは1×1011個/cm3未満、さらに好ましくは1×1010個/cm3未満であり、且つ、1×10−9個/cm3以上であることを指す。
酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、半導体層521、半導体層522および半導体層523の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
例えば、半導体層522と半導体層521との間に、シリコン濃度が1×1016atoms/cm3以上かつ1×1019atoms/cm3未満である領域を有する。シリコン濃度は、1×1016atoms/cm3以上かつ5×1018atoms/cm3未満が好ましく、1×1016atoms/cm3以上かつ2×1018atoms/cm3未満であることがより好ましい。また、半導体層522と半導体層523との間に、シリコン濃度が1×1016atoms/cm3以上かつ1×1019atoms/cm3未満である領域を有する。シリコン濃度は1×1016atoms/cm3以上かつ5×1018atoms/cm3未満が好ましく、1×1016atoms/cm3以上、2×1018atoms/cm3未満がより好ましい。シリコン濃度は例えばSIMSで測定することができる。
また、半導体層522の水素濃度を低減するために、半導体層521および半導体層523の水素濃度を低減すると好ましい。半導体層521および半導体層523は、水素濃度が1×1016atoms/cm3以上かつ2×1020atoms/cm3以下の領域を有する。水素濃度は、1×1016atoms/cm3以上かつ5×1019atoms/cm3以下が好ましく、1×1016atoms/cm3以上かつ1×1019atoms/cm3以下がより好ましく、1×1016atoms/cm3以上かつ5×1018atoms/cm3以下がさらに好ましい。水素濃度は例えばSIMSで測定することができる。
半導体層522の窒素濃度を低減するために、半導体層521および半導体層523の窒素濃度を低減すると好ましい。半導体層521および半導体層523は、窒素濃度が1×1016atoms/cm3以上かつ5×1019atoms/cm3未満の領域を有する。窒素濃度は1×1016atoms/cm3以上かつ5×1018atoms/cm3以下が好ましく、1×1016atoms/cm3以上かつ1×1018atoms/cm3以下がより好ましく、1×1016atoms/cm3以上かつ5×1017atoms/cm3以下がさらに好ましい。窒素濃度はSIMSで測定することができる。
また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を0.1(V)、5(V)、または、10(V)程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数yA/μmから数zA/μmにまで低減することが可能となる。
図24は、半導体領域520が3層の例であるが、これに限定されない。例えば、半導体層521または半導体層523が無い2層構造としてもよい。または、半導体層521の上もしくは下、または半導体層523上もしくは下に、半導体層521乃至523と同様の半導体層を設けて、4層構造とすることも可能である。または、半導体層521の上、半導体層521の下、半導体層523の上、半導体層523の下のいずれか二箇所以上に、半導体層521乃至523と同様の半導体層を設けて、n層構造(nは5以上の整数)とすることもできる。
トランジスタ581をバックゲート電極の無いトランジスタにする場合、導電層533を設けなければよい。この場合、絶縁層512も設けず、絶縁層511上に絶縁層513を形成すればよい。
<構成例2>
図24に示すトランジスタ581は、導電層530をマスクにして、半導体層523及び絶縁層515をエッチングすることができる。そのような工程を経たOSトランジスタの構成例を図26(A)に示す。図26(A)に示すトランジスタ582では、半導体層523および絶縁層515の端部は導電層530の端部とほぼ一致することになる。導電層530の下部のみに半導体層523および絶縁層515が存在する。
<構成例3>
図26(B)に示すトランジスタ583は、トランジスタ582に導電層535、導電層536を追加したデバイス構造を有する。トランジスタ582のソース電極およびドレイン電極として一対の電極は、導電層535と導電層531の積層、および導電層536と導電層532の積層で構成される。
導電層535、536は、単層または積層の導電体で形成される。例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を用いることができる。導電体は合金膜や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
導電層535、536は可視光線を透過する性質を有してよい。または、導電層535、536は可視光線、紫外線、赤外線もしくはX線を、反射もしくは吸収することで透過させない性質を有してもよい。このような性質を有することで、トランジスタ582の電気特性の迷光による変動を抑制できる場合がある。
導電層535、536は、半導体層522などとの間にショットキー障壁を形成しない層を用いると好ましい場合がある。こうすることで、トランジスタ583のオン特性を向上させることができる。
導電層535、536は、導電層531、532よりも高抵抗の膜を用いると好ましい場合がある。また、導電層535、536は、トランジスタ583のチャネル(具体的には、半導体層522)よりも抵抗を低いことが好ましい場合がある。例えば、導電層535、536の抵抗率を、0.1Ωcm以上100Ωcm以下、または0.5Ωcm以上50Ωcm以下、または1Ωcm以上10Ωcm以下とすればよい。導電層535、536の抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、トランジスタ583の電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、導電層535および導電層536のいずれか一方のみ(例えば、ドレイン側)を配置するほうが好ましい場合がある。
<構成例4>
図24に示すトランジスタ581は、導電層531及び導電層532が、半導体層521、522の側面と接していてもよい。そのような構成例を図26(C)に示す。図26(C)に示すトランジスタ584は、導電層531及び導電層532が半導体層521の側面及び半導体層522の側面と接している。
<酸化物半導体膜の結晶構造>
以下に、半導体領域520を構成する酸化物半導体膜の構造について説明する。なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、CAAC−OS膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
なお、本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、「略平行」とは、二つの直線が−30°以上30°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直」とは、二つの直線が60°以上120°以下の角度で配置されている状態をいう。
[CAAC−OS膜]
CAAC−OS膜は、c軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡(TEM:Transmission Electron Microscope)によって、CAAC−OS膜の明視野像および回折パターンの複合解析像(高分解能TEM像ともいう。)を観察することで複数の結晶部を確認することができる。一方、高分解能TEM像によっても明確な結晶部同士の境界、即ち結晶粒界(グレインバウンダリーともいう。)を確認することができない。そのため、CAAC−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、CAAC−OS膜の断面の高分解能TEM像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、CAAC−OS膜の平面の高分解能TEM像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
CAAC−OS膜に対し、X線回折(XRD:X−Ray Diffraction)装置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属されることから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
InGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れる場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍にピークを示し、2θが36°近傍にピークを示さないことが好ましい。
CAAC−OS膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径(または分子半径)が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
CAAC−OS膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い(酸素欠損の少ない)ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(ノーマリーオンともいう。)になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
CAAC−OS膜を用いたOSトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
[微結晶酸化物半導体膜]
微結晶酸化物半導体膜は、高分解能TEM像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、1nm以上100nm以下、または1nm以上10nm以下の大きさであることが多い。特に、1nm以上10nm以下、または1nm以上3nm以下の微結晶であるナノ結晶(nc:nanocrystal)を有する酸化物半導体膜を、nc−OS(nanocrystalline Oxide Semiconductor)膜と呼ぶ。また、nc−OS膜は、例えば、高分解能TEM像では、結晶粒界を明確に確認できない場合がある。
nc−OS膜は、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc−OS膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、nc−OS膜に対し、結晶部よりも大きい径のX線を用いるXRD装置を用いて構造解析を行うと、out−of−plane法による解析では、結晶面を示すピークが検出されない。また、nc−OS膜に対し、結晶部よりも大きいプローブ径(例えば50nm以上)の電子線を用いる電子回折(制限視野電子回折ともいう。)を行うと、ハローパターンのような回折パターンが観測される。一方、nc−OS膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、nc−OS膜に対しナノビーム電子回折を行うと、円を描くように(リング状に)輝度の高い領域が観測される場合がある。また、nc−OS膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
nc−OS膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、nc−OS膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、nc−OS膜は、CAAC−OS膜と比べて欠陥準位密度が高くなる。
[非晶質酸化物半導体膜]
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能TEM像において結晶部を確認することができない。非晶質酸化物半導体膜に対し、XRD装置を用いた構造解析を行うと、out−of−plane法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
酸化物半導体膜は、nc−OS膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体(a−like OS:amorphous−like Oxide Semiconductor)膜と呼ぶ。
a−like OS膜は、高分解能TEM像において鬆(ボイドともいう。)が観察される場合がある。また、高分解能TEM像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。a−like OS膜は、TEMによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なnc−OS膜であれば、TEMによる観察程度の微量な電子照射による結晶化はほとんど見られない。
a−like OS膜およびnc−OS膜の結晶部の大きさの計測は、高分解能TEM像を用いて行うことができる。例えば、InGaZnO4の結晶は層状構造を有し、In−O層の間に、Ga−Zn−O層を2層有する。InGaZnO4の結晶の単位格子は、In−O層を3層有し、またGa−Zn−O層を6層有する、計9層がc軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、(009)面の格子面間隔(d値ともいう。)と同程度であり、結晶構造解析からその値は0.29nmと求められている。そのため、高分解能TEM像における格子縞に着目し、格子縞の間隔が0.28nm以上0.30nm以下である箇所においては、それぞれの格子縞がInGaZnO4の結晶のa−b面に対応する。
酸化物半導体膜は、構造ごとに膜密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶酸化物半導体膜の膜密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶酸化物半導体膜の膜密度に対し、a−like OS膜の膜密度は78.6%以上92.3%未満となる。また、例えば、単結晶酸化物半導体膜の膜密度に対し、nc−OS膜の膜密度およびCAAC−OS膜の膜密度は92.3%以上100%未満となる。なお、単結晶酸化物半導体膜の膜密度に対し膜密度が78%未満となる酸化物半導体膜は、成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶InGaZnO4の膜密度は6.357g/cm3となる。よって、例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体膜において、a−like OS膜の膜密度は5.0g/cm3以上5.9g/cm3未満となる。また、例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体膜において、nc−OS膜の膜密度およびCAAC−OS膜の膜密度は5.9g/cm3以上6.3g/cm3未満となる。
なお、同じ組成の単結晶酸化物半導体膜が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶酸化物半導体膜を組み合わせることにより、所望の組成の単結晶酸化物半導体膜に相当する膜密度を算出することができる。所望の組成の単結晶酸化物半導体膜の膜密度は、組成の異なる単結晶酸化物半導体膜を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、膜密度は、可能な限り少ない種類の単結晶酸化物半導体膜を組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、a−like OS膜、微結晶酸化物半導体膜、CAAC−OS膜のうち、二種以上を有する積層膜であってもよい。
<成膜方法>
半導体装置を構成する絶縁層、導電層、半導体層等の成膜方法としては、スパッタ法や、プラズマCVD法が代表的である。その他の方法、例えば、熱CVD法により形成すること可能である。熱CVD法として、例えば、MOCVD(Metal Organic Chemical Vapor Deposition)法やALD(Atomic Layer Deposition)法を使用することができる。
熱CVD法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。熱CVD法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ALD法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ(高速バルブとも呼ぶ)を切り換えて2種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第1の原料ガスと同時またはその後に不活性ガス(アルゴン、或いは窒素など)などを導入し、第2の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第2の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第1の原料ガスを排出した後、第2の原料ガスを導入してもよい。第1の原料ガスが基板の表面に吸着して第1の単原子層を成膜し、後から導入される第2の原料ガスと反応して、第2の単原子層が第1の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なFETを作製する場合に適している。
MOCVD法やALD法などの熱CVD法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、InGaZnOX(X>0)膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、In(CH3)3である。また、トリメチルガリウムの化学式は、Ga(CH3)3である。また、ジメチル亜鉛の化学式は、Zn(CH3)2である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム(化学式Ga(C2H5)3)を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛(化学式Zn(C2H5)2)を用いることもできる。
例えば、ALDを利用する成膜装置によりタングステン膜を成膜する場合には、WF6ガスとB2H6ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、WF6ガスとH2ガスを用いてタングステン膜を形成する。なお、B2H6ガスに代えてSiH4ガスを用いてもよい。
例えば、ALDを利用する成膜装置により酸化物半導体膜、例えばInGaZnOX(X>0)膜を成膜する場合には、In(CH3)3ガスとO3ガスを順次繰り返し導入してInO2層を形成し、その後、Ga(CH3)3ガスとO3ガスを用いてGaO層を形成し、更にその後Zn(CH3)2ガスとO3ガスを用いてZnO層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてInGaO2層やInZnO2層、GaInO層、ZnInO層、GaZnO層などの混合化合物層を形成してもよい。なお、O3ガスに変えてAr等の不活性ガスでバブリングして得られたH2Oガスを用いてもよいが、Hを含まないO3ガスを用いる方が好ましい。また、In(CH3)3ガスにかえて、In(C2H5)3ガスを用いてもよい。また、Ga(CH3)3ガスにかえて、Ga(C2H5)3ガスを用いてもよい。また、Zn(CH3)2ガスを用いてもよい。
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。
(実施の形態6)
本実施の形態では、半導体装置の一例として、電子部品、及び電子部品を具備する電子機器等について説明する。
図27(A)は、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、IC用パッケージ、またはパッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
トランジスタで構成される半導体装置は、組み立て工程(後工程)を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図27(A)に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成(ステップS1)した後、基板を複数のチップに分離するダイシング工程を行う(ステップS2)。基板を複数に分割する前に、基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。
チップをピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う(ステップS3)。ダイボンディング工程におけるチップとリードフレームとの接着は樹脂やテープによって行えばよい。接着方法は製品に適した方法を選択すればよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線(ワイヤー)で電気的に接続する(ステップS4)。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される(ステップS5)。リードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する(ステップS6)。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理(マーキング)を施す(ステップS7)。検査工程(ステップS8)を経て、電子部品が完成する(ステップS9)。上掲した実施の形態の半導体装置を組み込むことで、低消費電力で、小型な電子部品を提供することができる。
図27(B)は完成した電子部品の斜視模式図である。一例として、図27(B)はQFP(Quad Flat Package)を示している。図27(B)に示す電子部品800は、リード801及び回路部803を示している。回路部803には、例えば、上記実施の形態に示す半導体装置や記憶装置、その他の論理回路が含まれている。電子部品800は、例えばプリント基板802に実装される。このような電子部品800が複数組み合わされて、それぞれがプリント基板802上で電気的に接続されることで電子機器に搭載することができる。完成した回路基板804は、電子機器等の内部に設けられる。例えば、電子部品800は、データを記憶するランダムアクセスメモリ、CPU、MCU、FPGA、無線IC等の各種の処理を実行するプロセッシングユニットに用いることができる。電子部品800を搭載することで、電子機器の消費電力を削減することができる。または、電子機器を小型化することが容易になる。
よって、電子部品800は、デジタル信号処理、ソフトウェア無線、アビオニクス(通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器)、ASICのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス(生物情報科学)、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品(ICチップ)に適用することが可能である。このような電子機器としては、表示機器、パーソナルコンピュータ(PC)、記録媒体を備えた画像再生装置(DVD、ブルーレイディスク、フラッシュメモリ、HDD等の記録媒体を再生する装置、および画像を表示するための表示部を有する装置)に用いることができる。その他に、本発明の一形態に係る半導体装置を用いることができる電子機器には、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、カメラ(ビデオカメラ、デジタルスチルカメラ等)、ウエアラブル型表示装置(ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレッド型、ネックレス型等)ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図28に示す。
図28(A)に示す携帯型ゲーム機900は、筐体901、筐体902、表示部903、表示部904、マイクロホン905、スピーカ906、操作キー907、およびスタイラス908等を有する。
図28(B)に示す携帯情報端末910は、筐体911、筐体912、表示部913表示部914、接続部915、および操作キー916等を有する。表示部913は筐体911に設けられ、表示部914は筐体912に設けられている。接続部915により筐体911と筐体912とが接続され、筐体911と筐体912との間の角度は接続部915により変更可能となっている。そのため、接続部915における筐体911と筐体912との間の角度によって、表示部913に表示される画像を切り換える構成としてもよい。また、表示部913および/または表示部914にタッチパネル付の表示装置を使用してもよい。
図28(C)に示すノート型PC920は、筐体921、表示部922、キーボード923、およびポインティングデバイス924等を有する。
図28(D)に示す電気冷凍冷蔵庫930は、筐体931、冷蔵室用扉932、および冷凍室用扉933等を有する。
図28(E)に示すビデオカメラ940は、筐体941、筐体942、表示部943、操作キー944、レンズ945、および接続部946等を有する。操作キー944およびレンズ945は筐体941に設けられており、表示部943は筐体942に設けられている。そして、筐体941と筐体942は接続部946によって接続されており、かつ接続部946により筐体941と筐体942の間の角度を変えることが可能な構造となっている。筐体941に対する筐体942の角度によって、表示部943に表示される画像の向きの変更、画像の表示/非表示の切り換え等を行えるようにしてもよい。
図28(F)に示す自動車950は、車体951、車輪952、ダッシュボード953、およびライト954等を有する。
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。
(実施例)
本実施の形態では、上記実施の形態で用いることができるOSトランジスタの特性の測定結果について説明する。
<温度特性>
まず、OSトランジスタとSiトランジスタの温度特性を測定した。図29(A)に、OSトランジスタのゲート電圧VG−ドレイン電流ID特性、及びゲート電圧VG−電界効果移動度μFE特性の温度依存性の測定結果を示す。また、図29(B)に、チャネル形成領域にSiトランジスタのゲート電圧VG−ドレイン電流ID特性、及びゲート電圧VG−電界効果移動度μFE特性の温度依存性を示す。なお、図29(A)、(B)においては、−25℃、50℃、150℃の温度での各電気特性の測定結果を示している。また、ドレイン電圧VDは1Vとしている。
なお、図29(A)に示すOSトランジスタの電気特性は、チャネル長L=0.45μm、チャネル幅W=10μm、ゲート絶縁層の酸化膜の膜厚Tox=20nmとしたときのグラフである。また、図29(B)に示すSiトランジスタの電気特性は、L=0.35μm、W=10μm、Tox=20nmとしたときのグラフである。
OSトランジスタの酸化物半導体層は、In−Ga−Zn系酸化物で作製し、Siトランジスタは、シリコンウェハから作製した。
図29(A)、(B)より、OSトランジスタにおいて、立ち上がりゲート電圧の温度依存性は小さいことがわかる。また、OSトランジスタのオフ電流が温度によらず測定下限(I0)以下であるが、Siトランジスタのオフ電流は、温度依存性が大きい。図29(B)の測定結果は、150℃では、Siトランジスタはオフ電流が上昇し、電流オン/オフ比が十分に大きくならないことを示している。
図29(A)、(B)のグラフから、OSトランジスタで本発明の一態様に係る半導体装置を構成することで、150℃以上の温度下においても、動作させることができる。そのため、耐熱性に優れた半導体装置を実現することができる。
<耐圧性>
次に、OSトランジスタと、Siトランジスタの耐圧性に関する測定を行った。図30に、SiトランジスタとOSトランジスタのVD−ID特性の測定結果を示す。図30では、SiトランジスタとOSトランジスタとについて同じ条件での耐圧を比較するために、共にチャネル長を0.9μmとし、チャネル幅を10μmとし、酸化シリコンを用いたゲート絶縁膜の膜厚を20nmとしている。なお、ゲート電圧は、2Vとしている。
図30に示すようにSiトランジスタでは、ドレイン電圧の増加に対して4V程度でアバランシェブレークダウンが起こるのに対して、OSトランジスタでは、ドレイン電圧の増加に対して26V程度までアバランシェブレークダウンが起きずに定電流を流すことができるのがわかる。
図31(A)に、ゲート電圧を変化させた際の、OSトランジスタのVD−ID特性の測定結果を示す。また、図31(B)では、ゲート電圧を変化させた際の、SiトランジスタのVD−ID特性の測定結果を示す。なお、SiトランジスタとOSトランジスタとについて同じ条件での耐圧を比較するために、共にチャネル長を0.9μmとし、チャネル幅を10μmとし、酸化シリコンを用いたゲート絶縁膜の膜厚を20nmとしている。また、図31(A)のOSトランジスタでは、ゲート電圧を0.1V、2.06V、4.02V、5.98V、7.94Vと変化させて測定を行った。また、図31(B)のSiトランジスタでは、ゲート電圧を0.1V、1.28V、2.46V、3.64V、4.82Vと変化させて測定を行った。
図31(A)、(B)に示すように、Siトランジスタでは、ドレイン電圧の増加に対して4V乃至5V程度でアバランシェブレークダウンが起こるのに対して、OSトランジスタでは、ドレイン電圧の増加に対して9V程度ではアバランシェブレークダウンが起きずに定電流を流すことができていることが分かる。
図30、31から、OSトランジスタはSiトランジスタと比べて耐圧が高いことが分かる。そのため、本発明の一態様に係るメモリセルにおいては、ノードFNが取りうる電圧の範囲を広げて、保持できる電位の分布を増やすことができる。