JP5011585B2 - 電力素子の駆動回路 - Google Patents

Description

本発明は、電力用の半導体素子をオン／オフさせるための駆動回路に関する。

電力用の半導体素子は、制御電極に入力された電圧または電流信号によって、主電流のオン／オフ制御を行なう。電圧信号によってオン／オフ制御を行なう電圧駆動形の電力素子には、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などがあり、また電流信号によってオン／オフ制御する電流駆動型の電力素子にはバイポーラトランジスタなどがある。

これらの電力素子では、オン状態からオフ状態に切り替えるとき、制御電極（ゲート電極またはベース電極）と主電極（ソース電極またはエミッタ電極）との間に逆バイアスをかけることが多い。この理由は、電圧駆動形の電力素子では、ノイズなどの影響を受けないように確実にオフ状態にするためであり、また電流駆動形の素子では、主電流のターンオフ時間を短縮するためである。逆バイアスを印加するための駆動回路として、以下の第１、第２の従来技術が知られている。

第１の従来技術は、順バイアス用、逆バイアス用に２電源を用いるものである（特開平０７−１３１９７１号公報（特許文献１）の明細書段落［０００３］および図８参照）。電力素子としてＩＧＢＴを用いる場合、オン用スイッチ素子としてのオントランジスタ、オン抵抗、オフ用スイッチ素子としてのオフトランジスタ、及びオフ抵抗を直列接続して、これを順バイアス電源と逆バイアス電源との直列接続でなる主ゲート電源に接続し、オン抵抗とオフ抵抗との接続点をＩＧＢＴのゲートに接続してゲート駆動回路を構成する。ここで、オントランジスタをオンにすれば、順バイアス電源、オントランジスタ、オン抵抗、ＩＧＢＴのゲート、ＩＧＢＴのエミッタ、順バイアス電源の経路で順バイアス電流が流れて、このＩＧＢＴをターンオンする。一方、オフトランジスタをオンにすれば、逆バイアス電源、ＩＧＢＴのエミッタ、ＩＧＢＴのゲート、オフ抵抗、オフトランジスタ、逆バイアス電源の経路で逆バイアス電流が流れて、このＩＧＢＴをターンオフする。

また、第２の従来技術は、単電源と共に充電用のコンデンサを設け、このコンデンサを擬似的な電源として用いるものである（特開平０９−１４０１２２号公報（特許文献２）参照）。この技術では、ベース端子とエミッタ端子の間にダイオードを接続し、ベース端子とコレクタ端子の間に抵抗を接続したＰ形トランジスタをパルス電源の入力端子間に並列接続し、第１の抵抗を介してＰ形トランジスタのエミッタ端子をＩＧＢＴのゲート端子に接続すると共に、コンデンサと定電圧ダイオードより成る並列回路を介してＰ形トランジスタのコレクタ端子をＩＧＢＴのゲート端子に接続してある第２の抵抗に接続してゲート駆動回路を構成する。ダイオードと第１の抵抗を介してＩＧＢＴのゲート端子にパルス電源からの正バイアスを印加すると第２の抵抗を介してコンデンサも充電される。正バイアスがオフとなるとＰ形トランジスタはオンとなるので、このＰ形トランジスタと第２の抵抗を介してコンデンサに蓄積されている電荷は放電され、ＩＧＢＴのゲート端子に逆バイアスが印加される。
特開平０７−１３１９７１号公報 特開平０９−１４０１２２号公報

しかしながら、上記の第１の従来技術は、２電源を用いているので、単電源の場合に比べると余分なスペースとコストを必要とする。また、上記の第２の従来技術についても、擬似的な電源として用いられるコンデンサには、駆動しようとする電力素子のゲート容量に比べて十分に大きな容量が必要になるので、単電源だけの場合に比べるとスペースとコストが余分にかかる。

さらに、上記第１、第２の従来技術に共通する問題点として、単電源だけの場合に比べて駆動回路に高い耐電圧性能が求められる点が挙げられる。具体的には、第１の従来技術では、順バイアス電源の電源電圧と逆バイアス電源の電源電圧とを合計した電圧が駆動回路に印加されるので、駆動回路の構成部品には、この合計の電圧に耐えるだけの性能が必要になる。また、第２の従来の技術では、電力素子を順方向にバイアスする電圧とコンデンサの充電電圧との合計の電圧が電源によって供給されるので、このコンデンサの充電電圧の分だけ高い耐電圧性能が駆動回路に要求される。

本発明は、上述のような課題を解決するためになされたものであり、その目的は、新たな電源を追加することなく、単一の電源だけで、電力素子の制御電極に逆バイアスを印加することが可能な駆動回路を提供することである。

本発明は、制御電極に与えられる信号に応じて第１、第２の主電極間に流れる主電流を制御する電力素子についての駆動回路である。その基本的構成は、第１のノードと第２のノードとの間に接続される電源と、制御電極を第１、第２のノードの一方に選択的に接続し、第２の主電極を前記第１、第２のノードの一方に選択的に接続するように構成されるスイッチマトリックス回路と、前記電力素子のオン／オフの切換を行なうための入力信号に応じて前記スイッチマトリクス回路を制御する制御部とを備える。制御部は、入力信号が電力素子をオン状態からオフ状態に遷移させる変化をした場合には、制御電極を第１のノードに接続するとともに第２の主電極を前記第２のノードに接続する第１の状態から、前記制御電極を前記第２のノードに接続するとともに前記第２の主電極を前記第１のノードに接続する第２の状態に、前記スイッチマトリクス回路の状態を切換える。

本発明によれば、第１の状態から第２の状態への切り替えによって、電力素子の制御電極と第２の主電極との間に印加される電圧の極性が変わり、逆バイアスを印加できる。

本発明の実施の形態１として、ＩＧＢＴ１０の駆動回路１について、その基本的構成を示す回路図である。 図１に示す駆動回路１について、入力信号ＳＧ０に応じた状態の変化を表わすタイムチャートである。 ＩＧＢＴ１０および駆動回路１と、負荷１６および電源１８を含む主回路との接続関係を示す回路図である。 バイポーラトランジスタを用いて構成した一例である電力素子の駆動回路１ａを示す回路図である。 バイポーラトランジスタを用いて構成した他の例の電力素子の駆動回路１ｂを示す回路図である。 ＭＯＳＦＥＴを用いて構成した一例である電力素子の駆動回路１ｃを示す回路図である。 ＭＯＳＦＥＴを用いて構成した他の例の電力素子の駆動回路１ｄを示す回路図である。 本発明の実施の形態２として、ＩＧＢＴ１０の駆動回路２ａの構成を示す回路図である。 図８の駆動回路２ａについて、入力信号ＳＧ０に応じた状態の変化を表わすタイムチャートである。 図８に示す１ショットパルス発生回路３０ａの具体的構成の一例を示す回路図である。 図１０に示す１ショットパルス発生回路３０ａについて、入力信号ＳＧ０に応じた状態の変化を示すタイムチャートである。 図８に示す駆動回路２ａの変形例である駆動回路２ｂの構成を示す回路図である。 図１２の駆動回路２ｂについて、入力信号ＳＧ０に応じた状態の変化を表わすタイムチャートである。 図１２に示す１ショットパルス発生回路３０ｂの具体的構成の一例を示す回路図である。 図１４に示す１ショットパルス発生回路３０ｂについて、入力信号ＳＧ０に応じた状態の変化を示すタイムチャートである。 本発明の実施の形態３として、ＩＧＢＴ１０の駆動回路３ａの構成を示す回路図である。 図１６の駆動回路３ａについて、入力信号ＳＧ０に応じた状態の変化を表わすタイムチャートである。 図１６に示す遅延回路４０ａの具体的構成の一例を示す回路図である。 図１８に示す遅延回路４０ａについて、入力信号ＳＧ０応じた状態の変化を表わすタイムチャートである。 図１６に示す駆動回路３ａの変形例である駆動回路３ｂの構成を示す回路図である。 図２０の駆動回路３ｂについて、入力信号ＳＧ０に応じた状態の変化を表わすタイムチャートである。 図２０に示す遅延回路４０ｂの具体的構成の一例を示す回路図である。 図２２に示す遅延回路４０ｂについて、入力信号ＳＧ０に応じた状態の変化を表わすタイムチャートである。 本発明の実施の形態４として、ＩＧＢＴ１０の駆動回路４ａの構成を示す回路図である。 図２４の駆動回路４ａについて、入力信号ＳＧ０に応じた状態の変化を表わすタイムチャートである。 図２４に示す駆動回路４ａの変形例である駆動回路４ｂの構成を示す回路図である。 図２６の駆動回路４ｂについて、入力信号ＳＧ０に応じた状態の変化を表わすタイムチャートである。 本発明の実施の形態５として、ＩＧＢＴ１０の駆動回路５ａの構成を示す回路図である。 図２８の駆動回路５ａについて、入力信号ＳＧ０に応じた状態の変化を表わすタイムチャートである。 図２８に示す遅延回路４０ｃの具体的構成の一例を示す回路図である。 図３０に示す遅延回路４０ｃについて、入力信号ＳＧ０に応じた状態の変化を表わすタイムチャートである。 図２８に示す駆動回路５ａの変形例である駆動回路５ｂの構成を示す回路図である。 図３２の駆動回路５ｂについて、入力信号ＳＧ０に応じた状態の変化を表わすタイムチャートである。 本発明の実施の形態６として、センスＩＧＢＴ１０ａの駆動回路６の構成を示す回路図である。 図３４の駆動回路６について、入力信号ＳＧ０に応じた状態の変化を表わすタイムチャートである。 図３４の駆動回路６の比較例として、センスＩＧＢＴ１０ａの駆動回路１００の構成を示す回路図である。 本発明の実施の形態７として、センスＩＧＢＴ１０ａの駆動回路７の構成を示す回路図である。 図３７に示す制御ＩＣ５０ｂの具体的構成の一例を示す回路図である。 図３７の駆動回路７について、入力信号ＳＧ０に応じた状態の変化を表わすタイムチャートである。 本発明の実施の形態８として、センスＩＧＢＴ１０ａの駆動回路８の構成を示す回路図である。 図４０の駆動回路８について、入力信号ＳＧ０に応じた状態の変化を表わすタイムチャートである。

符号の説明

１〜８ 駆動回路、１０ ＩＧＢＴ（電力素子），１０ａ センスＩＧＢＴ（電力素子）、１１ 電源ノード（第１のノード）、１２ 接地ノード（第２のノード）、１５ 電源、２０，２０ａ〜２０ｊ 制御部、５０ａ，５０ｂ 制御ＩＣ、７０ 比較器（電圧監視部）、７４ ツェナダイオード（定電圧部）、８０ スイッチマトリクス回路、Ｃ コレクタ電極（第１の主電極）、Ｅ エミッタ電極（第２の主電極）、Ｇ ゲート電極（制御電極）、Ｓ センス電極、ＩＣ コレクタ電流（主電流）、Ｑ１〜Ｑ６ スイッチ素子、ＳＧ０ 入力信号、Ｒ１，Ｒ４ 抵抗、Ｄ１〜Ｄ４ ダイオード、ＲＤ 電流検出抵抗。

以下、本発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。

ここで、以下の各実施の形態では、電力素子としてＩＧＢＴを例に挙げて説明しているけれども、ＭＯＳＦＥＴまたはバイポーラトランジスタを駆動するための駆動回路についても、ＩＧＢＴの駆動回路についての各実施の形態を適用することができる。具体的には、ＭＯＳＦＥＴの場合には、以下の説明においてエミッタ電極をソース電極と読替え、コレクタ電極をドレイン電極と読替えればよく、また、バイポーラトランジスタの場合には、以下の説明でゲート電極をベース電極に読替えればよい。なお、本明細書でバイポーラトランジスタとは、ベース電流によってオン／オフ制御を行なう通常のＰＮＰ形またはＮＰＮ形のバイポーラトランジスタを意味する。

また、以下の説明では、ＩＧＢＴの導電形として一般的なＮチャネルを用いているけれども、たとえば、ＰチャネルのＭＯＳＦＥＴまたはＰＮＰ形のバイポーラトランジスタの駆動回路についても、ＮチャネルのＩＧＢＴの駆動回路についての各実施の形態を適用することができる。ＰチャネルまたはＰＮＰ形の場合には、以下の説明で電源およびダイオードの極性を反対にし、各スイッチ素子として用いられるＭＯＳＦＥＴのソース電極とエミッタ電極とを反対にし、また、各スイッチ素子として用いられるバイポーラトランジスタのエミッタ電極とコレクタ電極とを反対にすればよい。

［実施の形態１］
図１は、本発明の実施の形態１として、ＩＧＢＴ１０の駆動回路１について、その基本的構成を示す回路図である。ＮチャネルのＩＧＢＴ１０では、第１の主電極であるコレクタ電極Ｃから第２の主電極であるエミッタ電極Ｅに流れる主電流が、制御電極であるゲート電極Ｇとエミッタ電極Ｅとの間に印加される電圧によって制御される。

図１に示すように、ＩＧＢＴ１０の駆動回路１は、第１および第２のノード１１，１２の間に設けられる単一の直流電源１５と、接続ノードＰ１とＩＧＢＴ１０のゲート電極Ｇとの間に設けられるゲート抵抗ＲＧと、接続ノードＰ１とノード１１との間に設けられる第１のスイッチ素子Ｑ１と、接続ノードＰ１とノード１２との間に設けられる第２のスイッチ素子Ｑ２と、ノード１１とＩＧＢＴ１０のエミッタ電極Ｅに接続される接続ノードＰ２との間に設けられる第３のスイッチ素子Ｑ３と、接続ノードＰ２とノード１２との間に設けられる第４のスイッチ素子Ｑ４とを含む。スイッチ素子Ｑ１〜Ｑ４によって構成される回路はいわゆるＨブリッジと呼ばれる回路である。

ここで、電源１５の出力電圧Ｖｃｃは、ＩＧＢＴ１０をオン状態に遷移させるのに必要十分な電圧に等しい。ＩＧＢＴの場合、通常１５ボルトに設定される。なお、ゲート抵抗ＲＧは、ＩＧＢＴ１０をオン／オフさせるときにゲート電極に流入またはゲート電極から流出する電流を制限するために設けられる。

実施の形態１では、ノード１１が電源１５の正極側であり、ノード１２が電源１５の負極側である。ノード１２は、駆動回路１の基準電位を決める駆動回路用の接地ＧＮＤ１に接続される。したがって、ノード１１の電位は電源電圧Ｖｃｃになり、ノード１２の電位は基準電位０になる。そこで、以下では、ノード１１を電源ノード１１と記載し、ノード１２を接地ノード１２と記載する場合がある。

さらに、ＩＧＢＴ１０の駆動回路１は、信号入力ノードＳｉｎから入力される入力信号ＳＧ０の論理レベルに応じて、これらのスイッチ素子Ｑ１〜Ｑ４のオン／オフの状態を第１、第２の状態に切替える制御部２０を含む。ここで、入力信号ＳＧ０の論理レベルには、ハイ（Ｈ）レベルとロー（Ｌ）レベルとがあり、各実施の形態では、Ｈレベルの入力信号ＳＧ０が、ＩＧＢＴ１０をオン状態に遷移（ターンオン）させる指令に対応し、Ｌレベルの入力信号ＳＧ０が、ＩＧＢＴをオフ状態に遷移（ターンオフ）させる指令に対応する。制御部２０は、入力信号ＳＧ０がＨレベルのとき、スイッチ素子Ｑ１〜Ｑ４の状態をそれぞれ、オン状態、オフ状態、オフ状態、オン状態にする。このときのスイッチ素子Ｑ１〜Ｑ４の状態を第１の状態と呼ぶ。また、制御部２０は、入力信号ＳＧ０がＬレベルのとき、スイッチ素子Ｑ１〜Ｑ４の状態をそれぞれ、オフ状態、オン状態、オン状態、オフ状態にする。このときのスイッチ素子Ｑ１〜Ｑ４の状態を第２の状態と呼ぶ。

図２は、図１に示す駆動回路１について、入力信号ＳＧ０に応じた状態の変化を表わすタイムチャートである。図２において、横軸は時間を示し、縦軸は上から順に、入力信号ＳＧ０の論理レベル、スイッチ素子Ｑ１〜Ｑ４のオン／オフの状態、接続ノードＰ１の電位Ｖ（Ｐ１）、ＩＧＢＴ１０のエミッタ電極Ｅの電位Ｖ（Ｅ）、ＩＧＢＴ１０のゲート電極Ｇの電位Ｖ（Ｇ）、ＩＧＢＴ１０のゲート・エミッタ間の電圧ＶＧＥ、およびＩＧＢＴ１０の駆動電流ＩＤを示す。

ここで、ゲート・エミッタ間電圧ＶＧＥは、ＩＧＢＴ１０のエミッタ電極Ｅの電位を基準にするときのゲート電極Ｇの電位を表わす。また、駆動電流ＩＤとは、ＩＧＢＴ１０のゲート電極Ｇを順方向および逆方向にバイアスするために、駆動用の電源１５から供給される電流をいう。本明細書では、駆動電流ＩＤをＩＧＢＴ１０のターンオン時間またはターンオフ時間内で一定の平均電流で近似する。また、本明細書の図面では、電圧波形が指数関数的に変化する部分については直線で近似して表わす。

以下、図１、図２を参照して、駆動回路１の動作について説明する。
図２の時刻Ｔ１では、入力信号ＳＧ０がＬレベルからＨレベルに切換わる。これに応じて、制御部２０は、スイッチ素子Ｑ１〜Ｑ４の状態を第２の状態から第１の状態に切換える。第１の状態では、接続ノードＰ１が電源ノード１１に接続され、接続ノードＰ２が接地ノード１２に接続されるので、接続ノードＰ１の電位Ｖ（Ｐ１）は、０からＶｃｃに変化し、接続ノードＰ２に接続されたＩＧＢＴのエミッタ電極Ｅの電位Ｖ（Ｅ）は、Ｖｃｃから０に変化する。この結果、ＩＧＢＴ１０には、エミッタ電極Ｅの電位に対してゲート電極Ｇの電位が正になる順バイアス電圧がかかって、ＩＧＢＴ１０はターンオンする。

図２に示すように、ＩＧＢＴ１０のゲート電極Ｇの電位Ｖ（Ｇ）は、次の時刻Ｔ２までの間にＶｃｃまで徐々に変化する。この時刻Ｔ１〜Ｔ２のターンオン時間は、ＩＧＢＴ１０のゲート容量およびゲート抵抗ＲＧの抵抗値などによって決まる時定数による。ゲート電極Ｇの電位Ｖ（Ｇ）の変化に伴って、ゲート・エミッタ間電圧ＶＧＥも、−ＶｃｃからＶｃｃまで次第に変化する。

次の時刻Ｔ３では、入力信号ＳＧ０がＨレベルからＬレベルに切換わる。これに応じて、制御部２０は、スイッチ素子Ｑ１〜Ｑ４の状態を第１の状態から第２の状態に切換える。第２の状態では、接続ノードＰ１は接地ノード１２に接続され、接続ノードＰ２は電源ノード１１に接続されるので、接続ノードＰ１の電位Ｖ（Ｐ１）は、Ｖｃｃから０に変化し、接続ノードＰ２に接続されたＩＧＢＴのエミッタ電極Ｅの電位Ｖ（Ｅ）は、０からＶｃｃに変化する。この結果、ＩＧＢＴ１０には、エミッタ電極Ｅの電位に対してゲート電極Ｇの電位が負になる逆バイアス電圧がかかり、ＩＧＢＴ１０はターンオフする。

このターンオフの場合も、ＩＧＢＴ１０のゲート電極Ｇの電位Ｖ（Ｇ）は、次の時刻Ｔ４までの間に次第に０まで変化し、これに伴って、ゲート・エミッタ間電圧ＶＧＥがＶｃｃから−Ｖｃｃまで次第に変化する。時刻Ｔ３〜Ｔ４のターンオフ時間は、前述のターンオン時間と同様に、ＩＧＢＴ１０のゲート容量およびゲート抵抗ＲＧの抵抗値などによって決まる時定数による。

次の時刻Ｔ５では、ＩＧＢＴ１０をターンオンさせるため、再び入力信号ＳＧ０がＬレベルからＨレベルに切換わるのに応じて、制御部２０は、スイッチ素子Ｑ１〜Ｑ４の状態を第２の状態から第１の状態に切換える。前述の時刻Ｔ１〜Ｔ２の場合と同様に、時刻Ｔ５〜Ｔ６で、ゲート電極ＧはＶｃｃまで次第に変化し、ゲート・エミッタ間電圧ＶＧＥは−ＶｃｃからＶｃｃまで次第に変化する。

このように、スイッチ素子Ｑ１〜Ｑ４を含む回路は、入力信号ＳＧ０に応じて、ＩＧＢＴ１０のゲート電極Ｇとノード１１，１２とが選択的に接続し、ＩＧＢＴ１０のエミッタ電極Ｅとノード１１，１２とが選択的に接続するスイッチマトリクス回路８０として機能する。このノード１１，１２との接続の切り替えに伴って、ＩＧＢＴ１０のゲート電極Ｇおよびエミッタ電極Ｅに、充電、放電が行われる。ゲート・エミッタ間電圧ＶＧＥが正にバイアスされたときには、ゲート電極Ｇの電位がエミッタ電極Ｅの電位に対して正になるように電荷が蓄積され、ゲート・エミッタ間電圧ＶＧＥが正から負に変わると、ゲート・エミッタ間に蓄積された電荷は放電されて、逆にゲート電極Ｇの電位がエミッタ電極の電位に対して負になるように充電される。駆動回路１のスイッチ素子Ｑ１〜Ｑ４を図２のように制御する場合には、このような充放電の電流は、電源１５によって駆動電流ＩＤとして供給される。

ここで、ゲート・エミッタ間電圧ＶＧＥを０からＶｃｃにまで充電するために、電源１５が供給する平均電流の大きさをＩ１とし、このＩ１を基準にして駆動電流ＩＤを評価する。そうすると、図２に示すように、時刻Ｔ１〜Ｔ２および時刻Ｔ５〜Ｔ６のターンオン時間では、ゲート・エミッタ間電圧ＶＧＥは−ＶｃｃからＶｃｃまで変化するので、駆動電流ＩＤの大きさはＩ１×２になる。また、時刻Ｔ３〜Ｔ４のターンオフ時間では、ゲート・エミッタ間電圧ＶＧＥはＶｃｃから−Ｖｃｃまで変化するので、駆動電流ＩＤの大きさはＩ１×２になる。

図３は、ＩＧＢＴ１０および駆動回路１と、負荷１６および電源１８を含む主回路との接続関係を示す回路図である。

図３に示すように、ＩＧＢＴ１０は、エミッタ電極Ｅに接続されるノード１３、およびコレクタ電極Ｃに接続されるノード１４を介して、主回路に接続される。主回路用の接地ＧＮＤ２は、ノード１３に接続され、主回路の負荷１６の一端は、ノード１４に接続される。負荷１６の他端は、主回路の電源１８の正極に接続され、電源１８の負極は接地ＧＮＤ２に接続される。ＩＧＢＴ１０がターンオンしたとき、ＩＧＢＴ１０のコレクタ電極Ｃからエミッタ電極Ｅに流れるコレクタ電流ＩＣは、主回路の電源１８から負荷１６を通って供給される。ここで、駆動回路用の接地ＧＮＤ１は、接地ＧＮＤ２とは接続せずに、フローティングにする。

次に、スイッチ素子Ｑ１〜Ｑ４の具体的な構成例について説明する。
図４、図５は、バイポーラトランジスタを用いて構成した例である、電力素子の駆動回路１ａ，１ｂを示す回路図であり、図６、図７は、ＭＯＳＦＥＴを用いて構成した例である、電力素子の駆動回路１ｃ，１ｄを示す回路図である。

図４に示す駆動回路１ａの場合、スイッチ素子Ｑ１〜Ｑ４は、それぞれＮＰＮ形、ＰＮＰ形、ＮＰＮ形、ＰＮＰ形のバイポーラトランジスタによって構成される。以下、スイッチ素子Ｑ１〜Ｑ４を構成するバイポーラトランジスタを、それぞれ、バイポーラトランジスタＱ１〜Ｑ４と、簡略化して記載する。

図４において、バイポーラトランジスタＱ１〜Ｑ４がＮＰＮ形の場合は、エミッタ電極が低電圧側に接続され、コレクタ電極が高電圧側に接続される。ＰＮＰ形の場合は、エミッタ電極が高電圧側に接続され、コレクタ電極が低電圧側に接続される。具体的には、バイポーラトランジスタＱ１，Ｑ３のコレクタ電極は、電源ノード１１に接続され、バイポーラトランジスタＱ１，Ｑ２のエミッタ電極は、接続ノードＰ１に接続される。また、バイポーラトランジスタＱ３，Ｑ４のエミッタ電極は、接続ノードＰ２（ＩＧＢＴ１０のエミッタ電極Ｅ）に接続され、バイポーラトランジスタＱ２，Ｑ４のコレクタ電極は、接地ノード１２に接続される。さらに、バイポーラトランジスタＱ１，Ｑ２の制御電極であるベース電極Ｇ１，Ｇ２は、バイポーラトランジスタＱ１，Ｑ２に制御信号ＳＧ１を入力するための接続ノードＰ３に接続され、バイポーラトランジスタＱ３，Ｑ４のベース電極Ｇ３，Ｇ４は、バイポーラトランジスタＱ３，Ｑ４に制御信号ＳＧ２を入力するための接続ノードＰ４に接続される。

ここで、図４の制御部２０ａは、分岐ノードＰ５と接続ノードＰ４との間に接続されるインバータ２４を含む。分岐ノードＰ５は、信号入力ノードＳｉｎおよび接続ノードＰ３と接続される。したがって、信号入力ノードＳｉｎから入力された入力信号ＳＧ０は分岐ノードＰ５で分岐され、接続ノードＰ３には、入力信号ＳＧ０が制御信号ＳＧ１として供給され、接続ノードＰ４には、入力信号ＳＧ０の論理レベルをインバータ２４によって反転させた制御信号ＳＧ２が供給される。

この結果、入力信号ＳＧ０がＨレベルのとき、バイポーラトランジスタＱ１〜Ｑ４の状態は、図１で説明した第１の状態になって、ＩＧＢＴ１０がオン状態に遷移する。逆に、入力信号ＳＧ０がＬレベルのとき、バイポーラトランジスタＱ１〜Ｑ４の状態が図１で説明した第２の状態になって、ＩＧＢＴ１０がオフ状態に遷移する。

図５に示す駆動回路１ｂは、バイポーラトランジスタＱ３，Ｑ４がそれぞれＮＰＮ形、ＰＮＰ形であるのに代えて、それぞれＰＮＰ形、ＮＰＮ形にする点と、インバータ２４を含まずに、入力信号ＳＧ０と同じ論理レベルの制御信号ＳＧ２をバイポーラトランジスタＱ３，Ｑ４に供給する点とにおいて、図４に示す駆動回路１ａと異なる。駆動回路１ｂでは、バイポーラトランジスタＱ３，Ｑ４の導電形の変更に伴って、バイポーラトランジスタＱ３のエミッタ電極が電源ノード１１に接続され、コレクタ電極が接続ノードＰ２に接続される。また、バイポーラトランジスタＱ４のコレクタ電極は接続ノードＰ２に接続され、エミッタ電極は接地ノード１２に接続される。ここで、バイポーラトランジスタＱ３，Ｑ４の導電形と各ゲート電極Ｇ３，Ｇ４に入力される制御信号ＳＧ２の論理レベルとの両方が図４の駆動回路１ａと反対であるので、バイポーラトランジスタＱ３，Ｑ４の入力信号ＳＧ０に応じたオン／オフ動作は、図４の駆動回路１ａの場合と同様になる。図５のその他の構成については、図４に示す駆動回路１ａと同様であるので、説明を繰り返さない。

また、図６、図７に示す駆動回路１ｃ，１ｄは、スイッチ素子Ｑ１〜Ｑ４をＭＯＳＦＥＴによって構成している点において、それぞれ図４、図５に示す駆動回路１ａ，１ｂと相違する。したがって、図４、図５についての説明で、バイポーラトランジスタのベース電極、エミッタ電極およびコレクタ電極を、それぞれＭＯＳＦＥＴのゲート電極、ソース電極およびドレイン電極と読み替え、パイポーラトランジスタのＮＰＮ形およびＰＮＰ形を、それぞれＭＯＳＦＥＴのＮチャネルおよびＰチャネルと読み替えれば、図４、図５での説明は、図６、図７に示す駆動回路１ｃ，１ｄにも妥当するので、説明を繰り返さない。

上述のとおり、実施の形態１の駆動回路１，１ａ〜１ｄによれば、単一の電源１５を用いて、スイッチ素子Ｑ１〜Ｑ４を切り替えることによって、ＩＧＢＴ１０のゲート電極Ｇに順バイアスおよび逆バイアスの両方のバイアス電圧を印加することができる。また、電源１５の出力は、ＩＧＢＴ１０をターンオンさせるのに必要十分な電圧でよい。前述の第２の従来技術では、逆バイアス印加に用いるコンデンサの充電電圧を加えた電圧を電源から供給していたのに対して、実施の形態１では、より少ない出力電圧でＩＧＢＴ１０のゲート電極Ｇに逆バイアスを印加することができる。このため、実施の形態１の駆動回路１，１ａ〜１ｄでは、前述の第１、第２の従来技術で必要とされるような高い耐電圧性能を必要としない。

［実施の形態２］
ＩＧＢＴなどの電力素子のターンオフ時に逆バイアスを印加する場合は、逆バイアスを印加しない場合に比べて、概略４倍の駆動電流が必要になる。このため、駆動用電源には比較的大きな電流容量が必要になり、駆動回路の各スイッチ素子にも電流容量の大きなものが必要になる。また、電力素子のターンオン時間が増加するので、スイッチングロスが増大する。電力素子のスイッチングスピードを速めるために、ゲート抵抗またはベース抵抗の抵抗値を小さくすると、かえって、駆動電流のピーク値が増加するので、さらに大きな電流容量の駆動用電源が必要になる。

実施の形態２では、上記の問題を解決するために、ＩＧＢＴ１０をターンオフするときに、一時的に第２の状態にした後、電源１５を通らない経路でＩＧＢＴ１０のエミッタ電極Ｅとゲート電極Ｇを接続することによって、ゲート電極Ｇとエミッタ電極Ｅとの間に蓄積された電荷を放電させる。これによって、ターンオン時の駆動電流ＩＤを減少させる。以下、図８〜図１５を参照して詳しく説明する。

図８は、本発明の実施の形態２として、ＩＧＢＴ１０の駆動回路２ａの構成を示す回路図である。図８に示す駆動回路２ａは、図４に示す駆動回路１ａを変形したものである。駆動回路２ａが図４の駆動回路１ａと異なる点は、バイポーラトランジスタＱ３のゲート電極と接続ノードＰ４との間に接続される１ショットパルス発生回路３０ａをさらに含む点と、バイポーラトランジスタＱ４のエミッタ電極およびコレクタ電極間に接続される抵抗Ｒ４をさらに含む点である。ここで、１ショットパルス発生回路３０ａは、駆動回路２ａの制御部２０ｃに含まれ、入力されるパルス信号がＬレベルからＨレベルに変化するとき、この立上りエッジをトリガにして、Ｈレベルの１ショットパルスを出力する。１ショットパルス発生回路３０ａの具体的構成の一例は図１０を参照して後述する。また、抵抗Ｒ４の抵抗値は、オン状態のバイポーラトランジスタＱ１〜Ｑ４のエミッタ・コレクタ間抵抗よりも十分に大きく設定される。

図９は、図８の駆動回路２ａについて、入力信号ＳＧ０に応じた状態の変化を表わすタイムチャートである。図９において、横軸は時間を示し、縦軸は上から順に、入力信号ＳＧ０の論理レベル、バイポーラトランジスタＱ１〜Ｑ４のオン／オフの状態、ＩＧＢＴ１０のゲート・エミッタ間電圧ＶＧＥ、および駆動電流ＩＤを示す。

図８、図９を参照して、駆動回路２ａの動作について説明する。
図９の時刻Ｔ１では、入力信号ＳＧ０がＬレベルからＨレベルに切換わる。このとき、入力信号ＳＧ０が制御信号ＳＧ１として供給されるバイポーラトランジスタＱ１，Ｑ２は、それぞれオン状態、オフ状態になり、入力信号ＳＧ０を反転した制御信号ＳＧ２が供給されるバイポーラトランジスタＱ４はオン状態になる。

一方、１ショットパルス発生回路３０ａは、制御信号ＳＧ２がＨレベルからＬレベルに変化する立下りエッジでは、１ショットパルスを発生せず、出力はＬレベルのままである。したがって、バイポーラトランジスタＱ３はオフ状態を維持する。この結果、バイポーラトランジスタＱ１〜Ｑ４の状態が図１で説明した第１の状態になるので、ＩＧＢＴ１０のゲート電極Ｇに順バイアスが印加され、ＩＧＢＴ１０がターンオンする。時刻Ｔ１〜Ｔ２のターンオン時間で、ゲート・エミッタ間電圧ＶＧＥは、０からＶｃｃに変化する。

時刻Ｔ３で入力信号ＳＧ０がＨレベルからＬレベルに切換わる。このとき、Ｌレベルの入力信号ＳＧ０が供給されるバイポーラトランジスタＱ１，Ｑ２は、それぞれオフ状態、オン状態になり、Ｈレベルの制御信号ＳＧ２が供給されるバイポーラトランジスタＱ４はオフ状態になる。

一方、１ショットパルス発生回路３０ａは、制御信号ＳＧ２がＬレベルからＨレベルに変化するので、この立上りエッジをトリガにして、Ｈレベルの１ショットパルスを発生する。１ショットパルス発生回路３０ａの出力は、次の時刻Ｔ４でＬレベルに戻る。このパルス出力を受けて、時刻Ｔ３〜Ｔ４の間の一時的な期間だけ、バイポーラトランジスタＱ３がオン状態になるので、バイポーラトランジスタＱ１〜Ｑ４の状態が一時的に第２の状態になる。この結果、ＩＧＢＴ１０のゲート電極Ｇに逆バイアスが印加され、ＩＧＢＴ１０はターンオフする。このとき、ＩＧＢＴ１０のゲート・エミッタ間電圧ＶＧＥは、Ｖｃｃから−Ｖｃｃまで次第に変化する。このときの駆動電流ＩＤはＩ１×２である。

時刻Ｔ４では、バイポーラトランジスタＱ１，Ｑ３，Ｑ４がオフ状態になるので、電源ノード１１とＩＧＢＴ１０との間が開放される。一方、バイポーラトランジスタＱ２はオン状態であるので、ＩＧＢＴ１０のエミッタ電極Ｅから、バイポーラトランジスタＱ４に並列接続された抵抗Ｒ４、オン状態のバイポーラトランジスタＱ２、およびゲート抵抗ＲＧを順に経由して、ＩＧＢＴ１０のゲート電極Ｇに至る放電経路１９が形成される。

電源１５を経由しないこの放電経路１９に放電電流が流れることによって、時刻Ｔ３〜Ｔ４の間にＩＧＢＴ１０のゲート・エミッタ間に蓄積された電荷が放電される。この放電は、図２のＴ５〜Ｔ６の場合と異なり、電源１５によって駆動されて生じるものでない。時刻Ｔ５でゲート・エミッタ間電圧ＶＧＥが０になると、放電が完了する。時刻Ｔ４〜Ｔ５の放電時間は、バイパス用の抵抗Ｒ４の抵抗値、ゲート抵抗ＲＧの抵抗値およびＩＧＢＴ１０のゲート容量などによって決まる時定数による。

次の時刻Ｔ６では、再び入力信号ＳＧ０がＬレベルからＨレベルに切換わるので、時刻Ｔ１の場合と同様に、バイポーラトランジスタＱ１〜Ｑ４の状態が第１の状態になって、ＩＧＢＴ１０のゲート電極Ｇに順バイアスがかかり、ＩＧＢＴ１０はターンオンする。ここで、ターンオンの開始時点で、ゲート・エミッタ間に蓄積された電荷の放電が既に完了しており、ゲート・エミッタ間電圧ＶＧＥが０になっている。したがって、時刻Ｔ６〜Ｔ７のターンオン時間でのゲート・エミッタ間電圧ＶＧＥの変化量は、０からＶｃｃまでのＶｃｃであり、図２の時刻Ｔ５〜Ｔ６に示す実施の形態１の場合の半分になる。この結果、ターンオン時に電源１５が供給する駆動電流ＩＤはＩ１になり、実施の形態１の場合の半分になる。

このように、実施の形態２の駆動回路２ａでは、一時的に第２の状態にした後に、ＩＧＢＴ１０のゲート・エミッタ間に蓄積された電荷を、電源１５を経由しない放電経路１９を介して放電させて、ゲート・エミッタ間電圧ＶＧＥを０に戻すことによって、ＩＧＢＴ１０のターンオン時の駆動電流ＩＤを減少させることができる。さらに、ターンオン時のゲート・エミッタ間電圧ＶＧＥの変化量も減少するので、ＩＧＢＴ１０のターンオン時間も短縮させることができる。

図１０は、図８に示す１ショットパルス発生回路３０ａの具体的構成の一例を示す回路図である。

図１０に示すように、１ショットパルス発生回路３０ａは、入力側ノード３１と中間ノード３３との間に接続されたコンデンサ３２と、中間ノード３３と出力側ノード３７との間に直列に接続された２個のインバータ３６ａ，３６ｂと、中間ノード３３と接地ＧＮＤ１（接地ノード１２）との間で互いに並列に接続された抵抗３４およびダイオード３５とを含む。１ショットパルス発生回路３０ａの入力側ノード３１は、接続ノードＰ４に接続され、出力側ノード３７はバイポーラトランジスタＱ３のベース電極Ｇ３に接続される。

ここで、コンデンサ３２および抵抗３４によって構成される回路はいわゆる微分回路であり、入力側ノード３１の信号が微分されて中間ノード３３に生成される。ただし、中間ノード３３の電位Ｖ（３３）が接地ＧＮＤ１に対して負になる場合は、ダイオード３５に順方向が流れるので、中間ノード３３の電位Ｖ（３３）はほぼ０に制限される。また、図１０で直列接続された２個のインバータ３６ａ，３６ｂは、入力された電圧波形を矩形波に整形するバッファとして用いられる。

図１１は、図１０に示す１ショットパルス発生回路３０ａについて、入力信号ＳＧ０に応じた状態の変化を示すタイムチャートである。図１１において、横軸は時間を示し、縦軸は上から順に、入力信号ＳＧ０の論理レベル（信号入力ノードＳｉｎの電位Ｖ（Ｓｉｎ））、入力側ノード３１の電位Ｖ（３１）、中間ノード３３の電位Ｖ（３３）、出力側ノード３７の電位Ｖ（３７）、およびバイポーラトランジスタＱ３の動作状態を示す。

図１０、図１１を参照して、時刻Ｔ１，Ｔ４では、入力信号ＳＧ０が、Ｌレベル（０）からＨレベル（Ｖｃｃ）に切換わるので、入力側ノード３１の電位Ｖ（３１）はＶｃｃから０に変化する。このとき、微分信号として中間ノード３３に生成される負電位はダイオード３５によって制限されるので、中間ノード３３の電位Ｖ（３３）はダイオード３５の順方向降下電圧だけ低下する。

一方、時刻Ｔ２，Ｔ５では、入力信号ＳＧ０に応じて入力側ノード３１の電位Ｖ（３１）は０からＶｃｃに変化するので、微分信号として中間ノード３３に生成される電位Ｖ（３３）はＶｃｃまで上昇した後、０に徐々に戻る。この結果、中間ノード３３の電位Ｖ（３３）がインバータ３６ａの閾値電圧Ｖｔ１以上になる、時刻Ｔ２〜Ｔ３および時刻Ｔ５〜Ｔ６で、出力側ノード３７にＨレベル（電源電圧Ｖｃｃ）のパルス信号が出力される。このパルス出力を受けて、バイポーラトランジスタＱ３がオン状態になる。ここで、１ショットパルスのパルス幅に対応する、時刻Ｔ２〜Ｔ３、時刻Ｔ５〜Ｔ６の時間は、コンデンサ３２の容量と抵抗３４の値の積である微分回路の時定数で決まる。

図１２は、図８に示す駆動回路２ａの変形例である駆動回路２ｂの構成を示す回路図である。図１２の駆動回路２ｂは、図８の１ショットパルス発生回路３０ａおよび抵抗Ｒ４に代えて、接続ノードＰ３とバイポーラトランジスタＱ２のベース電極Ｇ２との間に接続される１ショットパルス発生回路３０ｂと、バイポーラトランジスタＱ１のコレクタ電極とエミッタ電極との間に接続される抵抗Ｒ１とを含む点で、図８に示す駆動回路２ａと相違する。ここで、１ショットパルス発生回路３０ｂは、駆動回路２ｂの制御部２０ｄに含まれ、入力されるパルス信号がＨレベルからＬレベルに変化するとき、この立下りエッジをトリガにして、一時的にＬレベルになってＨレベルに戻るようなＬレベルの１ショットパルスを出力する。１ショットパルス発生回路３０ｂの具体的構成の一例は図１４を参照して後述する。また、抵抗Ｒ１の抵抗値は、オン状態のバイポーラトランジスタＱ１〜Ｑ４のエミッタ・コレクタ間抵抗よりも十分に大きく設定される。

図１３は、図１２の駆動回路２ｂについて、入力信号ＳＧ０に応じた状態の変化を表わすタイムチャートである。図１３において、横軸は時間を示し、縦軸は上から順に、入力信号ＳＧ０の論理レベル、バイポーラトランジスタＱ１〜Ｑ４のオン／オフの状態、ＩＧＢＴ１０のゲート・エミッタ間電圧ＶＧＥ、および駆動電流ＩＤを示す。

以下、図１２、図１３を参照して、駆動回路２ｂの動作について説明する。ここで、図１３は、図９の駆動回路２ａのタイムチャートと比較して、バイポーラトランジスタＱ２の波形とバイポーラトランジスタＱ３の波形とが入れ替わっている点が異なる。そこで、以下の説明では、バイポーラトランジスタＱ２，Ｑ３の動作について主に説明し、駆動回路２ａと同様の点については説明を繰り返さない。

図１３の時刻Ｔ１で、入力信号ＳＧ０がＬレベルからＨレベルに切換わる。このとき、、入力信号ＳＧ０が反転されて供給されるバイポーラトランジスタＱ３は、オフ状態に遷移する。一方、１ショットパルス発生回路３０ｂは、入力信号ＳＧ０がＬレベルからＨレベルに変化する立上りエッジでは、１ショットパルスを発生せず、出力はＨレベルのままである。したがって、バイポーラトランジスタＱ２はオフ状態を維持する。この結果、バイポーラトランジスタＱ１〜Ｑ４の状態が第１の状態になって、ＩＧＢＴ１０がターンオンする。

時刻Ｔ３で、入力信号ＳＧ０がＨレベルからＬレベルに切換わると、バイポーラトランジスタＱ３はオン状態になる。一方、１ショットパルス発生回路３０ｂは、入力信号ＳＧ０がＨレベルからＬレベルに変化するので、この立下りエッジをトリガにして、Ｌレベルの１ショットパルスを発生する。１ショットパルス発生回路３０ｂの出力は、次の時刻Ｔ４でＨレベルに戻る。このパルス出力を受けて、バイポーラトランジスタＱ２は、時刻Ｔ３〜Ｔ４の間でオン状態になるので、バイポーラトランジスタＱ１〜Ｑ４の状態が一時的に第２の状態になって、ＩＧＢＴ１０がターンオフする。

時刻Ｔ４では、バイポーラトランジスタＱ１，Ｑ２，Ｑ４がオフ状態になるので、接地ノード１２とＩＧＢＴ１０との間が開放される。一方、バイポーラトランジスタＱ３はオン状態であるので、ＩＧＢＴ１０のエミッタ電極Ｅから、オン状態のバイポーラトランジスタＱ３、バイパス用の抵抗Ｒ１、およびゲート抵抗ＲＧを順に経由して、ＩＧＢＴ１０のゲート電極Ｇに至る放電経路１９が形成される。電源１５を経由しないこの放電経路１９に放電電流が流れることによって、時刻Ｔ３〜Ｔ４の間にＩＧＢＴ１０のゲート・エミッタ間に蓄積された電荷が放電される。

このように、図１２の駆動回路２ｂにおいても、一時的に第２の状態にした後に、ＩＧＢＴ１０のゲート・エミッタ間に蓄積された電荷を、電源１５を経由しない放電経路１９を介して放電させるので、図１２の駆動回路２ｂは図８の駆動回路２ａと同様の効果を奏する。

図１４は、図１２に示す１ショットパルス発生回路３０ｂの具体的構成の一例を示す回路図である。

図１４に示す１ショットパルス発生回路３０ｂは、抵抗３４およびダイオード３５が、中間ノード３３と電源ノード１１（電源電圧Ｖｃｃ）との間に接続される点で、図１０に示す１ショットパルス発生回路３０ａと異なる。また、ダイオード３５の極性については、図１４では、電源ノード１１にダイオード３５のカソードが接続され、中間ノード３３にダイオード３５のアノードが接続される。このように、中間ノード３３が抵抗３４を介して電源ノード１１に接続されるので、入力側ノード３１の電位Ｖ（３１）が変化しない場合には、中間ノード３３の電位Ｖ（３３）は、Ｖｃｃに固定される。入力側ノード３１の電位Ｖ（３１）が変化すると、その微分信号を電源電圧Ｖｃｃに重ね合わせた電位が、中間ノード３３に生成される。中間ノード３３の電位Ｖ（３３）が電源電圧Ｖｃｃを超える場合は、ダイオード３５に順方向が流れるので、中間ノード３３の電位Ｖ（３３）は、ほぼＶｃｃに制限される。

図１５は、図１４に示す１ショットパルス発生回路３０ｂについて、入力信号ＳＧ０に応じた状態の変化を示すタイムチャートである。図１５において、横軸は時間を示し、縦軸は上から順に、入力信号ＳＧ０の論理レベル（入力側ノード３１の電位Ｖ（３１）と同じ）、中間ノード３３の電位Ｖ（３３）、出力側ノード３７の電位Ｖ（３７）、およびバイポーラトランジスタＱ２の動作状態を示す。

図１４、図１５を参照して、時刻Ｔ１，Ｔ４で、入力信号ＳＧ０に応じて入力側ノード３１の電位Ｖ（３１）が０からＶｃｃに切換わるとき、ダイオード３５によって電圧の上昇が制限されるので、中間ノード３３の電位Ｖ（３３）はわずかにダイオード３５の順方向降下電圧だけ上昇する。時刻Ｔ２，Ｔ５で、入力側ノード３１の電位Ｖ（３１）がＶｃｃから０に切換わるときは、中間ノード３３の電位Ｖ（３３）は、０まで低下してからＶｃｃに徐々に戻る。中間ノード３３の電位Ｖ（３３）が、インバータ３６ａの閾値電圧Ｖｔ１以下となる時刻Ｔ２〜Ｔ４および時刻Ｔ５〜Ｔ６で、出力側のノードに０の電位、すなわちＬレベルのパルス信号が発生する。このパルス出力を受けて、バイポーラトランジスタＱ２がオン状態になる。

上述の実施の形態２では、図４に示す駆動回路１ａを変形した駆動回路２ａ，２ｂの構成を示したけれども、図５〜図７に示す駆動回路１ｂ〜１ｄを変形しても同様の作用効果を奏する電力素子の駆動回路を実現することができる。ここで、ＮＰＮ形のバイポーラトランジスタまたはＮチャネルのＭＯＳＦＥＴに１ショットパルス発生回路が接続される場合には、図１０に示す１ショットパルス発生回路３０ａが用いられ、ＰＮＰ形のバイポーラトランジスタまたはＰチャネルのＭＯＳＦＥＴに１ショットパルス発生回路が接続される場合には、図１４に示す１ショットパルス発生回路３０ｂが用いられる。

［実施の形態３］
実施の形態３は、ＩＧＢＴ１０をターンオフするときの駆動電流ＩＤの低減を目的とする。具体的には、スイッチ素子Ｑ１〜Ｑ４の状態を第１の状態から第２の状態に切換えるとき、スイッチ素子Ｑ２，Ｑ３のいずれか一方についてオン状態になるタイミングを遅延させる。そして、この間に電源１５を経由しないでＩＧＢＴ１０のエミッタ電極Ｅとゲート電極Ｇとが接続することによって、ゲート・エミッタ間に蓄積した電荷を放電させるものである。以下、図１６〜図２３を参照して詳しく説明する。

図１６は、本発明の実施の形態３として、ＩＧＢＴ１０の駆動回路３ａの構成を示す回路図である。図１６に示す駆動回路３ａは、図４に示す駆動回路１ａを変形したものである。図１６に示す駆動回路３ａが図４に示す駆動回路１ａと異なる点は、バイポーラトランジスタＱ４のエミッタ電極とコレクタ電極との間に接続されたダイオードＤ４をさらに含む点と、バイポーラトランジスタＱ３のゲート電極Ｇ３と接続ノードＰ４との間に接続された遅延回路４０ａをさらに含む点である。ここで、ダイオードＤ４のカソードがバイポーラトランジスタＱ４のエミッタ電極に接続され、ダイオードＤ４のアノードがコレクタ電極に接続される。したがって、第２の状態でバイポーラトランジスタＱ３がオン状態となったとき、ダイオードＤ４は逆方向にバイアスされて導通しない。また、遅延回路４０ａは、駆動回路３ａの制御部２０ｅに含まれ、入力されるパルス信号がＬレベルからＨレベルに切換わるときの立上りエッジを遅延させる機能を有する。遅延回路４０ａの具体的構成例については、図１８を参照して後述する。

図１７は、図１６の駆動回路３ａについて、入力信号ＳＧ０に応じた状態の変化を表わすタイムチャートである。図１７において、横軸は時間を示し、縦軸は上から順に、入力信号ＳＧ０の論理レベル、バイポーラトランジスタＱ１〜Ｑ４のオン／オフの状態、ＩＧＢＴ１０のゲート・エミッタ間電圧ＶＧＥ、および駆動電流ＩＤを示す。

以下、図１６、図１７を参照して、駆動回路３ａの動作について説明する。
図１７の時刻Ｔ１で、入力信号ＳＧ０がＬレベルからＨレベルに切換わるとき、入力信号ＳＧ０が供給されるバイポーラトランジスタＱ１，Ｑ２は、それぞれオン状態、オフ状態になり、入力信号ＳＧ０を反転した制御信号ＳＧ２が供給されるバイポーラトランジスタＱ４はオン状態になる。一方、制御信号ＳＧ２がＨレベルからＬレベルに変化する立下りエッジでは、遅延回路４０ａによる遅延は生じないので、遅延回路４０ａに接続されるバイポーラトランジスタＱ３は、時刻Ｔ１から遅れることなくオフ状態に遷移する。この結果、バイポーラトランジスタＱ１〜Ｑ４の状態が図１で説明した第１の状態になるので、ＩＧＢＴ１０のゲート電極Ｇに順バイアスが印加されて、ＩＧＢＴ１０がターンオンする。時刻Ｔ１〜Ｔ２のターンオン時間で、ゲート・エミッタ間電圧ＶＧＥは−ＶｃｃからＶｃｃに変化する。

次に、時刻Ｔ３で、入力信号ＳＧ０がＨレベルからＬレベルに切換わる。このとき、バイポーラトランジスタＱ１，Ｑ２は、それぞれオフ状態、オン状態になり、入力信号ＳＧ０を反転した制御信号ＳＧ２が供給されるバイポーラトランジスタＱ４はオフ状態になる。一方、時刻Ｔ３で制御信号ＳＧ２がＬレベルからＨレベルに変化するとき、遅延回路４０ａは、制御信号ＳＧ２の立上りを時刻Ｔ４まで遅延させて出力する。この出力を受けて、バイポーラトランジスタＱ３は、時刻Ｔ４までオフ状態を維持し、時刻Ｔ４でオン状態に遷移する。

バイポーラトランジスタＱ３がオン状態になるまでの時刻Ｔ３〜Ｔ４では、バイポーラトランジスタＱ１，Ｑ３，Ｑ４がオフ状態であるので、電源ノード１１とＩＧＢＴ１０との間は開放される。一方、バイポーラトランジスタＱ２はオン状態であるので、ＩＧＢＴ１０のゲート電極Ｇから、ゲート抵抗ＲＧ、オン状態のバイポーラトランジスタＱ２、および順方向のダイオードＤ４を順に経由して、ＩＧＢＴ１０のエミッタ電極Ｅに至る放電経路１９が形成される。電源１５を経由しないこの放電経路１９に放電電流が流れることによって、ＩＧＢＴ１０のゲート・エミッタ間に蓄積された電荷が放電される。図２に示す時刻Ｔ３〜Ｔ４の場合と異なり、この放電は電源１５によって駆動されて生じるものでない。ゲート・エミッタ間電圧ＶＧＥが０になると放電が完了する。放電が完了するまでの時間は、ゲート抵抗ＲＧの抵抗値およびＩＧＢＴ１０のゲート容量などによって決まる時定数による。

時刻Ｔ４でバイポーラトランジスタＱ３がオン状態に遷移すると、バイポーラトランジスタＱ１〜Ｑ４の状態は第２の状態になるので、ＩＧＢＴ１０のゲート電極Ｇに逆バイアスが印加される。図１７では、時刻Ｔ４の時点で既に放電が完了して、ゲート・エミッタ間電圧ＶＧＥが０になっているので、時刻Ｔ４〜Ｔ５で、ゲート・エミッタ間電圧ＶＧＥは０から−Ｖｃｃまで変化する。

上記のように、実施の形態３では、時刻Ｔ３〜Ｔ５のターンオフ期間は、時刻Ｔ３〜Ｔ４の第１の期間と時刻Ｔ４〜Ｔ５の第２の期間とを含む。第１の期間では、電源１５を経由しない経路でＩＧＢＴ１０のゲート・エミッタ間に蓄積された電荷が放電される。したがって、この放電は、電源１５によって駆動されるものでない。第１の期間に続く第２の期間では、電源１５によって駆動電流ＩＤが供給されて、ＩＧＢＴ１０に逆バイアスが印加される。第１の期間でゲート・エミッタ間に蓄積された電荷の放電が完了していると、第２の期間でのゲート・エミッタ間電圧ＶＧＥの変化量はＶｃｃになるので、ターンオフに必要な駆動電流ＩＤはＩ１となり、図２のＴ３〜Ｔ４に示す実施の形態１の場合の半分になる。このように、実施の形態３の駆動回路３ａは、ターンオフに要する駆動電流ＩＤを減少させることができる。

時刻Ｔ６では、再び入力信号ＳＧ０がＬレベルからＨレベルに切換わるので、時刻Ｔ１の場合と同様に、バイポーラトランジスタＱ１〜Ｑ４の状態が第１の状態になって、ＩＧＢＴ１０のゲート電極Ｇに順バイアスがかかり、ＩＧＢＴ１０はターンオンする。実施の形態３では、ターンオン時については、ゲート・エミッタ間に蓄積された電荷を放電させる過程を取り入れていないので、必要な駆動電流ＩＤはＩ１×２となって、図２のＴ５〜Ｔ６に示す実施の形態１の場合と同じである。

図１８は、図１６に示す遅延回路４０ａの具体的構成の一例を示す回路図である。
図１８に示すように、遅延回路４０ａは、入力側ノード４１と中間ノード４４との間に接続された抵抗４２と、中間ノード４４と出力側ノード４７との間に直列接続されたバッファ用の２個のインバータ４６ａ，４６ｂと、抵抗４２と並列に接続されるダイオード４３と、中間ノード４４と接地ノード１２（接地ＧＮＤ１）との間に接続されるコンデンサ４５とを含む。ダイオード４３の極性については、カソードが入力側ノード４１に接続され、アノードが中間ノード４４に接続される。遅延回路４０ａの入力側ノード４１は、接続ノードＰ４に接続され、出力側ノード４７は、バイポーラトランジスタＱ３のベース電極Ｇ３に接続される。

図１９は、図１８に示す遅延回路４０ａについて、入力信号ＳＧ０応じた状態の変化を表わすタイムチャートである。図１９において、横軸は時間を示し、縦軸は上から順に、入力信号ＳＧ０の論理レベル（信号入力ノードＳｉｎの電位Ｖ（Ｓｉｎ））、入力側ノード４１の電位Ｖ（４１）、中間ノード４４の電位Ｖ（４４）、出力側ノード４７の電位Ｖ（４７）、およびバイポーラトランジスタＱ３の動作状態を示す。

図１８、図１９を参照して、時刻Ｔ１，Ｔ４では、入力信号ＳＧ０が、Ｌレベル（０）からＨレベル（Ｖｃｃ）に切換わるのに応じて、入力側ノード４１の電位Ｖ（４１）はＶｃｃから０に変化する。この電位Ｖ（４１）の立下り時には、ダイオード４３に順方向電流が流れるので、中間ノード４４の電位Ｖ（４４）は、入力側ノード４１の電位Ｖ（４１）の変化に追随してＶｃｃから０まで変化する。

一方、時刻Ｔ２，Ｔ５では、入力側ノード４１の電位Ｖ（４１）が０からＶｃｃに変化する。このとき、ダイオード４３は、逆方向にバイアスされて非導通状態である。したがって、抵抗４２およびコンデンサ４５によって構成される積分回路の効果によって、中間ノード４４に生成される信号の立上りエッジがなまり、中間ノード４４の電位Ｖ（４４）は０からＶｃｃまで徐々に上昇する。この結果、中間ノード４４の電位Ｖ（４４）がインバータ４６ａの閾値電圧Ｖｔ１以上になる時刻Ｔ３，Ｔ６以降で、出力側ノード４７の電位Ｖ（４７）がＶｃｃになり、バイポーラトランジスタＱ３がオン状態になる。

このように、遅延回路４０ａでは、図１９の時刻Ｔ２〜Ｔ３および時刻Ｔ５〜Ｔ６の遅延時間だけ、出力側ノード４７の電位Ｖ（４７）の立上りのタイミングが、入力側ノード４１の電位Ｖ（４１）の立上りのタイミングよりも遅延する。この遅延時間は、コンデンサ４５の容量と抵抗４２の抵抗値の積である積分回路の時定数で決まる。

図２０は、図１６に示す駆動回路３ａの変形例である駆動回路３ｂの構成を示す回路図である。図２０の駆動回路３ｂは、図１６のダイオードＤ４と遅延回路４０ａとに代えて、バイポーラトランジスタＱ１のコレクタ電極とエミッタ電極との間に接続されたダイオードＤ１と、接続ノードＰ３とバイポーラトランジスタＱ２のベース電極Ｇ２との間に接続された遅延回路４０ｂとを含む点において、図１６の駆動回路３ａと相違する。ここで、ダイオードＤ１のカソードがバイポーラトランジスタＱ１のコレクタ電極に接続され、ダイオードＤ１のアノードがエミッタ電極に接続される。したがって、第２の状態でバイポーラトランジスタＱ２がオン状態となったとき、ダイオードＤ１は逆方向にバイアスされて導通しない。また、図２０の遅延回路４０ｂは、駆動回路３ｂの制御部２０ｆに含まれ、入力されるパルス信号がＨレベルからＬレベルに切換わるときの立下りエッジを遅延させるものである。遅延回路４０ｂの具体的構成の一例は図２２を参照して後述する。

図２１は、図２０の駆動回路３ｂについて、入力信号ＳＧ０に応じた状態の変化を表わすタイムチャートである。図２１において、横軸は時間を示し、縦軸は上から順に、入力信号ＳＧ０の論理レベル、バイポーラトランジスタＱ１〜Ｑ４のオン／オフの状態、ＩＧＢＴ１０のゲート・エミッタ間電圧ＶＧＥ、および駆動電流ＩＤを示す。

以下、図２０、図２１を参照して、駆動回路３ｂの動作について説明する。ここで、図２１は、図１７の駆動回路３ａについてのタイムチャートと比較して、バイポーラトランジスタＱ２の波形とバイポーラトランジスタＱ３の波形とが入れ替わっている点で異なる。そこで、以下の説明では、バイポーラトランジスタＱ２，Ｑ３の動作について主に説明し、駆動回路３ａと同様の動作については説明を繰り返さない。

図２１の時刻Ｔ１で、入力信号ＳＧ０がＬレベルからＨレベルに切換わる。このとき、入力信号ＳＧ０を反転させた制御信号ＳＧ２が供給されるバイポーラトランジスタＱ３は、オフ状態に遷移する。一方、バイポーラトランジスタＱ２のベース電極Ｇ２には、遅延回路４０ｂの出力が供給される。ここで、入力信号ＳＧ０がＬレベルからＨレベルに変化する立上りエッジでは、遅延回路４０ｂによる立上りのタイミングの遅延は生じないので、時刻Ｔ１にバイポーラトランジスタＱ２はオフ状態に遷移する。

時刻Ｔ３で、入力信号ＳＧ０がＨレベルからＬレベルに切換わるのに応じて、バイポーラトランジスタＱ３はオン状態に遷移する。一方、遅延回路４０ｂは、入力信号ＳＧ０がＨレベルからＬレベルに変化する立下りのタイミングを時刻Ｔ４まで遅延させて出力する。この出力を受けたバイポーラトランジスタＱ２は、時刻Ｔ４までオフ状態を維持し、時刻Ｔ４でオン状態に遷移する。

バイポーラトランジスタＱ２がオン状態に遷移するまでの時刻Ｔ３〜Ｔ４では、バイポーラトランジスタＱ１，Ｑ２，Ｑ４がオフ状態であるので、接地ノード１２とＩＧＢＴ１０との間が開放される。一方、バイポーラトランジスタＱ３はオン状態であるので、ＩＧＢＴ１０のゲート電極Ｇから、ゲート抵抗ＲＧ、順方向のダイオードＤ１、およびオン状態のバイポーラトランジスタＱ３を順に経由して、ＩＧＢＴ１０のエミッタ電極Ｅに至る放電経路１９が形成される。電源１５を経由しないこの放電経路１９に放電電流が流れることによって、ＩＧＢＴ１０のゲート・エミッタ間に蓄積された電荷が放電される。

時刻Ｔ４でバイポーラトランジスタＱ２がオン状態に遷移すると、バイポーラトランジスタＱ１〜Ｑ４の状態は第２の状態になるので、ＩＧＢＴ１０のゲート電極Ｇに逆バイアスが印加される。

このように、駆動回路３ｂは、図１６の駆動回路３ａと同様に、ターンオフ期間の最初の時刻Ｔ３〜Ｔ４の間に、ＩＧＢＴ１０のゲート・エミッタ間に蓄積された電荷を電源１５を経由しない経路で放電させておくことによって、ターンオフに要する駆動電流ＩＤを減少させることができる。

図２２は、図２０に示す遅延回路４０ｂの具体的構成の一例を示す回路図である。
図２２に示す遅延回路４０ｂは、ダイオード４３のアノードを入力側ノード４１に接続し、カソードを中間ノード４４に接続する点で、図１８に示す遅延回路４０ａと異なる。このようにダイオード４３の極性が図１８と異なるために、入力側ノード４１にパルス信号が入力されたとき、図１８の遅延回路４０ａでは、立上りのタイミングが遅延したのに対して、図２２の遅延回路４０ｂでは、立下りのタイミングが遅延する。

図２３は、図２２に示す遅延回路４０ｂについて、入力信号ＳＧ０に応じた状態の変化を表わすタイムチャートである。図２３において、横軸は時間を示し、縦軸は上から順に、入力信号ＳＧ０の論理レベル（入力側ノード４１の電位Ｖ（４１）と同じ）、中間ノード４４の電位Ｖ（４４）、出力側ノード４７の電位Ｖ（４７）、およびバイポーラトランジスタＱ２の動作状態を示す。

図２２、図２３を参照して、時刻Ｔ１，Ｔ４で、入力信号ＳＧ０に応じて入力側ノード４１の電位Ｖ（４１）が０からＶｃｃに切換わる。このとき、この電位Ｖ（４１）の立上り時には、ダイオード４３に順方向電流が流れるので、中間ノード４４の電位Ｖ（４４）は、入力側ノード４１の電位Ｖ（４１）の変化に追随して０からＶｃｃまで変化する。

一方、時刻Ｔ２，Ｔ５で、入力側ノード４１の電位Ｖ（４１）はＶｃｃから０に変化する。この電位Ｖ（４１）の立下り時には、中間ノード４４に生成される信号の立上りエッジがなまり、中間ノード４４の電位Ｖ（４４）はＶｃｃから０まで徐々に下降する。この結果、中間ノード４４の電位Ｖ（４４）がインバータ４６ａの閾値電圧Ｖｔ１未満になる時刻Ｔ３，Ｔ６以降で、出力側ノード４７の電位Ｖ（４７）が０になり、バイポーラトランジスタＱ３がオン状態になる。すなわち、時刻Ｔ２〜Ｔ３および時刻Ｔ５〜Ｔ６の遅延時間だけ、出力側ノード４７の電位Ｖ（４７）の立下りのタイミングが、入力側ノード４１の電位Ｖ（４１）の立下りのタイミングよりも遅延する。

上述の実施の形態３では、図４に示す駆動回路１ａを変形した駆動回路３ａ，３ｂの構成を示したが、図５〜図７に示す駆動回路１ｂ〜１ｄを変形しても同様の作用効果を奏する電力素子の駆動回路を実現することができる。ここで、遅延回路がＮＰＮ形のバイポーラトランジスタまたはＮチャネルのＭＯＳＦＥＴに接続される場合には、図１８に示す遅延回路４０ａが用いられ、遅延回路がＰＮＰ形のバイポーラトランジスタまたはＰチャネルのＭＯＳＦＥＴに接続される場合には、図２２に示す遅延回路４０ｂが用いられる。

また、スイッチ素子Ｑ１〜Ｑ４としてＭＯＳＦＥＴを用いる場合には、ＭＯＳＦＥＴを寄生ダイオードを放電経路１９として利用できる。したがって、バイポーラトランジスタＱ１〜Ｑ４を用いる図１６、図２０の場合と異なり、スイッチ素子Ｑ１，Ｑ４と並列にダイオードＤ１，Ｄ４をさらに接続しなくてもよい。

また、実施の形態３は、実施の形態２と組み合わせることができる。この場合、ＩＧＢＴ１０のターンオン時の駆動電流ＩＤの低減およびターンオン時間の短縮という実施の形態２の効果と、ターンオフ時の駆動電流ＩＤの低減という実施の形態３の両方の効果を奏する。また、ターンオンとターンオフの両方で駆動電流が低減できるので、駆動用の電源１５およびスイッチ素子Ｑ１〜Ｑ４について電流容量の小さなものを用いることができ、コスト上のメリットがある。

［実施の形態４］
実施の形態４は、実施の形態３とは逆にＩＧＢＴ１０をターンオンするときの駆動電流ＩＤの低減を目的とする。具体的方法は、実施の形態３と類似したものであり、スイッチ素子Ｑ１〜Ｑ４の状態を第１の状態から第２の状態に切換えるとき、スイッチ素子Ｑ１，Ｑ４のいずれか一方についてオン状態になるタイミングを遅延させる。そして、この間に電源１５を経由しないでＩＧＢＴ１０のエミッタ電極Ｅとゲート電極Ｇとが接続することによって、ゲート・エミッタ間に蓄積した電荷を放電させるものである。以下、図２４〜図２７を参照して詳しく説明する。

図２４は、本発明の実施の形態４として、ＩＧＢＴ１０の駆動回路４ａの構成を示す回路図である。図２４に示す駆動回路４ａは、図４に示す駆動回路１ａを変形したものである。図２４に示す駆動回路４ａが図４に示す駆動回路１ａと異なる点は、バイポーラトランジスタＱ３のエミッタ電極およびコレクタ電極間に接続されたダイオードＤ３をさらに含む点と、バイポーラトランジスタＱ４のゲート電極Ｇ４と接続ノードＰ４との間に接続された遅延回路４０ｂをさらに含む点である。ここで、ダイオードＤ３のカソードがバイポーラトランジスタＱ３のコレクタ電極に接続され、ダイオードＤ３のアノードがエミッタ電極に接続される。したがって、第１の状態でバイポーラトランジスタＱ４がオン状態となったとき、ダイオードＤ３は逆方向にバイアスされて導通しない。また、遅延回路４０ｂは、駆動回路４ａの制御部２０ｇに含まれ、図２０、図２２を参照して既に説明したように、入力されるパルス信号がＨレベルからＬレベルに切換わるときの立下りエッジを遅延させる。

図２５は、図２４の駆動回路４ａについて、入力信号ＳＧ０に応じた状態の変化を表わすタイムチャートである。図２５において、横軸は時間を示し、縦軸は上から順に、入力信号ＳＧ０の論理レベル、バイポーラトランジスタＱ１〜Ｑ４のオン／オフの状態、ＩＧＢＴ１０のゲート・エミッタ間電圧ＶＧＥ、および駆動電流ＩＤを示す。

以下、図２４、図２５を参照して、駆動回路４ａの動作を説明する。
図２５の時刻Ｔ１以前で、バイポーラトランジスタＱ１〜Ｑ４のオン／オフの状態は図１で説明した第２の状態なので、ＩＧＢＴ１０には、ゲート電極Ｇの電位がエミッタ電極Ｅの電位に対して負となるように逆バイアスが印加されている。

時刻Ｔ１で、入力信号ＳＧ０がＬレベルからＨレベルに切換わると、入力信号ＳＧ０が供給されるバイポーラトランジスタＱ１，Ｑ２は、それぞれオン状態、オフ状態になり、入力信号ＳＧ０を反転した制御信号ＳＧ２が供給されるバイポーラトランジスタＱ３はオフ状態になる。一方、時刻Ｔ１では制御信号ＳＧ２がＨレベルからＬレベルに変化するので、遅延回路４０ｂは、制御信号ＳＧ２の立下りを時刻Ｔ２まで遅延させて出力する。この出力を受けて、バイポーラトランジスタＱ４は、時刻Ｔ２までオフ状態を維持し、時刻Ｔ２でオン状態に遷移する。

バイポーラトランジスタＱ４がオン状態になるまでの時刻Ｔ１〜Ｔ２の期間は、バイポーラトランジスタＱ２〜Ｑ４がオフ状態であるので、接地ノード１２とＩＧＢＴ１０との間が開放される。一方、バイポーラトランジスタＱ１はオン状態であるので、ＩＧＢＴ１０のエミッタ電極Ｅから、順方向のダイオードＤ３、オン状態のバイポーラトランジスタＱ１、およびゲート抵抗ＲＧを順に経由して、ＩＧＢＴ１０のゲート電極Ｇに至る放電経路１９が形成される。電源１５を経由しないこの放電経路１９に放電電流が流れることによって、ＩＧＢＴ１０のゲート・エミッタ間に蓄積された電荷が放電される。図２に示す時刻Ｔ１〜Ｔ２の場合と異なり、この放電は電源１５によって駆動されて生じるものでない。ゲート・エミッタ間電圧ＶＧＥが０になると放電が完了する。放電が完了するまでの時間は、ゲート抵抗ＲＧの抵抗値およびＩＧＢＴ１０のゲート容量の積などによって決まる時定数による。

次に時刻Ｔ２でバイポーラトランジスタＱ４がオン状態に遷移すると、バイポーラトランジスタＱ１〜Ｑ４の状態は図１で説明した第１の状態になるので、ＩＧＢＴ１０のゲート電極Ｇに順バイアスが印加される。図２５では、時刻Ｔ２の時点で既に放電が完了して、ゲート・エミッタ間電圧ＶＧＥが０になっているので、時刻Ｔ２〜Ｔ３で、ゲート・エミッタ間電圧ＶＧＥは０からＶｃｃまで変化する。

このように、実施の形態４では、時刻Ｔ１〜Ｔ３のターンオン期間は、時刻Ｔ１〜Ｔ２の第１の期間と時刻Ｔ２〜Ｔ３の第２の期間とを含む。第１の期間では、電源１５を経由しない経路でＩＧＢＴ１０のゲート・エミッタ間に蓄積された電荷が放電されるので、電源１５によって駆動電流ＩＤが供給されない。第１の期間に続く第２の期間では、電源１５によって駆動電流ＩＤが供給されて、ＩＧＢＴ１０に順バイアスが印加される。第１の期間でゲート・エミッタ間に蓄積された電荷の放電が完了していると、第２の期間でのゲート・エミッタ間電圧ＶＧＥの変化量はＶｃｃになるので、ターンオンに必要な駆動電流ＩＤはＩ１となり、図２のＴ１〜Ｔ２に示す実施の形態１の場合の半分になる。このように、実施の形態４ではターンオンに要する駆動電流ＩＤを減少させることができる。

次に、時刻Ｔ４で、入力信号ＳＧ０がＨレベルからＬレベルに切換わると、入力信号ＳＧ０が供給されるバイポーラトランジスタＱ１，Ｑ２は、それぞれオフ状態、オン状態になり、入力信号ＳＧ０を反転した制御信号ＳＧ２が供給されるバイポーラトランジスタＱ３はオン状態になる。一方、制御信号ＳＧ２がＬレベルからＨレベルに変化する立上りエッジでは、遅延回路４０ｂによる遅延は生じないので、遅延回路４０ｂに接続されるバイポーラトランジスタＱ４は、時刻Ｔ４から遅れることなくオフ状態に遷移する。この結果、バイポーラトランジスタＱ１〜Ｑ４の状態が第２の状態になるので、ＩＧＢＴ１０のゲート電極Ｇに逆バイアスが印加されて、ＩＧＢＴ１０がターンオフする。

実施の形態４では、ターンオフ時については、前述の実施の形態３と異なり、ゲート・エミッタ間に蓄積された電荷を放電させる過程を取り入れていない。したがって、時刻Ｔ４〜Ｔ５のターンオフ時間に電源１５から供給される駆動電流ＩＤはＩ１×２となって、実施の形態１の場合と同じである。

時刻Ｔ６で、再び入力信号ＳＧ０がＬレベルからＨレベルに切換わるので、時刻Ｔ１〜Ｔ３の場合と同様の経過で、時刻Ｔ８までにＩＧＢＴ１０のターンオンが完了する。

図２６は、図２４に示す駆動回路４ａの変形例である駆動回路４ｂの構成を示す回路図である。図２６の駆動回路４ｂは、図２４のダイオードＤ３と遅延回路４０ｂに代えて、バイポーラトランジスタＱ２のコレクタ電極とエミッタ電極との間に接続されたダイオードＤ２と、接続ノードＰ３とバイポーラトランジスタＱ１のベース電極Ｇ１との間に接続された遅延回路４０ａとを含む点において、図２４の駆動回路４ａと相違する。ここで、ダイオードＤ２のカソードがバイポーラトランジスタＱ２のエミッタ電極に接続され、ダイオードＤ２のアノードがバイポーラトランジスタＱ２のコレクタ電極に接続される。したがって、第１の状態でバイポーラトランジスタＱ１がオン状態となったとき、ダイオードＤ２は逆方向にバイアスされて導通しない。また、遅延回路４０ａは、駆動回路４ｂの制御部２０ｈに含まれ、図１６、図１８を参照して既に説明したように、入力されるパルス信号がＬレベルからＨレベルに切換わるときの立上りエッジを遅延させる。

図２７は、図２６の駆動回路４ｂについて、入力信号ＳＧ０に応じた状態の変化を表わすタイムチャートである。図２７において、横軸は時間を示し、縦軸は上から順に、入力信号ＳＧ０の論理レベル、バイポーラトランジスタＱ１〜Ｑ４のオン／オフの状態、ＩＧＢＴ１０のゲート・エミッタ間電圧ＶＧＥ、および駆動電流ＩＤを示す。

以下、図２６、図２７を参照して、駆動回路４ｂの動作について説明する。ここで、図２７では、図２５の駆動回路４ａについてのタイムチャートと比較して、バイポーラトランジスタＱ１の波形とバイポーラトランジスタＱ４の波形とが入れ替わっている点が異なる。そこで、以下の説明では、バイポーラトランジスタＱ１，Ｑ４の動作について主に説明し、駆動回路４ａと同様の動作については説明を繰り返さない。

図２７の時刻Ｔ１で、入力信号ＳＧ０がＬレベルからＨレベルに切換わるのに応じて、入力信号ＳＧ０を反転させた制御信号ＳＧ２が供給されるバイポーラトランジスタＱ４はオン状態になる。一方、遅延回路４０ｂは、制御信号ＳＧ２がＬレベルからＨレベルに変化する立上りのタイミングを時刻Ｔ２まで遅延させて出力し、この出力を受けたバイポーラトランジスタＱ１は、時刻Ｔ２までオフ状態を維持し、時刻Ｔ２でオン状態に遷移する。

バイポーラトランジスタＱ１がオン状態になるまでの時刻Ｔ１〜Ｔ２の期間は、バイポーラトランジスタＱ１〜Ｑ３がオフ状態であるので、電源ノード１１とＩＧＢＴ１０との間が開放される。一方、バイポーラトランジスタＱ４はオン状態であるので、ＩＧＢＴ１０のエミッタ電極Ｅから、オン状態のバイポーラトランジスタＱ４、順方向のダイオードＤ２、およびゲート抵抗ＲＧを順に経由して、ＩＧＢＴ１０のゲート電極Ｇに至る放電経路１９が形成される。電源１５を経由しないこの放電経路１９に放電電流が流れることによって、ＩＧＢＴ１０のゲート・エミッタ間に蓄積された電荷が放電される。

時刻Ｔ２でバイポーラトランジスタＱ１がオン状態に遷移すると、バイポーラトランジスタＱ１〜Ｑ４の状態は第１の状態になるので、ＩＧＢＴ１０のゲート電極Ｇに順バイアスが印加される。

時刻Ｔ４で、入力信号ＳＧ０がＨレベルからＬレベルに切換わると、バイポーラトランジスタＱ４はオフ状態になる。このとき、入力信号ＳＧ０がＨレベルからＬレベルに変化する立下りエッジでは、遅延回路４０ａによる遅延は生じないので、時刻Ｔ４から遅れることなくバイポーラトランジスタＱ１はオフ状態に遷移する。

このように、駆動回路４ｂは、図２４の駆動回路４ａと同様に、ターンオン期間の最初の時刻Ｔ１〜Ｔ２の間に、ＩＧＢＴ１０のエミッタ電極Ｅに蓄積された電荷を電源１５を経由しない経路で放電させておくことによって、ターンオンに要する駆動電流ＩＤを減少させることができる。

上述の実施の形態４では、図４に示す駆動回路１ａを変形した駆動回路４ａ，４ｂの構成を示したが、図５〜図７に示す駆動回路１ｂ〜１ｄを変形しても同様の作用効果を奏する電力素子の駆動回路を実現することができる。ここで、遅延回路がＮＰＮ形のバイポーラトランジスタまたはＮチャネルのＭＯＳＦＥＴに接続される場合には、図１８に示す遅延回路４０ａが用いられ、遅延回路がＰＮＰ形のバイポーラトランジスタまたはＰチャネルのＭＯＳＦＥＴに接続される場合には、図２２に示す遅延回路４０ｂが用いられる。

また、スイッチ素子Ｑ１〜Ｑ４としてＭＯＳＦＥＴを用いる場合には、ＭＯＳＦＥＴを寄生ダイオードを放電経路１９として利用できる。したがって、バイポーラトランジスタＱ１〜Ｑ４を用いる図２４、図２６の場合と異なり、スイッチ素子Ｑ２，Ｑ３と並列にダイオードＤ２，Ｄ３をさらに接続しなくてもよい。

また、実施の形態４は、実施の形態３と組み合わせることができる。この場合、ＩＧＢＴ１０のターンオフ時の駆動電流ＩＤの低減という実施の形態３の効果と、ターンオン時の駆動電流ＩＤの低減という実施の形態４の両方の効果を奏する。また、ターンオンとターンオフの両方で駆動電流が低減できるので、駆動用の電源１５およびスイッチ素子Ｑ１〜Ｑ４について電流容量の小さなものを用いることができ、コスト上のメリットがある。

［実施の形態５］
実施の形態５は、ＩＧＢＴ１０のターンオン時およびターンオフ時の両方の駆動電流ＩＤを低減することを目的とする。具体的には、入力信号ＳＧ０に応じて、スイッチ素子Ｑ１〜Ｑ４の状態を第１、第２の状態に切換えるとき、スイッチ素子Ｑ１，Ｑ３をオン状態にし、かつ、スイッチ素子Ｑ２，Ｑ４をオフ状態にするか、または、スイッチ素子Ｑ１，Ｑ３をオフ状態にし、かつ、スイッチ素子Ｑ２，Ｑ４をオン状態にするかの、いずれかの状態にする。そして、この間に、電源１５を経由しない経路でＩＧＢＴ１０のゲート電極Ｇとエミッタ電極Ｅとを接続して、ゲート・エミッタ間に蓄積した電荷を放電させるものである。以下、図２８〜図３３を参照して詳しく説明する。

図２８は、本発明の実施の形態５として、ＩＧＢＴ１０の駆動回路５ａの構成を示す回路図である。図２８に示す駆動回路５ａは、図６に示す駆動回路１ｃを変形したものである。図２８に示す駆動回路５ａが図６に示す駆動回路１ｃと異なる点は、接続ノードＰ４とインバータ２４の出力端との間に接続される遅延回路４０ｃをさらに含む点である。ここで、遅延回路４０ｃは、駆動回路５ａの制御部２０ｉに含まれ、入力されるパルス信号の立上り、立下りの両方のタイミングを遅延させる。遅延回路４０ｃの具体的構成例については、図３０を参照して後述する。

図２９は、図２８の駆動回路５ａについて、入力信号ＳＧ０に応じた状態の変化を表わすタイムチャートである。図２９において、横軸は時間を示し、縦軸は上から順に、入力信号ＳＧ０の論理レベル、スイッチ素子Ｑ１〜Ｑ４を構成するＭＯＳＦＥＴのオン／オフの状態、ＩＧＢＴ１０のゲート・エミッタ間電圧ＶＧＥ、および駆動電流ＩＤを示す。以下では、スイッチ素子Ｑ１〜Ｑ４を構成するＭＯＳＦＥＴを、それぞれ、ＭＯＳＦＥＴＱ１〜Ｑ４と、簡略化して記載する。

次に、図２８、図２９を参照して、駆動回路５ａの動作を説明する。
図２９の時刻Ｔ１で、入力信号ＳＧ０がＬレベルからＨレベルに切換わるとき、入力信号ＳＧ０が供給されるＭＯＳＦＥＴＱ１，Ｑ２は、それぞれオン状態、オフ状態になる。一方、遅延回路４０ｃには、入力信号ＳＧ０を反転させた制御信号ＳＧ２が供給される。遅延回路は、ＨレベルからＬレベルに変化する制御信号ＳＧ２の立下りのタイミングをＴ２まで遅延させて出力する。この出力を受けて、ＭＯＳＦＥＴＱ３，Ｑ４は、それぞれ、時刻Ｔ２までオン状態、オフ状態を維持し、時刻Ｔ２でオフ状態、オン状態に遷移する。

時刻Ｔ１〜Ｔ２の間は、ＭＯＳＦＥＴＱ２，Ｑ４がオフ状態であるので、接地ノード１２とＩＧＢＴ１０との間は開放される。一方、ＭＯＳＦＥＴＱ１，Ｑ３はオン状態であるので、ＩＧＢＴ１０のエミッタ電極Ｅから、オン状態のＭＯＳＦＥＴＱ３、オン状態のＭＯＳＦＥＴＱ１、およびゲート抵抗ＲＧを順に経由して、ＩＧＢＴ１０のゲート電極Ｇに至る放電経路１９ａが形成される。電源１５を経由しないこの放電経路１９ａに放電電流が流れることによって、ＩＧＢＴ１０のゲート・エミッタ間に蓄積された電荷が放電される。図２に示す時刻Ｔ１〜Ｔ２の場合と異なり、この放電は電源１５が駆動して生じるものでない。ゲート・エミッタ間電圧ＶＧＥが０になると放電が完了する。放電が完了するまでの時間は、ゲート抵抗ＲＧの抵抗値およびＩＧＢＴ１０のゲート容量などによって決まる時定数による。

時刻Ｔ２でＭＯＳＦＥＴＱ３，Ｑ４が、それぞれオフ状態、オン状態に遷移すると、ＭＯＳＦＥＴＱ１〜Ｑ４の状態は第１の状態になるので、ＩＧＢＴ１０のゲート電極Ｇに順バイアスが印加される。図２９では、時刻Ｔ２の時点で既に放電が完了して、ゲート・エミッタ間電圧ＶＧＥが０になっているので、時刻Ｔ２〜Ｔ３で、ゲート・エミッタ間電圧ＶＧＥは０からＶｃｃまで変化する。

時刻Ｔ４で、入力信号ＳＧ０がＨレベルからＬレベルに切換わるとき、ＭＯＳＦＥＴＱ１，Ｑ２は、それぞれオフ状態、オン状態になる。一方、遅延回路４０ｃは、ＬレベルからＨレベルに変化する制御信号ＳＧ２の立上りのタイミングをＴ５まで遅延させて出力する。この出力を受けて、ＭＯＳＦＥＴＱ３，Ｑ４は、それぞれ、時刻Ｔ５までオフ状態、オン状態を維持し、時刻Ｔ５でオン状態、オフ状態に遷移する。

時刻Ｔ４〜Ｔ５の間は、ＭＯＳＦＥＴＱ１，Ｑ３がオフ状態であるので、電源ノード１１とＩＧＢＴ１０との間は開放される。一方、ＭＯＳＦＥＴＱ２，Ｑ４はオン状態であるので、ＩＧＢＴ１０のゲート電極Ｇから、ゲート抵抗ＲＧ、オン状態のＭＯＳＦＥＴＱ２、およびオン状態のＭＯＳＦＥＴＱ４順に経由して、ＩＧＢＴ１０のエミッタ電極Ｅに至る放電経路１９ｂが形成される。電源１５を経由しないこの放電経路１９ｂに放電電流が流れることによって、ＩＧＢＴ１０のゲート・エミッタ間に蓄積された電荷が放電される。実施の形態１で説明した図２の時刻Ｔ３〜Ｔ４の場合と異なり、この放電は電源１５によって駆動されて生じるものでない。ゲート・エミッタ間電圧ＶＧＥが０になると放電が完了する。

時刻Ｔ５でＭＯＳＦＥＴＱ３，Ｑ４が、それぞれオン状態、オフ状態に遷移すると、ＭＯＳＦＥＴＱ１〜Ｑ４の状態は第２の状態になるので、ＩＧＢＴ１０のゲート電極Ｇに逆バイアスが印加される。図２９では、時刻Ｔ５の時点で既に放電が完了して、ゲート・エミッタ間電圧ＶＧＥが０になっているので、時刻Ｔ５〜Ｔ６で、ゲート・エミッタ間電圧ＶＧＥは０から−Ｖｃｃまで変化する。

時刻Ｔ７で入力信号ＳＧ０が再びＬレベルからＨレベルに切換わる。時刻Ｔ７〜Ｔ９のターンオン期間の駆動回路５ａの動作は、時刻Ｔ１〜Ｔ３と同様である。

上述のように、実施の形態５では、時刻Ｔ１〜Ｔ３、時刻Ｔ７〜Ｔ９のターンオン期間、および時刻Ｔ４〜Ｔ６のターンオフ期間の両方とも、これらの期間の最初の放電期間で、ゲート電極Ｇまたはエミッタ電極Ｅに蓄積された電荷が、電源１５を経由しない経路で放電され、ゲート・エミッタ間電圧ＶＧＥの絶対値が減少する。その後、電源１５から駆動電流ＩＤを供給して、ゲート電極Ｇとエミッタ電極Ｅとの間に順方向または逆方向のバイアス電圧ＶＧＥを印加するので、駆動用の電源１５によるゲート・エミッタ間電圧ＶＧＥの変化量を減少させることができる。この結果、実施の形態５の駆動回路５ａは、ターンオンおよびターンオフに必要な駆動電流ＩＤを減少させることができる。放電期間中に放電が完了して、ゲート・エミッタ間電圧ＶＧＥが０まで戻っているときには、駆動電流ＩＤはターンオフ、ターンオンのいずれの場合もＩ１になって、実施の形態１の半分になる。

図３０は、図２８に示す遅延回路４０ｃの具体的構成の一例を示す回路図である。
図３０に示す遅延回路４０ｃは、入力側ノード４１と中間ノード４４との間に接続されるダイオード４３を取り除いた点で、図１８、図２２に示す遅延回路４０ａ，４０ｂと異なる。このようにダイオード４３を取り除いたために、入力側ノード４１にパルス信号が入力されたとき、遅延回路４０ａ，４０ｂでは、それぞれ立上り、立下りのタイミングが遅延するのに対して、図３０の遅延回路４０ｃでは、立上り、立下りのいずれのタイミングも遅延する。

図３１は、図３０に示す遅延回路４０ｃについて、入力信号ＳＧ０に応じた状態の変化を表わすタイムチャートである。図３１において、横軸は時間を示し、縦軸は上から順に、入力信号ＳＧ０の論理レベル（信号入力ノードＳｉｎの電位Ｖ（Ｓｉｎ））、入力側ノード４１の電位Ｖ（４１）、中間ノード４４の電位Ｖ（４４）、出力側ノード４７の電位Ｖ（４７）、およびＭＯＳＦＥＴＱ３，Ｑ４の動作状態を示す。

図３０、図３１を参照して、時刻Ｔ１，Ｔ４では、入力信号ＳＧ０がＬレベル（０）からＨレベル（Ｖｃｃ）に切換わるのに応じて、入力側ノード４１の電位Ｖ（４１）がＶｃｃから０に立ち下がる。このとき、抵抗４２およびコンデンサ４５によって構成される積分回路の効果によって、中間ノード４４に生成される電位Ｖ（４４）は、Ｖｃｃから０まで徐々に下降する。同様に、時刻Ｔ３，Ｔ７で、入力信号ＳＧ０に応じて入力側ノード４１の電位Ｖ（４１）が０からＶｃｃに立ち上がるとき、中間ノード４４に生成される電位Ｖ（４４）は０からＶｃｃまで徐々に上昇する。

この結果、中間ノード４４の電位Ｖ（４４）がインバータ４６ａの閾値電圧Ｖｔ１以上になる時刻Ｔ２以前、時刻Ｔ４〜Ｔ６、時刻Ｔ８以降で、出力側ノード４７の電位Ｖ（４７）がＶｃｃになる。すなわち、時刻Ｔ１〜Ｔ２、時刻Ｔ３〜Ｔ４、時刻Ｔ５〜Ｔ６、および時刻Ｔ７〜Ｔ８の遅延時間だけ、出力側ノード４７の電位Ｖ（４７）の立上り、立下りのタイミングが、入力側ノード４１の電位Ｖ（４１）の立上り、立下りのタイミングよりも遅延する。この遅延時間は、コンデンサ４５の容量と抵抗４２の抵抗値の積である積分回路の時定数で決まる。したがって、ＭＯＳＦＥＴＱ３，Ｑ４がオン／オフするタイミングも、入力信号ＳＧ０の論理レベルの切換わりのタイミングよりもこの遅延時間だけ遅延する。

図３２は、図２８に示す駆動回路５ａの変形例である駆動回路５ｂの構成を示す回路図である。図３２の駆動回路５ｂは、遅延回路４０ｃの設置場所を、分岐ノードＰ５と接続ノードＰ３との間に変更した点で、図２８の駆動回路５ａと相違する。ここで、図３２の遅延回路４０ｃは、駆動回路５ｂの制御部２０ｊに含まれ、図３０を参照して既に説明したように、入力されるパルス信号の立上り、立下りのいずれのタイミングも遅延させるものである。

図３３は、図３２の駆動回路５ｂについて、入力信号ＳＧ０に応じた状態の変化を表わすタイムチャートである。図３３において、横軸は時間を示し、縦軸は上から順に、入力信号ＳＧ０の論理レベル、ＭＯＳＦＥＴＱ１〜Ｑ４のオン／オフの状態、ＩＧＢＴ１０のゲート・エミッタ間電圧ＶＧＥ、および駆動電流ＩＤを示す。

以下、図３２、図３３を参照して、駆動回路５ｂの動作について説明する。ここで、図３３は、図２９の駆動回路５ａについてのタイムチャートと比較して、バイポーラトランジスタＱ１，Ｑ２の波形とバイポーラトランジスタＱ３，Ｑ４の波形とが入れ替わっている点が異なる。そこで、以下の説明では、駆動回路５ａと異なる動作について説明し、駆動回路５ａと同様の動作については説明を繰り返さない。

図３３の時刻Ｔ１で、入力信号ＳＧ０がＬレベルからＨレベルに切換わるとき、ＭＯＳＦＥＴＱ３，Ｑ４は、それぞれオフ状態、オン状態になる。遅延回路４０ｃの出力を受けるＭＯＳＦＥＴＱ１，Ｑ２は、時刻Ｔ２になってから、それぞれオン状態、オフ状態に遷移する。

時刻Ｔ１〜Ｔ２の間は、ＭＯＳＦＥＴＱ２，Ｑ４はオン状態であるので、ＩＧＢＴ１０のエミッタ電極Ｅから、オン状態のＭＯＳＦＥＴＱ４、オン状態のＭＯＳＦＥＴＱ２、およびゲート抵抗ＲＧを順に経由して、ＩＧＢＴ１０のゲート電極Ｇに至る放電経路１９ｃが形成される。電源１５を経由しないこの放電経路１９ｃに放電電流が流れることによって、ＩＧＢＴ１０のゲート・エミッタ間に蓄積された電荷が放電される。時刻Ｔ２でＭＯＳＦＥＴＱ１，Ｑ２が、それぞれオン状態、オフ状態に遷移すると、ＭＯＳＦＥＴＱ１〜Ｑ４の状態は第１の状態になるので、ＩＧＢＴ１０のゲート電極Ｇに順バイアスが印加される。

一方、時刻Ｔ４で、入力信号ＳＧ０がＨレベルからＬレベルに切換わるとき、ＭＯＳＦＥＴＱ３，Ｑ４は、それぞれオン状態、オフ状態になる。ＭＯＳＦＥＴＱ１，Ｑ２は、遅延回路４０ｃの出力を受けるので、時刻Ｔ５になってから、それぞれオフ状態、オン状態に遷移する。

時刻Ｔ４〜Ｔ５の間は、ＭＯＳＦＥＴＱ１，Ｑ３はオン状態であるので、ＩＧＢＴ１０のゲート電極Ｇから、ゲート抵抗ＲＧ、オン状態のＭＯＳＦＥＴＱ１、およびオン状態のＭＯＳＦＥＴＱ３を順に経由して、ＩＧＢＴ１０のエミッタ電極Ｅに至る放電経路１９ｄが形成される。電源１５を経由しないこの放電経路１９に放電電流が流れることによって、ＩＧＢＴ１０のゲート・エミッタ間に蓄積された電荷が放電される。時刻Ｔ５でＭＯＳＦＥＴＱ１，Ｑ２が、それぞれオフ状態、オン状態に遷移すると、ＭＯＳＦＥＴＱ１〜Ｑ４の状態は第２の状態になるので、ＩＧＢＴ１０のゲート電極Ｇに逆バイアスが印加される。

このように、駆動回路５ｂは、図２８の駆動回路５ａと同様に、ターンオン、ターンオフの期間の最初に、ＩＧＢＴ１０のゲート電極Ｇまたはエミッタ電極Ｅに蓄積された電荷を電源１５を経由しない経路で放電させておくことによって、駆動電流ＩＤを減少させることができる。また、上述の実施の形態５では、図６に示す駆動回路１ｃを変形した駆動回路５ａ，５ｂの構成を示したが、図４、図５、図７に示す駆動回路１ａ，１ｂ，１ｄを変形しても同様の作用効果を奏する電力素子の駆動回路を実現することができる。

［実施の形態６］
実施の形態６では、本発明の駆動回路を電流検出電極（センス電極）を有する電力素子に適用する。

たとえば、エミッタ電極の一部がセンス電極として分離された構造のＩＧＢＴ(センスＩＧＢＴ)では、センス電極にコレクタ電流に応じた電流（センス電流）が流れる。したがって、このセンス電流の大きさを検出することによってコレクタ電流を監視することができ、過電流保護などに利用することができる。近年、盛んに開発されているＩＰＭ（Intelligent Power Module）では、このようなセンス電極付きの電力素子がしばしば利用される。

センス電極付きの電力素子に逆バイアスを印加する場合、前述の第１、第２の従来技術の駆動回路では、センス電極と駆動回路との接続が複雑になるという問題がある。たとえば、センスＩＧＢＴに２電源を用いる第１の従来技術の駆動回路を適用するとき、センス電流を検出するための電流検出抵抗を、駆動回路用の接地ＧＮＤ１に接続することができない。電流検出抵抗は、順バイアス用の電源の負極、逆バイアス用の電源の正極、およびＩＧＢＴのエミッタ電極を結ぶ基準線に接続する必要がある。従来技術では、このような基準線を接地ＧＮＤ１と別に設ける必要がある。また、電流検出抵抗に生じる電圧を比較器によって基準電源と比較するときには、基準電源の接地側もこの基準線に接続する必要がある。これに対して、本発明の駆動回路では、上記の電流検出抵抗および基準電源の接地側は接地ＧＮＤ１に接続できるという利点がある。以下、図３４〜図３６を参照して詳しく説明する。

図３４は、本発明の実施の形態６として、ＩＧＢＴ１０の駆動回路６の構成を示す回路図である。図３４に示す駆動回路６は、図６に示す駆動回路１ｃを変形したものである。

駆動回路６は、ＩＧＢＴ１０に代えて、センス電極を有するセンスＩＧＢＴ１０ａに適用する点で、図６の駆動回路１ｃと異なる。センスＩＧＢＴ１０ａは、コレクタ電流ＩＣの大部分が流れる主要部１０ｂと、主要部１０ｂのエミッタ電極Ｅと分離されたセンス電極Ｓを有するセンス部１０ｃとを含む。センス電極Ｓには、コレクタ電流ＩＣの一部が流れる。センスＩＧＢＴ１０ａの主要部１０ｂおよびセンス部１０ｃは共通のコレクタ電極Ｃを有し、また、主要部１０ｂおよびセンス部１０ｃのゲート電極Ｇは相互に接続される。センスＩＧＢＴ１０ａのゲート電極Ｇがゲート抵抗ＲＧを介して接続ノードＰ１に接続される点と、エミッタ電極Ｅが接続ノードＰ２に接続される点については、駆動回路６は、図６の駆動回路１ｃと同様である。

また、駆動回路６は、信号入力ノードＳｉｎと分岐ノードＰ５との間に接続される制御ＩＣ（Integrated Circuits）５０ａと、センス電極Ｓと接地ノード１２との間に接続される電流検出抵抗ＲＤと、電流検出抵抗ＲＤと並列に接続される第５のスイッチ素子Ｑ５としてのＮチャネルのＭＯＳＦＥＴと、ＭＯＳＦＥＴＱ５の制御電極（ゲート電極）と分岐ノードＰ５との間に接続されるインバータ７２と、一方の入力端がセンス電極Ｓに接続される比較器７０と、比較器７０の他方の入力端と接地ノード１２との間に接続される基準電源７１と、接続ノードＰ２とＭＯＳＦＥＴＱ３のソース電極との間に接続されるツェナダイオード７４とをさらに含む点において、図６の駆動回路１ｃと相違する。

ここで、ツェナダイオード７４のカソードは、ＭＯＳＦＥＴＱ３のソース電極に接続され、アノードが接続ノードＰ２に接続される。図１で説明した第２の状態では、電源電圧Ｖｃｃは、電源ノード１１から、ＭＯＳＦＥＴＱ３、センスＩＧＢＴ１０ａ、およびＭＯＳＦＥＴＱ２を経由して、接地ノード１２に至る経路に印加される。ツェナダイオード７４は、この経路に印加される電源電圧Ｖｃｃの一部を分担する定電圧部として機能する。この結果、センスＩＧＢＴ１０ａのエミッタ電極Ｅとゲート電極Ｇ間に印加される逆バイアス電圧ＶＧＥを減少させることができる。接続ノードＰ１とＭＯＳＦＥＴＱ２のソース電極との間に、カソードが接続ノードＰ１側になるようにツェナダイオード７４を接続してもよい。

また、比較器７０は、電流検出抵抗ＲＤに生じる検出電圧ＶＲＤと基準電源７１の電源電圧ＥＲ１とを比較して、検出電圧ＶＲＤが電源電圧ＥＲ１以上のときＨレベルの信号を出力し、検出電圧ＶＲＤが電源電圧ＥＲ１より小さいときはＬレベルの信号を出力する。このように、比較器７０は、検出電圧ＶＲＤを監視する電圧監視部として機能する。

また、ＭＯＳＦＥＴＱ５は、そのゲート電極がインバータ７２を介して出力ノード５７に接続される。したがって、入力信号ＳＧ０がＬレベルに切換わって、出力ノード５７の電位Ｖ（５７）が０であるとき、インバータ７２からＨレベルの信号が供給されてオン状態に遷移する。この結果、電流検出抵抗ＲＤの両端がオン状態のＭＯＳＦＥＴＱ５を介して導通するので、検出電圧ＶＲＤが０になる。このように、入力信号ＳＧ０がＬレベルのときは、センス電流ＩＳの大きさによらず、検出電圧ＶＲＤが０になり、比較器７０はＬレベルの信号を出力する。

本来ならば、入力信号ＳＧ０がＬレベルのときは、センスＩＧＢＴ１０ａがターンオフして、コレクタ電流ＩＣおよびセンス電流ＩＳは０になるはずである。しかしながら、センスＩＧＢＴ１０ａのゲート電極Ｇがバイアスされた状況では、チップ構造に起因する寄生抵抗のため、エミッタ電極Ｅとセンス電極Ｇとの間の抵抗値が小さくなってしまう。センスＩＧＢＴ１０ａに逆バイアスが印加された場合には、エミッタ電極Ｅの電位のほうがセンス電極Ｓの電位より高くなるので、この寄生抵抗を介して電流検出抵抗ＲＤに電流が流れることがある。この結果、検出電圧ＶＲＤが電源電圧ＥＲ１以上になると、比較器７０の出力がＨレベルになるという誤動作が生じる。そこで、このような誤動作を回避するために、ＭＯＳＦＥＴＱ５が設けられている。

また、駆動回路６の制御部を構成する制御ＩＣ５０ａは、入力信号ＳＧ０を増幅して出力するためのコントロールアンプ５４（図３８参照）を含む。コントロールアンプ５４は、入力ノード５１を介して信号入力ノードＳｉｎと接続され、出力ノード５７を介して分岐ノードＰ５と接続され、入力ノード５２を介して比較器７０の出力端と接続される。また、コントロールアンプ５４は、電源ノード１１および接地ノード１２（接地ＧＮＤ１）と接続され、電源電圧Ｖｃｃが供給される。コントロールアンプ５４は、比較器７０の出力がＬレベルのとき、増幅された制御信号ＳＧ０を出力ノード５７から出力するが、比較器７０の出力がＨレベルになった後は、制御信号ＳＧ０の出力にかかわらずＬレベルの信号を出力して、制御信号ＳＧ０を無効にする。

図３５は、図３４の駆動回路６について、入力信号ＳＧ０に応じた状態の変化を表わすタイムチャートである。図３５において、横軸は時間を示し、縦軸は上から順に、入力信号ＳＧ０の論理レベル、出力ノード５７の電位Ｖ（５７）、接続ノードＰ１の電位Ｖ（Ｐ１）、センスＩＧＢＴ１０ａのエミッタ電極Ｅの電位Ｖ（Ｅ）、センスＩＧＢＴ１０ａのゲート電極Ｇの電位Ｖ（Ｇ）、ゲート・エミッタ間電圧ＶＧＥ、センスＩＧＢＴ１０ａのコレクタ電流ＩＣ、および電流検出抵抗ＲＤにかかる電圧ＶＲＤを示す。

以下、図３４、図３５を参照して、駆動回路６の動作を時間の経過の順に説明する。以下の説明では、図６の駆動回路１ｃと異なる部分の動作を主に説明し、共通する部分については説明を繰り返さない。

図３５の時刻Ｔ１以前の状態は、入力信号ＳＧ０がＬレベルのときの定常状態である。このとき、制御ＩＣの出力ノード５７の電位Ｖ（５７）が０であるのに応じて、ＭＯＳＦＥＴＱ１〜Ｑ４の状態は図１で説明した第２の状態である。このとき、接続ノードＰ１の電位Ｖ（Ｐ１）およびセンスＩＧＢＴ１０ａのゲート電極Ｇの電位Ｖ（Ｇ）は０になり、前述の実施の形態１の図２の場合と同様であるが、接続ノードＰ２の電位Ｖ（Ｐ２）は、図２の場合と異なり、ツェナダイオード７４のためにツェナ電圧Ｖｚだけ低くなってＶｃｃ−Ｖｚになる。

この結果、ゲート・エミッタ間電圧ＶＧＥは、Ｖｚ−Ｖｃｃになり、その絶対値をＶｚだけ図２の場合より小さくすることができる。したがって、逆バイアス方向の耐電圧の低いＩＧＢＴに対しても、実施の形態６の駆動回路６を適用することが可能になる。

次の時刻Ｔ１では、入力信号ＳＧ０がＬレベルからＨレベルに切換わる。このとき、制御ＩＣ５０ａの出力ノード５７の電位Ｖ（５７）が０からＶｃｃになるので、ＭＯＳＦＥＴＱ１〜Ｑ４の状態は、図１で説明した第１の状態に変化する。第１の状態では、接続ノードＰ１の電位Ｖ（Ｐ１）は０からＶｃｃに変化し、エミッタ電極Ｅの電位はＶｃｃ−Ｖｚから０に変化するので、ゲート電極Ｇに順バイアスが印加され、ゲート電極Ｇの電位Ｖ（Ｇ）は０からＶｃｃまで次第に上昇する。この結果、ゲート・エミッタ間電圧ＶＧＥは、Ｖｚ−ＶｃｃからＶｃｃまで次第に変化する。

ゲート・エミッタ間電圧ＶＧＥが、センスＩＧＢＴ１０ａの閾値電圧Ｖｔ２を超えた時刻Ｔ２で、センスＩＧＢＴ１０はターンオンしてコレクタ電流ＩＣが流れる。コレクタ電流の一部はセンス電極Ｓから電流検出抵抗ＲＤを流れるので、電流検出抵抗ＲＤにかかる検出電圧ＶＲＤは、０からＶ２に変化する。図３６では、Ｖ２が電源電圧ＥＲ１より小さい場合を例示しているので、比較器７０はＬレベルの信号を出力し、コントロールアンプ５４によって、入力信号ＳＧ０が無効にされることはない。

時刻Ｔ３で、入力信号ＳＧ０がＨレベルからＬレベルに切換わると、制御ＩＣ５０ａの出力ノード５７の電位Ｖ（５７）はＶｃｃから０になる。このとき、ＭＯＳＦＥＴＱ１〜Ｑ４の状態が第２の状態に変化するので、ゲート・エミッタ間電圧ＶＧＥは、ＶｃｃからＶｚ−Ｖｃｃまで次第に変化する。この結果、センスＩＧＢＴ１０ａの主要部１０ｂには逆バイアスが印加される。センス部１０ｃのゲート電極Ｇとセンス電極Ｓとの間の電圧は０である。

また、時刻Ｔ３で出力ノード５７の電位Ｖ（５７）がＶｃｃから０になると、出力ノード５７とインバータ７２を介して接続されるＭＯＳＦＥＴＱ５は、オン状態に遷移する。この結果、電流検出抵抗ＲＤに生じる検出電圧ＶＲＤは０になる。したがって、比較器７０の出力は、センス電流ＩＳの大きさによらずにＬレベルになり、誤動作によって、コントロールアンプ５４が制御信号ＳＧ０を無効にすることがない。

時刻Ｔ４で、ゲート・エミッタ間電圧ＶＧＥが閾値電圧Ｖｔ２を下回ると、コレクタ電流ＩＣはオン状態のＩ２からオフ状態の０に戻る。

図３６は、図３４の駆動回路６の比較例として、センスＩＧＢＴ１０ａの駆動回路１００の構成を示す回路図である。

図３６に示す駆動回路１００は、単一の電源１５に代えて、２電源１５ａ，１５ｂが設けられている点と、ＭＯＳＦＥＴＱ１〜Ｑ４から成るＨブリッジの構成に代えて、ＭＯＳＦＥＴＱ１，Ｑ２の２個のスイッチ素子が設けられている点とにおいて、図３４の駆動回路６と相違する。したがって、駆動回路６では、ＭＯＳＦＥＴＱ３，Ｑ４に制御信号ＳＧ０を供給するための分岐ノードＰ５が設けられているのに対して、ＭＯＳＦＥＴＱ３，Ｑ４を有さない駆動回路１００では、分岐ノードＰ５が設けられていない。

また、図３４の駆動回路６では、電流検出抵抗ＲＤおよび基準電源７１の負極が接地ＧＮＤ１（接地ノード１２）に接続されている。これに対して、図３６の駆動回路１００では、電流検出抵抗ＲＤおよび基準電源７１の負極が、２電源１５ａ，１５ｂの間のノード１０２およびセンスＩＧＢＴ１０ａのエミッタ電極Ｅを結ぶ基準線１０４に接続されている。この点で、駆動回路１００は、図３４の駆動回路６と異なる。２電源１５ａ，１５ｂが設けられる駆動回路１００では、電流検出抵抗ＲＤに生じる電圧ＶＲＤを接地ＧＮＤ１に基準にして測定することができず、２電源１５ａ，１５ｂの間のノード１０２を基準にしなればならないからである。実施の形態６の駆動回路６は、比較例の駆動回路１００と異なり、接地ＧＮＤ１と分離された基準線１０４を設ける必要がないので、センス電極Ｓと駆動回路１００との接続が簡単になる。

［実施の形態７］
実施の形態７の駆動回路７は、実施の形態６の駆動回路６に実施の形態３の駆動回路３ａ，３ｂ、実施の形態４の駆動回路４ａ，４ｂの構成を組み合わせたものである。以下、図３７〜図３９を参照して詳しく説明する。

図３７は、本発明の実施の形態７として、センスＩＧＢＴ１０ａの駆動回路７の構成を示す回路図である。図３７に示す駆動回路７は、図３４の駆動回路６を変形したものであり、下記の第１〜第４の点で、図３４の駆動回路６と異なる。

第１に、駆動回路７では、ＭＯＳＦＥＴＱ３，Ｑ４の導電形をそれぞれ、ＰＮＰ形、ＮＰＮ形に変更している。

第２に、駆動回路７は、接続ノードＰ４とインバータ２４とが設けられた図３４の回路構成に代えて、接続ノードＰ４を設けずに、ＭＯＳＦＥＴＱ３のゲート電極Ｇ３と分岐ノードＰ５との間に接続された遅延回路４０ｄと、ＭＯＳＦＥＴＱ４のゲート電極Ｇ４と分岐ノードＰ５との間に接続された遅延回路４０ｅとを含む。

第３に、駆動回路７は、分岐ノードＰ５と接続ノードＰ３との間に接続された抵抗７６と、センスＩＧＢＴ１０ａのゲート電極Ｇと接地ＧＮＤ１との間に接続されたＮチャネルのＭＯＳＦＥＴＱ６とをさらに含む。

第４に、駆動回路７は、図３４の制御ＩＣ５０ａに代えて、センスＩＧＢＴ１０ａのゲート電極Ｇに接続される入力ノード６１、およびＭＯＳＦＥＴＱ６のゲート電極に接続される出力ノード６７をさらに有する制御ＩＣ５０ｂを含む。

ここで、上記の遅延回路４０ｄは、図２２の遅延回路４０ｂを変形したものである。遅延回路４０ｄは、コンデンサ４５に代えて、ＭＯＳＦＥＴＱ３のゲート・ソース間容量を利用している点と、バッファ用のインバータ４６ａ，４６ｂを設けずに、ＭＯＳＦＥＴＱ３がそのバッファ機能を果たしている点で、遅延回路４０ｂと異なる。遅延回路４０ｄの機能は、図２２の遅延回路４０ｂの機能と同様であり、入力される信号の立下りエッジをなまらせることによって、そのタイミングを遅延させるものである。図３７で、抵抗４２、ダイオード４３、およびＭＯＳＦＥＴＱ３のゲート電極Ｇ３に接続される中間ノード４４ａは、図２２の中間ノード４４に対応する。

また、遅延回路４０ｅは、図１８の遅延回路４０ａを変形したものであり、コンデンサ４５に代えて、ＭＯＳＦＥＴＱ４のゲート・ソース間容量を利用している点と、バッファ用のインバータ４６ａ，４６ｂを設けずに、ＭＯＳＦＥＴＱ４がそのバッファ機能を果たしている点で、遅延回路４０ａと異なる。遅延回路４０ｅの機能は、図２２の遅延回路４０ａの機能と同様であり、入力されるパルス信号の立上りエッジをなまらせることによって、そのタイミングを遅延させるものである。図３７で、抵抗４２、ダイオード４３、およびＭＯＳＦＥＴＱ４のゲート電極Ｇ４に接続される中間ノード４４ｂは、図１８の中間ノード４４に対応する。

また、図３７において、ＭＯＳＦＥＴＱ３，Ｑ４の寄生ダイオードは、それぞれ、図２４に示す実施の形態４の駆動回路４ａに含まれるダイオードＤ３、および図１６に示す実施の形態３の駆動回路３ａに含まれるダイオードＤ４として機能する。

図３８は、図３７に示す制御ＩＣ５０ｂの具体的構成の一例を示す回路図である。制御ＩＣ５０ｂは、前述の入力ノード６１および出力ノード６７と、ＭＯＳＦＥＴＱ６のオン／オフを制御するための制御回路６０とをさらに含む点で、図３４に示す制御ＩＣ５０ａと異なる。

制御ＩＣ５０ｂの制御回路６０は、比較器６２、基準電源６８、ＮＡＮＤ回路６３、ＮＰＮ形のバイポーラトランジスタ６４、および抵抗６５を含む。これらの構成要素の接続について説明する。

まず、比較器６２の一方の入力端は入力ノード６１を介してセンスＩＧＢＴ１０ａのゲート電極Ｇに接続され、他方の入力端は基準電源６８の正極に接続される。基準電源６８の負極は接地ＧＮＤ１に接続される。また、ＮＡＮＤ回路６３の一方の入力端は比較器６２の出力端に接続され、他方の入力端はインバータ６９を介して入力ノード５１に接続される。また、バイポーラトランジスタ６４のゲート電極はＮＡＮＤ回路６３の出力端に接続され、エミッタ電極は接地ノード１２（接地ＧＮＤ１）に接続される。バイポーラトランジスタ６４のコレクタ電極６６は、抵抗６５を介して電源ノード１１（電源電圧Ｖｃｃ）に接続されるとともに、出力ノード６７を介してＭＯＳＦＥＴＱ６のゲート電極に接続される。ここで、比較器６２は、センスＩＧＢＴ１０ａのゲート電極Ｇの電位Ｖ（Ｇ）が基準電源６８の電源電圧ＥＲ２以下のときＨレベルの信号を出力し、ゲート電極Ｇの電位Ｖ（Ｇ）が電源電圧ＥＲ２を超えるときＬレベルの信号を出力するものである。

次に、制御回路６０の動作について説明する。制御回路６０は、センスＩＧＢＴ１０ａをターンオフする際に、センスＩＧＢＴ１０ａのゲート電極Ｇの電位Ｖ（Ｇ）が、基準電源６８の電源電圧ＥＲ２以下になったとき、ＭＯＳＦＥＴＱ６をオンさせて、ＩＧＢＴ１０ａのゲート・エミッタ間電圧ＶＧＥをすばやく低下させて、確実にセンスＩＧＢＴ１０ａをターンオフさせるためのものである。

この機能を実現するために、制御回路６０は、入力信号ＳＧ０がＬレベル（インバータ６９の出力がＨレベル）であり、かつ、比較器の出力がＨレベル（ゲート電極Ｇの電位Ｖ（Ｇ）が電源電圧ＥＲ２以下）である場合に、ＮＡＮＤ回路６３がＬレベルの信号を出力するように構成されている。上記の場合以外では、ＮＡＮＤ回路６３は、Ｈレベルの信号をバイポーラトランジスタ６４のベース電極に出力する。そして、ＮＡＮＤ回路６３の出力がＬレベルのとき、バイポーラトランジスタ６４がオフ状態になるので、抵抗６５を介して電源ノード１１に接続されたコレクタ電極６６の電位はＶｃｃになる。一方、ＮＡＮＤ回路６３の出力がＨレベルのとき、バイポーラトランジスタ６４はオン状態になるので、バイポーラトランジスタ６４のコレクタ電極６６の電位は０になる。

ここで、ＭＯＳＦＥＴＱ６のゲート電極は、バイポーラトランジスタ６４のコレクタ電極６６に接続されているので、ＭＯＳＦＥＴＱ６は、バイポーラトランジスタ６４のコレクタ電極６６の電位がＶｃｃの場合にオン状態になる。すなわち、入力信号ＳＧ０がＬレベルであり、かつ、比較器の出力がＨレベル（ゲート電極Ｇの電位Ｖ（Ｇ）が電源電圧ＥＲ２以下）である場合に、ＭＯＳＦＥＴＱ６はオン状態になる。このとき、オン状態のＭＯＳＦＥＴＱ６を介して、ＩＧＢＴ１０ａと接地ノードとの間が導通する。したがって、ＩＧＢＴ１０ａのターンオフ時に、ゲート・エミッタ間電圧ＶＧＥのすばやい低下が実現できる。

図３９は、図３７の駆動回路７について、入力信号ＳＧ０に応じた状態の変化を表わすタイムチャートである。図３９において、横軸は時間を示し、縦軸は上から順に、入力信号ＳＧ０の論理レベル、出力ノード５７の電位Ｖ（５７）、中間ノード４４ａの電位Ｖ（４４ａ）、中間ノード４４ｂの電位Ｖ（４４ｂ）、ＭＯＳＦＥＴＱ１〜Ｑ４のオン／オフの状態、接続ノードＰ１の電位Ｖ（Ｐ１）、センスＩＧＢＴ１０ａのゲート電極Ｇの電位Ｖ（Ｇ）、エミッタ電極Ｅの電位Ｖ（Ｅ）、ゲート・エミッタ間電圧ＶＧＥを示す。

以下、図３７〜図３９を参照して、駆動回路７の動作について説明する。以下の説明では、図３４の駆動回路６と異なる部分の動作を主に説明し、共通する部分については説明を繰り返さない。

図３９の時刻Ｔ１で、入力信号ＳＧ０がＬレベルからＨレベルに切換わり、制御ＩＣ５０ｂの出力ノード５７の電位Ｖ（５７）が０からＶｃｃに変化する。これによって、ＭＯＳＦＥＴＱ１，Ｑ２は、それぞれオン状態、オフ状態に遷移するので、接続ノードＰ１の電位Ｖ（Ｐ１）は、時刻Ｔ１で０からＶｃｃに変化する。

ここで、時刻Ｔ１での電位Ｖ（５７）の立上りエッジでは、遅延回路４０ａの中間ノード４４ａの電位Ｖ（４４ａ）は遅延せずに０からＶｃｃまで変化するので、ＭＯＳＦＥＴＱ３は、時刻Ｔ１でオフ状態に遷移する。これに対して、遅延回路４０ｂの中間ノード４４ｂの電位Ｖ（４４ｂ）は、図１９の電位Ｖ（４４）の変化と同様に、徐々に０からＶｃｃまで変化するので、ＭＯＳＦＥＴＱ４は、中間ノード４４ｂの電位（４４ｂ）がＭＯＳＦＥＴＱ４の閾値電圧Ｖｔ４に達する時刻Ｔ２まで遅れてオン状態に遷移する。

ＭＯＳＦＥＴＱ４がオン状態に遷移するまでの時刻Ｔ１〜Ｔ２の間には、センスＩＧＢＴ１０ａのエミッタ電極Ｅから、順方向のツェナダイオード７４、ＭＯＳＦＥＴＱ３の寄生ダイオードＤ３、オン状態のＭＯＳＦＥＴＱ１、およびゲート抵抗ＲＧを順に経由して、センスＩＧＢＴ１０ａのゲート電極Ｇに至る放電経路が形成される。そして、電源１５を経由しないこの放電経路に放電電流が流れることによって、ＩＧＢＴ１０のゲート・エミッタ間に蓄積された電荷が放電される。このとき、センスＩＧＢＴ１０ａのエミッタ電極Ｅは、順方向のツェナダイオード７４およびＭＯＳＦＥＴＱ３の寄生ダイオードＤ３を介して電源ノード１１に接続されるので、図３９に示すように、エミッタ電極Ｅの電位Ｖ（Ｅ）は、時刻Ｔ１でＶｃｃに変化する。そして、ゲート電極Ｇの電位Ｖ（Ｇ）は、放電経路を介した放電によってエミッタ電極Ｅの電位Ｖ（Ｅ）であるＶｃｃに徐々に近づいていく。この結果、センスＩＧＢＴ１０ａのゲート・エミッタ間電圧ＶＧＥは、Ｖｚ−Ｖｃｃから徐々に変化し、時刻Ｔ２までに放電が完了すると０まで変化する。

時刻Ｔ２で、ＭＯＳＦＥＴＱ４がオン状態に遷移すると、ＭＯＳＦＥＴＱ１〜Ｑ４は図１で説明した第１の状態になるので、センスＩＧＢＴ１０ａのエミッタ電極Ｅの電位Ｖ（Ｅ）は０になる。また、ゲート・エミッタ間電圧ＶＧＥは、０からＶｃｃまで徐々に変化して、センスＩＧＢＴ１０ａに順バイアスが印加される。

次の時刻Ｔ３で、入力信号ＳＧ０がＨレベルからＬレベルに切換わり、制御ＩＣ５０ｂの出力ノード５７の電位Ｖ（５７）がＶｃｃから０に変化する。これによって、ＭＯＳＦＥＴＱ１，Ｑ２は、それぞれオフ状態、オン状態に遷移するので、接続ノードＰ１の電位Ｖ（Ｐ１）は、Ｖｃｃから０に変化する。

時刻Ｔ３での電位Ｖ（５７）の立下りエッジでは、遅延回路４０ｂの中間ノード４４ｂの電位Ｖ（４４ｂ）は遅延せずにＶｃｃから０まで変化する。したがって、ＭＯＳＦＥＴＱ４は、時刻Ｔ３でオフ状態に遷移する。これに対して、遅延回路４０ａの中間ノード４４ａの電位Ｖ（４４ａ）は、図２３の電位Ｖ（４４）の変化と同様に、徐々にＶｃｃから０まで変化する。したがって、ＭＯＳＦＥＴＱ３は、中間ノード４４ａの電位（４４ａ）がＭＯＳＦＥＴＱ３の閾値電圧Ｖｔ３に達する時刻Ｔ５まで遅れてオン状態に遷移する。

ＭＯＳＦＥＴＱ３がオン状態に遷移するまでの時刻Ｔ３〜Ｔ５の期間では、センスＩＧＢＴ１０ａのゲート電極Ｇから、ゲート抵抗ＲＧ、オン状態のＭＯＳＦＥＴＱ２、ＭＯＳＦＥＴＱ４の寄生ダイオードＤ４を順に経由して、センスＩＧＢＴ１０ａのエミッタ電極Ｅに至る放電経路が形成される。そして、電源１５を経由しないこの放電経路に放電電流が流れて、ＩＧＢＴ１０のゲート・エミッタ間に蓄積された電荷が放電される。このとき、センスＩＧＢＴ１０ａのエミッタ電極Ｅが、ＭＯＳＦＥＴＱ４の寄生ダイオードＤ４を介して接地ＧＮＤ１（接地ノード１２）に接続されるので、図３９に示すように、エミッタ電極Ｅの電位Ｖ（Ｅ）は、時刻Ｔ３〜Ｔ５の間で０を維持する。そして、ゲート電極Ｇの電位Ｖ（Ｇ）は、この放電経路を介した放電によってエミッタ電極Ｅの電位Ｖ（Ｅ）である０に徐々に近付いていく。

ところが、制御ＩＣ５０ｂの制御回路６０の効果によって、ゲート電極Ｇの電位Ｖ（Ｇ）が電源電圧ＥＲ２以下となる時刻Ｔ４で、ＭＯＳＦＥＴＱ６がオン状態になって、ゲート電極Ｇの電位Ｖ（Ｇ）は速やかに０に変化する。ゲート電極Ｇの電位Ｖ（Ｇ）が０の状態は、入力信号ＳＧ０がＬレベルからＨレベルに切換わる時刻Ｔ６まで続く。この結果、ゲート・エミッタ間電圧ＶＧＥは、時刻Ｔ３からＴ４まではＶｃｃから徐々に低下し、時刻Ｔ４になった時点で速やかに０まで低下する。

次の時刻Ｔ５で、ＭＯＳＦＥＴＱ３がオン状態に遷移すると、ＭＯＳＦＥＴＱ１〜Ｑ４は図１で説明した第２の状態になるので、センスＩＧＢＴ１０ａのエミッタ電極Ｅの電位Ｖ（Ｅ）はＶｃｃ−Ｖｚになる。この結果、ゲート・エミッタ間電圧ＶＧＥは、０からＶｚ−Ｖｃｃまで変化して、センスＩＧＢＴ１０ａの主要部１０ｂに逆バイアスが印加される。

このように、実施の形態７の駆動回路７によれば、時刻Ｔ１からのセンスＩＧＢＴ１０ａのターンオンの場合には、実施の形態４の場合と同様に、予め時刻Ｔ１〜Ｔ２の間に電源１５を経由しない経路でゲート・エミッタ間に蓄積された電荷を放電させておく。これによって、センスＩＧＢＴ１０ａのターンオンに要する駆動電流ＩＤを減少させることができる。

また、時刻Ｔ３からのターンオフの場合にも、実施の形態３の場合と同様に、予め時刻Ｔ３〜Ｔ４の間に電源１５を経由しない経路でゲート・エミッタ間に蓄積された電荷を放電させておく。これにより、センスＩＧＢＴ１０ａのターンオフに要する駆動電流ＩＤを減少させることができる。

［実施の形態８］
実施の形態８の駆動回路８は、実施の形態７の駆動回路７に実施の形態２の駆動回路２の構成を組み合わせたものである。以下、図４０、図４１を参照して詳しく説明する。

図４０は、本発明の実施の形態８として、センスＩＧＢＴ１０ａの駆動回路８の構成を示す回路図である。図４０に示す駆動回路８は、分岐ノードＰ５と遅延回路４０ｄとの間に接続された微分回路３０ｃと、ＭＯＳＦＥＴＱ４のソース電極とドレイン電極との間に接続された抵抗Ｒ４とをさらに含む点で、図３７の駆動回路７と相違する。ここで、微分回路３０ｃは、図１４の１ショットパルス発生回路３０ｂを変形したものであり、バッファ用のインバータ３６ａ，３６ｂを設けずに、ＭＯＳＦＥＴＱ３がそのバッファ機能を果たしている点で、図１４の１ショットパルス発生回路３０ｂと異なる。また、抵抗Ｒ４は、図８に示す実施の形態２の駆動回路２ａの抵抗Ｒ４に対応するものである。また、図４０で、コンデンサ３２、抵抗３４、ダイオード３５、および遅延回路４０ｄの入力端に接続される中間ノード３３は、図１４の１ショットパルス発生回路３０ｂの中間ノード３３に対応する。

図４１は、図４０の駆動回路８について、入力信号ＳＧ０に応じた状態の変化を表わすタイムチャートである。図４１において、横軸は時間を示し、縦軸は上から順に、入力信号ＳＧ０の論理レベル、出力ノード５７の電位Ｖ（５７）、中間ノード３３の電位Ｖ（３３）、中間ノード４４ａの電位Ｖ（４４ａ）、ＭＯＳＦＥＴＱ１〜Ｑ４のオン／オフの状態、接続ノードＰ１の電位Ｖ（Ｐ１）、センスＩＧＢＴ１０ａのゲート電極Ｇの電位Ｖ（Ｇ）、エミッタ電極Ｅの電位Ｖ（Ｅ）、ゲート・エミッタ間電圧ＶＧＥを示す。

以下、図４０、図４１を参照して、駆動回路８の動作について説明する。ここで、図４１のタイムチャートを図３９の駆動回路７についてのタイムチャートと比較すると、入力信号ＳＧ０に応じたＭＯＳＦＥＴＱ１，Ｑ２，Ｑ４のオン／オフのタイミングの点では、図４１は図３９と共通する。一方、駆動回路８では微分回路３０ｃが設けられているために、図４１のＭＯＳＦＥＴＱ３のオン／オフのタイミングが図３９と異なる。そこで、微分回路３０ｃおよびＭＯＳＦＥＴＱ３に関係する部分について、まず説明する。

出力ノード５７の電位Ｖ（５７）の立上り、立下りに応じて、微分回路３０ｃの中間ノード３３の電位Ｖ（３３）は図４１に示すように変化する。この波形変化は、図１５に示す、１ショットパルス発生回路３０ｂの中間ノード３３の電位Ｖ（３３）の波形変化と同様である。すなわち、図４１において、時刻Ｔ１，Ｔ７の電位Ｖ（５７）の立上りエッジでは、中間ノード３３の電位Ｖ（３３）の波形は電源電圧Ｖｃｃからほとんど変化しない。これに対して、時刻Ｔ３，Ｔ９の電位Ｖ（５７）の立下りエッジでは、電位Ｖ（３３）の波形は、Ｖｃｃから０まで低下した後、Ｖｃｃに徐々に戻るような微分波形を示す。

この中間ノード３３に接続される遅延回路４０ｄは、入力される電位Ｖ（３３）の立下りをなまらせた電位Ｖ（４４）を中間ノード４４に生成する。すなわち、図４１において、時刻Ｔ３，Ｔ９の電位Ｖ（３３）の立下りで、電位Ｖ（４４ａ）の立下りは、電位Ｖ（３３）の立下りよりも緩やかに変化する。この結果、ＭＯＳＦＥＴＱ３は、中間ノード４４ａの電位Ｖ（４４ａ）がＭＯＳＦＥＴＱ３の閾値電圧Ｖｔ３よりも低くなる時刻Ｔ５〜Ｔ６および時刻Ｔ１１〜Ｔ１２で、オン状態に遷移する。言い換えると、ＭＯＳＦＥＴＱ３は、時刻Ｔ３，Ｔ９で、ＨレベルからＬレベルに変化する電位Ｖ（５７）の立下りエッジをトリガにして、その立下りよりも遅れた時刻Ｔ５，Ｔ１１で一時的にオン状態に遷移する。その後、時刻Ｔ６，Ｔ１１でオフ状態に戻るように動作する。

次に、このようなＭＯＳＦＥＴＱ３のオン／オフ動作に応じた、センスＩＧＢＴ１０ａのゲート電極Ｇの電位Ｖ（Ｇ）、エミッタ電極Ｅの電位Ｖ（Ｅ）、ゲート・エミッタ間電圧ＶＧＥの変化について、図３９に示す駆動回路７の場合と異なる点を説明する。

図４１の時刻Ｔ２〜Ｔ３では、ＭＯＳＦＥＴＱ１〜Ｑ４の状態が図１で説明した第１の状態になる。定常状態になったときのゲート電極Ｇの電位Ｖ（Ｇ）、エミッタ電極Ｅの電位Ｖ（Ｅ）、ゲート・エミッタ間電圧ＶＧＥの各大きさは、図３９に示す駆動回路７の時刻Ｔ２〜Ｔ３の場合と同様である。

時刻Ｔ３で、入力信号ＳＧ０がＨレベルからＬレベルに切換わると、ＭＯＳＦＥＴＱ１，Ｑ２，Ｑ４は、それぞれオフ状態、オン状態、オフ状態に遷移するのに対して、ＭＯＳＦＥＴＱ３は、時刻Ｔ５までオフ状態を維持し、時刻Ｔ５にオン状態に遷移する。時刻Ｔ３〜Ｔ５のＭＯＳＦＥＴＱ１〜Ｑ４の状態は、図３９に示す駆動回路７の時刻Ｔ３〜Ｔ５の場合と同様であり、ゲート電極Ｇの電位Ｖ（Ｇ）、エミッタ電極Ｅの電位Ｖ（Ｅ）、およびゲート・エミッタ間電圧ＶＧＥの変化も図３９と同様である。

時刻Ｔ５で、ＭＯＳＦＥＴＱ３がオン状態になると、ＭＯＳＦＥＴＱ１〜Ｑ４の状態が図１で説明した第２の状態になるので、センスＩＧＢＴ１０ａのエミッタ電極Ｅの電位Ｖ（Ｅ）は、Ｖｃｃ−Ｖｚになり、ＩＧＢＴ１０ａの主要部１０ｂには、ゲート・エミッタ間電圧ＶＧＥとして、Ｖｚ−Ｖｃｃの逆バイアスが印加される。このとき、ゲート電極Ｇの電位Ｖ（Ｇ）は、ＭＯＳＦＥＴＱ６がオン状態であるので、接地ＧＮＤ１の電位である０を維持する。

時刻Ｔ６でＭＯＳＦＥＴＱ３がオフ状態になった後、次に入力信号ＳＧ０がＬレベルからＨレベルに切換わる時刻Ｔ７までの間、センスＩＧＢＴ１０ａのエミッタ電極Ｅから、抵抗Ｒ４、オン状態のＭＯＳＦＥＴＱ２、およびゲート抵抗ＲＧを順に経由して、センスＩＧＢＴ１０ａのゲート電極Ｇに至る放電経路が形成される。そして、電源１５を経由しないこの放電経路に放電電流が流れることによって、ＩＧＢＴ１０のゲート・エミッタ間に蓄積された電荷が放電される。この放電によって、センスＩＧＢＴ１０ａのエミッタ電極Ｅの電位Ｖ（Ｅ）はＶｃｃ−Ｖｚから０まで徐々に変化し、ゲート・エミッタ間電圧ＶＧＥもＶｚ−Ｖｃｃから０まで徐々に変化する。この変化は、実施の形態２における図９の時刻Ｔ４〜Ｔ６の変化に対応するものである。

時刻Ｔ７で入力信号ＳＧ０がＬレベルからＨレベルに切換わると、ＭＯＳＦＥＴＱ１，Ｑ２は、それぞれオン状態、オフ状態に遷移し、スイッチ素子Ｑ３，Ｑ４はオフ状態のまま変化しない。すでに時刻Ｔ７までに、センスＩＧＢＴ１０ａのゲート・エミッタ間に蓄積された電荷の放電が完了しているので、センスＩＧＢＴ１０ａのゲート電極Ｇの電位Ｖ（Ｇ）、エミッタ電極Ｅの電位Ｖ（Ｅ）、およびゲート・エミッタ間電圧ＶＧＥの各値は０のままで変化しない。

次の時刻Ｔ８で、ＭＯＳＦＥＴＱ４がオン状態に遷移すると、ＭＯＳＦＥＴＱ１〜Ｑ４の状態が第１の状態になるので、センスＩＧＢＴ１０ａに順バイアスが印加され、ゲート電極Ｇの電位Ｖ（Ｇ）、およびゲート・エミッタ間電圧ＶＧＥは０からＶｃｃまで変化する。

このように、実施の形態８の駆動回路８においても、実施の形態７と同様に、予め電源１５を経由しない経路でゲート・エミッタ間に蓄積された電荷を放電させるので、センスＩＧＢＴ１０ａのターンオンおよびターンオフに要する駆動電流ＩＤを減少させることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

Claims (14)

1. 制御電極に与えられる信号に応じて第１、第２の主電極間に流れる主電流を制御する電力素子の駆動回路であって、
   第１のノードと第２のノードとの間に接続される電源と、
   前記制御電極を前記第１、第２のノードの一方に選択的に接続し、前記第２の主電極を前記第１、第２のノードの一方に選択的に接続するように構成されるスイッチマトリクス回路と、
   前記電力素子のオン／オフの切換を行なうための入力信号に応じて前記スイッチマトリクス回路を制御する制御部とを備え、
   前記制御部は、前記入力信号が前記電力素子をオン状態からオフ状態に遷移させる変化をした場合には、前記制御電極を前記第１のノードに接続し、かつ、前記第２の主電極を前記第２のノードに接続する第１の状態から、前記制御電極を前記第２のノードに接続し、かつ、前記第２の主電極を前記第１のノードに接続する第２の状態に、前記スイッチマトリクス回路の状態を切換え、
   前記スイッチマトリクス回路は、
   前記制御電極および前記第１のノード間に接続される第１のスイッチ素子と、
   前記制御電極および前記第２のノード間に接続される第２のスイッチ素子と、
   前記第２の主電極および前記第１のノード間に接続される第３のスイッチ素子と、
   前記第２の主電極および前記第２のノード間に接続される第４のスイッチ素子とを含み、
   前記制御部は、前記第１の状態では、前記第１、第４のスイッチ素子をオン状態にし、かつ、前記第２、第３のスイッチ素子をオフ状態にし、前記第２の状態では、前記第１、第４のスイッチ素子をオフ状態にし、かつ、前記第２、第３のスイッチ素子をオン状態にし、
   前記スイッチマトリクス回路は、前記第１のスイッチ素子と並列に接続される抵抗をさらに含み、
   前記制御部は、前記入力信号が前記電力素子をオン状態からオフ状態に遷移させる変化をした場合には、前記スイッチマトリクス回路の状態を一時的に前記第２の状態にした後、前記第３のスイッチ素子をオン状態に維持し、かつ、前記第１、第２、第４のスイッチ素子をオフ状態にする、電力素子の駆動回路。
2. 制御電極に与えられる信号に応じて第１、第２の主電極間に流れる主電流を制御する電力素子の駆動回路であって、
   第１のノードと第２のノードとの間に接続される電源と、
   前記制御電極を前記第１、第２のノードの一方に選択的に接続し、前記第２の主電極を前記第１、第２のノードの一方に選択的に接続するように構成されるスイッチマトリクス回路と、
   前記電力素子のオン／オフの切換を行なうための入力信号に応じて前記スイッチマトリクス回路を制御する制御部とを備え、
   前記制御部は、前記入力信号が前記電力素子をオン状態からオフ状態に遷移させる変化をした場合には、前記制御電極を前記第１のノードに接続し、かつ、前記第２の主電極を前記第２のノードに接続する第１の状態から、前記制御電極を前記第２のノードに接続し、かつ、前記第２の主電極を前記第１のノードに接続する第２の状態に、前記スイッチマトリクス回路の状態を切換え、
   前記スイッチマトリクス回路は、
   前記制御電極および前記第１のノード間に接続される第１のスイッチ素子と、
   前記制御電極および前記第２のノード間に接続される第２のスイッチ素子と、
   前記第２の主電極および前記第１のノード間に接続される第３のスイッチ素子と、
   前記第２の主電極および前記第２のノード間に接続される第４のスイッチ素子とを含み、
   前記制御部は、前記第１の状態では、前記第１、第４のスイッチ素子をオン状態にし、かつ、前記第２、第３のスイッチ素子をオフ状態にし、前記第２の状態では、前記第１、第４のスイッチ素子をオフ状態にし、かつ、前記第２、第３のスイッチ素子をオン状態にし、
   前記スイッチマトリクス回路は、前記第４のスイッチ素子と並列に接続される抵抗をさらに含み、
   前記制御部は、前記入力信号が前記電力素子をオン状態からオフ状態に遷移させる変化をした場合には、前記スイッチマトリクス回路の状態を一時的に前記第２の状態にした後、前記第２のスイッチ素子をオン状態に維持し、かつ、前記第１、第３、第４のスイッチ素子をオフ状態にする、電力素子の駆動回路。
3. 制御電極に与えられる信号に応じて第１、第２の主電極間に流れる主電流を制御する電力素子の駆動回路であって、
   第１のノードと第２のノードとの間に接続される電源と、
   前記制御電極を前記第１、第２のノードの一方に選択的に接続し、前記第２の主電極を前記第１、第２のノードの一方に選択的に接続するように構成されるスイッチマトリクス回路と、
   前記電力素子のオン／オフの切換を行なうための入力信号に応じて前記スイッチマトリクス回路を制御する制御部とを備え、
   前記制御部は、前記入力信号が前記電力素子をオン状態からオフ状態に遷移させる変化をした場合には、前記制御電極を前記第１のノードに接続し、かつ、前記第２の主電極を前記第２のノードに接続する第１の状態から、前記制御電極を前記第２のノードに接続し、かつ、前記第２の主電極を前記第１のノードに接続する第２の状態に、前記スイッチマトリクス回路の状態を切換え、
   前記スイッチマトリクス回路は、
   前記制御電極および前記第１のノード間に接続される第１のスイッチ素子と、
   前記制御電極および前記第２のノード間に接続される第２のスイッチ素子と、
   前記第２の主電極および前記第１のノード間に接続される第３のスイッチ素子と、
   前記第２の主電極および前記第２のノード間に接続される第４のスイッチ素子とを含み、
   前記制御部は、前記第１の状態では、前記第１、第４のスイッチ素子をオン状態にし、かつ、前記第２、第３のスイッチ素子をオフ状態にし、前記第２の状態では、前記第１、第４のスイッチ素子をオフ状態にし、かつ、前記第２、第３のスイッチ素子をオン状態にし、
   前記スイッチマトリクス回路は、前記第３のスイッチ素子と並列に、前記第４のスイッチ素子がオン状態のときに前記電源によって逆方向にバイアスされるように接続されるダイオードをさらに含み、
   前記制御部は、前記入力信号が前記電力素子をオフ状態からオン状態に遷移させる変化をした場合には、前記第１のスイッチ素子をオン状態にし、かつ、前記第２〜第４のスイッチ素子をオフ状態にした後、前記スイッチマトリクス回路の状態を前記第１の状態にする、電力素子の駆動回路。
4. 制御電極に与えられる信号に応じて第１、第２の主電極間に流れる主電流を制御する電力素子の駆動回路であって、
   第１のノードと第２のノードとの間に接続される電源と、
   前記制御電極を前記第１、第２のノードの一方に選択的に接続し、前記第２の主電極を前記第１、第２のノードの一方に選択的に接続するように構成されるスイッチマトリクス回路と、
   前記電力素子のオン／オフの切換を行なうための入力信号に応じて前記スイッチマトリクス回路を制御する制御部とを備え、
   前記制御部は、前記入力信号が前記電力素子をオン状態からオフ状態に遷移させる変化をした場合には、前記制御電極を前記第１のノードに接続し、かつ、前記第２の主電極を前記第２のノードに接続する第１の状態から、前記制御電極を前記第２のノードに接続し、かつ、前記第２の主電極を前記第１のノードに接続する第２の状態に、前記スイッチマトリクス回路の状態を切換え、
   前記スイッチマトリクス回路は、
   前記制御電極および前記第１のノード間に接続される第１のスイッチ素子と、
   前記制御電極および前記第２のノード間に接続される第２のスイッチ素子と、
   前記第２の主電極および前記第１のノード間に接続される第３のスイッチ素子と、
   前記第２の主電極および前記第２のノード間に接続される第４のスイッチ素子とを含み、
   前記制御部は、前記第１の状態では、前記第１、第４のスイッチ素子をオン状態にし、かつ、前記第２、第３のスイッチ素子をオフ状態にし、前記第２の状態では、前記第１、第４のスイッチ素子をオフ状態にし、かつ、前記第２、第３のスイッチ素子をオン状態にし、
   前記スイッチマトリクス回路は、前記第２のスイッチ素子と並列に、前記第１のスイッチ素子がオン状態のときに前記電源によって逆方向にバイアスされるように接続されるダイオードをさらに含み、
   前記制御部は、前記入力信号が前記電力素子をオフ状態からオン状態に遷移させる変化をした場合には、前記第４のスイッチ素子をオン状態にし、かつ、前記第１〜第３のスイッチ素子をオフ状態にした後、前記スイッチマトリクス回路を前記第１の状態にする、電力素子の駆動回路。
5. 制御電極に与えられる信号に応じて第１、第２の主電極間に流れる主電流を制御する電力素子の駆動回路であって、
   第１のノードと第２のノードとの間に接続される電源と、
   前記制御電極を前記第１、第２のノードの一方に選択的に接続し、前記第２の主電極を前記第１、第２のノードの一方に選択的に接続するように構成されるスイッチマトリクス回路と、
   前記電力素子のオン／オフの切換を行なうための入力信号に応じて前記スイッチマトリクス回路を制御する制御部とを備え、
   前記制御部は、前記入力信号が前記電力素子をオン状態からオフ状態に遷移させる変化をした場合には、前記制御電極を前記第１のノードに接続し、かつ、前記第２の主電極を前記第２のノードに接続する第１の状態から、前記制御電極を前記第２のノードに接続し、かつ、前記第２の主電極を前記第１のノードに接続する第２の状態に、前記スイッチマトリクス回路の状態を切換え、
   前記スイッチマトリクス回路は、
   前記制御電極および前記第１のノード間に接続される第１のスイッチ素子と、
   前記制御電極および前記第２のノード間に接続される第２のスイッチ素子と、
   前記第２の主電極および前記第１のノード間に接続される第３のスイッチ素子と、
   前記第２の主電極および前記第２のノード間に接続される第４のスイッチ素子とを含み、
   前記制御部は、前記第１の状態では、前記第１、第４のスイッチ素子をオン状態にし、かつ、前記第２、第３のスイッチ素子をオフ状態にし、前記第２の状態では、前記第１、第４のスイッチ素子をオフ状態にし、かつ、前記第２、第３のスイッチ素子をオン状態にし、
   前記スイッチマトリクス回路は、前記第１のスイッチ素子と並列に、前記第２のスイッチ素子がオン状態のときに前記電源によって逆方向にバイアスされるように接続されるダイオードをさらに含み、
   前記制御部は、前記入力信号が前記電力素子をオン状態からオフ状態に遷移させる変化をした場合には、前記第３のスイッチ素子をオン状態にし、かつ、前記第１、第２、第４のスイッチ素子をオフ状態にした後、前記スイッチマトリクス回路の状態を前記第２の状態にする、電力素子の駆動回路。
6. 制御電極に与えられる信号に応じて第１、第２の主電極間に流れる主電流を制御する電力素子の駆動回路であって、
   第１のノードと第２のノードとの間に接続される電源と、
   前記制御電極を前記第１、第２のノードの一方に選択的に接続し、前記第２の主電極を前記第１、第２のノードの一方に選択的に接続するように構成されるスイッチマトリクス回路と、
   前記電力素子のオン／オフの切換を行なうための入力信号に応じて前記スイッチマトリクス回路を制御する制御部とを備え、
   前記制御部は、前記入力信号が前記電力素子をオン状態からオフ状態に遷移させる変化をした場合には、前記制御電極を前記第１のノードに接続し、かつ、前記第２の主電極を前記第２のノードに接続する第１の状態から、前記制御電極を前記第２のノードに接続し、かつ、前記第２の主電極を前記第１のノードに接続する第２の状態に、前記スイッチマトリクス回路の状態を切換え、
   前記スイッチマトリクス回路は、
   前記制御電極および前記第１のノード間に接続される第１のスイッチ素子と、
   前記制御電極および前記第２のノード間に接続される第２のスイッチ素子と、
   前記第２の主電極および前記第１のノード間に接続される第３のスイッチ素子と、
   前記第２の主電極および前記第２のノード間に接続される第４のスイッチ素子とを含み、
   前記制御部は、前記第１の状態では、前記第１、第４のスイッチ素子をオン状態にし、かつ、前記第２、第３のスイッチ素子をオフ状態にし、前記第２の状態では、前記第１、第４のスイッチ素子をオフ状態にし、かつ、前記第２、第３のスイッチ素子をオン状態にし、
   前記スイッチマトリクス回路は、前記第４のスイッチ素子と並列に、前記第３のスイッチ素子がオン状態のときに前記電源によって逆方向にバイアスされるように接続されるダイオードをさらに含み、
   前記制御部は、前記入力信号が前記電力素子をオン状態からオフ状態に遷移させる変化をした場合には、前記第２のスイッチ素子をオン状態にし、かつ、前記第１、第３、第４のスイッチ素子をオフ状態にした後、前記スイッチマトリクス回路の状態を前記第２の状態にする、電力素子の駆動回路。
7. 制御電極に与えられる信号に応じて第１、第２の主電極間に流れる主電流を制御する電力素子の駆動回路であって、
   第１のノードと第２のノードとの間に接続される電源と、
   前記制御電極を前記第１、第２のノードの一方に選択的に接続し、前記第２の主電極を前記第１、第２のノードの一方に選択的に接続するように構成されるスイッチマトリクス回路と、
   前記電力素子のオン／オフの切換を行なうための入力信号に応じて前記スイッチマトリクス回路を制御する制御部とを備え、
   前記制御部は、前記入力信号が前記電力素子をオン状態からオフ状態に遷移させる変化をした場合には、前記制御電極を前記第１のノードに接続し、かつ、前記第２の主電極を前記第２のノードに接続する第１の状態から、前記制御電極を前記第２のノードに接続し、かつ、前記第２の主電極を前記第１のノードに接続する第２の状態に、前記スイッチマトリクス回路の状態を切換え、
   前記スイッチマトリクス回路は、
   前記制御電極および前記第１のノード間に接続される第１のスイッチ素子と、
   前記制御電極および前記第２のノード間に接続される第２のスイッチ素子と、
   前記第２の主電極および前記第１のノード間に接続される第３のスイッチ素子と、
   前記第２の主電極および前記第２のノード間に接続される第４のスイッチ素子とを含み、
   前記制御部は、前記第１の状態では、前記第１、第４のスイッチ素子をオン状態にし、かつ、前記第２、第３のスイッチ素子をオフ状態にし、前記第２の状態では、前記第１、第４のスイッチ素子をオフ状態にし、かつ、前記第２、第３のスイッチ素子をオン状態にし、
   前記制御部は、前記入力信号が前記電力素子をオン状態からオフ状態に遷移させる変化をした場合には、前記第１、第３のスイッチ素子をオン状態にし、かつ、前記第２、第４のスイッチ素子をオフ状態にした後、前記スイッチマトリクス回路の状態を前記第２の状態にする、電力素子の駆動回路。
8. 制御電極に与えられる信号に応じて第１、第２の主電極間に流れる主電流を制御する電力素子の駆動回路であって、
   第１のノードと第２のノードとの間に接続される電源と、
   前記制御電極を前記第１、第２のノードの一方に選択的に接続し、前記第２の主電極を前記第１、第２のノードの一方に選択的に接続するように構成されるスイッチマトリクス回路と、
   前記電力素子のオン／オフの切換を行なうための入力信号に応じて前記スイッチマトリクス回路を制御する制御部とを備え、
   前記制御部は、前記入力信号が前記電力素子をオン状態からオフ状態に遷移させる変化をした場合には、前記制御電極を前記第１のノードに接続し、かつ、前記第２の主電極を前記第２のノードに接続する第１の状態から、前記制御電極を前記第２のノードに接続し、かつ、前記第２の主電極を前記第１のノードに接続する第２の状態に、前記スイッチマトリクス回路の状態を切換え、
   前記スイッチマトリクス回路は、
   前記制御電極および前記第１のノード間に接続される第１のスイッチ素子と、
   前記制御電極および前記第２のノード間に接続される第２のスイッチ素子と、
   前記第２の主電極および前記第１のノード間に接続される第３のスイッチ素子と、
   前記第２の主電極および前記第２のノード間に接続される第４のスイッチ素子とを含み、
   前記制御部は、前記第１の状態では、前記第１、第４のスイッチ素子をオン状態にし、かつ、前記第２、第３のスイッチ素子をオフ状態にし、前記第２の状態では、前記第１、第４のスイッチ素子をオフ状態にし、かつ、前記第２、第３のスイッチ素子をオン状態にし、
   前記制御部は、前記入力信号が前記電力素子をオン状態からオフ状態に遷移させる変化をした場合には、前記第２、第４のスイッチ素子をオン状態にし、かつ、前記第１、第３のスイッチ素子をオフ状態にした後、前記スイッチマトリクス回路の状態を前記第２の状態にする、電力素子の駆動回路。
9. 制御電極に与えられる信号に応じて第１、第２の主電極間に流れる主電流を制御する電力素子の駆動回路であって、
   第１のノードと第２のノードとの間に接続される電源と、
   前記制御電極を前記第１、第２のノードの一方に選択的に接続し、前記第２の主電極を前記第１、第２のノードの一方に選択的に接続するように構成されるスイッチマトリクス回路と、
   前記電力素子のオン／オフの切換を行なうための入力信号に応じて前記スイッチマトリクス回路を制御する制御部とを備え、
   前記制御部は、前記入力信号が前記電力素子をオン状態からオフ状態に遷移させる変化をした場合には、前記制御電極を前記第１のノードに接続し、かつ、前記第２の主電極を前記第２のノードに接続する第１の状態から、前記制御電極を前記第２のノードに接続し、かつ、前記第２の主電極を前記第１のノードに接続する第２の状態に、前記スイッチマトリクス回路の状態を切換え、
   前記スイッチマトリクス回路は、
   前記制御電極および前記第１のノード間に接続される第１のスイッチ素子と、
   前記制御電極および前記第２のノード間に接続される第２のスイッチ素子と、
   前記第２の主電極および前記第１のノード間に接続される第３のスイッチ素子と、
   前記第２の主電極および前記第２のノード間に接続される第４のスイッチ素子とを含み、
   前記制御部は、前記第１の状態では、前記第１、第４のスイッチ素子をオン状態にし、かつ、前記第２、第３のスイッチ素子をオフ状態にし、前記第２の状態では、前記第１、第４のスイッチ素子をオフ状態にし、かつ、前記第２、第３のスイッチ素子をオン状態にし、
   前記制御部は、前記入力信号が前記電力素子をオフ状態からオン状態に遷移させる変化をした場合には、前記第１、第３のスイッチ素子をオン状態にし、かつ、前記第２、第４のスイッチ素子をオフ状態にした後、前記スイッチマトリクス回路の状態を前記第１の状態にする、電力素子の駆動回路。
10. 制御電極に与えられる信号に応じて第１、第２の主電極間に流れる主電流を制御する電力素子の駆動回路であって、
    第１のノードと第２のノードとの間に接続される電源と、
    前記制御電極を前記第１、第２のノードの一方に選択的に接続し、前記第２の主電極を前記第１、第２のノードの一方に選択的に接続するように構成されるスイッチマトリクス回路と、
    前記電力素子のオン／オフの切換を行なうための入力信号に応じて前記スイッチマトリクス回路を制御する制御部とを備え、
    前記制御部は、前記入力信号が前記電力素子をオン状態からオフ状態に遷移させる変化をした場合には、前記制御電極を前記第１のノードに接続し、かつ、前記第２の主電極を前記第２のノードに接続する第１の状態から、前記制御電極を前記第２のノードに接続し、かつ、前記第２の主電極を前記第１のノードに接続する第２の状態に、前記スイッチマトリクス回路の状態を切換え、
    前記スイッチマトリクス回路は、
    前記制御電極および前記第１のノード間に接続される第１のスイッチ素子と、
    前記制御電極および前記第２のノード間に接続される第２のスイッチ素子と、
    前記第２の主電極および前記第１のノード間に接続される第３のスイッチ素子と、
    前記第２の主電極および前記第２のノード間に接続される第４のスイッチ素子とを含み、
    前記制御部は、前記第１の状態では、前記第１、第４のスイッチ素子をオン状態にし、かつ、前記第２、第３のスイッチ素子をオフ状態にし、前記第２の状態では、前記第１、第４のスイッチ素子をオフ状態にし、かつ、前記第２、第３のスイッチ素子をオン状態にし、
    前記制御部は、前記入力信号が前記電力素子をオフ状態からオン状態に遷移させる変化をした場合には、前記第２、第４のスイッチ素子をオン状態にし、かつ、前記第１、第３のスイッチ素子をオフ状態にした後、前記スイッチマトリクス回路の状態を前記第１の状態にする、電力素子の駆動回路。
11. 前記第１のノードから前記第３のスイッチ素子を経由して前記第２の主電極に至る経路上、および前記制御電極から前記第２のスイッチ素子を経由して前記第２のノードに至る経路上の少なくとも一方に設けられ、前記第１、第２のノード間の電圧の一部を分担する定電圧部をさらに備える、請求項１〜１０のいずれか１項に記載の電力素子の駆動回路。
12. 前記電力素子は、センス電極をさらに含み、
    前記主電流の一部は、前記第１の主電極および前記センス電極間を流れ、
    前記駆動回路は、前記第２のノードおよび前記センス電極間に接続される電流検出抵抗と、前記電流検出抵抗に生じる電圧を監視する電圧監視部とをさらに備える、請求項１〜１０のいずれか１項に記載の電力素子の駆動回路。
13. 前記駆動回路は、前記電流検出抵抗と並列に接続される第５のスイッチ素子をさらに備え、
    前記制御部は、前記入力信号が前記電力素子をオン状態からオフ状態に遷移させる変化をした場合に、前記第５のスイッチ素子をオン状態にする、請求項１２に記載の電力素子の駆動回路。
14. 前記電源は、前記電力素子をオン状態に遷移させるのに必要十分な電圧を出力する単一の直流電源である、請求項１〜１０のいずれか１項に記載の電力素子の駆動回路。

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